Nothing Special   »   [go: up one dir, main page]

JP4572376B2 - 半導体装置の製造方法および電子デバイスの製造方法 - Google Patents

半導体装置の製造方法および電子デバイスの製造方法 Download PDF

Info

Publication number
JP4572376B2
JP4572376B2 JP2007197174A JP2007197174A JP4572376B2 JP 4572376 B2 JP4572376 B2 JP 4572376B2 JP 2007197174 A JP2007197174 A JP 2007197174A JP 2007197174 A JP2007197174 A JP 2007197174A JP 4572376 B2 JP4572376 B2 JP 4572376B2
Authority
JP
Japan
Prior art keywords
resin layer
wirings
semiconductor device
region
electrodes
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2007197174A
Other languages
English (en)
Other versions
JP2009033010A (ja
Inventor
秀一 田中
春樹 伊東
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2007197174A priority Critical patent/JP4572376B2/ja
Priority to US12/181,536 priority patent/US7830007B2/en
Priority to CN2008101301496A priority patent/CN101359638B/zh
Priority to CN2010105262820A priority patent/CN102054791A/zh
Publication of JP2009033010A publication Critical patent/JP2009033010A/ja
Priority to US12/897,173 priority patent/US8183693B2/en
Application granted granted Critical
Publication of JP4572376B2 publication Critical patent/JP4572376B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/90Methods for connecting semiconductor or solid state bodies using means for bonding not being attached to, or not being formed on, the body surface to be connected, e.g. pressure contacts using springs or clips
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/023Redistribution layers [RDL] for bonding areas
    • H01L2224/0237Disposition of the redistribution layers
    • H01L2224/02379Fan-out arrangement
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/0502Disposition
    • H01L2224/05022Disposition the internal layer being at least partially embedded in the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05541Structure
    • H01L2224/05548Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601Structure
    • H01L2224/0603Bonding areas having different sizes, e.g. different heights or widths
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061Disposition
    • H01L2224/0612Layout
    • H01L2224/0615Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13005Structure
    • H01L2224/13008Bump connector integrally formed with a redistribution layer on the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/2919Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/29198Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29199Material of the matrix
    • H01L2224/2929Material of the matrix with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/29198Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298Fillers
    • H01L2224/29299Base material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838Bonding techniques
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00013Fully indexed content
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01051Antimony [Sb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01074Tungsten [W]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06Polymers
    • H01L2924/0665Epoxy resin
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06Polymers
    • H01L2924/078Adhesive characteristics other than chemical
    • H01L2924/0781Adhesive characteristics other than chemical being an ohmic electrical conductor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901Structure
    • H01L2924/1904Component type
    • H01L2924/19043Component type being a resistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Liquid Crystal (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

本発明は、電子デバイス及びその製造方法並びに半導体装置に関する。
特許文献1には、半導体チップの能動面に樹脂層を設け、能動面の電極から樹脂層上に配線を設けて、突起電極を形成することが開示されている。これによれば、樹脂層によって応力を緩和できるとともに、突起電極を電極とは異なるピッチ(中心間距離)及び配列で並べることが可能である。特許文献2には、突起電極を有する半導体装置を、接着剤を使用して回路基板に実装することが開示されている。実装されると、突起電極の樹脂層は、半導体チップと回路基板の間で圧縮され、その弾力性によって突起電極の配線が回路基板の配線に圧接する。
特許文献1の技術を液晶ドライバのように入力端子と出力端子の数が大きく異なっている半導体装置に適用して、特許文献2に示すように、液晶パネルに実装することが考えられる。しかし、その場合、入力側と出力側において突起電極の数が大きく異なるため、数の少ない側に配列された樹脂層が大きくつぶれ、数の多い側に配列された樹脂層がつぶれにくくなる。このため、数の多い側の樹脂層が所望の弾性力を発揮するように設定すると、数の少ない側の樹脂層が過剰につぶれてしまうという問題があった。
特開平2−272737号公報 特許第2744476号公報
本発明は、樹脂層上に配線が形成されてなる端子を有する半導体装置において、一対の領域それぞれに配列された端子の数が異なる場合であっても、樹脂層のつぶれる量の差を小さくすることを目的とする。
(1)本発明に係る半導体装置は、
集積回路が形成された半導体基板と、
前記集積回路に電気的に接続されるように前記半導体基板に形成された、複数の第1の電極及び複数の第2の電極と、
前記半導体基板の面の、中心を通る直線によって2分割された第1及び第2の領域のうち前記第1の領域に配置された少なくとも1つの第1の樹脂層と、
前記第2の領域に配置された少なくとも1つの第2の樹脂層と、
前記複数の第1の電極上から前記第1の樹脂層上に至るように形成された、複数でn個の第1の配線と、
前記複数の第2の電極上から前記第2の樹脂層上に至るように形成された、複数でn個(n<n)の第2の配線と、
を有し、
前記第1の樹脂層と前記第2の樹脂層は、同じ材料からなり、同じ幅を以て長手方向に延びる形状をなし、
それぞれの前記第1の配線は、前記第1の樹脂層の長手軸に交差するように延び、前記第1の樹脂層上で第1の幅Wを有し、
それぞれの前記第2の配線は、前記第2の樹脂層の長手軸に交差するように延び、前記第2の樹脂層上で第2の幅W(W<W)を有し、
×n=W×nの関係を有する。本発明によれば、第1の樹脂層及び複数の第1の配線からなる端子の数(n)が、第2の樹脂層及び複数の第2の配線からなる端子の数(n)よりも多くなっているが、第1の幅Wが第2の幅Wよりも小さく、W×n=W×nの関係を有するので、第1及び第2の樹脂層のつぶれる量の差を小さくすることができる。
(2)この半導体装置において、
前記複数の第1の配線は、隣同士の間隔をあけて前記第1の樹脂層の、前記半導体基板とは反対を向く上面に形成され、
前記複数の第2の配線は、隣同士の間隔をあけて前記第2の樹脂層の、前記半導体基板とは反対を向く上面に形成され、
前記第1の樹脂層の前記上面は、隣同士の前記第1の配線の間の領域が、前記第1の配線の直下の領域よりも、前記半導体基板に近くなるように形成され、
前記第2の樹脂層の前記上面は、隣同士の前記第2の配線の間の領域が、前記第2の配線の直下の領域よりも、前記半導体基板に近くなるように形成されていてもよい。
(3)この半導体装置において、
前記第1の樹脂層は、前記上面よりも下面が広くなるように形成され、
前記第2の樹脂層は、前記上面よりも下面が広くなるように形成されていてもよい。
(4)この半導体装置において、
前記半導体基板は矩形をなし、
前記第1の樹脂層は、前記矩形の全辺のうち第1の辺に最も近い位置に配置され、
前記第2の樹脂層は、前記矩形の全辺のうち前記第1の辺に対向する第2の辺に最も近い位置に配置されていてもよい。
(5)本発明に係る電子デバイスは、
半導体装置であって、
集積回路が形成された半導体基板と、
前記集積回路に電気的に接続されるように前記半導体基板に形成された、複数の第1の電極及び複数の第2の電極と、
前記半導体基板の面の、中心を通る直線によって2分割された第1及び第2の領域のうち前記第1の領域に配置された少なくとも1つの第1の樹脂層と、
前記第2の領域に配置された少なくとも1つの第2の樹脂層と、
前記複数の第1の電極上から前記第1の樹脂層上に至るように形成された、複数でn個の第1の配線と、
前記複数の第2の電極上から前記第2の樹脂層上に至るように形成された、複数でn個(n<n)の第2の配線と、
を有し、
前記第1の樹脂層と前記第2の樹脂層は、同じ材料からなり、同じ幅を以て長手方向に延びる形状をなし、
それぞれの前記第1の配線は、前記第1の樹脂層の長手軸に交差するように延び、前記第1の樹脂層上で第1の幅Wを有し、
それぞれの前記第2の配線は、前記第2の樹脂層の長手軸に交差するように延び、前記第2の樹脂層上で第2の幅W(W<W)を有し、W×n=W×nの関係を有する半導体装置と、
前記半導体装置が搭載され、前記複数の第1の配線及び前記複数の第2の配線と対向して電気的に接続する配線パターンが形成された回路基板と、
前記半導体装置と前記回路基板の間に介在する接着剤と、
を有する。本発明によれば、第1の樹脂層及び複数の第1の配線からなる端子の数(n)が、第2の樹脂層及び複数の第2の配線からなる端子の数(n)よりも多くなっているが、第1の幅Wが第2の幅Wよりも小さく、W×n=W×nの関係を有するので、第1及び第2の樹脂層のつぶれる量の差を小さくすることができる。
(6)この電子デバイスにおいて、
前記第1の樹脂層及び前記第2の樹脂層は、前記半導体装置及び前記回路基板の対向方向に圧縮された状態で配置されていてもよい。
(7)この電子デバイスにおいて、
前記複数の第1の配線は、隣同士の間隔をあけて前記第1の樹脂層の、前記半導体基板とは反対を向く上面に形成され、
前記複数の第2の配線は、隣同士の間隔をあけて前記第2の樹脂層の、前記半導体基板とは反対を向く上面に形成され、
前記第1の樹脂層の前記上面は、隣同士の前記第1の配線の間の領域が、前記第1の配線の直下の領域よりも、前記半導体基板に近くなるように形成され、
前記第2の樹脂層の前記上面は、隣同士の前記第2の配線の間の領域が、前記第2の配線の直下の領域よりも、前記半導体基板に近くなるように形成され、
隣同士の前記第1の配線の間の前記領域及び隣同士の前記第2の配線の間の前記領域は、前記回路基板に接触しなくてもよい。
(8)本発明に係る電子デバイスの製造方法は、
半導体装置であって、
集積回路が形成された半導体基板と、
前記集積回路に電気的に接続されるように前記半導体基板に形成された、複数の第1の電極及び複数の第2の電極と、
前記半導体基板の面の、中心を通る直線によって2分割された第1及び第2の領域のうち前記第1の領域に配置された少なくとも1つの第1の樹脂層と、
前記第2の領域に配置された少なくとも1つの第2の樹脂層と、
前記複数の第1の電極上から前記第1の樹脂層上に至るように形成された、複数でn個の第1の配線と、
前記複数の第2の電極上から前記第2の樹脂層上に至るように形成された、複数でn個(n<n)の第2の配線と、
を有し、
前記第1の樹脂層と前記第2の樹脂層は、同じ材料からなり、同じ幅を以て長手方向に延びる形状をなし、
それぞれの前記第1の配線は、前記第1の樹脂層の長手軸に交差するように延び、前記第1の樹脂層上で第1の幅Wを有し、
それぞれの前記第2の配線は、前記第2の樹脂層の長手軸に交差するように延び、前記第2の樹脂層上で第2の幅W(W<W)を有し、
×n=W×nの関係を有する半導体装置を、配線パターンが形成された回路基板に搭載し、前記複数の第1の配線及び前記複数の第2の配線と前記配線パターンを対向させて電気的に接続する工程と、
前記半導体装置と前記回路基板を接着剤で接着する工程と、
を有する。本発明によれば、第1の樹脂層及び複数の第1の配線からなる端子の数(n)が、第2の樹脂層及び複数の第2の配線からなる端子の数(n)よりも多くなっているが、第1の幅Wが第2の幅Wよりも小さく、W×n=W×nの関係を有するので、第1及び第2の樹脂層のつぶれる量の差を小さくすることができる。
(9)この電子デバイスの製造方法において、
前記半導体装置を前記回路基板に搭載するときに、前記第1の樹脂層及び前記第2の樹脂層を、前記半導体装置及び前記回路基板の対向方向に圧縮し、
前記接着剤で接着する工程で、前記第1の樹脂層及び前記第2の樹脂層が圧縮された状態で、前記接着剤を硬化させてもよい。
図1は、本発明の第1の実施の形態に係る半導体装置を示す平面図である。図2は、図1に示す半導体装置のII-II線断面図であり、図3は、図1に示す半導体装置のIII-III線断面図であり、図4は、図1に示す半導体装置のIV-IV線断面図である。
半導体装置は、半導体基板10を有する。半導体基板10は、それが半導体チップであれば矩形の面を有しており、それが半導体ウエハであれば半導体チップとなる各領域が矩形の面である。半導体基板10(1つの半導体チップ又は半導体チップとなる各領域)には、集積回路12(トランジスタ等)が形成されている。半導体基板10には、集積回路12に電気的に接続されるように、複数の第1の電極14及び複数の第2の電極16が形成されている。複数の第1の電極14は、1列又は複数列(平行な複数列)に並んでいる。複数の第2の電極16は、1列又は複数列(平行な複数列)に並んでいる。複数の第1の電極14の列と、複数の第2の電極16の列は、間隔をあけて平行に並んでいる。複数の第1の電極14は、半導体基板10の矩形の面の第1の辺に沿って(平行に)並んでおり、複数の第2の電極16は、半導体基板10の矩形の面の第2の辺(第1の辺に対向する辺又は第1の辺とは反対側の辺)に沿って(平行に)並んでいる。第1及び第2の電極14,16は、内部配線(図示せず)を介して集積回路12に電気的に接続されている。
半導体基板10には、第1及び第2の電極14,16のそれぞれの少なくとも一部が露出する様にパッシベーション膜18が形成されている。パッシベーション膜18は、例えば、SiOやSiN等の無機材料のみで形成されていてもよい。パッシベーション膜18は、集積回路12の上方に形成されている。
半導体基板10には、少なくとも1つの第1の樹脂層20が設けられ、少なくとも1つの第2の樹脂層22が設けられている。少なくとも1つの第1の樹脂層20は、半導体基板10の面(矩形の面)の、中心を通る直線Lによって2分割された第1及び第2の領域24,26のうち第1の領域24に配置されている。少なくとも1つの第2の樹脂層22は、第2の領域26に配置されている。なお、直線Lは、矩形の面の辺(矩形が長方形である場合は長辺)に平行である。
第1の樹脂層20と第2の樹脂層22は、同じ幅を以て長手方向に延びる形状をなしている。第1の樹脂層20は、上面よりも下面が広くなるように、末広がりの形状になっている。第2の樹脂層22も、上面よりも下面広くなるように、末広がりの形状になっている。第1の樹脂層20は、矩形の面の全辺のうち第1の辺(長辺)に最も近い位置に配置されている。第2の樹脂層22は、矩形の面の全辺のうち第1の辺に対向する第2の辺(長辺)に最も近い位置に配置されている。
第1の樹脂層20と第2の樹脂層22は、同じ材料からなる。その材料としては、例えばポリイミド樹脂、シリコーン変性ポリイミド樹脂、エポキシ樹脂、シリコーン変性エポキシ樹脂、ベンゾシクロブテン(BCB;benzocyclobutene)、ポリベンゾオキサゾール(PBO;polybenzoxazole)、フェノール系樹脂等の樹脂を用いてもよい。
半導体基板10には、複数でn個の第1の配線28が形成されている。複数の第1の配線28は、複数の第1の電極14上から第1の樹脂層20上に至るように形成されている。複数の第1の配線28は、隣同士の間隔をあけて第1の樹脂層20の、半導体基板10とは反対を向く上面に形成されている。それぞれの第1の配線28は、第1の樹脂層20の長手軸に交差するように延び、第1の樹脂層20上で第1の幅Wを有する。
半導体基板10には、複数でn個(n<n)の第2の配線30が形成されている。複数の第2の配線30は、複数の第2の電極16上から第2の樹脂層22上に至るように形成されている。複数の第2の配線30は、隣同士の間隔をあけて第2の樹脂層22の、半導体基板10とは反対を向く上面に形成されている。それぞれの第2の配線30は、第2の樹脂層22の長手軸に交差するように延び、第2の樹脂層22上で第2の幅W(W<W)を有する。また、W×n=W×nの関係が成立している。
第1及び第2の配線28,30は、第1又は第2の電極14,16上から、パッシベーション膜18上を通って、第1又は第2の樹脂層20,22上に至る。第1及び第2の配線28,30と第1又は第2の電極14,16は直接接触していてもよいし、両者間に導電膜(図示せず)が介在していてもよい。第1及び第2の配線28,30は、第1又は第2の樹脂層20,22の、第1又は第2の電極14,16とは反対側の端部を越えて、パッシベーション膜18上に至るように形成されている。
図3に示すように、第1の樹脂層20の上面は、隣同士の第1の配線28の間の領域が、第1の配線28の直下の領域よりも、半導体基板10に近くなるように形成されている。図4に示すように、第2の樹脂層22の上面は、隣同士の第2の配線30の間の領域が、第2の配線30の直下の領域よりも、半導体基板10に近くなるように形成されている。すなわち、第1及び第2の樹脂層20,22の上面は、第1又は第2の配線28,30とオーバーラップする領域よりも、これらとオーバーラップしない領域が低くなるように形成されている。こうすることで、第1及び第2の配線28,30の外部端子となる部分を高くして電気的な接続を図りやすくすることができる。この形状は、第1及び第2の樹脂層20,22上に第1及び第2の配線28,30を形成した後に、第1の樹脂層20の隣り合う第1の配線28間の部分をエッチングし、第2の樹脂層22の隣り合う第2の配線30間の部分をエッチングして得られる。
図5(A)〜図5(C)は、本発明の実施の形態に係る電子デバイスの製造方法を説明する図である。なお、図5(A)に示す半導体装置は図1のII-II線断面(図2)に対応し、図5(B)に示す半導体装置は図1のIII-III線断面(図3)に対応し、図5(C)に示す半導体装置は図1のIV-IV線断面(図4)に対応する。
本実施の形態では、上述した半導体装置を、熱硬化性の接着剤32を介して、配線パターン34を有する回路基板36上に配置する。半導体装置を、配線パターン34が形成された回路基板36に搭載する。半導体装置は、第1及び第2の樹脂層20,22上の第1及び第2の配線28,30が配線パターン34に対向するように配置する。複数の第1の配線28及び複数の第2の配線30と配線パターン34を電気的に接続する。回路基板36は、液晶パネル又は有機ELパネルであってもよい。配線パターン34を支持する基板はガラス又は樹脂のいずれであってもよい。接着剤32に導電粒子が分散されてなる異方性導電材料を使用してもよい。
半導体装置を回路基板36に搭載するときに、第1の樹脂層20及び第2の樹脂層22を、半導体装置及び回路基板36の対向方向に圧縮する。あるいは、半導体装置及び回路基板36の間に押圧力を加える。加えられる押圧力は、第1及び第2の樹脂層20,22上の第1及び第2の配線28,30が配線パターン34に電気的に接続するが、第1の樹脂層20上の隣り合う第1の配線28間の部分(その表面)が回路基板36に接触せず、第2の樹脂層22上の隣り合う第2の配線30間の部分(その表面)が回路基板36に接触しない程度にとどめる。こうすることで、第1及び第2の樹脂層20,22上の第1又は第2の配線28,30とオーバーラップする面(接触する面)は抗力を受けるが、第1又は第2の配線28,30とオーバーラップしていない面(接触しない面)は抗力を受けない。したがって、抗力を受ける面積が小さくなるので、集積回路12の、外力によって影響を受ける領域が小さくなる。また、第1の樹脂層20の隣り合う第1の配線28間の部分及び第2の樹脂層22の隣り合う第2の配線30間の部分上に接着剤32を配置する。そして、熱によって、接着剤32を硬化収縮させる。半導体装置と回路基板36を接着剤32で接着する。接着剤32が硬化するまで押圧力を加えたまま維持する。接着剤32が硬化したら押圧力を解除する。接着剤32で接着する工程で、第1の樹脂層20及び第2の樹脂層22が圧縮された状態で、接着剤32を硬化させる。こうして、電子デバイスを製造する。
本実施の形態では、第1の樹脂層20及び複数の第1の配線28からなる端子の数(n)が、第2の樹脂層22及び複数の第2の配線30からなる端子の数(n)よりも多くなっているが、第1の幅Wが第2の幅Wよりも小さく、W×n=W×nの関係を有するので、第1及び第2の樹脂層20,22のつぶれる量の差を小さくする(計算上は0にする)ことができる。
図6(A)〜図6(C)は、本発明の実施の形態に係る電子デバイスを説明する図である。なお、図6(A)に示す半導体装置は図1のII-II線断面(図2)に対応し、図6(B)に示す半導体装置は図1のIII-III線断面(図3)に対応し、図6(C)に示す半導体装置は図1のIV-IV線断面(図4)に対応する。
電子デバイスは、上述した半導体装置と、上述した回路基板36と、を有する。半導体基板10と回路基板36の間には、硬化した接着剤32が介在する。第1の樹脂層20及び第2の樹脂層22は、半導体装置及び回路基板36の対向方向に圧縮された状態で配置されている。接着剤32は、硬化時の収縮による残存ストレスを内在している。隣同士の第1の配線28の間の領域及び隣同士の第2の配線30の間の領域は、回路基板36に接触しない。第1の樹脂層20上の隣り合う第1の配線28間の部分と回路基板36との間に接着剤32の一部が配置され、第2の樹脂層22上の隣り合う第2の配線30間の部分と回路基板36との間に接着剤32の一部が配置されている。
図7は、本発明の第2の実施の形態に係る半導体装置を示す図である。この実施の形態では、半導体基板110の面(矩形の面)の、中心を通る直線Lによって2分割された第1及び第2の領域124,126のうち第1の領域124に、複数(図7では2つ)の第1の樹脂層120が平行に配置されている。また、複数の第1の電極114が、平行な複数列(図7では2列)で並べられている。第1の電極114は、第1の領域124にある必要はない。第1の樹脂層120の数と第1の電極114の列数とは、図7に示すように同じであってもよいし、一方が他方よりも少なくてもよい。少なくとも1列の第1の電極114は、隣同士の第1の樹脂層120の間に位置している。変形例として、隣同士の第1の樹脂層120の間を避けて全ての第1の電極114を配置してもよい。少なくとも1列の第1の電極114は、第2の領域126に配置されてもよい。複数でn個の第1の配線128は、複数列(図7では2列)で配置されている。第1の電極114の数と第1の配線128の数とは、図7に示すように同じであってもよいし、異なっていてもよい。第2の領域126、第2の電極116及び第2の配線130についても、上述した第1の領域124、第1の電極114及び第1の配線128の説明を適用することができる。また、その他の内容は、上述した第1の実施の形態の説明が該当する。1つの第1の配線128が、1つの第1の電極114から複数の第1の樹脂層120上に至るように形成されていてもよい。このことは第2の配線130にも適用可能である。
電子デバイスは、表示デバイス(パネルモジュール)であってもよい。表示デバイスは、例えば液晶表示デバイスやEL(Electrical Luminescence)表示デバイスであってもよい。図8には、表示デバイスとして構成された電子デバイス1000を示す。電子デバイス1000に使用される半導体装置1は、表示デバイスを制御するドライバICである。また、電子デバイス1000を有する電子機器として、図9にはノート型パーソナルコンピュータ2000を、図10には携帯電話3000を、それぞれ示す。
本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成(例えば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成)を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。例えば、第1及び第2の配線28,30の他に、第1又は第2の電極14,16のいずれにも接続されない配線(図示せず)が形成されていてもよい。
図1は、本発明の第1の実施の形態に係る半導体装置を示す平面図である。 図2は、図1に示す半導体装置のII-II線断面図である。 図3は、図1に示す半導体装置のIII-III線断面図である。 図4は、図1に示す半導体装置のIV-IV線断面図である。 図5(A)〜図5(C)は、本発明の実施の形態に係る電子デバイスの製造方法を説明する図である。 図6(A)〜図6(C)は、本発明の実施の形態に係る電子デバイスを説明する図である。 図7は、本発明の第2の実施の形態に係る半導体装置を示す平面図である。 図8は、本発明の実施の形態に係る半導体装置を使用した電子デバイスを説明する図である。 図9は、本発明の実施の形態に係る半導体装置を使用した電子デバイスを説明する図である。 図10は、本発明の実施の形態に係る半導体装置を使用した電子デバイスを説明する図である。
符号の説明
10…半導体基板、 12…集積回路、 14…第1の電極、 16…第2の電極、 18…パッシベーション膜、 20…第1の樹脂層、 22…第2の樹脂層、 24…第1の領域、 26…第2の領域、 28…第1の配線、 30…第2の配線、 32…接着剤、 34…配線パターン、 36…回路基板、 110…半導体基板、 114…第1の電極、 120…第1の樹脂層、 124…第1の領域、 126…第2の領域、 128…第1の配線、 130…第2の配線

Claims (2)

  1. 複数の第1の電極及び複数の第2の電極が形成された矩形の面を有する半導体基板の前記面上の領域であり前記面の中心を通る直線を境界とする第1及び第2の領域のうち前記第1の領域に前記矩形の長手方向に延びる形状をなす第1の樹脂突起を配置する工程と、
    前記第2の領域に前記第1の樹脂突起と同じ材料からなり同じ幅を以て前記長手方向に延びる形状をなす第2の樹脂突起を配置する工程と、
    複数の前記第1の電極上から前記第1の樹脂突起上に至るようにして、第1の幅W を有する第1の配線をn 個形成する工程と、
    複数の前記第2の電極上から前記第2の樹脂突起上に至るようにして、第2の幅W (W <W )を有する第2の配線をn (n <n )個形成する工程と、
    前記第1の樹脂突起のうち隣り合う前記第1の配線の間の部分をエッチングする工程と、
    前記第2の樹脂突起のうち隣り合う前記第2の配線の間の部分をエッチングする工程と、
    を含み、
    前記第1の幅W 及び前記第2の幅W は、W ×n =W ×n の関係を有し、
    前記第1の電極は、前記第1の領域及び前記第2の領域に形成されており、
    前記第2の電極は、前記第2の領域に形成されていることを特徴とする半導体装置の製造方法。
  2. 請求項1に記載の半導体装置の製造方法により製造された半導体装置を配線パターンが形成された回路基板に搭載してなる電子デバイスの製造方法であって、
    前記半導体装置を前記回路基板に搭載するときに、前記第1の樹脂突起及び前記第2の樹脂突起を前記半導体装置及び前記回路基板の対向方向に圧縮し、
    前記第1の樹脂突起及び前記第2の樹脂突起が圧縮された状態で、前記半導体装置と前記回路基板とを接着することを特徴とする電子デバイスの製造方法。
JP2007197174A 2007-07-30 2007-07-30 半導体装置の製造方法および電子デバイスの製造方法 Expired - Fee Related JP4572376B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2007197174A JP4572376B2 (ja) 2007-07-30 2007-07-30 半導体装置の製造方法および電子デバイスの製造方法
US12/181,536 US7830007B2 (en) 2007-07-30 2008-07-29 Electronic device, method of producing the same, and semiconductor device
CN2008101301496A CN101359638B (zh) 2007-07-30 2008-07-30 电子设备及其制造方法和半导体装置
CN2010105262820A CN102054791A (zh) 2007-07-30 2008-07-30 电子设备及其制造方法和半导体装置
US12/897,173 US8183693B2 (en) 2007-07-30 2010-10-04 Electronic device, method of producing the same, and semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007197174A JP4572376B2 (ja) 2007-07-30 2007-07-30 半導体装置の製造方法および電子デバイスの製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2009182121A Division JP5105103B2 (ja) 2009-08-05 2009-08-05 半導体装置

Publications (2)

Publication Number Publication Date
JP2009033010A JP2009033010A (ja) 2009-02-12
JP4572376B2 true JP4572376B2 (ja) 2010-11-04

Family

ID=40332035

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007197174A Expired - Fee Related JP4572376B2 (ja) 2007-07-30 2007-07-30 半導体装置の製造方法および電子デバイスの製造方法

Country Status (3)

Country Link
US (2) US7830007B2 (ja)
JP (1) JP4572376B2 (ja)
CN (2) CN102054791A (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4572376B2 (ja) * 2007-07-30 2010-11-04 セイコーエプソン株式会社 半導体装置の製造方法および電子デバイスの製造方法
JP4352279B2 (ja) * 2007-08-21 2009-10-28 セイコーエプソン株式会社 半導体装置及びその製造方法
TWI381464B (zh) * 2008-08-29 2013-01-01 Hannstar Display Corp The bump structure and its making method
JP4737466B2 (ja) * 2009-02-09 2011-08-03 セイコーエプソン株式会社 半導体装置及びその製造方法
JP5464338B2 (ja) * 2009-11-11 2014-04-09 セイコーエプソン株式会社 半導体装置、電子モジュール及びそれらの製造方法
JP6729188B2 (ja) 2016-08-31 2020-07-22 セイコーエプソン株式会社 接合構造体、圧電デバイス、液体噴射ヘッド、液体噴射装置、及び、接合構造体の製造方法
JP6805690B2 (ja) * 2016-09-30 2020-12-23 セイコーエプソン株式会社 Memsデバイス、液体噴射ヘッド、液体噴射装置、及び、memsデバイスの製造方法
JP7077584B2 (ja) * 2017-11-15 2022-05-31 セイコーエプソン株式会社 Memsデバイス、液体吐出ヘッド、および液体吐出装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002083845A (ja) * 2000-07-05 2002-03-22 Sharp Corp フレキシブル配線基板、icチップ実装フレキシブル配線基板およびこれを用いた表示装置並びにicチップ実装構造、icチップ実装フレキシブル配線基板のボンディング方法
JP2003338524A (ja) * 2002-05-21 2003-11-28 Matsushita Electric Ind Co Ltd 電子部品および電子部品実装体
JP2007027307A (ja) * 2005-07-14 2007-02-01 Seiko Epson Corp 電子基板とその製造方法及び電気光学装置並びに電子機器
JP2007048971A (ja) * 2005-08-10 2007-02-22 Seiko Epson Corp 半導体装置の製造方法

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02272737A (ja) 1989-04-14 1990-11-07 Citizen Watch Co Ltd 半導体の突起電極構造及び突起電極形成方法
JP2744476B2 (ja) 1989-07-31 1998-04-28 松下電器産業株式会社 半導体装置およびその製造方法
US5874782A (en) * 1995-08-24 1999-02-23 International Business Machines Corporation Wafer with elevated contact structures
JP3430916B2 (ja) 1998-04-17 2003-07-28 松下電器産業株式会社 半導体装置の製造方法
TW381309B (en) 1998-09-19 2000-02-01 United Microelectronics Corp Manufacturing method for gates
US6277669B1 (en) * 1999-09-15 2001-08-21 Industrial Technology Research Institute Wafer level packaging method and packages formed
DE10014300A1 (de) * 2000-03-23 2001-10-04 Infineon Technologies Ag Halbleiterbauelement und Verfahren zu dessen Herstellung
DE10016132A1 (de) * 2000-03-31 2001-10-18 Infineon Technologies Ag Elektronisches Bauelement mit flexiblen Kontaktierungsstellen und Verfahren zu dessen Herstellung
KR100344833B1 (ko) * 2000-04-03 2002-07-20 주식회사 하이닉스반도체 반도체 패키지 및 그의 제조방법
JP3596864B2 (ja) * 2000-05-25 2004-12-02 シャープ株式会社 半導体装置
JP3760282B2 (ja) 2001-09-05 2006-03-29 株式会社日立製作所 液晶表示装置
US6888256B2 (en) * 2001-10-31 2005-05-03 Infineon Technologies Ag Compliant relief wafer level packaging
JP3906921B2 (ja) * 2003-06-13 2007-04-18 セイコーエプソン株式会社 バンプ構造体およびその製造方法
JP3873986B2 (ja) * 2004-04-16 2007-01-31 セイコーエプソン株式会社 電子部品、実装構造体、電気光学装置および電子機器
JP4281656B2 (ja) * 2004-09-22 2009-06-17 セイコーエプソン株式会社 電子部品の実装構造、電子部品の実装方法、電気光学装置および電子機器
JP2006227323A (ja) 2005-02-17 2006-08-31 Sharp Corp 液晶表示装置及び液晶パネルの製造方法
JP4142041B2 (ja) * 2005-03-23 2008-08-27 セイコーエプソン株式会社 半導体装置の製造方法
JP4061506B2 (ja) * 2005-06-21 2008-03-19 セイコーエプソン株式会社 半導体装置の製造方法
JP4221606B2 (ja) * 2005-06-28 2009-02-12 セイコーエプソン株式会社 半導体装置の製造方法
JP4284544B2 (ja) * 2005-06-29 2009-06-24 セイコーエプソン株式会社 半導体装置及びその製造方法
JP4645832B2 (ja) * 2005-08-02 2011-03-09 セイコーエプソン株式会社 半導体装置及びその製造方法
JP4968424B2 (ja) 2005-08-03 2012-07-04 セイコーエプソン株式会社 半導体装置
JP4235835B2 (ja) * 2005-08-08 2009-03-11 セイコーエプソン株式会社 半導体装置
JP2007059704A (ja) * 2005-08-25 2007-03-08 Sumco Corp 貼合せ基板の製造方法及び貼合せ基板
JP2007081039A (ja) * 2005-09-13 2007-03-29 Seiko Epson Corp 半導体装置
US7534652B2 (en) * 2005-12-27 2009-05-19 Tessera, Inc. Microelectronic elements with compliant terminal mountings and methods for making the same
JP2007187777A (ja) 2006-01-12 2007-07-26 Epson Imaging Devices Corp 電気光学装置、半導体装置、電気光学装置の製造方法及び電子機器
US7582966B2 (en) * 2006-09-06 2009-09-01 Megica Corporation Semiconductor chip and method for fabricating the same
US7753140B2 (en) * 2007-03-07 2010-07-13 Barbera James S Auger boring machine with included pilot tube steering mechanism and method of use
JP4572376B2 (ja) * 2007-07-30 2010-11-04 セイコーエプソン株式会社 半導体装置の製造方法および電子デバイスの製造方法
JP4353289B2 (ja) * 2007-08-20 2009-10-28 セイコーエプソン株式会社 電子デバイス及び電子機器
JP4352279B2 (ja) * 2007-08-21 2009-10-28 セイコーエプソン株式会社 半導体装置及びその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002083845A (ja) * 2000-07-05 2002-03-22 Sharp Corp フレキシブル配線基板、icチップ実装フレキシブル配線基板およびこれを用いた表示装置並びにicチップ実装構造、icチップ実装フレキシブル配線基板のボンディング方法
JP2003338524A (ja) * 2002-05-21 2003-11-28 Matsushita Electric Ind Co Ltd 電子部品および電子部品実装体
JP2007027307A (ja) * 2005-07-14 2007-02-01 Seiko Epson Corp 電子基板とその製造方法及び電気光学装置並びに電子機器
JP2007048971A (ja) * 2005-08-10 2007-02-22 Seiko Epson Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
CN101359638A (zh) 2009-02-04
CN102054791A (zh) 2011-05-11
US20090032944A1 (en) 2009-02-05
JP2009033010A (ja) 2009-02-12
US7830007B2 (en) 2010-11-09
US8183693B2 (en) 2012-05-22
CN101359638B (zh) 2010-12-15
US20110018110A1 (en) 2011-01-27

Similar Documents

Publication Publication Date Title
JP4572376B2 (ja) 半導体装置の製造方法および電子デバイスの製造方法
JP4235835B2 (ja) 半導体装置
US6965164B2 (en) Electronic device and method of manufacturing the same
JP4645832B2 (ja) 半導体装置及びその製造方法
JP5105103B2 (ja) 半導体装置
US20070023903A1 (en) Semiconductor device, electronic module, and method of manufacturing electronic module
JP4554983B2 (ja) 液晶表示装置
US20080224331A1 (en) Electronic device and method for manufacturing the same
JP4273347B2 (ja) 半導体装置
US8183690B2 (en) Electronic device
JP4888650B2 (ja) 半導体装置及び電子デバイスの製造方法
JP5077540B2 (ja) 半導体装置の製造方法
JP2008109024A (ja) 半導体装置及び電子デバイス、並びに、電子デバイスの製造方法
JP4924831B2 (ja) 半導体装置及び電子デバイス
JP2007019410A (ja) 半導体装置、及び、電子モジュールの製造方法
JP5217299B2 (ja) 半導体装置および電子デバイス
JP2009043830A (ja) 半導体装置
WO2012117959A1 (ja) 半導体素子および表示パネル
JP4720992B2 (ja) 半導体装置
JP2009049189A (ja) 電子デバイス
JP4858161B2 (ja) 半導体装置及び電子デバイスの製造方法
JP5019060B2 (ja) 半導体装置の製造方法
JP3687674B2 (ja) 半導体装置、半導体チップ、電子モジュール並びに電子機器
JP2010010362A (ja) 半導体装置、半導体素子及び半導体装置を備えた電子機器

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090602

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090610

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090805

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100421

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100617

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100714

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100727

R150 Certificate of patent or registration of utility model

Ref document number: 4572376

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130827

Year of fee payment: 3

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees