JP4563737B2

JP4563737B2 - パルス幅変調回路

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Inventors: 藤野　　聡; 禎久磯部
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Description

本発明は、入力データに基づいてパルス幅の変調を行なうパルス幅変調回路に関する。

近年、解像度の高さ、静音性、高速性からレーザが搭載されたレーザビームプリンタ（ＬＢＰ）やデジタルコピー機が広く普及している。これらの機器における印字階調の制御には、主にパルス幅変調（ＰＷＭ：Pulse Width Modulation）方式が用いられている。ここで、パルス幅変調方式とは、印字する１ドットごとにその階調（すなわち濃淡）をパルスのＨ幅で制御するものである。

従来のパルス幅変調回路には、大きく分けてカウンタ方式とディレイ方式の２つの方式がある。カウンタ方式は、例えば、特許文献１に開示されている。このカウンタ方式では、基準クロックをカウンタ回路によりカウントし、そのカウント値とディジタルパルスデータ値、即ち入力データとをコンパレータにより比較し、比較の結果、両者が一致したときにパルス幅変調出力、即ちＰＷＭ出力を変化させている。

ディレイ方式は、例えば、特許文献２に開示されている。このディレイ方式では、基準クロックをディレイ回路に入力し、当該ディレイ回路より出力された複数の遅延信号からディジタルパルスデータ値に対応したものを選択し、ＰＷＭ出力を変化させている。
特開昭５６−６９９２９号公報特開平６−１７７７２３号公報

しかしながら、従来のパルス幅変調回路に用いられているカウンタ方式やディレイ方式によれば、高速、高精度の動作が困難であるという問題がある。

例えば、１００ＭＨｚ、８ビット分解能のＰＷＭパルスを生成しようとした場合を想定する。この場合、分解能は、時間換算すると、１ｓ／１００ＭＨｚ／２^８≒４０ｐｓとなる。これは、カウンタ方式であれば、クロック周期ｔＣＫ＝４０ｐｓ以下で動作するカウンタ回路が必要であることを意味する。また、ディレイ方式であれば、ディレイ回路を構成するセル１段当りの遅延時間が４０ｐｓ以下でなければならないことを意味する。従って、現状のＣＭＯＳテクノロジーでこのような性能を実現することは困難である。

他方、インターリーブ処理を行なうことで、４０ｐｓの制約を緩和することは可能だが、この場合にはインターリーブの分割数が多くなり、回路規模の増大や各段の相対バラツキ等、新たな問題が発生する。

本発明は、かかる問題を解決するためになされたものであり、高速、高精度の動作を実現できるパルス幅変調回路を提供することにある。

本発明にかかるパルス幅変調回路は、基準クロックに基づいて多相クロック信号を生成する多相クロック生成手段と、入力データと、前記多相クロック生成手段により生成された多相クロック信号とに基づいてパルス幅変調信号を生成するパルス幅変調信号生成手段とを備えたパルス幅変調回路であって、前記多相クロック生成手段は、位相ロックループ回路を有し、当該位相ロックループ回路によって生成された中間クロック信号をさらに位相補間することにより前記多相クロック信号を生成するものである。このような構成によれば、多相クロック信号を位相ロックループ回路による処理に加え、位相補間処理によって生成しているため、高速、高精度の動作を実現できる。

好適な実施の形態にかかる多相クロック生成手段では、前記位相ロックループ回路に含まれる電圧制御発振器の後段に位相補間回路が設けられ、当該位相補間回路の出力信号が多相クロック信号として出力される。

また、前記位相ロックループ回路は、前記位相補間回路から出力する多相クロック信号に含まれる任意のクロック信号をフィードバックするものである。

前記パルス幅変調信号生成手段は、前記入力データに応じて、前記多相クロック生成手段によって生成された多相クロック信号から任意のクロック信号を選択するクロック選択回路と、前記クロック選択回路から選択されたクロック信号に基づいてパルス幅変調信号を生成するパルス幅変調信号生成回路を有し、前記クロック選択回路は、入力データの一部をデコードする第１のデコーダと、前記入力データの他の一部をデコードする第２のデコーダと、前記第１のデコーダによってデコードされたデータに基づいて前記多相クロック信号より複数のクロック信号を選択する第１のセレクタと、前記第２のデコーダによってデコードされたデータに基づいて前記第１のセレクタによって選択された複数のクロック信号より任意のクロック信号を選択することが好ましい。このような構成によれば、多相クロック信号から高速に任意のクロック信号を選択することができる。

さらに、前記パルス幅変調信号生成回路は、インターリーブ制御を行うことが好ましい。

また、前記多相クロック生成手段により生成された多相クロック信号と、水平同期信号を入力し、前記多相クロック信号に含まれる複数のクロックより当該水平同期信号に同期するクロックを検出する同期位置検出手段と、前記同期位置検出手段により検出された同期位置に基づいて、前記入力データを、パルス幅変調信号の立ち上がり情報及び立ち下がり情報に変換し、前記多相クロック選択回路に入力データとして出力する信号処理手段とを備えることが望ましい。

好適な実施の形態にかかるパルス幅変調信号は、レーザ出力を変調するための信号である。

本発明によれば、高速、高精度の動作を実現できるパルス幅変調回路を提供することができる。

本発明にかかるパルス幅変調回路は、例えば、レーザ出力変調用に用いられる。図１に本発明にかかるパルス幅変調回路の全体回路構成を示す。当該パルス幅変調回路は、多相クロック生成回路２、同期位置検出回路３、ディジタルパルスデータ信号処理回路４、多相クロック（ＣＬＫ）選択回路５、パルス幅変調信号生成回路６を備えている。多相クロック生成回路２は、基準クロック入力端子１と、同期位置検出回路３と多相クロック選択回路５と接続されている。同期位置検出回路３は、ディジタルパルスデータ信号処理回路４及び多相クロック選択回路５と接続されている。ディジタルパルスデータ信号処理回路４は、ディジタルパルスデータ入力端子７及び多相クロック選択回路５と接続されている。多相クロック選択回路５は、さらに、パルス幅変調信号生成回路６及び出力端子８と接続されている。

多相クロック生成回路２には、入力端子１より基準クロックが入力される。当該多相クロック生成回路２は、入力された基準クロックに基づいて多相クロック信号を生成し、同期位置検出回路３や多相クロック選択回路５に出力する。本発明においては、当該多相クロック生成回路２は、位相ロックループ回路によって生成された中間クロック信号をさらに位相補間することにより多相クロック信号を生成している。多相クロック信号は、８ビットの分解能の場合には、２５６（＝２^８）相のクロックを含んでいる。この例にかかる多相クロック生成回路２は、３２相出力ＶＣＯ回路２１および２５６相出力位相補間回路２２を備えている。

同期位置検出回路３には、多相クロック生成回路２から出力された多相クロック信号と、基準信号である水平同期信号がそれぞれ入力される。当該同期位置検出回路３は、水平同期信号が多相クロック信号中のどのクロックに同期しているかを検出する。同期位置の検出結果を示す同期位置検出信号は、ディジタルパルスデータ信号処理回路４及び多相クロック選択回路５に出力される。

ディジタルパルスデータ信号処理回路４には、入力データであるディジタルパルスデータと、同期位置検出回路３から出力された同期位置検出信号が入力される。ディジタルパルスデータ信号処理回路４は、水平同期信号と、ＰＷＭパルスの同期を取るため、入力されたディジタルパルスデータを同期位置検出結果に応じてＰＷＭパルスの立ち上がり情報、立ち下がり情報に変換する。立ち上がり情報及び立ち下がり情報を含む信号は、多相クロック選択回路５に出力される。

例えば、２５６相クロックＣＬＫＩＰ〔２５５：０〕の中のＣＬＫＩＰ〔２００〕に同期してＰＷＭパルスを出力する場合、１００／２５６サイクル幅のＰＷＭパルスをサイクル中央に出すためのパルスデータが入力されたとすると、立ち上がり情報及び立ち下がり情報は例えば次のような演算により算出される。
立ち上がり情報＝{（２５６／２）−（１００／２）＋２００}ｍｏｄ２５６＝２２
立ち下がり情報＝{（２５６／２）＋（１００／２）＋２００}ｍｏｄ２５６＝１２２
ここで、ｍｏｄは、割り算したときの余りを意味している。

これは、ＣＬＫＩＰ〔２００〕〜〔２５５〕〔０〕〜〔２００〕で１サイクルとなるとき、ＣＬＫＩＰ〔２２〕で立ち上がり、ＣＬＫＩＰ〔１２２〕で立ち下がるＰＷＭパルスが生成されることを意味する。尚、このような処理を実現する演算回路は、当業者であれば論理合成等により容易に実現可能であるためその記載を省略する。

多相クロック選択回路５には、多相クロック生成回路２から出力された多相クロック信号と、同期位置検出回路３から出力された同期位置検出信号と、ディジタルパルスデータ信号処理回路４から出力された立ち上がり情報及び立ち下がり情報を含む信号が入力される。多相クロック選択回路５は、立ち上がり情報及び立ち下がり情報に応じて、多相クロック信号に含まれる信号の中から、任意のクロックを選択する。選択されたクロック、即ち選択クロック信号は、パルス幅変調信号生成回路６に出力される。

パルス幅変調信号生成回路６は、多相クロック選択回路５より選択クロック信号が入力される。パルス幅変調信号生成回路６は、当該選択クロック信号に基づいてパルス幅変調信号（ＰＷＭパルス）を生成する。このパルス幅変調信号は、例えば、レーザ出力を変調するための信号である。

以下、これらの回路構成及び動作について、さらに詳細に説明する。

図２は、多相クロック生成回路２の具体的な回路構成例を示す。本発明にかかる多相クロック生成回路２では、多相クロック信号を生成する手段として、位相ロックループ（ＰＬＬ）回路と、位相補間回路の組み合わせを用いている。ＰＬＬ回路の発振器のみで２５６相のクロックを生成すると高速化が困難になり、また位相補間回路のみで２５６相のクロックを生成すると面積増大及び製造ばらつきによる精度劣化につながることから、双方を組み合わせる構成を採用した。

当該多相クロック生成回路２は、図２に示されるように、位相比較器２０１、チャージポンプ回路２０２、フィルタ２０３、ＶＣＯ（Voltage Controlled Oscillator：電圧制御発振器）回路２０４、位相補間回路２０５、出力バッファ２０６及び遅延回路２０７を備えている。

位相比較器２０１は、基準クロックが入力され、その基準クロックと遅延回路２０７を介して入力された信号との位相比較処理を行ない、位相差のパルス情報を生成する。チャージポンプ回路２０２は、当該位相比較器２０１により生成された位相差のパルス情報を電流情報に変換する。

チャージポンプ回路２０２から出力された信号はフィルタ２０３によってフィルタリングされ、ＶＣＯ回路２０４に出力される。ＶＣＯ回路２０４は、入力信号に応じて、発振周波数が変化し、中間クロック信号を生成する。この例では、３２相の中間クロック信号を生成する。ＶＣＯ回路２０４は、差動増幅器が３２段直列に接続され、最終段の出力が反転されて初段に入力されるリングオシレータからなる。この３２段に直列接続された差動増幅器の各段の出力が３２相の中間クロック信号となる。このようなＶＣＯ回路は特許第３５１２６７６号に開示されている。

ＶＣＯ回路２０４において生成された中間クロック信号は、位相補間回路２０５に入力される。位相補間回路２０５は、当該中間クロック信号をさらに多相化し、多相クロック信号を生成する。この例では、３２相の中間クロック信号を６４相のクロック信号へ、当該６４相のクロック信号から１２８相のクロック信号へ、さらに当該１２８相のクロック信号から２５６相のクロック信号ＣＬＫＩＰ〔０〕〜ＣＬＫＩＰ〔２５５〕へと順に多相化する。

２５６相に多相化された多相クロック信号は、出力バッファ２０６を介して出力される。また、この多相クロック信号のうち、ＣＬＫＩＰ〔０〕の信号がフィードバックされ、遅延回路２０７により所定量遅延された後位相比較器２０１に入力される。

ここで、更に位相補間回路２０５の構成について具体的に説明する。この位相補間回路２０５は、タイミング差分割回路やインターポレータと呼ばれる場合もある。図３は、当該位相補間回路２０５の全体回路構成を示す。図３に示す位相補間回路２０５のうち、ＣＬ１〜ＣＬ１７に示す各セルは、それぞれ、図４に示す回路構成を有する。

ＶＣＯ回路２０４から位相補間回路２０５に入力される信号は、ＶＣＯ〔０〕〜ＶＣＯ〔３１〕までの３２相の中間クロック信号である。この中間クロック信号は、１／３２だけ位相のずれたクロックである。ＶＣＯ〔０〕は、セルＣＬ１０、セルＣＬ１１、セルＣＬ１２の入力ＩＮ１、ＩＮ２に入力される。同様に、ＶＣＯ〔１〕は、セルＣＬ１２、セルＣＬ１３、セルＣＬ１４の入力ＩＮ１、ＩＮ２に入力される。

このようにして、ＶＣＯ〔０〕〜ＶＣＯ〔３１〕までの３２相の中間クロック信号は、６４個のセルの入力ＩＮ１、ＩＮ２に入力される。１段目の６４個のセルからは、６４相のクロック信号が生成される。同様にして、２段目の１２８セルに入力された６４相のクロック信号は位相補間により１２８相のクロック信号に変換され、３段目の２５６セルに入力された１２８相のクロック信号は位相補間により２５６相のクロック信号に変換される。

即ち、最終的に出力される多相クロック信号ＣＬＫＩＰ〔０〕〜ＣＬＫＩＰ〔２５５〕は、３２の位相ずれを３回位相補間することにより、１／２５６だけ位相のずれたクロックを含んでいる。この例では、３回位相補間された信号は、インバータＩＮＶに入力され、立ち下がりで補間されたエッジを立ち上がりに変更している。

各セルの構成を図４を用いてさらに詳細に説明する。この例では、入力ＩＮ１、ＩＮ２が入力されるＮＡＮＤ回路ＮＡＮＤ１と、入力ＩＮ１が入力されるインバータＩＮＶ１と、入力ＩＮ２が入力されるインバータＩＮＶ２により論理回路を構成している。ＮＡＮＤ回路ＮＡＮＤ１の出力は、ＰチャネルＭＯＳトランジスタＭＰ１のゲートに接続されている。インバータＩＮＶ１の出力は、ＮチャネルＭＯＳトランジスタＭＮ１のゲートに接続されている。インバータＩＮＶ２の出力は、ＮチャネルＭＯＳトランジスタＭＮ２のゲートに接続されている。

ＰチャネルＭＯＳトランジスタＭＰ１のソースは、定電流源ＣＣＳ１に接続され、ドレインは、ノードＡ及びＮチャネルＭＯＳトランジスタＭＮ１のドレインに接続されている。当該定電流源ＣＣＳ１は、電源端子に接続され、その電流値を２Ｉとする。ＮチャネルＭＯＳトランジスタＭＮ１のソースは、定電流源ＣＣＳ２に接続されている。ＮチャネルＭＯＳトランジスタＭＮ２のドレインはノードＡに接続され、ソースは定電流源ＣＣＳ３に接続されている。定電流源ＣＣＳ２及び定電流源ＣＣＳ３の電流値は等しく、定電流源ＣＣＳ２の電流値の半分のＩとなる。キャパシタＣ１は、ノードＡと接地端子間に接続されている。インバータＩＮＶ３の入力端子はノードＡに接続され、出力端子は、インバータＩＮＶ４の入力端子に接続されている。インバータＩＮＶ４の出力端子が、当該セルの出力端子ＯＵＴに接続されている。

このような回路構成を有するセルにおいては、電流ＩがＶＣＯ回路２０４の発振周波数範囲において可変できるため、使用周波数内で正確に入力位相差の半分の補間ができる。また、補間は入力ＩＮ１及び入力ＩＮ２のそれぞれの立ち下がりエッジにより行なわれる。

続いて、図３に示す位相補間回路の１段目の補間動作について、図５のタイミングチャートを用いて説明する。図５（ａ）に示されるようなパルスがＶＣＯ〔０〕からセルＣＬ１１の入力ＩＮ１、入力ＩＮ２、セルＣＬ１２の入力ＩＮ１に入力される。このＶＣＯ〔０〕からのパルスは、時刻ｔ１で立ち上がり、時刻ｔ３で立ち下がる。また、図５（ｂ）に示されるようなパルスがＶＣＯ〔１〕からセルＣＬ１２の入力ＩＮ２、セルＣＬ１３の入力ＩＮ１、ＩＮ２に入力される。このＶＣＯ〔１〕からのパルスは、時刻ｔ２で立ち上がり、時刻ｔ４で立ち下がる。

セルＣＬ１１のノードＡでは、図５（ｃ）に示されるように、ＶＣＯ〔０〕に対して電流２Ｉでエッジが生成される。セルＣＬ１２では、図５（ｄ）に示されるように、ＶＣＯ〔０〕が立ち下がることにより、最初に電流ＩでノードＡが立ち下がりはじめ、続いてＶＣＯ〔１〕が立ち下がることで電流２Ｉになり２倍の傾きで立ち下がる。セルＣＬ１３のノードＡでは、図５（ｅ）に示されるように、ＶＣＯ〔１〕に対して電流２Ｉでエッジが生成される。そして、図５（ｇ）に示されるように、セルＣＬ１１の出力端子では、ノードＡのエッジに応じた立ち上がり及び立ち下がりを有するパルスが生成され、出力される。同様に、図５（ｈ）に示されるように、セルＣＬ１２の出力端子では、ノードＡのエッジに応じた立ち上がり及び立ち下がりを有するパルスが生成され、出力される。また、図５（ｉ）に示されるように、セルＣＬ１３の出力端子では、ノードＡのエッジに応じた立ち上がり及び立ち下がりを有するパルスが生成され、出力される。このようにしてセルＣＬ１２から出力されるパルスの立ち下がりの位相は、セルＣＬ１１から出力されるパルスの立ち下がりの位相と、セルＣＬ１３から出力されるパルスの立ち下がりの位相の中間となる。

ここで、多相クロック生成回路２から出力される多相クロック信号の信号波形図を図６に示す。点線で示された１周期の間に、立ち上がりが２５６の位相の異なる信号が出力されている。また、立ち下がりは、今回の例では３回位相補間を繰り返すことから、３２の位相の異なる信号が８本揃って出力される。

次に、同期位置検出回路の構成例を図７を用いて説明する。同期位置検出回路３は、多相クロック信号と水平同期信号の同期を判別する２つの異なる同期判別回路を備えている。各同期判別回路は水平同期信号と多相クロック信号の同期判別を実行する。一方の同期判別回路には、レプリカ遅延回路によって遅延された水平同期信号が入力される。各同期判別回路の判別結果から、演算処理によって、多相クロック信号から選択すべきクロック信号を決定することができる。

同期位置検出回路３は、第１の同期判別回路３０３及び第２の同期判別回路３０４を備えている。第１及び第２の同期判別回路３０３、３０４は、入力される多相クロック信号と水平同期信号の位相を比較し、水平同期信号に最も位相が近い、即ち水平同期信号に同期したクロック信号を選択する。第２の同期判別回路には、レプリカ遅延回路３０５によって遅延された水平同期信号ＢＤ２Ｄが入力される。レプリカ遅延回路３０５の遅延によって、各内部回路による遅延が補償される。

第１及び第２の同期判別回路３０３、３０４は、選択したクロック信号を特定するサフィックスを出力する。本例においてサフィックスは８ビット・データによって示され、第１の同期判別回路３０３はサフィックスＤＴＥを出力し、第２の同期判別回路３０４はサフィックスＤＤＥを出力する。演算回路３０６は、第１及び第２の同期判別回路３０３、３０４の出力信号に基づき、多相クロック信号から選択するクロック信号を決定し、そのクロック信号を特定するサフィックスＤＴを多相クロック選択回路５に出力する。

次に、同期位置検出回路３の全体的動作について説明する。外部から入力された水平同期信号ＢＤは、入力バッファ３０１及び入力制御ロジック３０２を介して、第１の同期判別回路３０３に入力される。入力バッファ３０１及び入力制御ロジック３０２によって遅延された水平同期信号は、符号ＢＤ２によって示されている。遅延された水平同期信号ＢＤ２は分岐され、レプリカ遅延回路３０５に入力される。レプリカ遅延回路３０５によって遅延された水平同期信号ＢＤ２Ｄは、第２の同期判別回路３０４に入力される。

第１の同期判別回路３０３には多相クロック信号ＣＬＫＩＰが入力されており、水平同期信号ＢＤ２と同期するクロック信号を多相クロック信号ＣＬＫＩＰの中から判別する。判別されたクロック信号のサフィックスＤＴＥは、第１同期判別回路３０３から演算回路３０６に入力される。
図８に当該第１の同期判別回路３０３の構成例を示す。第１の同期判別回路３０３は、複数（本例では２５６）のフリップ・フロップから構成されるフリップ・フロップ群３１１と、フリップ・フロップ群３１１からの出力信号ＦＦに応じて８ビット信号ＤＴＥを生成するエンコーダ３１２を備えている。フリップ・フロップ群３１１のそれぞれのフリップ・フロップに、多相クロック信号ＣＬＫＩＰのそれぞれと、クロック信号としての基準信号ＢＤ２が入力される。フリップ・フロップ群３１１の出力信号ＦＦは、ＢＤ２の立ち上がりで変化する。多相クロック信号ＣＬＫＩＰのうち、基準信号ＢＤ２と位相の合う（同期する）クロック信号が入力されるフリップ・フロップの出力はＨとなる。また、出力がＨのフリップ・フロップの後のフリップ・フロップの出力はＬとなる。このように、基準信号ＢＤ２と同期するクロック信号が入力されるフリップ・フロップ及びその後のフリップ・フロップの出力信号によって“Ｈ”、“Ｌ”のビット・パターンが生成される。エンコーダ３１２はこのビット・パターンを検出し、いずれのクロック信号が基準信号ＢＤ２と位相が合っているかを判別し、結果を８ビット・データにエンコードする。本例において、エンコーダ３１２は９ビット以上のビット・パターンを検出することによって、同期クロック信号を判別する。具体的には、９ビット・パターン“Ｈ、Ｈ、Ｈ、Ｈ、Ｈ、Ｈ、Ｈ、Ｈ、Ｌ”を検出することによって同期を判別する。若しくは、９ビット以上離れたビットと４つ以上の連続ビットにて同期判定するようにしてもよい。位相補間回路２２の立ち下がりが８本揃って出力されることにより、８ビット以下の同期判別では正確に同期を判別できず、回路が所望の動作を行わない状態に至ることがあるからである。
第２の同期判別回路３０４にも多相クロック信号ＣＬＫＩＰが入力されており、水平同期信号ＢＤ２Ｄと同期するクロック信号を多相クロック信号ＣＬＫＩＰの中から判別する。判別されたクロック信号のサフィックスＤＤＥは、第２の同期判別回路３０４から演算回路３０６に入力される。

演算回路３０６はＤＴＥ及びＤＤＥに基づき多相クロック信号ＣＫＬＩＰから選択するクロック信号を決定する。決定されたクロック信号のサフィックスＤＴは、演算回路３０６から多相クロック選択回路５に入力される。

続いて、多相クロック選択回路５について説明する。本発明にかかる多相クロック選択回路５は、図９に示されるような従来の単純なセレクタではなく、図１０に示されるように、下位４ビットと上位４ビットを分割してデコードするデコーダと、１６本から１本を選択する高速セレクタから構成している。そして、多相クロック選択回路５は、立ち上がり情報、立ち下がり情報のそれぞれに対応する選択回路及びインターリーブ処理用の選択回路を備えているため、計５台の多相クロック選択回路からなる。

本発明にかかる多相クロック選択回路は、８ビットの選択データのうち、下位４ビットが入力されるデコーダＤＥ１と、上位４ビットが入力されるデコーダＤＥ２とを有している。デコーダＤＥ１は、入力された選択データの下位４ビットを１６出力へデコードする。デコーダＤＥ２は、入力された選択データの上位４ビットを１６出力へデコードする。すなわち、両デコーダＤＥ１、ＤＥ２の出力信号本数は３２本である。

２５６相からなる多相クロック信号は、１６ビットずつに分岐され、それぞれ１６個のセレクタＳＥＬ０〜１５に入力される。それぞれのセレクタＳＥＬ０〜１５には、デコーダＤＥ１から出力された１６ビットの出力データも入力されている。セレクタＳＥＬ０〜１５のそれぞれは、入力データが一致した多相クロック信号をセレクタＳＥＬ１６に対して出力する。即ち、セレクタＳＥＬ０〜１５は、多相クロック２５６本から１６本を選択し、セレクタＳＥＬ１６に入力する。

セレクタＳＥＬ１６には、セレクタＳＥＬ０〜１５から合計１６本の選択クロックが入力される。セレクタＳＥＬ１６には、同時にデコーダＤＥ２からの１６ビットの出力データも入力される。そして、セレクタＳＥＬ１６は、デコーダＤＥ２からの出力データに基づいて、入力された１６本の選択クロックより１本を選択する。このようにして、２５６本の多相クロックから１本のクロックを選択している。

ここで、セレクタＳＥＬ０〜１５の内部回路の構成を図１１に示す。選択データは反転も生成され使用される。また、選択される信号は常に１つであり、選択されないセルは出力がハイ・インピーダンスになるので出力を束ねることが可能である。そのため、高速化を実現できる。また、多相クロックセレクタ全体としては、選択データを４ビットずつに分割して、セレクタＳＥＬ０〜１５とセレクタＳＥＬ１６の２段構成とすることにより高速化を実現している。

セレクタ１セルの回路詳細を図１２に示す。図１２に示されるように入力ＩＮは、ＰチャネルＭＯＳトランジスタＭＰ１０のゲート及びＮチャネルＭＯＳトランジスタＭＮ１０のゲートに入力される。このＰチャネルＭＯＳトランジスタＭＰ１０のソースは電源端子に接続されている。また、ＮチャネルＭＯＳトランジスタＭＮ１０のソースは接地端子に接続されている。ＰチャネルＭＯＳトランジスタＭＰ１０のドレインは、ＰチャネルＭＯＳトランジスタＭＰ１１のドレインに接続されている。ＰチャネルＭＯＳトランジスタＭＰ１１のゲートには、ＡをインバータＩＮＶ２０により反転させた信号が入力される。ＮチャネルＭＯＳトランジスタＭＮ１０のドレインは、ゲートに信号がＡが入力されるＮチャネルＭＯＳトランジスタＭＮ１１のソースに接続されている。ＰチャネルＭＯＳトランジスタＭＰ１１のドレイン及びＮチャネルＭＯＳトランジスタＭＮ１１のソースは、出力端子ＯＵＴに接続されている。すなわち、ＡおよびＡをインバータＩＮＶ２０により反転させた信号がスイッチの役割を果たし、入力端子ＩＮに入力された信号が出力端子ＯＵＴに出力されるか、出力端子ＯＵＴの出力がハイ・インピーダンスになるかを選択している。

図１３に示されるように、本発明の実施の形態にかかるパルス幅変調回路は、インターリーブ処理を行うため、図１０に示す多相クロック選択回路５１と同様の多相クロック選択回路を計５台備えている。

多相クロック選択回路５１には、２５６本の多相クロック信号と、８ビットのインターリーブ用パルスデータが入力され、インターリーブ用パルスデータに基づいて２５６本の多相クロック信号より１本のインターリーブ用クロック信号が選択され、出力される。

多相クロック選択回路５２には、２５６本の多相クロック信号と、８ビットのＲｉｓｅ１用パルスデータが入力され、Ｒｉｓｅ１用パルスデータに基づいて２５６本の多相クロック信号より１本のＲｉｓｅ１用クロック信号が選択され、出力される。Ｒｉｓｅ１は、インターリーブ処理のために２組に分けられた信号のクロックのうち、一方の組の立ち上がりを、Ｆａｌｌ１は、Ｒｉｓｅ１と同じ組の立ち下がりを示す。同様に、Ｒｉｓｅ２は他方の組の立ち上がりを示し、Ｆａｌｌ２は、Ｒｉｓｅ２と同じ組の立ち下がりを示す。

多相クロック選択回路５３には、２５６本の多相クロック信号と、８ビットのＦａｌｌ１用パルスデータが入力され、Ｆａｌｌ１用パルスデータに基づいて２５６本の多相クロック信号より１本のＦａｌｌ１用クロック信号が選択され、出力される。

多相クロック選択回路５４には、２５６本の多相クロック信号と、８ビットのＲｉｓｅ２用パルスデータが入力され、Ｒｉｓｅ２用パルスデータに基づいて２５６本の多相クロック信号より１本のＲｉｓｅ２用クロック信号が選択され、出力される。

多相クロック選択回路５５には、２５６本の多相クロック信号と、８ビットのＦａｌｌ２用パルスデータが入力され、Ｆａｌｌ２用パルスデータに基づいて２５６本の多相クロック信号より１本のＦａｌｌ２用クロック信号が選択され、出力される。

続いて、パルス幅変調信号生成回路６について詳述する。このパルス幅変調信号生成回路６は、多相クロック選択回路によって選択されたクロックからＰＷＭパルスを生成する手段であり、基本的に、フリップフロップＦ／ＦやＸＯＲ回路を使った簡単な論理回路により実現可能である。

パルス幅変調信号生成回路６は、例えば、図１４に示されるような回路構成を有する。図１５は、当該パルス幅変調信号生成回路６におけるタイミングチャートである。当該パルス幅変調信号生成回路６は、６つのトグルフリップフロップＴＦＲ１、ＴＦＦ１、ＴＩＬ１、ＴＦＲ２、ＴＦＦ２、ＴＩＬ２と、４つの排他的論理和回路ＥＸＯＲ１、ＥＸＯＲ２、ＥＸＯＲ３、ＥＸＯＲ４と、ＡＮＤ−ＯＲ複合ゲート回路を備えている。ここで、ＡＮＤ−ＯＲ複合ゲート回路は、図１６に示す真理値表に従って動作する。

トグルフリップフロップＴＦＲ１には、多相クロック選択回路５より出力されたＲｉｓｅ１用クロック信号（図１５（ａ）参照）が入力され、その出力信号Ｒ１は、排他的論理和回路ＥＸＯＲ１に入力される。トグルフリップフロップＴＦＦ１には、多相クロック選択回路５より出力されたＦａｌｌ１用クロック信号（図１５（ｂ）参照）が入力され、その出力信号Ｆ１は、排他的論理和回路ＥＸＯＲ１に入力される。トグルフリップフロップＴＩＬ１には、多相クロック選択回路５より出力されたインターリーブ用クロック信号（図１５（ｇ）参照）が入力され、その出力信号Ｉ１は、排他的論理和回路ＥＸＯＲ２に入力される。排他的論理和回路ＥＸＯＲ２の他方の入力はＬレベル信号が入力されている。トグルフリップフロップＴＦＲ２には、多相クロック選択回路５より出力されたＲｉｓｅ２用クロック信号（図１５（ｄ）参照）が入力され、その出力信号Ｒ２は、排他的論理和回路ＥＸＯＲ３に入力される。トグルフリップフロップＴＦＦ２には、多相クロック選択回路５より出力されたＦａｌｌ２用クロック信号（図１５（ｅ）参照）が入力され、その出力信号Ｆ２は、排他的論理和回路ＥＸＯＲ３に入力される。トグルフリップフロップＴＩＬ２には、多相クロック選択回路５より出力されたインターリーブ用クロック信号（図１５（ｇ）参照）が入力され、その出力信号Ｉ２は、排他的論理和回路ＥＸＯＲ４に入力される。排他的論理和回路ＥＸＯＲ４の他方の入力はＬレベル信号が入力されている。

排他的論理和回路ＥＸＯＲ１の出力信号Ｐ１（図１５（ｃ）参照）、排他的論理和回路ＥＸＯＲ２の出力信号Ｓ１（図１５（ｈ）参照）、排他的論理和回路ＥＸＯＲ３の出力信号Ｐ２（図１５（ｆ）参照）、排他的論理和回路ＥＸＯＲ４の出力信号Ｓ２（図１５（ｉ）参照）は、それぞれＡＮＤ−ＯＲ複合ゲート回路に入力される。ＡＮＤ−ＯＲ複合ゲート回路においてＰＷＭパルス信号（図１５（ｊ）参照）が生成され、出力される。

続いて、本発明の実施の形態にかかるパルス幅変調回路の全体動作について、図１７に示すフローチャートを用いて説明する。

図１７（ａ）に示す基準クロックが多相クロック生成回路２に入力されると、当該多相クロック生成回路２は、入力された基準クロックに基づいて２５６相の多相クロック信号を生成する。より具体的には、当該多相クロック生成回路２においては、ＶＣＯ回路２１により図１７（ｂ）に示す３２相のクロック信号が生成され、位相補間回路２２に入力される。位相補間回路２２では、３２相のクロック信号に基づいて補間処理を行い、図１７（ｃ）に示す２５６相の多相クロック信号を生成する。多相クロック生成回路２により生成された多相クロック信号は、同期位置検出回路３や多相クロック選択回路５に出力される。

ディジタルパルスデータ信号処理回路４には、入力データであるディジタルパルスデータ（図１７（ｄ）参照）と、同期位置検出回路３から出力された同期位置検出信号が入力される。このディジタルパルスデータ信号処理回路４は、水平同期信号と、ＰＷＭパルスの同期を取るため、入力されたディジタルパルスデータを同期位置検出結果に応じてＰＷＭパルスの立ち上がり情報、立ち下がり情報に変換する。立ち上がり情報及び立ち下がり情報を含む信号は、多相クロック選択回路５に出力される。この例では、当該信号は、インターリブ処理を行うため、図１７（ｅ）に示す２組の信号が出力される。

多相クロック選択回路５には、多相クロック生成回路２から出力された多相クロック信号と、同期位置検出回路３から出力された同期位置検出信号と、ディジタルパルスデータ信号処理回路４から出力された立ち上がり情報及び立ち下がり情報を含む信号が入力される。多相クロック選択回路５は、立ち上がり情報及び立ち下がり情報に応じて、多相クロック信号に含まれる信号の中から、任意のクロック信号を選択する。選択されたクロック信号には、図１７（ｆ）に示されるように、インターリーブ（ＩＬ）切替用クロック信号、一組目の立ち上がりを示すＲｉｓｅ１用クロック信号、一組目の立ち下がりを示すＦａｌｌ１用クロック信号、二組目の立ち上がりを示すＲｉｓｅ２用クロック信号、二組目の立ち下がりを示すＦａｌｌ２用クロック信号が含まれる。選択されたクロック信号、即ち選択クロック信号は、パルス幅変調信号生成回路６に出力される。

パルス幅変調信号生成回路６は、多相クロック選択回路５より選択クロック信号が入力される。パルス幅変調信号生成回路６は、当該選択クロック信号に基づいてパルス幅変調信号（ＰＷＭパルス）を生成する（図１７（ｇ）参照）。

このようなパルス幅変調回路によれば、高速、高精度に、任意のデータに対応したパルス幅を有する信号を生成することができる。

本発明にかかるパルス幅変調回路の全体を示すブロック図である。本発明にかかる多相クロック生成回路を示すブロック図である。本発明にかかる位相補間回路を示す回路図である。本発明にかかる位相補間回路の１セルを示す回路図である。本発明にかかる位相補間回路の回路動作を示すタイミングチャートである。本発明にかかる多相クロック生成回路から出力される多相クロック信号を示す信号波形図である。本発明にかかる同期位置検出回路を示すブロック図である。本発明にかかる第１の同期判別回路の構成例を示すブロック図である。従来の多相クロック選択回路の構成例を示すブロック図である。本発明にかかる多相クロック選択回路（１台）を示すブロック図である。本発明にかかる多相クロック選択回路におけるセレクタの全体構成を示す回路図である。本発明にかかる多相クロック選択回路におけるセレクタ１セル分の構成を示す回路図である。本発明にかかる多相クロック選択回路を示すブロック図である。本発明にかかるパルス幅変調信号生成回路を示すブロック図である。本発明にかかるパルス幅変調信号生成回路の動作を示すタイミングチャートである。本発明にかかるパルス幅変調信号生成回路に含まれるＡＮＤ−ＯＲ複合ゲート回路の真理値表である。本発明にかかるパルス幅変調回路の全体動作を示すタイミングチャートである。

符号の説明

１入力端子
２多相クロック生成回路（位相ロックループ回路）
３同期位置検出回路
４ディジタルパルスデータ信号処理回路
５多相クロック選択回路
６パルス幅変調信号生成回路
７ディジタルパルスデータ入力端子
８出力端子
２１３２相出力ＶＣＯ回路
２２位相補間回路
２０４ＶＣＯ回路
２０５位相補間回路

Claims

基準クロックに基づいて多相クロック信号を生成する多相クロック生成手段と、
入力データと、前記多相クロック生成手段により生成された多相クロック信号とに基づいてパルス幅変調信号を生成するパルス幅変調信号生成手段とを備えたパルス幅変調回路であって、
前記多相クロック生成手段は、位相ロックループ回路を有し、当該位相ロックループ回路によって生成された中間クロック信号をさらに位相補間することにより前記多相クロック信号を生成し、前記多相クロック信号は、前記パルス幅変調信号の生成に必要な全ての位相を備え、
前記パルス幅変調信号生成手段は、パルス幅変調信号に使用する位相クロックを、入力データに基づき、前記多相クロックより選択して用いる、ことを特徴とするパルス幅変回路。
前記多相クロック信号生成手段は、前記中間クロック信号を位相補間した多相クロック信号を生成する複数段のセル群を有し、前記セル群は、それぞれ前段から入力される中間クロック信号のうち同一位相の２つの信号が入力される第１のセルと、前記前段から入力される中間クロック信号のうち隣り合う位相の２つの信号が入力される第２のセルとが交互に配置されることを特徴とする請求項１記載のパルス幅変調回路。
前記多相クロック生成手段は、前記基準クロックとフィードバック信号との位相差に基づき生成された制御電圧に基づき前記中間クロック信号を生成する電圧制御発振器と、前記中間クロック信号をさらに位相補完して前記多相クロック信号を生成する位相補完回路と、を含み、前記フィードバック信号として前記位相補完回路が生成する多相クロック信号のいずれかひとつのクロック信号を用いることを特徴とする請求項２記載のパルス幅変調回路。
前記パルス幅変調信号生成手段は、前記入力データに応じて、前記多相クロック生成手段によって生成された多相クロック信号から任意のクロック信号を選択するクロック選択回路と、前記クロック選択回路から選択されたクロック信号に基づいてパルス幅変調信号を生成するパルス幅変調信号生成回路を有し、
前記クロック選択回路は、
入力データの一部をデコードする第１のデコーダと、
前記入力データの他の一部をデコードする第２のデコーダと、
前記第１のデコーダによってデコードされたデータに基づいて前記多相クロック信号より複数のクロック信号を選択する第１のセレクタと、
前記第２のデコーダによってデコードされたデータに基づいて前記第１のセレクタによって選択された複数のクロック信号より任意のクロック信号を選択することを特徴とする請求項１記載のパルス幅変調回路。
前記パルス幅変調信号生成回路は、インターリーブ制御を行うことを特徴とする請求項４記載のパルス幅変調回路。
前記多相クロック生成手段により生成された多相クロック信号と、水平同期信号を入力し、前記多相クロック信号に含まれる複数のクロックより当該水平同期信号に同期するクロックを検出する同期位置検出手段と、
前記同期位置検出手段により検出された同期位置に基づいて、前記入力データを、パルス幅変調信号の立ち上がり情報及び立ち下がり情報に変換し、前記多相クロック選択回路に入力データとして出力する信号処理手段とを備えたことを特徴とする請求項１記載のパルス幅変調回路。
前記パルス幅変調信号は、レーザ出力を変調するための信号であることを特徴とする請求項１乃至６いずれかに記載のパルス幅変調回路。