JP4427563B2 - 半導体装置の製造方法 - Google Patents
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Description
本発明は、半導体装置に係り、例えば、強誘電体キャパシタを備えた強誘電体メモリに関する。
強誘電体メモリ装置の微細化に伴い、強誘電体キャパシタへのダメージが顕著になってきている。その原因の１つとして、上部電極のコンタクト部から侵入する水素による影響が挙げられる。例えば、上部電極上に形成されたコンタクトホールにタングステンを埋め込む工程がある。タングステンの堆積工程は、多量の水素を含有する雰囲気中で行われる。このため、水素が強誘電体膜の側面から侵入し、強誘電体材料を劣化させる。
これに対処するために、水素をブロックするためのバリア膜を、強誘電体キャパシタを被覆するように設けていた。しかし、高集積化が進むにつれ、強誘電体キャパシタの側面のテーパー角度および強誘電体キャパシタ間のアスペクト比が高くなってきた。このため、強誘電体キャパシタの側面に充分な膜厚のバリア膜を堆積することが困難になり、水素による強誘電体材料の劣化を引き起こしていた。
特開２００６−２１０７０４号公報
強誘電体キャパシタへの水素の拡散を抑制し、強誘電体材料の劣化を抑制することができる半導体装置を提供する。
本発明に係る実施形態に従った半導体装置の製造方法は、上部電極、強誘電体膜および下部電極からなる強誘電体キャパシタを備えた半導体装置の製造方法であって、
半導体基板上にスイッチングトランジスタおよび該スイッチングトランジスタに接続された拡散層を形成し、前記スイッチングトランジスタ上に第１の層間絶縁膜を形成し、前記第１の層間絶縁膜内に前記拡散層と接続されたコンタクトプラグを形成し、前記コンタクトプラグ上に前記強誘電体キャパシタを形成し、前記強誘電体キャパシタおよび前記第１の層間絶縁膜上に、水素の透過を抑制する第１のバリア膜を堆積し、前記第１のバリア膜上に第２の層間絶縁膜を堆積し、前記強誘電体キャパシタの周囲にある前記第２の層間絶縁膜をエッチングすることによって、前記強誘電体キャパシタの側面と前記第２の層間絶縁膜との間にトレンチを形成し、前記トレンチ内に第２のバリア膜を充填することを具備する。
半導体基板上にスイッチングトランジスタおよび該スイッチングトランジスタに接続された拡散層を形成し、前記スイッチングトランジスタ上に第１の層間絶縁膜を形成し、前記第１の層間絶縁膜内に前記拡散層と接続されたコンタクトプラグを形成し、前記コンタクトプラグ上に前記強誘電体キャパシタを形成し、前記強誘電体キャパシタおよび前記第１の層間絶縁膜上に、水素の透過を抑制する第１のバリア膜を堆積し、前記第１のバリア膜上に第２の層間絶縁膜を堆積し、前記強誘電体キャパシタの周囲にある前記第２の層間絶縁膜をエッチングすることによって、前記強誘電体キャパシタの側面と前記第２の層間絶縁膜との間にトレンチを形成し、前記トレンチ内に第２のバリア膜を充填することを具備する。
本発明による半導体装置は、強誘電体キャパシタへの水素の拡散を抑制し、強誘電体材料の劣化を抑制することができる。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
（第１の実施形態）
図１は、本発明に係る第１の実施形態に従った強誘電体メモリの構成を示す断面図である。本願発明による強誘電体メモリは、シリコン基板１０と、シリコン基板１０上に設けられたスイッチングトランジスタＳＴと、スイッチングトランジスタＳＴ上に形成された層間絶縁膜ＩＬＤ１と、層間絶縁膜ＩＬＤ１上に設けられた強誘電体キャパシタＦＣとを備えている。強誘電体キャパシタＦＣは、シリコン酸化膜基板１０の上方にマトリクス状に二次元配置されている。
図１は、本発明に係る第１の実施形態に従った強誘電体メモリの構成を示す断面図である。本願発明による強誘電体メモリは、シリコン基板１０と、シリコン基板１０上に設けられたスイッチングトランジスタＳＴと、スイッチングトランジスタＳＴ上に形成された層間絶縁膜ＩＬＤ１と、層間絶縁膜ＩＬＤ１上に設けられた強誘電体キャパシタＦＣとを備えている。強誘電体キャパシタＦＣは、シリコン酸化膜基板１０の上方にマトリクス状に二次元配置されている。
強誘電体キャパシタＦＣは、層間絶縁膜ＩＬＤ１上に設けられた下部電極ＢＥと、下部電極ＢＥ上に設けられた強誘電体膜ＦＥと、強誘電体膜ＦＥ上に設けられた上部電極ＴＥとを含む。スイッチングトランジスタＳＴは、ソース・ドレイン拡散層ＤＬ１、ＤＬ２を含む。下部電極ＢＥの下の層間絶縁膜ＩＬＤ１には、コンタクトプラグＣＰ１が埋め込まれている。コンタクトプラグＣＰ１は、下部電極ＢＥと拡散層ＤＬ１との間を接続している。これにより、スイッチングトランジスタＳＴは、コンタクトプラグＣＰ１を介して下部電極ＢＥに電気的に接続されている。下部電極材料は、例えば、Ｔｉ、ＴｉＮ、ＴｉＡｌＮ、Ｐｔ、Ｉｒ、ＩｒＯ２、ＳｒＲｕＯ３（以下、ＳＲＯともいう）、Ｒｕ、ＲｕＯ２等の単層膜、あるいは、これらの積層膜からなる。強誘電体材料４０は、例えば、ＰＺＴ（Ｐｂ（ＺｒｘＴｉ（１−ｘ））Ｏ３）、ＳＢＴ（ＳｒｘＢｉｙＴａｚＯａ）、ＢＬＴ（ＢｉｘＬａｙＯｚ）からなる。ここで、ｘ、ｙ、ｚ、ａは、正数である。本実施形態では、強誘電体材料４０はＰＺＴからなる。上部電極材料５０は、例えば、Ｐｔ、Ｉｒ、ＩｒＯ２、ＳＲＯ、Ｒｕ、ＲｕＯ２等の単層膜、あるいは、これらの積層膜からなる。
強誘電体キャパシタＦＣの側面、その上面、および、層間絶縁膜ＩＬＤ１上には、バリア膜ＢＭ１が設けられている。バリア膜ＢＭ１は、例えば、Ａｌ２Ｏ３、ＳｉＮ、ＴｉＯ２の単層膜、または、これらのうち２層以上の積層膜ならなる。このような材料から成るバリア膜ＢＭ１は、水素の透過を抑制し、水素を遮断する性質を有する。
さらに、バリア膜ＢＭ２が、バリア膜ＢＭ１を介して強誘電体キャパシタＦＣの側面上に設けられている。バリア膜ＢＭ２は、例えば、Ａｌ２Ｏ３、ＳｉＮまたはＴｉＯ２からなる。バリア膜ＢＭ２は、バリア膜ＢＭ１と同一材料であってもよく、異なる材料であってもよい。
バリア膜ＢＭ１、ＢＭ２上には、層間絶縁膜ＩＬＤ２が設けられている。層間絶縁膜ＩＬＤ２は、例えば、Ｐ−ＴＥＯＳ、Ｏ３−ＴＥＯＳ、ＳＯＧ、Ｌｏｗ‐ｋ膜（ＳｉＯＦ、ＳｉＯＣ）等からなる。層間絶縁膜ＩＬＤ１は、例えば、ＢＰＳＧ（Boron Phosphorous Silicate Glass）、Ｐ−ＴＥＯＳ（Plasma-Tetra Ethoxy Silane）等からなる。コンタクトプラグＣＰ２およびＣＰ３が層間絶縁膜ＩＬＤ２内に埋め込まれている。コンタクトプラグＣＰ２は、拡散層ＤＬ２に電気的に接続されている。コンタクトプラグＣＰ３は、上部電極ＴＥに接続されている。コンタクトプラグＣＰ２およびＣＰ３は、層間絶縁膜ＩＬＤ２上に設けられた配線９０によって接続されている。コンタクトプラグＣＰ１は、例えば、タングステンまたはドープトポリシリコン等からなる。コンタクトプラグＣＰ２およびＣＰ３は、例えば、Ｗ、Ａｌ、ＴｉＮ、Ｃｕ、Ｔｉ、Ｔａ、ＴａＮ等の材料を含む。
図２は、第１の実施形態による強誘電体メモリの一例を示す断面図である。図２には、セルトランジスタ（Ｔ）のソース−ドレイン間にキャパシタ（Ｃ）の両端をそれぞれ接続し、これをユニットセルとし，このユニットセルを複数直列に接続した「ＴＣ並列ユニット直列接続型強誘電体メモリ」を示している。勿論、本実施形態は、ＴＣ並列ユニット直列接続型強誘電体メモリに限らず、強誘電体キャパシタを備えた任意のメモリに適用可能である。
図１では強誘電体キャパシタＦＣの側面は、ほぼ垂直にエッチングされているが、実際には、図２のように順テーパー状に形成される。また、図２では、バリア膜ＢＭ１、ＢＭ２は、省略されている。尚、図１は、複数のユニットセルが直列接続される第１の方向（ビット線方向）に沿った断面図である。
図１を再度参照する。本実施形態において、強誘電体キャパシタＦＣの側面上のバリア膜ＢＭ１およびＢＭ２の厚みＴ２は、層間絶縁膜ＩＬＤ１の上面上のバリア膜ＢＭ１の厚みＴ１よりも厚い。厚みＴ２は、強誘電体キャパシタＦＣの側面に対して垂直方向の厚みである。厚みＴ１は、層間絶縁膜ＩＬＤ１の上面に対して垂直方向の厚みである。これにより、コンタクトプラグＣＰ２、ＣＰ３を形成する工程において、水素が強誘電体膜ＦＥの側面から侵入することを抑制することができる。
図３から図９を参照して、第１の実施形態による強誘電体メモリの製造方法を説明する。図面では、キャパシタ領域および周辺回路領域を並べて表示している。まず、図３に示すように、素子分離部２０としてＳＴＩ（Shallow Trench Isolation）をシリコン基板１０に形成する。シリコン基板１０の表面上にゲート絶縁膜２５を形成し、ゲート絶縁膜２５上にゲート電極３２を形成する。ゲート電極３２をマスクとして用いて不純物を導入し、ソース・ドレイン層ＤＬ１、ＤＬ２をチャネル領域の両側に形成する。これにより、キャパシタ領域には、スイッチングトランジスタＳＴが形成され、周辺回路領域には、回路を構成する素子としてのトランジスタＴｒが形成される。次に、シリコン基板１０、スイッチングトランジスタＳＴおよびトランジスタＴｒ上に層間絶縁膜ＩＬＤ１を堆積する。ＣＭＰ（Chemical Mechanical Polishing）を用いて、層間絶縁膜ＩＬＤ１の表面を平坦に研磨する。これにより、図３に示す構造が得られる。尚、ゲート絶縁膜、ゲート電極および／またはソース・ドレイン層は、キャパシタ領域と周辺回路領域とで同時に形成してもよく、あるいは、個別の工程で形成してもよい。
リソグラフィおよびＲＩＥ（Reactive Ion Etching）を用いて、拡散層ＤＬ１、ＤＬ２に通じるコンタクトホールを層間絶縁膜ＩＬＤ１内に形成する。さらに、金属またはドープトポリシリコンをコンタクトホール内に埋め込み、ＣＭＰを用いて金属またはドープトポリシリコンを平坦化する。これにより、図４に示すように、コンタクトプラグＣＰ１が形成される。尚、キャパシタ領域におけるコンタクトプラグＣＰ１と周辺回路領域におけるコンタクトプラグＣＰ１は、同時に形成してもよく、あるいは、個別の工程で形成してもよい。
次に、図４に示すように、下部電極材料ＢＥ、強誘電体材料ＦＥおよび上部電極材料ＴＥが、層間絶縁膜ＩＬＤ１およびコンタクトプラグＣＰ１上に堆積される。上述の通り、下部電極材料ＢＥは、例えば、Ｔｉ、ＴｉＮ、ＴｉＡｌＮ、Ｐｔ、Ｉｒ、ＩｒＯ２、ＳＲＯ、Ｒｕ、ＲｕＯ２等の単層膜、あるいは、これらの積層膜からなる。強誘電体材料４０は、例えば、ＰＺＴ、ＳＢＴ、ＢＬＴからなる。上部電極材料５０は、例えば、Ｐｔ、Ｉｒ、ＩｒＯ２、ＳＲＯ、Ｒｕ、ＲｕＯ２等の単層膜、あるいは、これらの積層膜からなる。
次に、マスク材料（図示せず）を上部電極材料ＴＥ上に堆積する。マスク材料は、例えば、Ｐ−ＴＥＯＳ膜、Ｏ３−ＴＥＯＳ膜またはＡｌ２Ｏ３等からなる。リソグラフィおよびＲＩＥを用いて、マスク材料を強誘電体キャパシタのパターンに加工する。加工後のマスク材料をマスクとして用いて、ＲＩＥで上部電極材料ＴＥ、強誘電体材料ＦＥおよび底部電極材料ＢＥをエッチングする。これにより、図５に示すように、コンタクトプラグＣＰ１上に強誘電体キャパシタＣＰ１が形成される。加工後の上部電極材料ＴＥ、強誘電体材料ＦＥおよび底部電極材料ＢＥを、上部電極ＴＥ、強誘電体ＦＥおよび底部電極ＢＥと呼ぶ。
次に、図６に示すように、強誘電体キャパシタＦＣの側面、その上面、および、層間絶縁膜ＩＬＤ１上にバリア膜ＢＭ１を堆積する。バリア膜ＢＭ１は、例えば、Ａｌ２Ｏ３、ＳｉＮ、ＴｉＯ２の単層膜、または、これらのうち２層以上の積層膜ならなる。バリア膜ＢＭ１の膜厚は、Ｔ１である。層間絶縁膜ＩＬＤ２をバリア膜ＢＭ１上に堆積し、ＣＭＰを用いて層間絶縁膜ＩＬＤ２を平坦化する。
次に、図７に示すように、リソグラフィおよびＲＩＥを用いて、強誘電体キャパシタＦＣの周囲の層間絶縁膜ＩＬＤ２および周辺回路領域の層間絶縁膜ＩＬＤ２をエッチングする。このとき、バリア膜ＢＭ１をエッチングストッパとして利用する。これにより、バリア膜ＢＭ１を残存させたまま、強誘電体キャパシタＦＣの周囲にトレンチ５０を形成する。トレンチ５０は、シリコン基板１０の表面上方から見た平面において、強誘電体キャパシタＦＣの周囲を囲むように形成される。トレンチ５０は、強誘電体キャパシタＦＣと層間絶縁膜ＩＬＤ２との間に空間を空けるように設けられる。
次に、図８に示すように、トレンチ５０内にバリア膜ＢＭ２を充填する。このとき、バリア膜ＢＭ２は、周辺回路領域のバリア膜ＢＭ１上にも堆積される。バリア膜ＢＭ２は、例えば、Ａｌ２Ｏ３、ＳｉＮまたはＴｉＯ２からなる。トレンチ５０内に充分にバリア膜ＢＭ２を充填しつつも、周辺回路領域に堆積されるバリア膜ＢＭ２の膜厚が可及的に薄いことが好ましい。これは、周辺回路領域において、バリア膜ＢＭ２が薄ければ、コンタクトプラグＣＰ１に接続されるコンタクト（コンタクトプラグＣＰ２）の形成が容易になるからである。
バリア膜ＢＭ２および層間絶縁膜ＩＬＤ２上に、埋込み絶縁膜６０を堆積する。埋込み絶縁膜６０は、例えば、Ｐ−ＴＥＯＳ膜、Ｏ３−ＴＥＯＳ膜、ＳＯＧ、Ｌｏｗ‐ｋ膜（ＳｉＯＦ、ＳｉＯＣ）等からなる。ＣＭＰを用いて、埋込み絶縁膜６０を平坦化する。これと同時に、バリア膜ＢＭ２も平坦化する。これにより、図８に示す構造が得られる。強誘電体キャパシタＦＣの側面上に形成されたバリア膜ＢＭ１、ＢＭ２の厚みは、Ｔ２である。厚みＴ２は、厚みＴ１よりも厚い。
次に、リソグラフィおよびＲＩＥを用いて、強誘電体キャパシタＦＣの上部電極ＴＥ上、および、一部のコンタクトプラグＣＰ１上にコンタクトホールを形成する。コンタクトホール内に金属材料を埋め込み、ＣＭＰを用いてこの金属材料を平坦化する。このＣＭＰ工程において、金属材料は、層間絶縁膜ＩＬＤ２および埋込み材料６０の上面が露出されるまで研磨される。これにより、図９に示すように、コンタクトプラグＣＰ２およびＣＰ３が形成される。コンタクトプラグＣＰ２、ＣＰ３の金属材料は、例えば、Ｗ、Ａｌ、ＴｉＮ、Ｃｕ、Ｔｉ、Ｔａ、または、ＴａＮ等のいずれかを含む金属材料である。金属材料の堆積方法は、ＭＯＣＶＤ、スパッタ、メッキ、スパッタリフロー等でよい。
次に、コンタクトプラグＣＰ２、ＣＰ３、層間絶縁膜ＩＬＤ２、埋込み絶縁膜６０上に配線材料を堆積し、この配線材料を所望の配線パターンに加工する。これにより、図９に示すように、配線９０が形成される。配線材料は、例えば、例えば、Ｗ、Ａｌ、ＴｉＮ、Ｃｕ、Ｔｉ、Ｔａ、または、ＴａＮ等のいずれかを含む金属材料である。
本実施形態によれば、強誘電体キャパシタＦＣの側面上にバリア膜ＢＭ１だけでなく、バリア膜ＢＭ２も設けられている。これにより、強誘電体キャパシタＦＣの側面上のバリア膜ＢＭ１およびＢＭ２の膜厚Ｔ２が、層間絶縁膜ＩＬＤ１の上面上のバリア膜ＢＭ１の厚みＴ１より厚い。これにより、コンタクトプラグＣＰ１、ＣＰ２およびＣＰ３を形成する際のタングステン堆積工程において、強誘電体キャパシタＦＣの側面上のバリア膜ＢＭ１およびＢＭ２が、強誘電体キャパシタＦＣの側面からの水素の侵入を充分に抑制することができる。
また、本実施形態では、層間絶縁膜ＩＬＤ１の上面上のバリア膜ＢＭ１の厚みＴ１は、厚みＴ２よりも薄い。これにより、コンタクトホール形成工程において、バリア膜ＢＭ１のエッチング量が少なくて済む。バリア膜のエッチングには長時間掛かるので、バリア膜のエッチング量が少ないことは、エッチング工程の短縮化につながる。
従来では、強誘電体キャパシタの側面にバリア膜を厚く形成するために、バリア膜ＢＭ１の膜厚を厚くしていた。この場合、強誘電体キャパシタの側面に所望の厚みＴ２のバリア膜を堆積させるために、層間絶縁膜ＩＬＤ１の上面上にＴ２よりもかなり厚いバリア膜を堆積する必要があった。これは、バリア膜材料を大量に消費するだけでなく、コンタクトホールを形成するためのエッチング工程に長時間を要する。
本実施形態では、バリア膜ＢＭ１を強誘電体キャパシタＦＣの側面に堆積させ、さらに、強誘電体キャパシタＦＣの周囲に形成されたトレンチ５０にバリア膜ＢＭ２を充填する。これにより、層間絶縁膜ＩＬＤ１上のバリア膜ＢＭ１を充分に薄く堆積しながらも、水素の透過を抑制するために充分な厚みのバリア膜ＢＭ１およびＢＭ２を、強誘電体キャパシタＦＣの側面に形成することができる。このような本実施形態による強誘電体メモリおよびその製造方法は、上述のような従来の不具合がない。
本実施形態によれば、バリア膜ＢＭ２は、強誘電体キャパシタＦＣの周囲に形成されたトレンチ５０を充填するように形成される。このとき、バリア膜ＢＭ２は、トレンチ５０の側面（層間絶縁膜ＩＬＤ２の側面）および強誘電体キャパシタＦＣの側面の両方に堆積される。従って、トレンチ５０はバリア膜ＢＭ２で速く充填される。例えば、トレンチ５０および層間絶縁膜ＩＬＤ２が設けられていない状態で強誘電体キャパシタＦＣの側面にバリア膜を堆積する場合、バリア膜ＢＭ２は、強誘電体キャパシタＦＣの側面からのみ堆積される。これに対し、本実施形態では、トレンチ５０の側面（層間絶縁膜ＩＬＤ２の側面）および強誘電体キャパシタＦＣの側面の両方からバリア膜ＢＭ２が堆積される。よって、本実施形態は、従来よりも、強誘電体キャパシタＦＣの側面にバリア膜ＢＭ２を速く（あるいは厚く）形成することができる。
（第２の実施形態）
図１０は、本発明に係る第２の実施形態に従った強誘電体メモリの断面図である。第２の実施形態は、強誘電体キャパシタＦＣの下方の層間絶縁膜ＩＬＤ１内に底部バリア膜ＢＭ３を備えている。さらに、第２の実施形態では、バリア膜ＢＭ２が強誘電体キャパシタＦＣの側面に沿って強誘電体キャパシタＦＣの下方へ延びており、バリア膜ＢＭ１および層間絶縁膜ＩＬＤ１の一部を貫通して、バリア膜ＢＭ３に達している。第２の実施形態のその他の構成は、第１の実施形態と同様でよい。
図１０は、本発明に係る第２の実施形態に従った強誘電体メモリの断面図である。第２の実施形態は、強誘電体キャパシタＦＣの下方の層間絶縁膜ＩＬＤ１内に底部バリア膜ＢＭ３を備えている。さらに、第２の実施形態では、バリア膜ＢＭ２が強誘電体キャパシタＦＣの側面に沿って強誘電体キャパシタＦＣの下方へ延びており、バリア膜ＢＭ１および層間絶縁膜ＩＬＤ１の一部を貫通して、バリア膜ＢＭ３に達している。第２の実施形態のその他の構成は、第１の実施形態と同様でよい。
バリア膜ＢＭ３は、例えば、Ａｌ２Ｏ３、ＳｉＮ、ＴｉＯ２の単層膜、または、これらのうち２層以上の積層膜ならなる。バリア膜ＢＭ３も、バリア膜ＢＭ１およびＢＭ２と同様に、水素の透過を抑制し、水素を遮断する性質を有する。バリア膜ＢＭ３が、強誘電体キャパシタＦＣの下方に設けられることによって、強誘電体キャパシタＣＦの下方からの水素の侵入を抑制することができる。さらに、バリア膜ＢＭ２が、強誘電体キャパシタＦＣの周囲において、バリア膜ＢＭと接続されている。これにより、強誘電体キャパシタＦＣは、コンタクトプラグＣＰ１およびＣＰ３の接触部分を除いて、バリア膜ＢＭ１〜ＢＭ３によって完全に取り囲まれる。このため、第２の実施形態は、強誘電体キャパシタＦＣへの水素の侵入をより良く抑制することができる。
図１１から図１５を参照して、第２の実施形態による強誘電体メモリの製造方法を説明する。まず、第１の実施形態と同様に、図３に示す構造を形成する。次に、図１１に示すように、バリア膜ＢＭ３を堆積し、さらに、バリア膜ＢＭ３の上に層間絶縁膜ＩＬＤ１を堆積する。続いて、リソグラフィおよびＲＩＥを用いて、拡散層ＤＬ１、ＤＬ２に通じるコンタクトホールを層間絶縁膜ＩＬＤ１およびバリア膜ＢＭ３内に形成する。さらに、金属またはドープトポリシリコンをコンタクトホール内に埋め込み、ＣＭＰを用いて金属またはドープトポリシリコンを平坦化する。これにより、図１１に示すように、コンタクトプラグＣＰ１が形成される。尚、キャパシタ領域におけるコンタクトプラグＣＰ１と周辺回路領域におけるコンタクトプラグＣＰ１は、同時に形成してもよく、あるいは、別個の工程で形成してもよい。
次に、第１の実施形態と同様に、強誘電体キャパシタＦＣをコンタクトプラグＣＰ１上に形成する。強誘電体キャパシタＦＣの側面、その上面、および、層間絶縁膜ＩＬＤ１上にバリア膜ＢＭ１を堆積する。さらに、層間絶縁膜ＩＬＤ２をバリア膜ＢＭ１上に堆積し、ＣＭＰを用いて層間絶縁膜ＩＬＤ２を平坦化する。これにより、図１２に示す構造が得られる。
次に、図７に示すように、リソグラフィおよびＲＩＥを用いて、強誘電体キャパシタＦＣの周囲の層間絶縁膜ＩＬＤ２および周辺回路領域の層間絶縁膜ＩＬＤ２をエッチングする。トレンチの底部に露出されたバリア膜ＢＭ１をエッチングする。さらに、バリア膜ＢＭ１のエッチングによって露出された層間絶縁膜ＩＬＤ１もエッチングする。これにより、図１３に示すように、バリア膜ＢＭ３に達するトレンチ５１が強誘電体キャパシタＦＣの周囲に形成される。このとき、周辺回路領域にあるバリア膜ＢＭ１および層間絶縁膜ＩＬＤ１の上部も自己整合的に除去される。
次に、図１４に示すように、トレンチ５１内にバリア膜ＢＭ２を充填する。このとき、バリア膜ＢＭ２は、周辺回路領域のバリア膜ＢＭ１上にも堆積される。トレンチ５１内に充分にバリア膜ＢＭ２を充填しつつも、周辺回路領域に堆積されるバリア膜ＢＭ２の膜厚が可及的に薄いことが好ましい。これは、周辺回路領域において、コンタクトプラグＣＰ１に接続されるコンタクト（コンタクトプラグＣＰ２）の形成が容易になるからである。
その後、第１の実施形態と同様に、バリア膜ＢＭ２および層間絶縁膜ＩＬＤ２上に、埋込み絶縁膜６０を堆積する。ＣＭＰを用いて、埋込み絶縁膜６０を平坦化する。これと同時に、バリア膜ＢＭ２も平坦化する。コンタクトプラグＣＰ２、ＣＰ３および配線９０を形成する。これにより、図１５に示す構造が得られる。
強誘電体キャパシタＦＣは、コンタクトプラグＣＰ１およびＣＰ３の接触部分を除いて、バリア膜ＢＭ１〜ＢＭ３によって完全に取り囲まれる。このため、第２の実施形態は、強誘電体キャパシタＦＣへの水素の拡散をより良く抑制することができる。さらに、第２の実施形態は、第１の実施形態と同様の効果を得ることができる。
（第３の実施形態）
図１６は、本発明に係る第３の実施形態に従った強誘電体メモリの断面図である。図１６は、図１の１６−１６線に沿った断面に相当する。即ち、図１６は、ビット線方向に対して垂直な第２の方向（ワード線方向）の断面を示している。図１７は、図１６の１７−１７線に沿った層の平面図である。図１７は、トレンチ５０、強誘電体キャパシタＦＣおよびコンタクトプラグＣＰ２の配置関係を明確にするように簡略化されている。
図１６は、本発明に係る第３の実施形態に従った強誘電体メモリの断面図である。図１６は、図１の１６−１６線に沿った断面に相当する。即ち、図１６は、ビット線方向に対して垂直な第２の方向（ワード線方向）の断面を示している。図１７は、図１６の１７−１７線に沿った層の平面図である。図１７は、トレンチ５０、強誘電体キャパシタＦＣおよびコンタクトプラグＣＰ２の配置関係を明確にするように簡略化されている。
第３の実施形態では、バリア膜ＢＭ２が、ワード線方向に配列された隣接する複数の強誘電体キャパシタＦＣの側面間に充填されている。バリア膜ＢＭ２は、ワード線方向に配列された複数の強誘電体キャパシタＦＣの各列に対応するようにワード線方向に延在しており、ビット線方向に隣接する強誘電体キャパシタＦＣ間では分離されている。コンタクトプラグＣＰ２がビット線方向に隣接する強誘電体キャパシタＦＣ間に存在するが、コンタクトプラグＣＰ２の周囲にはバリア膜ＢＭ２は設けられていない。第３の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。
第３の実施形態による強誘電体メモリの製造方法は、トレンチ５０の形成工程において、ワード線方向に配列された複数の強誘電体キャパシタＦＣの各列に対応するようにワード線方向に延びたトレンチ５０を形成する。より詳細には、図７に示す１６−１６線に沿った断面において、トレンチ５０は、図１７に示すように平面において強誘電体キャパシタ列の全体を含むようにライン状に形成される。第３の実施形態による製造方法のその他の工程は、第１の実施形態による製造方法の工程と同様でよい。これにより、第３の実施形態による強誘電体メモリが完成する。第３の実施形態では、トレンチ５０は、各強誘電体キャパシタＦＣごとに設けられるのではなく、複数の強誘電体キャパシタを含む強誘電体キャパシタ列全体を含むようにライン状に設けられる。従って、トレンチ５０の形成が比較的容易になる。さらに、第３の実施形態は、第１の実施形態の効果をも得ることができる。
（第４の実施形態）
図１８は、本発明に係る第４の実施形態に従った強誘電体メモリの断面図である。第４の実施形態では、バリア膜ＢＭ２が絶縁層ＩＬおよび金属層ＭＬの積層構造を有している点で第１の実施形態と異なる。第４の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。
図１８は、本発明に係る第４の実施形態に従った強誘電体メモリの断面図である。第４の実施形態では、バリア膜ＢＭ２が絶縁層ＩＬおよび金属層ＭＬの積層構造を有している点で第１の実施形態と異なる。第４の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。
第４の実施形態において、強誘電体キャパシタＦＣの側面には、バリア膜ＢＭ１を介して絶縁層ＩＬが設けられており、さらに、絶縁膜ＩＬの外側に金属層ＭＬが設けられている。絶縁層ＩＬは、例えば、Ａｌ２Ｏ３、ＳｉＮ、ＴｉＯ２からなる。金属層ＭＬは、例えば、Ａｌ、Ｔｉ、ＴｉＮまたはＴｉＡｌＮ等のうちいずれかを含む材料からなる。金属層ＭＬが絶縁層ＩＬの側面に設けられていることによって、さらに、強誘電体キャパシタＦＣへの水素の拡散をさらに抑制することができる。
（第５の実施形態）
図１９は、本発明に係る第５の実施形態に従った強誘電体メモリの断面図である。第５の実施形態では、ビット線方向に隣接する強誘電体キャパシタＦＣの側面間に設けられたコンタクトプラグＣＰ２がバリア膜ＢＭ２をマスクとしたセルフアラインコンタクトとして形成されている。よって、バリア膜ＢＭ２は、ビット線方向に隣接する強誘電体キャパシタＦＣの側面間において、第２のコンタクトプラグの周囲に充填されている。第５の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。
図１９は、本発明に係る第５の実施形態に従った強誘電体メモリの断面図である。第５の実施形態では、ビット線方向に隣接する強誘電体キャパシタＦＣの側面間に設けられたコンタクトプラグＣＰ２がバリア膜ＢＭ２をマスクとしたセルフアラインコンタクトとして形成されている。よって、バリア膜ＢＭ２は、ビット線方向に隣接する強誘電体キャパシタＦＣの側面間において、第２のコンタクトプラグの周囲に充填されている。第５の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。
コンタクトプラグＣＰ２をセルフアラインコンタクトで形成することによって、ビット線方向に隣接する強誘電体キャパシタＦＣ間の間隔Ｇ１を小さくすることができる。これにより、メモリセルのサイズをさらに微細化することができる。
図７に示すように、トレンチ５０の形成時に、層間絶縁膜ＩＬＤ２は、順テーパー状に形成される。これにより、バリア膜ＢＭ２をトレンチ５０に埋め込んだときに、バリア膜ＢＭ２は、逆テーパー状に形成される。バリア膜ＢＭ２が逆テーパー状であることはコンタクトプラグＣＰ２のマスクとして好ましい。もし、マスクが順テーパー状である場合、強誘電体キャパシタの上部におけるマスクの厚みが強誘電体キャパシタの下部におけるそれよりも薄い。このため、コンタクトホールを自己整合的に形成したときに、マスク上部がマスク下部よりも多くエッチングされ、その結果、コンタクトプラグＣＰ２と強誘電体キャパシタＦＣとが短絡するおそれがあるからである。第５の実施形態では、バリア膜ＢＭ２が逆テーパー状である。即ち、強誘電体キャパシタの側面上部におけるマスクの厚みが強誘電体キャパシタの側面下部におけるそれよりも厚い。これにより、第５の実施形態では、コンタクトプラグＣＰ２をセルフアラインコンタクトで形成しても、コンタクトプラグＣＰ２と強誘電体キャパシタＦＣとが短絡するおそれが少ない。
（第６の実施形態）
図２０は、本発明に係る第６の実施形態に従った強誘電体メモリの断面図である。第６の実施形態では、シリコン基板１０の表面上方から見た平面において、上部バリア膜ＢＭ４が、図２１（Ａ）または図２１（Ｂ）に示すように、上部電極ＴＥに接続されたコンタクトプラグＣＰ３の周囲を、配線９０と上部電極ＴＥとの間の層間絶縁膜ＩＬＤ２内において取り囲んでいる。上部バリア膜ＢＭ４が取り囲むコンタクトプラグＣＰ３の数は、図２１（Ａ）のように単数でもよく、あるいは、図２１（Ｂ）に示すように、複数であってもよい。第６の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。バリア膜ＢＭ４は、例えば、Ａｌ２Ｏ３、ＳｉＮ、ＴｉＯ２の単層膜、または、これらのうち２層以上の積層膜ならなる。
図２０は、本発明に係る第６の実施形態に従った強誘電体メモリの断面図である。第６の実施形態では、シリコン基板１０の表面上方から見た平面において、上部バリア膜ＢＭ４が、図２１（Ａ）または図２１（Ｂ）に示すように、上部電極ＴＥに接続されたコンタクトプラグＣＰ３の周囲を、配線９０と上部電極ＴＥとの間の層間絶縁膜ＩＬＤ２内において取り囲んでいる。上部バリア膜ＢＭ４が取り囲むコンタクトプラグＣＰ３の数は、図２１（Ａ）のように単数でもよく、あるいは、図２１（Ｂ）に示すように、複数であってもよい。第６の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。バリア膜ＢＭ４は、例えば、Ａｌ２Ｏ３、ＳｉＮ、ＴｉＯ２の単層膜、または、これらのうち２層以上の積層膜ならなる。
上部バリア膜ＢＭ４が無い場合、配線９０が設けられていない領域から侵入した水素が、コンタクトプラグＣＰ３とバリア膜ＢＭ１との境界を介して強誘電体キャパシタＦＣへ拡散する。しかし、第６の実施形態に依れば、上部バリア膜ＢＭ４が、コンタクトプラグＣＰ３を取り囲んでいるため、配線９０が設けられていない領域から侵入した水素は、コンタクトプラグＣＰ３とバリア膜ＢＭ１との境界を介して強誘電体キャパシタＦＣへ拡散しない。この効果を充分に発揮するためには、図２１（Ａ）および図２１（Ｂ）に示すように、シリコン基板１０の表面上方から見た平面において、上部バリア膜ＢＭ４で取り囲まれた領域Ｒ１は、配線９０で被覆されており、この領域Ｒ１内において層間絶縁膜ＩＬＤ２の上面は露出していないことが好ましい。上部バリア膜ＢＭ４は、コンタクトプラグＣＰ３の形成工程前あるいはその形成工程後に形成すればよい。
（第７の実施形態）
図２２は、本発明に係る第７の実施形態に従った強誘電体メモリの断面図である。第７の実施形態では、シリコン基板１０の表面上方から見た平面において、上部バリア膜ＢＭ５が、第６の実施形態の上部バリア膜ＢＭ４と同様に、上部電極ＴＥに接続されたコンタクトプラグＣＰ３の周囲を層間絶縁膜ＩＬＤ２内において取り囲んでいる。上部バリア膜ＢＭ５が取り囲むコンタクトプラグＣＰ３の数は、図２１（Ａ）に示すように単数でもよく、あるいは、図２１（Ｂ）に示すように複数であってもよい。第７の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。上部バリア膜ＢＭ５は、例えば、Ａｌ２Ｏ３、ＳｉＮ、ＴｉＯ２の単層膜、または、これらのうち２層以上の積層膜ならなる。
図２２は、本発明に係る第７の実施形態に従った強誘電体メモリの断面図である。第７の実施形態では、シリコン基板１０の表面上方から見た平面において、上部バリア膜ＢＭ５が、第６の実施形態の上部バリア膜ＢＭ４と同様に、上部電極ＴＥに接続されたコンタクトプラグＣＰ３の周囲を層間絶縁膜ＩＬＤ２内において取り囲んでいる。上部バリア膜ＢＭ５が取り囲むコンタクトプラグＣＰ３の数は、図２１（Ａ）に示すように単数でもよく、あるいは、図２１（Ｂ）に示すように複数であってもよい。第７の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。上部バリア膜ＢＭ５は、例えば、Ａｌ２Ｏ３、ＳｉＮ、ＴｉＯ２の単層膜、または、これらのうち２層以上の積層膜ならなる。
第７の実施形態によれば、上部バリア膜ＢＭ５が、コンタクトプラグＣＰ３を取り囲んでいるため、第６の実施形態と同様の効果を得ることができる。この効果を充分に発揮するためには、シリコン基板１０の表面上方から見た平面において、バリア膜ＢＭ５で取り囲まれた領域は、配線９０で被覆されており、この領域内において層間絶縁膜ＩＬＤ２の上面は露出していないことが好ましい。
図２３は、第７の実施形態による強誘電体メモリの周辺回路領域のコンタクト部分を示す断面図である。第７の実施形態では、上部バリア膜ＢＭ５は、周辺回路領域のコンタクト部分の周囲も取り囲んでいる。これにより、水素が周辺回路のコンタクト領域から侵入することも抑制される。
第７の実施形態の製造方法を説明する。第１の実施形態における図８に示す構造を得る。その後、さらに、層間絶縁膜をバリア膜ＢＭ２および層間絶縁膜ＩＬＤ２上に堆積する。これにより、層間絶縁膜ＩＬＤ２をさらに厚くする。次に、上部バリア膜ＢＭ５の形成領域にある層間絶縁膜ＩＬＤ２およびバリア膜ＢＭ２を除去することによって、トレンチ５２を形成する。これにより、図２４に示す構造が得られる。
次に、図２５に示すように、上部バリア膜ＢＭ５を薄く堆積した後、層間絶縁膜ＩＬＤ３を堆積する。ＣＭＰを用いて層間絶縁膜ＩＬＤ３を平坦化する。続いて、層間絶縁膜ＩＬＤ３、バリア膜ＢＭ５およびバリア膜ＢＭ１をエッチングすることによって、コンタクトホールＣＨを形成する。これにより、図２５に示す構造が得られる。コントロールホール内に金属材料を充填することによって、コンタクトプラグＣＰ３を形成する。その後、第１の実施形態と同様の工程を経て、図２２、図２３に示す強誘電体メモリが完成する。
第７の実施形態によれば、バリア膜ＢＭ１および上部バリア膜ＢＭ５を薄く形成することによって、コンタクトホールの形成が容易になる。第７の実施形態は、さらに、第１の実施形態の効果をも得ることができる。
第２の実施形態は、第３から第７の実施形態のいずれかと組み合わせることができる。この場合、第３から第７の実施形態は、第２の実施形態の効果をも得ることができる。第４から第７の実施形態におけるバリア膜ＢＭ２は、第３の実施形態によるバリア膜ＢＭ２のように、ワード線方向に隣接する強誘電体キャパシタＦＣ間に充填されていてもよい。これにより、第４から第７の実施形態は、第３の実施形態の効果をも得ることができる。
１０…シリコン基板
ＳＴ…スイッチングトランジスタ
ＩＬＤ１、ＩＬＤ２、ＩＬＤ３…層間絶縁膜
ＴＥ…上部電極
ＦＥ…強誘電体膜
ＢＥ…下部電極
ＦＣ…強誘電体キャパシタ
ＣＰ…コンタクトプラグ
ＤＬ１、ＤＬ２…拡散層
ＢＭ１〜ＢＭ５…バリア膜
ＳＴ…スイッチングトランジスタ
ＩＬＤ１、ＩＬＤ２、ＩＬＤ３…層間絶縁膜
ＴＥ…上部電極
ＦＥ…強誘電体膜
ＢＥ…下部電極
ＦＣ…強誘電体キャパシタ
ＣＰ…コンタクトプラグ
ＤＬ１、ＤＬ２…拡散層
ＢＭ１〜ＢＭ５…バリア膜
Claims (2)
- 上部電極、強誘電体膜および下部電極からなる強誘電体キャパシタを備えた半導体装置の製造方法であって、
半導体基板上にスイッチングトランジスタおよび該スイッチングトランジスタに接続された拡散層を形成し、
前記スイッチングトランジスタ上に第１の層間絶縁膜を形成し、
前記第１の層間絶縁膜内に前記拡散層と接続されたコンタクトプラグを形成し、
前記コンタクトプラグ上に前記強誘電体キャパシタを形成し、
前記強誘電体キャパシタおよび前記第１の層間絶縁膜上に、水素の透過を抑制する第１のバリア膜を堆積し、
前記第１のバリア膜上に第２の層間絶縁膜を堆積し、
前記強誘電体キャパシタの周囲にある前記第２の層間絶縁膜をエッチングすることによって、前記強誘電体キャパシタの側面と前記第２の層間絶縁膜との間にトレンチを形成し、
前記トレンチ内に第２のバリア膜を充填することを具備した半導体装置の製造方法。 - 隣接する複数の前記強誘電体キャパシタの間に、前記第２のバリア膜をマスクとして用いて自己整合的にコンタクトプラグを形成することをさらに具備したことを特徴とする請求項１に記載の半導体装置の製造方法。
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