JP4493741B2 - 半導体装置の作製方法 - Google Patents
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Description
【０００１】
【発明が属する技術分野】
本発明は、絶縁ゲート型トランジスタ等の半導体素子からなる半導体回路を備えた半導体装置の構造およびその作製方法に関する。特に、有機樹脂を用いて形成されたＬＤＤ構造を有する半導体素子からなる半導体回路を備えた半導体装置の構造およびその作製方法に関する。本発明の半導体装置は、薄膜トランジスタ（ＴＦＴ）やＭＯＳトランジスタ等の素子だけでなく、これら絶縁ゲート型トランジスタで構成された半導体回路を有する表示装置やイメージセンサ等の電気光学装置をも含むものである。加えて、本発明の半導体装置は、これらの表示装置および電気光学装置を搭載した電子機器をも含むものである。
【０００２】
【従来の技術】
従来より、アクティブマトリクス型液晶表示装置（以下、ＡＭＬＣＤと略記する）のスイッチング素子としてＴＦＴが利用されている。現在では非晶質珪素膜（アモルファスシリコン膜）を活性層として利用したＴＦＴで回路構成を行う製品が市場を占めている。特に、ＴＦＴ構造としては製造工程の簡単な逆スタガ構造が多く採用されている。
【０００３】
しかし、年々ＡＭＬＣＤの高性能化が進み、ＴＦＴに求められる動作性能（特に動作速度）は厳しくなる傾向にある。そのため、非晶質珪素膜を用いたＴＦＴの動作速度では十分な性能を有する素子を得ることが困難となった。
【０００４】
そこで、非晶質珪素膜に代わって多結晶珪素膜（ポリシリコン膜）を利用したＴＦＴが脚光を浴び、多結晶珪素膜を活性層とするＴＦＴの開発が著しい勢いで進んできている。現在では、その一部で製品化も行われている。
【０００５】
活性層として多結晶珪素膜を利用した逆スタガ型ＴＦＴの構造については既に多くの発表がなされている。しかし、従来の逆スタガ構造では様々な問題を抱えている。
【０００６】
まず、活性層全体が50nm程度と極めて薄いのでチャネル形成領域とドレイン領域との接合部において衝突電離（Impact Ionization ）が発生し、ホットキャリア注入などの劣化現象が顕著に現れてしまう。そのため、ＬＤＤ領域（Light Doped Drain region）を形成する必要性が生じる。
【０００７】
そして、このＬＤＤ領域を形成するためには、従来の逆スタガ型ＴＦＴの構造では最低でもマスク８枚（ソース／ドレイン電極形成まで）が必要であると予想される。
【０００８】
以上の様に、従来の逆スタガ型ＴＦＴの構造ではチャネル形成領域の両側または片側に横方向の平面内でＬＤＤ領域を形成しなくてはならず、再現性のあるＬＤＤ領域を形成することは非常に困難である。
【０００９】
【本発明が解決しようとする課題】
本願発明では、非常に簡易な製造工程によって、量産性が高く、且つ、信頼性及び再現性の高い半導体装置を作製する技術を提供することを課題とする。
【００１０】
【課題を解決するための手段】
本明細書で開示する発明の第１の構成は、
絶縁表面上にゲート配線と、
前記ゲート配線に接するゲート絶縁膜と、
前記ゲート配線上に前記ゲート絶縁膜を介して設けられたチャネル形成領域と、
前記チャネル形成領域に接する低濃度不純物領域と、
前記低濃度不純物領域に接する高濃度不純物領域と、
前記チャネル形成領域に接する保護膜と、
前記保護膜に接して３価または５価の不純物が添加された有機樹脂とを有していることを特徴とする半導体素子からなる半導体回路を備えた半導体装置である。
【００１１】
また、本明細書で開示する発明の第２の構成は、
絶縁表面上にゲート配線と、
前記ゲート配線に接するゲート絶縁膜と、
前記ゲート配線上に前記ゲート絶縁膜を介して設けられたチャネル形成領域と、
前記チャネル形成領域の一方の側に設けられた低濃度不純物領域と、
前記低濃度不純物領域に接する第１の高濃度不純物領域からなるドレイン領域と、
前記チャネル形成領域のもう一方の側に設けられた第２の高濃度不純物領域からなるソース領域と、
前記チャネル形成領域に接する保護膜と、
前記保護膜に接して３価または５価の不純物が添加された有機樹脂とを有していることを特徴とする半導体素子からなる半導体回路を備えた半導体装置である。
【００１２】
また、本明細書で開示する発明の第３の構成は、
絶縁表面上にゲート配線と、
前記ゲート配線に接するゲート絶縁膜と、
前記ゲート配線上に前記ゲート絶縁膜を介して設けられたチャネル形成領域と、
前記チャネル形成領域に接する第１の低濃度不純物領域及び第２の低濃度不純物領域と、
前記第１の低濃度不純物領域及び前記第２の低濃度不純物領域に接する高濃度不純物領域と、
前記チャネル形成領域に接する保護膜と、
前記保護膜に接して３価または５価の不純物が添加された有機樹脂とを有し、
前記第１の低濃度不純物領域のチャネル長方向の幅は、第２の低濃度不純物領域のチャネル長方向の幅と異なることを特徴とする半導体素子からなる半導体回路を備えた半導体装置である。
【００１３】
上記各構成において、前記ゲート配線は、単層構造または積層構造であり、タンタル、銅、クロム、アルミニウム、モリブデン、チタン、シリコンから選ばれた一種の元素、或いはＰ型またはＮ型の不純物が添加されたシリコンを主成分とする材料からなることを特徴としている。
【００１４】
上記各構成において、前記３価または５価の不純物はリンまたはボロンであることを特徴としている。
【００１５】
上記各構成において、前記有機樹脂は、光感光性を有していることを特徴としている。
【００１６】
上記各構成において、前記有機樹脂中の３価または５価の不純物の濃度が１×１０19atoms ／ｃｍ3 以上であることを特徴としている。
【００１７】
上記各構成において、前記高濃度不純物領域には珪素の結晶化を助長する触媒元素が含まれていることを特徴としている。
【００１８】
また、前記触媒元素は、Ｎｉ、Ｆｅ、Ｃｏ、Ｐｔ、Ｃｕ、Ａｕから選ばれた少なくとも１つの元素、または複数の元素であることを特徴としている。また、前記触媒元素は、ＧｅまたはＰｂであることを特徴としている。
【００１９】
なお、本明細書において「初期半導体膜」とは、半導体膜を総称しており、代表的には非晶質を有する半導体膜、例えば非晶質半導体膜（非晶質珪素膜等）、微結晶を有する非晶質半導体膜、微結晶半導体膜を指し、これら半導体膜は、Ｓｉ膜、Ｇｅ膜、化合物半導体膜〔例えば、ＳｉX Ｇｅ 1-X（０＜Ｘ＜１）、代表的にはＸ＝０．３〜０．９５で示される非晶質シリコンゲルマニウム膜等〕）からなる膜である。この初期半導体膜は公知の技術、例えば減圧ＣＶＤ法、熱ＣＶＤ法、ＰＣＶＤ法、スパッタ法等を用いて成膜できる。
【００２０】
なお、本明細書において「結晶性半導体膜」とは、単結晶半導体膜、結晶粒界を含む半導体膜（多結晶半導体膜及び微結晶半導体膜を含む）を指し、全域に渡って非晶質状態である半導体（非晶質半導体膜）との区別を明確にしている。勿論、本明細書において「半導体膜」と記載されていれば、結晶性半導体膜以外に非晶質半導体膜も含まれることは言うまでもない。
【００２１】
また、本明細書において「半導体素子」とは、スイッチング素子やメモリ素子、例えば薄膜トランジスタ（ＴＦＴ）や薄膜ダイオード（ＴＦＤ）等を指している。
【００２２】
また、本発明の半導体素子からなる半導体回路を備えた半導体装置を作製する第１の作製方法の構成は、
ゲート配線が形成された絶縁表面上にゲート絶縁膜、初期半導体膜とを順次大気にふれることなく積層形成する第１の工程と、
赤外光または紫外光を照射することにより前記初期半導体膜を結晶化して結晶性半導体膜を形成すると同時に酸化膜を形成する第２の工程と、
前記結晶性半導体膜のチャネル形成領域となるべき領域をマスクで覆い、前記酸化膜を介して結晶性半導体膜のソース領域またはドレイン領域となるべき領域に前記３価または５価の不純物元素の添加を行う第３の工程と、
を有することを特徴とする半導体素子からなる半導体回路を備えた半導体装置の作製方法である。
【００２３】
上記第１の作製方法において、前記第１の工程の後、前記初期半導体膜に珪素の結晶化を助長する触媒元素を表面に接して保持、あるいは膜中に保持させる工程を有することを特徴としている。
【００２４】
また、本発明の半導体素子からなる半導体回路を備えた半導体装置を作製する第２の作製方法の構成は、
ゲート配線が形成された絶縁表面上にゲート絶縁膜、初期半導体膜、絶縁膜とを順次大気にふれることなく積層形成する工程と、
前記絶縁膜を介して赤外光または紫外光を照射することにより前記初期半導体膜を結晶化して結晶性半導体膜を得る工程と、
前記結晶性半導体膜のチャネル形成領域となるべき領域をマスクで覆い、前記絶縁膜を介して結晶性半導体膜のソース領域またはドレイン領域となるべき領域に３価または５価の不純物元素の添加を行う工程と、
を有する半導体素子からなる半導体回路を備えた半導体装置の作製方法である。
【００２５】
上記第２の作製方法において、前記ゲート絶縁膜、前記初期半導体膜、及び前記保護膜は、互いに異なるチャンバーを用いて形成することを特徴としている。
【００２６】
上記第２の作製方法において、前記ゲート絶縁膜、前記初期半導体膜、及び前記保護膜は、同一のチャンバーを用いて形成することを特徴としている。
【００２７】
上記第２の作製方法において、前記ゲート絶縁膜及び前記保護膜は、第１のチャンバーを用いて形成し、
前記初期半導体膜は、第２のチャンバーを用いて形成することを特徴としている。
【００２８】
上記各作製方法の構成において、前記初期半導体膜を成膜する前に被膜形成面上を、活性水素または水素化合物によって汚染物を減少させることを特徴としている。
【００２９】
上記各作製方法の構成において、前記ゲート絶縁膜として窒化シリコン膜をいずれかの層に含む積層膜を形成する工程を有することを特徴としている。
【００３０】
上記各作製方法の構成において、前記ゲート絶縁膜の一部としてＢＣＢ（ベンゾシクロブテン）を含む積層膜を形成する工程を有することを特徴としている。
【００３１】
【発明の実施の形態】
以上の構成からなる本願発明の実施の形態について、以下に記載する実施例でもって詳細な説明を行うこととする。
【００３２】
【実施例】
〔実施例１〕 本願発明を利用した代表的な実施例について、図１〜４を用いて説明する。なお、本実施例では、同一基板上に周辺駆動回路部の一部を構成するＣＭＯＳ回路と画素マトリクス回路部の一部を構成する画素ＴＦＴとを用いて説明を行う。まず、図３〜４を用いて本願発明の半導体素子からなる半導体回路を備えた半導体装置の作製方法を説明する。
【００３３】
まず、基板１００を用意する。基板１００としては、ガラス基板、石英基板、結晶性ガラスなどの絶縁性基板、セラミック基板、ステンレス基板、金属（タンタル、タングステン、モリブデン等）基板、半導体基板、プラスチック基板（ポリエチレンテレフタレート基板）等を用いることができる。本実施例においては基板１００としてガラス基板（コーニング１７３７；歪点６６７℃）を用いた。
【００３４】
次に、基板１００上に下地膜１０１を形成する。下地膜１０１としては、酸化珪素膜、窒化珪素膜、窒化酸化珪素膜（ＳｉＯX Ｎy ）、またはこれらの積層膜等を用いることができる。下地膜１０１としては、２００〜５００ｎｍの膜厚範囲で用いることができる。本実施例では、下地膜１０１として窒化珪素膜を３００ｎｍの膜厚で成膜し、ガラス基板からの汚染物質の拡散を防止した。なお、下地膜を設けなくとも本発明を実施することは可能であるが、ＴＦＴ特性を良好なものとするためには、下地膜を設けることが好ましい。
【００３５】
次いで、単層構造または積層構造を有するゲート配線１０２を形成する。（図３（Ａ））ゲート配線１０２としては、導電性材料または半導体材料、例えば、アルミニウム（Ａｌ）、タンタル（Ｔａ）、銅（Ｃｕ）、ニオブ（Ｎｂ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、クロム（Ｃｒ）、Ｐ型またはＮ型の不純物が添加されたシリコン（Ｓｉ）、シリサイド等を主成分とする層を少なくとも一層有する構造とする。本実施例では、ゲート配線１０２として、酸化タンタル層１０２ｂを表面に有するタンタル層１０２ａからなる積層構造とした。本実施例では、タンタル膜をパターニングした後、陽極酸化により表面を酸化させて形成した。タンタルはシリコンと仕事関数が近いため、ＴＦＴのしきい値のシフトが少なく好ましい材料の一つである。ゲート配線１０２ａとしては、１０〜１０００ｎｍ、好ましくは３０〜３００ｎｍの膜厚範囲で用いることができる。なお、ゲート配線の表面または上面のみに陽極酸化膜または絶縁膜を形成する工程としてもよい。また、作製工程中、基板やゲート配線から不純物がゲート絶縁膜へ拡散するのを防ぐためにゲート配線及び基板を覆う絶縁膜を形成する工程を加えてもよい。また、大型基板を用いて多面取りを行う場合、ゲート配線に銅からなる層をメッキ法やスパッタ法等を用いて形成し、少なくとも一層有する構造とすると配線の低抵抗化が図れて好ましい。
【００３６】
次に、ゲート絶縁膜１０３、半導体膜１０４を順次大気開放しないで積層形成する。（図３（Ｂ））この時、形成手段としてはプラズマＣＶＤ法、スパッタ法等のいずれの手段を用いてもよいが、大気にさらさないようにすることで、いずれの層の界面にも大気からの汚染物質が付着しないようにすることが重要である。また、半導体膜を成膜する直前には被膜形成面上を、活性水素または水素化合物によって汚染物を減少させることが好ましい。
【００３７】
本実施例では、ゲート絶縁膜１０３として膜厚１２５ｎｍの窒化酸化珪素膜、半導体膜１０４として膜厚５０ｎｍの非晶質珪素膜（アモルファスシリコン膜）を積層形成した。勿論、それぞれの膜厚は本実施例に限定されることはなく、実施者が適宜決定すればよい。本実施例では、ゲート絶縁膜の形成専用の第１のチャンバー４４と、半導体膜（ここでは非晶質を有する珪素膜）の形成専用の第２のチャンバー４５とを備えたマルチチャンバー（図１２に示す装置）を用いて、大気にふれることなく各チャンバーを移動させることにより積層形成させた。また、同一チャンバーで反応ガスを入れ換えることにより積層形成する構成としてもよい。
【００３８】
また、ゲート絶縁膜１０３としては、酸化珪素膜、窒化珪素膜、窒化酸化珪素膜（ＳｉＯX Ｎy ）、またはこれらの積層膜等を１００〜４００ｎｍ（代表的には１５０〜２５０ｎｍ）の膜厚範囲で使用することができる。本実施例では単層の絶縁膜をゲート絶縁膜として採用しているが、二層または三層以上の積層構造としてもよい。
【００３９】
また、半導体膜１０４としては、非晶質珪素膜、微結晶を有する非晶質半導体膜、微結晶半導体膜、非晶質ゲルマニウム膜、ＳｉX Ｇｅ 1-X（０＜Ｘ＜１）で示される非晶質シリコンゲルマニウム膜、またはこれらの積層膜を２０〜７０ｎｍ（代表的には４０〜５０ｎｍ）の膜厚範囲で用いることができる。
【００４０】
こうして図３（Ｂ）の状態が得られたら、半導体膜１０４に対して赤外光または紫外光の照射による結晶化（以下、レーザー結晶化と呼ぶ）を行う。本実施例では、大気、酸素、または酸化性雰囲気で赤外光または紫外光の照射を行ない、レーザー結晶化による結晶性半導体膜１０６を形成すると同時に酸化膜１０５を形成した。結晶化技術として紫外光を用いる場合はエキシマレーザー光または紫外光ランプから発生する強光を用いればよく、赤外光を用いる場合は赤外線レーザー光または赤外線ランプから発生する強光を用いればよい。本実施例ではエキシマレーザー光を線状にビーム形成して照射した。なお、照射条件としては、パルス周波数が１５０Ｈｚ、オーバーラップ率は８０〜９８％、本実施例では９６％、レーザーエネルギー密度は１００〜５００mJ/cm2、好ましくは２８０〜３８０mJ/cm2であり本実施例では３５０mJ/cm2とした。なお、レーザー結晶化の条件（レーザー光の波長、オーバーラップ率、照射強度、パルス幅、繰り返し周波数、照射時間等）は、半導体膜１０４の膜厚、基板温度等を考慮して実施者が適宜決定すればよい。また、レーザー結晶化の条件によっては、半導体膜が溶融状態を経過して結晶化する場合や、半導体膜が溶融せずに固相状態、もしくは固相と液相の中間状態で結晶化する場合がある。また、レーザー光を一定速度で連続的に移動させてオーバーラップ率の±１０％の範囲でどこの領域でも一定とした。
【００４１】
本実施例では、結晶化技術としてレーザー結晶化を用いたが、他の公知な手段、例えば固相成長法や触媒元素を用いた固相成長法等を用いることも可能である。また、本実施例では、レーザー結晶化と同時に酸化膜を形成したが、レーザー照射前後に薄い絶縁膜（酸化珪素膜、窒化珪素膜、酸化窒化珪素膜等）を形成する工程、或いは不活性雰囲気中でレーザー結晶化を行ない酸化膜を形成しない工程としてもよい。
【００４２】
なお、図３（Ｃ）の工程後、しきい値制御をするために不純物の添加を行ない、チャネル形成領域となる領域に不純物を選択的に添加する工程を加えてもよい。
【００４３】
次いで、ゲート絶縁膜、結晶性半導体膜、及び酸化膜にパターニングを施し、活性層１０７、第１の保護膜１０８を形成した。（図３（Ｄ））また、後の工程である不純物の添加工程後にパターニングを施す工程としてもよい。
【００４４】
次いで、活性層を保護するために窒化膜からなる第２の保護膜１０９を基板全面に形成した。（図３（Ｅ））この第２の保護膜１０９としては、酸化珪素膜、窒化珪素膜、窒化酸化珪素膜（ＳｉＯX Ｎy ）、またはこれらの積層膜を３〜２００ｎｍ（代表的には２５〜５０ｎｍ）の膜厚範囲で使用することができる。ただし、この第２の保護膜を設けない構成としてもよい。
【００４５】
次に裏面からの露光によって、ゲート配線の上方の第２の保護膜１０９に接して膜厚１〜３μｍの第１のマスク（本実施例ではレジストマスク）１１０ａを形成した。（図３（Ｆ））第１のマスクの材料としては、ポジ型またはネガ型の光感光性有機材料（例えばフォトレジスト、光感光性ポリイミド等）、有機樹脂（ポリイミド、ポリイミドアミド、ポリアミド等）酸化珪素膜、窒化珪素膜、窒化酸化珪素膜（ＳｉＯX Ｎy で示される）を用いることができる。
【００４６】
また、第１のマスクを形成するために無機絶縁膜をパターニングし、その際の有機樹脂からなるパターニングマスクを除去せずに第１のマスクを積層構造とし、下層を無機絶縁膜、上層を有機樹脂とする構造としてもよい。
【００４７】
なお、裏面からの露光によるレジストの形成はマスクを必要としないため、製造マスク数を低減することができる。本実施例では、光の回り込みによって第１のマスクのチャネル長方向の幅がわずかにゲート配線の幅より小さくなる例を示したが、概略同一とすることもでき、実施者が適宜、第１のマスクのチャネル長方向の幅を変更することは可能である。
【００４８】
なお、本明細書では、基板面に垂直な面で基板１００を切断した場合、基板から遠ざかる方向を上方とし、基板に近づく方向を下方としている。
【００４９】
そして、この第１のマスク１１０ａを用い、第１の保護膜１０８及び第２の保護膜１０９を介して第１の不純物の添加を行い、低濃度不純物領域（ｎ- 型領域）１１１を形成した。（図４（Ａ））本実施例では、Ｎ型の導電性を付与する不純物としてリン元素を用い、１１１で示されるｎ- 型領域のリン濃度が、ＳＩＭＳ分析で１×１０15〜１×１０17atoms ／ｃｍ3 になるように調節した。このとき第１のマスクにリン元素が添加されリン元素を低濃度に含む第１のマスク１１０ｂとなる。
【００５０】
次いで、Ｎチャネル型ＴＦＴの第２の保護膜１０９または第１のマスク１１０ｂに接して膜厚１〜３μｍの第２のマスク（本実施例では光感光性を有するポリイミド樹脂）１１３ａを形成した。（図４（Ｂ））第２のマスクの材料としては、ポジ型またはネガ型の光感光性有機材料（例えばレジスト、光感光性ポリイミド等）、有機樹脂（ポリイミド、ポリイミドアミド、ポリアミド等）、酸化珪素膜、窒化珪素膜、窒化酸化珪素膜（ＳｉＯX Ｎy で示される）を用いることができる。
【００５１】
そして、この第２のマスク１１３ａを用い、第１の保護膜１０８及び第２の保護膜１０９を介して、第２の不純物の添加を行い、高濃度不純物領域（ｎ+ 型領域）１１４を形成した。（図４（Ｃ））本実施例では、この第２のマスクを所望のパターン形状とすることで、ＬＤＤ領域を制御性よく形成することができる。本実施例では、１１４で示されるｎ+ 型領域のリン濃度が、ＳＩＭＳ分析で１×１０20〜８×１０21atoms ／ｃｍ3 になるように調節した。Ｐチャネル型ＴＦＴにおける第１のマスク１１０ｃには高濃度にリン元素が添加された。同様に高濃度にリン元素が第２のマスク１１３ｂに添加される。Ｎチャネル型ＴＦＴのチャネル形成領域側の第１のマスク１１０ｂ及び第２のマスク１１３ｂはチャネル形成領域にリンが添加されるのを防いでいる。
【００５２】
上記第１及び第２の不純物の添加工程によりＬＤＤ構造が形成される。第２のマスクのパターン形状により、ｎ- 型領域とｎ+ 型領域の境界が決定される。なお、Ｎチャネル型ＴＦＴにおいて、ｎ+ 型領域１１４はソース領域またはドレイン領域となり、ｎ- 型領域は低濃度不純物領域（ＬＤＤ領域）１１５となる。
【００５３】
また、上記第１及び第２の不純物の添加工程において、リンが添加された第１のマスク１１０ｂ、１１０ｃ及び第２のマスク１１３ｂが黒色化した。また、第１のマスク及び第２のマスクをさらに黒色化させる工程を加えてもよい。
【００５４】
次にＮチャネル型ＴＦＴを第３のマスク１１６で覆い、第１及び第２の保護膜１０８、１０９を介して第３の不純物の添加を行い、高濃度不純物領域（Ｐ型領域）１１７を形成した。（図４（Ｄ））本実施例では、Ｐ型の導電性を付与する不純物としてボロン元素を用い、ボロンのドーズ量は、Ｐ型領域のボロンイオンの濃度がｎ+ 型領域に添加されるリンイオンの濃度の１．３〜２倍程度になるようにする。Ｐチャネル型ＴＦＴにおける第１のマスク１１０ｄには高濃度にボロン元素が添加された。同様に第３のマスク１１６にもボロン元素が添加される。なお、第１〜第３のマスク、即ち、有機樹脂中には３価（本実施例ではボロン）または５価（本実施例ではリン）の不純物の濃度が１×１０19atoms ／ｃｍ3 以上含まれる。Ｐチャネル型ＴＦＴにおいて、Ｐ型領域１１７はソース領域、またはドレイン領域となる。また、リンイオン、ボロンイオンが注入されなかった領域が後にキャリアの移動経路となる真性または実質的に真性なチャネル形成領域１１１となる。
【００５５】
なお、本明細書中で真性とは、シリコンのフェルミレベルを変化させうる不純物を一切含まない領域を指し、実質的に真性な領域とは、電子と正孔が完全に釣り合って導電型を相殺させた領域、即ち、しきい値制御が可能な濃度範囲（ＳＩＭＳ分析で１×１０15〜１×１０17atoms ／ｃｍ3 ）でＮ型またはＰ型を付与する不純物を含む領域、または意図的に逆導電型不純物を添加することにより導電型を相殺させた領域を示す。
【００５６】
上記第１〜３の不純物の添加は、イオン注入法、プラズマドーピング法、レーザードーピング法等の公知の手段を用いればよい。ただし、第１の保護膜１０８及び第２の保護膜１０９を通り抜けて不純物イオンが活性層の所定の領域に所望の量添加されるようにドーピング条件、ドーズ量、加速電圧等を調節する。
【００５７】
また、上記第１〜第３の不純物の添加工程においては第２の保護膜１０９の上から不純物の注入が行われるので、活性層中に大気からの汚染物質、特にボロンが混入するおそれがない。従って、活性層中の不純物の濃度を制御できるため、しきい値のバラツキを抑えることができる。
【００５８】
こうして、ソース領域またはドレイン領域となる高濃度不純物領域１１７を形成した後、第３のマスク１１６のみを選択的に除去した。第３のマスクで用いる材料を第１及び第２のマスクの材料と異ならせることで、選択的に除去する工程としてもよい。このマスク除去工程において、第１、第２の保護膜１０８、１０９がエッチングストッパーとなる。また、このマスク除去工程においても第１、第２の保護膜が形成されているため結晶性半導体膜、特にチャネル形成領域１１１に汚染物質が混入しない。
【００５９】
次に、ソース領域およびドレイン領域における不純物の活性化効果、またはドーピング工程で損傷した活性層の結晶構造の回復効果を得るための公知の技術、例えば熱アニールまたはレーザーアニールを行う。
【００６０】
最後に、ポリイミド、ポリイミドアミド、ポリアミド、アクリル等の有機樹脂または酸化珪素膜、窒化珪素膜、窒化酸化珪素膜（ＳｉＯX Ｎy で示される）、またはこれらの積層膜からなる層間絶縁膜１１８を成膜し、ソース領域、ドレイン領域上を露出させるコンタクトホールを形成した後、金属膜を形成し、これをパターニングして、ソース領域、ドレイン領域と接触する金属配線１１９〜１２３を形成する。（図４（Ｅ））こうして、本発明の実施の形態におけるＮチャネル型ＴＦＴとＰチャネル型ＴＦＴで構成されたＣＭＯＳ回路部及びＮチャネル型ＴＦＴからなる画素マトリクス回路部の作製を完了する。
【００６１】
上記作製工程を用いた半導体素子からなる半導体回路を備えた半導体装置について、図１を用いてその構成を説明する。本実施例では図示を容易にするため、同一基板上に周辺駆動回路部の一部を構成するＣＭＯＳ回路部と、画素マトリクス回路部の一部を構成する画素ＴＦＴ（Ｎチャネル型ＴＦＴ）とが示されている。
【００６２】
また、図２（Ａ）及び図２（Ｂ）は図１の上面図に相当する図であり、図２（Ａ）及び図２（Ｂ）において、点線Ａ−Ａ’で切断した部分が、図１の画素マトリクス回路部の断面構造に相当し、点線Ｂ−Ｂ’で切断した部分が、図１のＣＭＯＳ回路部の断面構造に相当する。また、図１及び図２に使われている符号は図３または図４と同一である。なお、図の簡略化のため、図２には、第１のマスク及び第２のマスクは図示していない。
【００６３】
図１において、いずれのＴＦＴ（薄膜トランジスタ）も基板１００上に設けられた下地膜１０１に形成される。ＣＭＯＳ回路のＰチャネル型ＴＦＴの場合には、下地膜上にゲート配線１０２が形成され、その上にゲート絶縁膜１０３が設けられている。ゲート絶縁膜上には、活性層としてＰ型領域１１７（ソース領域又はドレイン領域）とチャネル形成領域１１２とが形成される。なお、活性層は同一パターン形状を有する第１の保護膜１０８と、第２の保護膜１０９で保護される。第２の保護膜１０９の上を覆う有機樹脂からなる第１の層間絶縁膜１１８にコンタクトホールが形成され、Ｐ型領域１１７に配線１１９、１２０が接続され、さらにその上に第２の層間絶縁膜１２５が形成され、配線１１９に引き出し配線１２６が接続されて、その上を覆って第３の層間絶縁膜１２９が形成される。なお、チャネル形成領域の上方の第２の保護膜上に、遮光性を有する第１のマスク１１０ｄが形成され、チャネル形成領域を劣化から保護している。この第１のマスク１１０ｄには、３価（本実施例ではボロン）及び５価（本実施例ではリン）の不純物が添加され、不純物の濃度が１×１０19atoms ／ｃｍ3 以上含まれている。
【００６４】
一方、Ｎチャネル型のＴＦＴは、活性層としてｎ+ 型領域１１４（ソース領域又はドレイン領域）と、チャネル形成領域１１２と、前記ｎ+ 型領域（ドレイン領域）とチャネル形成領域の間にｎ- 型領域（ＬＤＤ領域）１１５が形成される。ｎ+ 型領域１１４のうち、ドレイン領域には配線１２０、ソース領域には１２１が形成され、さらに配線１２１には引き出し配線１２７が接続される。活性層以外の部分は、上記Ｐチャネル型ＴＦＴと概略同一構造である。なお、少なくともチャネル形成領域１１２の上方の第２の保護膜上に第１のマスク（１１０ｂ及び１１０ｃ）が形成され、ｎ- 型領域１１４のうち一方の側のドレイン領域の上方の第２の保護膜上に、遮光性を有する第２のマスク１１３ｂが形成され、チャネル形成領域及びｎ- 型領域を光の劣化から保護している。
【００６５】
画素マトリクス回路に形成されたＮチャネル型ＴＦＴについては、ゲート絶縁膜１０３を形成する部分まで、ＣＭＯＳ回路のＮチャネル型ＴＦＴと同一構造である。画素マトリクス回路に形成されたＮチャネル型ＴＦＴにおいては、配線１２２及び１２３と接続されたｎ+ 型領域１１４とチャネル形成領域１１２との間に生じるホットキャリア注入などの劣化現象が発生しやすいため、配線と接続されたｎ+ 型領域とチャネル形成領域の間にｎ- 型領域（ＬＤＤ領域）１１５を形成し、隣合うチャネル形成領域の間にはｎ- 型領域（ＬＤＤ領域）を設けない構成とした。なおｎ- 型領域（ＬＤＤ領域）１１５の形成の際に使用した第１のマスク及び第２のマスクを残有させ、そのまま遮光膜として用いた。そして、配線１２２、１２３が形成された第１の層間絶縁膜１１８上に第２の層間絶縁膜１２５と、ブラックマスク１２８とが形成される。さらに、その上に第３の層間絶縁膜１２９が形成され、ＩＴＯ、ＳｎＯ2 等の透明導電膜からなる画素電極１３０が接続される。なお、ブラックマスクは画素ＴＦＴを覆い、且つ画素電極１３０と補助容量を形成している。
【００６６】
本実施例では、裏面露光によってレジストマスクを形成したため、ゲート配線の上方にはマスクが設けられており、他の配線との配線間容量を低減している。
【００６７】
本実施例では一例として透過型のＬＣＤを作製したが特に限定されない。例えば、画素電極の材料として反射性を有する金属材料を用い、画素電極のパターニングの変更、または幾つかの工程の追加／削除を適宜行えば反射型のＬＣＤを作製することが可能である。
【００６８】
なお、本実施例では、画素マトリクス回路の画素ＴＦＴのゲート配線をダブルゲート構造としているが、オフ電流のバラツキを低減するために、トリプルゲート構造等のマルチゲート構造としても構わない。また、開口率を向上させるためにシングルゲート構造としてもよい。
【００６９】
〔実施例２〕本実施例は、実施例１とは異なる方法により結晶性半導体膜を得る例である。本実施例では、実施例１における図３（Ｂ）の工程と図３（Ｃ）の工程の間に、結晶化を助長する触媒元素を半導体膜全面または選択的に保持させる工程を加える。基本的な構成は実施例１とほぼ同様であるので、相違点のみに着目して説明する。
【００７０】
本実施例は、半導体膜１０４を形成する工程（図３（Ｂ））までは、実施例１と同一である。
【００７１】
次いで、本実施例では半導体膜１０４の表面に珪素の結晶化を助長する触媒元素を導入する。珪素の結晶化を助長する触媒元素としては、Ｎｉ、Ｆｅ、Ｃｏ、Ｐｔ、Ｃｕ、Ａｕ、Ｇｅから選ばれた一種または複数種類の元素が用いられる。本実施例では前記触媒元素の内、非晶質珪素膜中の拡散速度が早く、極めて良好な結晶性を得ることができるＮｉを用いた。
【００７２】
また、上記触媒元素を導入する箇所としては、特に限定されないが、非晶質珪素膜の全面、またはマスクを適宜形成することにより選択的に導入する。また、触媒元素を非晶質珪素膜の裏面、または表裏両面に導入する工程としてもよい。
【００７３】
また、非晶質珪素膜に触媒元素を導入する方法としては、触媒元素を非晶質珪素膜の表面に接触させ得る方法、または非晶質珪素膜の膜中に保持させ得る方法であれば特に限定されない。例えば、スパッタ法、ＣＶＤ法、プラズマ処理法、吸着法、イオン注入法、または触媒元素を含有した溶液を塗布する方法をしようることができる。この内、溶液を用いる方法は簡便であり、触媒元素の濃度調整が容易であるという点で有用である。金属塩としては各種塩を用いるとができ、溶媒としては水のほか、アルコール類、アルデヒド類、エーテル類、その他の有機溶媒、或いは水と有機溶媒の混合溶媒を用いることができる。本実施例では、塗布方法を用い、１０〜１００００ｐｐｍ、好ましくは１００〜１００００ｐｐｍ（重量換算）の範囲のニッケルを含んだ溶液を塗布した。ただし、非晶質珪素膜の膜厚を考慮に入れて適宜添加量を調節する必要がある。このようにして得られた非晶質珪素膜における膜中のニッケル濃度は１×１０19〜１×１０21atoms ／ｃｍ3 となる。
【００７４】
以上のようにして触媒元素を非晶質珪素膜に導入した後、レーザー光の照射により結晶化を行ない結晶性珪素膜を得る。また、レーザー光の照射に代えて高温加熱する工程を加えてもよい。また、膜中の触媒元素を低減させるゲッタリング工程を行う工程を加えてもよい。
【００７５】
以降の工程は、実施例１に従えば図１で得られる半導体装置が得られる。
【００７６】
〔実施例３〕 本実施例は、実施例１とは異なる方法により結晶性半導体膜を得る例である。本実施例では、レーザービーム形状を長方形または正方形に成形し、一度の照射で数ｃｍ2 〜数百ｃｍ2 の領域に均一なレーザー結晶化処理により結晶性珪素膜を得る方法に関する。基本的な構成は実施例１とほぼ同様であるので、相違点のみに着目して説明する。
【００７７】
本実施例では、図３（Ｃ）の工程においてエキシマレーザー光を面状に加工して照射する。レーザー光を面状に加工する場合は数十ｃｍ2 程度（好ましくは１０ｃｍ2 以上）の面積を一括照射できる様にレーザー光を加工する必要がある。そして照射面全体を所望のレーザーエネルギー密度でアニールするためには、トータルエネルギーが５Ｊ以上、好ましくは１０Ｊ以上の出力のレーザー装置を用いる。
【００７８】
その場合、エネルギー密度は１００〜８００mJ/cm2とし、出力パルス幅は１００nsec以上、好ましくは２００nsec〜１msecとすることが好ましい。２００nsec〜１msecというパルス幅を実現するにはレーザー装置を複数台連結し、各レーザー装置の同期をずらすことで複数パルスの混合した状態を作れば良い。
【００７９】
本実施例の様な面状のビーム形状を有するレーザー光を照射することにより大面積に均一なレーザー照射を行うことが可能である。即ち、活性層の結晶性（結晶粒径や欠陥密度等を含む）が均質なものとなり、ＴＦＴ間の電気特性のばらつきを低減することができる。
【００８０】
なお、本実施例は実施例１または２との組み合わせが容易であり、その組み合わせ方は自由である。
【００８１】
〔実施例４〕 本実施例は、実施例１とは異なる方法により絶縁膜及び結晶性半導体膜を得る例である。
【００８２】
本実施例では、ゲート絶縁膜として膜厚１２５ｎｍの窒化酸化珪素膜、初期半導体膜として膜厚５０ｎｍの非晶質珪素膜、絶縁膜として１５ｎｍの窒化酸化珪素膜を大気にふれることなく積層形成した。勿論、それぞれの膜厚は本実施例に限定されることはなく、実施者が適宜決定すればよい。また、同一チャンバーで反応ガスを入れ換えることにより積層形成する構成としてもよい。また、前記初期半導体膜を成膜する前には被膜形成面上を、活性水素または水素化合物によって汚染物を減少させる構成とすることが好ましい。
【００８３】
その後、初期半導体膜に対して赤外光または紫外光の照射による結晶化（以下、レーザー結晶化と呼ぶ）を行う。本実施例ではエキシマレーザー光を線状にビーム形成して照射した。なお、照射条件としては、パルス周波数が１５０Ｈｚ、オーバーラップ率は８０〜９８％、本実施例では９６％、レーザーエネルギー密度は１００〜５００mJ/cm2、好ましくは１５０〜２００mJ/cm2であり本実施例では１７５mJ/cm2とした。なお、レーザー結晶化の条件（レーザー光の波長、オーバーラップ率、照射強度、パルス幅、繰り返し周波数、照射時間等）は、絶縁膜の膜厚、初期半導体膜の膜厚、基板温度等を考慮して実施者が適宜決定すればよい。
【００８４】
この工程により初期半導体膜は結晶化され、結晶性半導体膜（結晶を含む半導体膜）に変化する。本実施例において結晶性半導体膜とは多結晶珪素膜である。この工程において、レーザー光の照射は絶縁膜の上から行われるので初期半導体膜中に大気からの汚染物質が混入するおそれがない。即ち、初期半導体膜の界面の洗浄性を保ったまま、初期半導体膜の結晶化を行うことができる。
【００８５】
こうして、図３（Ｃ）で得られる状態とほぼ同一の状態が得られる。以降の工程（図３（Ｄ）以降）は実施例１に従えば図１で得られる半導体装置が完成する。なお、本実施例は実施例１または３との組み合わせが容易であり、その組み合わせ方は自由である。
【００８６】
〔実施例５〕 本実施例では実施例１と異なる構造のＴＦＴを作製した場合の例について図５を用いて説明する。また、図５の上面図は図２に相当する。
【００８７】
本実施例では基板５００としてプラスチック基板、下地膜５０１として酸化窒化シリコン（ＳｉＯｘＮｙで示される）、ゲート配線として、銅（Ｃｕ）が主成分とする材料からなる膜を上層、タンタルを主成分とする材料からなる膜を下層とした積層構造とした。
【００８８】
次に、第１絶縁膜５０３として、ゲート電極を有する領域と有さない領域との凹凸を平坦にする有機材料、例えばＢＣＢ（ベンゾシクロブテン）膜を１００nm〜１μm （好ましくは５００〜８００nm）の厚さで形成する。この工程ではゲート配線による段差を完全に平坦化する程度の膜厚が必要である。ＢＣＢ膜の平坦化効果は大きいので、さほど膜厚を厚くしなくても十分な平坦化が可能である。
【００８９】
第１絶縁膜５０３を形成したら、次に第２絶縁膜（窒化酸化シリコン膜）５０４、初期半導体膜（微結晶シリコン膜）、保護膜５０９となる絶縁膜（窒化酸化シリコン膜）を順次大気開放しないで積層形成する。微結晶シリコン膜は、形成温度を８０℃〜３００℃、好ましくは、１４０〜２００℃とし、水素で希釈したシランガス（ＳｉＨ4 ：Ｈ2 ＝１：１０〜１００）を反応ガスとし、ガス圧を０．１〜１０Ｔｏｒｒ、放電電力を１０〜３００ｍＷ／ｃｍ2 とすることで形成される。微結晶シリコン膜は、膜中における水素濃度が低いため、初期半導体膜として用いれば、水素濃度を低減させる熱処理を省略することができる。本実施例では、第２の絶縁膜の形成専用のチャンバーと、初期半導体膜の形成専用のチャンバーと、保護膜の形成専用のチャンバーとを用意し、大気にふれることなく、各チャンバーを移動することにより連続的に成膜した。こうして連続成膜された絶縁膜及び半導体膜は平坦面上に形成されるため全て平坦である。
【００９０】
次に、保護膜の上からエキシマレーザー光を照射することによって、半導体膜が結晶を含む半導体膜（多結晶シリコン膜）に変化する。このレーザー結晶化工程の条件は実施例４と同様で良い。この時、半導体膜が平坦であるので結晶粒径の均一な多結晶シリコン膜が得られる。また、レーザー光の照射に代えて強光の照射、例えばＲＴＡ、ＲＴＰを用いてもよい。
【００９１】
以上の様に、第１絶縁膜５０３として平坦化に有利なＢＣＢ膜を用いることで平坦面を有する半導体膜を得ることができる。そのため、半導体膜の全域に渡って均一な結晶性を確保することができる。
【００９２】
以降の工程は実施例１に従えば図５で得られる半導体装置が完成する。ただし、若干第２のマスク設計が異なる。
【００９３】
図５においては、いずれのＴＦＴ（薄膜トランジスタ）も基板５００上に設けられた下地膜５０１に形成される。ＣＭＯＳ回路のＰチャネル型ＴＦＴの場合には、下地膜上にゲート配線５０２ａ、５０２ｂが形成され、その上にＢＣＢからなる第１絶縁膜５０３、第２絶縁膜５０４が設けられている。第２絶縁膜上には、活性層としてＰ型領域５０８（ソース領域又はドレイン領域）とチャネル形成領域５０５とが形成される。なお、活性層は同形状を有する保護膜５０９で保護される。保護膜５０９の上を覆う第１の層間絶縁膜５１０にコンタクトホールが形成され、Ｐ型領域５０８に配線５１１、５１２が接続され、さらにその上に第２の層間絶縁膜５１６が形成され、配線５１１に引き出し配線５１７が接続されて、その上を覆って第３の層間絶縁膜５２０が形成される。なお、少なくともチャネル形成領域の上方の保護膜上に、遮光性を有する第１のマスクが形成され、チャネル形成領域を光の劣化から保護している。
【００９４】
一方、Ｎチャネル型のＴＦＴは、活性層としてｎ+ 型領域５０７（ソース領域又はドレイン領域）と、チャネル形成領域５０５と、前記ｎ+ 型領域とチャネル形成領域の間にｎ- 型領域５０６が形成される。ｎ+ 型領域５０７には配線５１２、５１３が形成され、さらに配線５１３には引き出し配線５１８が接続される。活性層以外の部分は、上記Ｐチャネル型ＴＦＴと概略同一構造である。なお、少なくともチャネル形成領域５０５の上方の保護膜上に、遮光性を有する第１のマスクが形成され、ｎ- 型領域５０６の上方の保護膜上に、第２のマスクが形成され、チャネル形成領域およびｎ- 型領域を光の劣化から保護している。
【００９５】
画素マトリクス回路に形成されたＮチャネル型ＴＦＴについては、ｎ+ 型領域５０７には配線５１４、５１５が接続され、その上に第２の層間絶縁膜５１６と、ブラックマスク５１９とが形成される。このブラックマスクは画素ＴＦＴを覆い、且つ配線５１５と補助容量を形成している。さらに、その上に第３の層間絶縁膜５２０が形成され、ＩＴＯ等の透明導電膜からなる画素電極５２１が接続される。
【００９６】
本実施例の画素マトリクス回路において、ゲート配線５０２と配線５１４、５１５の間で生じる配線間容量が、第１または第２のマスクによって低減されたＴＦＴ構造となっている。なお、画素マトリクス回路に限らず、本実施例では、裏面露光によってレジストマスクを形成したため、ゲート配線の上方にはマスクが設けられており、他の配線との配線間容量を低減している。
【００９７】
本実施例を実施して作製されたＴＦＴは、よりばらつきの少ない電気特性を示す。また、本実施例を実施例１〜４と組み合わせることは可能である。
【００９８】
〔実施例６〕 本実施例では実施例１と異なる構造のＴＦＴを作製した場合の例について図６を用いて説明する。なお、ＣＭＯＳ回路における構成は実施例１とほぼ同一であるので、相違点のみに着目して説明する。また、図６の上面図は図２に相当する。
【００９９】
本実施例は、基板としてガラス基板、下地膜として酸化窒化珪素膜（ＳｉＯｘＮｙで示される）、ゲート配線を形成する工程までは、実施例１と同一である。
【０１００】
次いで、本実施例では、画素マトリクス回路において、選択的に第１絶縁膜６０１を形成する。
【０１０１】
その後、実施例１と同様に第２絶縁膜（実施例１ではゲート絶縁膜に相当する）、初期半導体膜を順次大気開放しないで積層形成する。本実施例では、同一チャンバー内で高真空を保ったまま、第２絶縁膜６０２として膜厚１０〜１００ｎｍの窒化酸化珪素膜、初期半導体膜として膜厚５０ｎｍの非晶質珪素膜をプラズマＣＶＤ法を用いて積層形成した。勿論、それぞれの膜厚は本実施例に限定されることはなく、実施者が適宜決定すればよい。本実施例では、画素マトリクス回路において、ゲート絶縁膜（第１絶縁膜６０１及び第２絶縁膜６０２）の総膜厚が１００〜３００ｎｍになるように形成した。
【０１０２】
以降の工程は実施例１に従えば図６で得られる半導体装置が完成する。
【０１０３】
図６においては、ＣＭＯＳ回路における構成は実施例１の図１とほぼ同一であるので省略する。画素マトリクス回路に形成されたＮチャネル型ＴＦＴについては、ゲート絶縁膜が二層構造（第１絶縁膜６０１と第２絶縁膜６０２）となっている部分以外は、実施例１の図１とほぼ同一である。このように選択的にゲート絶縁膜の膜厚を厚くすることで、高耐圧が要求される回路（画素マトリクス回路、バッファ回路等）においての信頼性を向上させた。
【０１０４】
また、本実施例は実施例１と同様に画素マトリクス回路において、ゲート配線と他の配線との間で生じる配線間容量が、第１または第２のマスクによって低減されたＴＦＴ構造となっている。なお、画素マトリクス回路に限らず、本実施例では、裏面露光によってレジストマスクを形成したため、ゲート配線の上方にはマスクが設けられており、他の配線との配線間容量を低減している。
【０１０５】
本実施例を実施して作製されたＴＦＴは、よりばらつきの少ない電気特性を示す。また、本実施例を実施例１乃至５のいずれか一と組み合わせることは可能である。
【０１０６】
〔実施例７〕 本実施例では実施例１と異なる構造の画素マトリクス回路部を作製した場合の例について図７（Ａ）〜（Ｃ）を用いて説明する。実施例１では、画素マトリクス回路部の画素ＴＦＴのゲート配線をダブルゲート構造としたが、本実施例では、オフ電流のバラツキを低減するために、トリプルゲート構造とした例を示す。
【０１０７】
図７（Ｃ）は、トリプルゲート構造の一例を示した上面図である。また、図７（Ｃ）中の点線Ａ−Ａ’で切断した断面の一例を図７（Ａ）に示した。
【０１０８】
図７（Ａ）において、７０１はｎ- 型領域（ＬＤＤ領域）、７０２はゲート配線、７０３はｎ+ 型領域、７０４、７０５は配線、７０６はブラックマスク、７０７は画素電極、７０８、７０９は層間絶縁膜である。この構成における特徴は、ＬＤＤ領域（チャネル長方向の幅が、０．５〜３μｍ、代表的には１〜２μｍ）が必要である箇所のみに設けられている点である。従来、特にセルフアライン法では、隣合うチャネル形成領域間に不必要なＬＤＤ領域が形成されていた。
【０１０９】
本実施例は、実施例１を応用することにより形成することができる。図７（Ａ）に示される断面構造、特にｎ- 型領域（ＬＤＤ領域）及びｎ+ 型領域を得るためには、実施例１における第２のマスクのパターン形状を変えることで容易に形成することができる。
【０１１０】
また、図７（Ａ）とは異なる第２のマスクのパターンを用いることで、図７（Ｂ）で示すような異なる（ＬＤＤ領域）の幅を工程を増やすことなく得ることができる。図７（Ｂ）は図７（Ｂ）とほとんど同一であるが、ＬＤＤ領域のチャネル長方向の幅の広い第１のｎ- 型領域７２２、とＬＤＤ領域のチャネル長方向の幅の狭い第１のｎ- 型領域７２１を選択的に形成した。なお、第１のｎ- 型領域７２２のチャネル長方向の幅は、０．５〜３μｍ、代表的には１〜２μｍ、第２のｎ- 型領域７２１のチャネル長方向の幅は、０．３〜２μｍ、代表的には０．３〜０．７μｍとする。ｎ- 型領域のチャネル長方向の幅は、それぞれマスク設計によって自由に調節できる。従って、ｎ- 型領域のチャネル長方向の幅は、回路構成の必要に応じて実施者が適宜決定すればよい。
【０１１１】
本実施例を実施して作製されたＴＦＴは、よりばらつきの少ない電気特性を示す。また、本実施例を実施例１乃至６のいずれか一と組み合わせることは可能である。
【０１１２】
〔実施例８〕 本実施例では、実施例１に示したＣＭＯＳ回路（インバータ回路）の回路構成の例について図８を用いて説明する。なお、図８（Ａ）のインバータ回路図、インバータ回路の上面図における各端子部ａ、ｂ、ｃ、ｄは対応している。
【０１１３】
図８（Ａ）に示すインバータ回路のＡ−Ａ’断面構造図は図１に示したものと同一構造である。従って、図８（Ａ）に示す構造を得るには、実施例１を適用すればよい。この回路構成はゲート配線８０１、Ｎチャネル型ＴＦＴのソース電極８０２、Ｎチャネル型ＴＦＴのソース電極８０３、共通ドレイン電極８０４から構成される。
【０１１４】
また、図８（Ａ）のＡ−Ａ’断面構造図とは異なるインバータ回路の断面構造図を図８（Ｂ）に示す。図８（Ｂ）に示す構造を得るためには、実施例１中の第２のマスク８１０のパターンを変更して、第２のマスク８２０をＰチャネル型ＴＦＴにも形成し、ボロンが低濃度にドープされたＰ- 型領域８２２と、ｎ- 型領域８２１を形成する。なお、図８（Ｂ）に示す構造を得るためには、ボロンを低濃度にするためのマスクが必要である。
【０１１５】
また、図８（Ａ）のＡ−Ａ’断面構造図とは異なるインバータ回路の断面構造図を図８（Ｃ）に示す。図８（Ｃ）に示す構造を得るためには、実施例１中の第２のマスク８１０のパターンを変更して、第２のマスク８４０を形成し、チャネル形成領域の両側にｎ- 型領域８４１を形成する。ｎ- 型領域のチャネル長方向の幅は、それぞれマスク設計によって自由に調節できる。従って、ｎ- 型領域のチャネル長方向の幅は、回路構成の必要に応じて実施者が適宜決定すればよい。また、ゲート配線８３１は、タンタル膜を形成後、表面に陽極酸化膜を形成した後、パターニングすることによって、マスク数を減らした。
【０１１６】
また、同一基板上に図８（Ａ）の構造と図８（Ｂ）の構造を工程を増やすことなく同時に作製することは可能である。本発明を利用することによって、同一基板上に様々な（チャネル長方向の）幅を有するｎ- 型領域またはｐ- 型領域を形成することが可能である。例えば、同一基板上にチャネル形成領域の両側にｎ- 型領域を有するＴＦＴ、チャネル形成領域の片側にｎ- 型領域を有するＴＦＴ、チャネル形成領域の両側にチャネル長方向の幅の異なるｎ- 型領域を有するＴＦＴ、チャネル形成領域の両側にｎ- 型領域を有さないＴＦＴ等を工程を増やすことなく同時に作製することが可能である。
【０１１７】
また、本実施例を実施例１乃至６のいずれか一と組み合わせることは可能である。
【０１１８】
〔実施例９〕 本実施例では、実施例１〜６に示したボトムゲート型ＴＦＴを用いてバッファ回路を構成する場合の例について図９を用いて説明する。なお、ＣＭＯＳ回路は同一基板上に形成されたＮチャネル型ＴＦＴとＰチャネル型ＴＦＴとを相補的に組み合わせて構成する。なお、図９のバッファ回路図、バッファ回路の断面構造図における各端子部ａ、ｂ、ｃ、ｄは対応している。
【０１１９】
図示したようにバッファ回路においては、少なくともＮチャネル型ＴＦＴのチャネル形成領域の片側（出力配線端子ｂ側）にｎ- 型領域を形成することが好ましい。図９に示す構造を得るためには、実施例１中の第２のマスク１１０のパターンを変更して、第２のマスク９１０を形成し、チャネル形成領域の片側にｎ- 型領域９０１を形成する。
【０１２０】
また、本実施例を実施例１乃至６のいずれか一と組み合わせることは可能である。
【０１２１】
〔実施例１０〕 本実施例では、本願発明によって作製された液晶表示装置の例を図１０に示す。画素ＴＦＴ（画素スイッチング素子）の作製方法やセル組工程は公知の手段を用いれば良いので詳細な説明は省略する。
【０１２２】
図１０において１０００は絶縁表面を有する基板（酸化シリコン膜を設けたプラスチック基板）、１００１は画素マトリクス回路、１００２は走査線駆動回路、１００３は信号線駆動回路、１０３０は対向基板、１０１０はＦＰＣ（フレキシブルプリントサーキット）、１０２０はロジック回路である。ロジック回路１０２０としては、Ｄ／Ａコンバータ、γ補正回路、信号分割回路などの従来ＩＣで代用していた様な処理を行う回路を形成することができる。勿論、基板上にＩＣチップを設けて、ＩＣチップ上で信号処理を行うことも可能である。
【０１２３】
さらに、本実施例では液晶表示装置を例に挙げて説明しているが、アクティブマトリクス型の表示装置であればＥＬ（エレクトロルミネッセンス）表示装置やＥＣ（エレクトロクロミックス）表示装置に本願発明を適用することも可能であることは言うまでもない。
【０１２４】
また、本願発明を用いて作製できる液晶表示装置は透過型か反射型かは問わない。どちらを選択するのも実施者の自由である。この様に本願発明はあらゆるアクティブマトリクス型の電気光学装置（半導体装置）に対して適用することが可能である。
【０１２５】
なお、本実施例に示した半導体装置を作製するにあたって、実施例１〜実施例９のどの構成を採用しても良いし、各実施例を自由に組み合わせて用いることが可能である。
【０１２６】
〔実施例１１〕 本願発明は従来のＩＣ技術全般に適用することが可能である。即ち、現在市場に流通している全ての半導体回路に適用できる。例えば、ワンチップ上に集積化されたＲＩＳＣプロセッサ、ＡＳＩＣプロセッサ等のマイクロプロセッサに適用しても良いし、液晶用ドライバー回路（Ｄ／Ａコンバータ、γ補正回路、信号分割回路等）に代表される信号処理回路や携帯機器（携帯電話、ＰＨＳ、モバイルコンピュータ）用の高周波回路に適用しても良い。
【０１２７】
また、マイクロプロセッサ等の半導体回路は様々な電子機器に搭載されて中枢回路として機能する。代表的な電子機器としてはパーソナルコンピュータ、携帯型情報端末機器、その他あらゆる家電製品が挙げられる。また、車両（自動車や電車等）の制御用コンピュータなども挙げられる。本願発明はその様な半導体装置に対しても適用可能である。
【０１２８】
なお、本実施例に示した半導体装置を作製するにあたって、実施例１〜実施例９のどの構成を採用しても良いし、各実施例を自由に組み合わせて用いることが可能である。
【０１２９】
〔実施例１２〕 本願発明の電気光学装置は、様々な電子機器のディスプレイとして利用される。その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター、プロジェクションＴＶ、ゴーグルディスプレイ、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話、電子書籍等）などが挙げられる。それらの一例を図１１に示す。
【０１３０】
図１１（Ａ）は携帯電話であり、本体２００１、音声出力部２００２、音声入力部２００３、表示装置２００４、操作スイッチ２００５、アンテナ２００６で構成される。本願発明を音声出力部２００２、音声入力部２００３、表示装置２００４やその他の信号制御回路に適用することができる。
【０１３１】
図１１（Ｂ）はビデオカメラであり、本体２１０１、表示装置２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６で構成される。本願発明を表示装置２１０２、音声入力部２１０３やその他の信号制御回路に適用することができる。
【０１３２】
図１１（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示装置２２０５で構成される。本願発明は表示装置２２０５やその他の信号制御回路に適用できる。
【０１３３】
図１１（Ｄ）はゴーグルディスプレイであり、本体２３０１、表示装置２３０２、アーム部２３０３で構成される。本発明は表示装置２３０２やその他の信号制御回路に適用することができる。
【０１３４】
図１１（Ｅ）はリア型プロジェクターであり、本体２４０１、光源２４０２、表示装置２４０３、偏光ビームスプリッタ２４０４、リフレクター２４０５、２４０６、スクリーン２４０７で構成される。本発明は表示装置２４０３やその他の信号制御回路に適用することができる。
【０１３５】
図１１（Ｆ）は携帯書籍（電子書籍）であり、本体２５０１、表示装置２５０２、２５０３、記憶媒体２５０４、操作スイッチ２５０５、アンテナ２５０６で構成される。本発明は表示装置２５０２、２５０３やその他の信号制御回路に適用することができる。
【０１３６】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。
【０１３７】
なお、本実施例に示した半導体装置を作製するにあたって、実施例１〜実施例６のどの構成を採用しても良いし、各実施例を自由に組み合わせて用いることが可能である。また、実施例７〜１０、実施例１１に示した電気光学装置や半導体回路をその様に組み合わせて用いても良い。
【０１３８】
【発明の効果】
本願発明を実施することで、再現性が高くＴＦＴの安定性を向上し、生産性の高いＬＤＤ構造を備えたＴＦＴを得ることができる。
【０１３９】
本発明を利用することにより、実施者は、回路構成の必要に応じて適宜第２のマスクのマスク設計を決定することにより、ＴＦＴのチャネル形成領域の両側または片側に、所望のＬＤＤ領域を形成することができる。例えば、チャネル長方向の幅が、０．５〜３μｍ、代表的には１〜２μｍである第１のＬＤＤ領域を有する第１のＮチャネル型ＴＦＴと、チャネル長方向の幅が、０．３〜２μｍ、代表的には０．３〜０．７μｍである第２のＬＤＤ領域を有する第２のＮチャネル型ＴＦＴと、
【０１４０】
また、ＬＤＤ構造を形成するために使用されたマスクをそのまま遮光膜として用い、活性層、特にチャネル形成領域を光の劣化から保護して信頼性を向上することが実現できる。また、マスクの除去工程を省略することで、短時間でのＴＦＴの製造を可能とした。
【０１４１】
さらに、本発明を用いてＬＤＤ領域を形成するためには、（ソース／ドレイン電極形成まで）マスク数が従来（最低８枚）よりも少ないマスク数（最低７枚）とすることができた。
マスク▲１▼ゲート配線の形成
マスク▲２▼アイランドの形成
マスク▲３▼第２のマスクの形成
マスク▲４▼Ｐ型の導電性を付与するドーピングマスクの形成
マスク▲５▼ソース／ドレイン領域へのコンタクトホールの形成
マスク▲６▼ゲート配線へのコンタクトホールの形成
マスク▲７▼ソース／ドレイン電極の形成
【０１４２】
また、本発明を実施するにあたっては、幾つかの装置を導入するだけで従来のアモルファスシリコンＴＦＴの製造ラインをそのまま使用することが可能であるため、工業上、有益である。
【０１４３】
加えて、ゲート配線と他の配線との交差部においては、マスクが絶縁膜として機能するため、配線間容量を低減してＴＦＴの電気特性を向上することが実現できる。
【０１４４】
また、大気にふれることなくゲート絶縁膜と半導体膜を積層形成することで、極めて清浄な界面を実現することができる。この様な構成により、特にＴＦＴの電気特性を左右する活性層とゲート絶縁膜との界面を清浄なものとすることができるので、ばらつきが少なく、且つ、良好な電気特性を示すＴＦＴが実現される。
【０１４５】
この時、ＴＦＴの代表的なパラメータであるしきい値電圧はＮチャネル型ＴＦＴで−０．５〜２Ｖ、Ｐチャネル型ＴＦＴで０．５〜−２Ｖを実現できる。また、サブスレッショルド係数（Ｓ値）は０．１〜０．３Ｖ／ｄｅｃａｄｅを実現できる。
【図面の簡単な説明】
【図１】 半導体装置の構造の一例を示す断面図（実施例１）。
【図２】 画素マトリクス回路及びＣＭＯＳ回路の上面図（実施例１）。
【図３】 ＴＦＴの作製工程を示す図（実施例１）。
【図４】 ＴＦＴの作製工程を示す図（実施例１）。
【図５】 半導体装置の構造の一例を示す断面図（実施例５）。
【図６】 半導体装置の構造の一例を示す断面図（実施例６）。
【図７】 画素マトリクス回路部の一例を示す断面図及び上面図（実施例７）。
【図８】 インバータ回路図、上面図及び断面構造図の一例を示す断面図（実施例８）。
【図９】 バッファ回路図及び断面構造図（実施例９）。
【図１０】 半導体装置（液晶表示装置）の構成を示す図（実施例１０）。
【図１１】 半導体装置（電子機器）の例を示す図（実施例１２）。
【図１２】 成膜装置の一例を示す図（実施例１）。
【符号の説明】
１００ 基板
１０１ 下地膜
１０２ ゲート配線
１０３ ゲート絶縁膜
１０４ 半導体膜（初期半導体膜）
１０５ 絶縁膜
１０６ 酸化膜
１０７ 結晶性半導体膜
１０８ 第１の保護膜
１０９ 第２の保護膜
１１０ａ〜ｄ 第１のマスク
１１１、１１５ ｎ- 領域（低濃度不純物領域）
１１２ チャネル形成領域
１１３ａ、１１３ｂ 第２のマスク
１１４ ｎ+ 領域（高濃度不純物領域）
１１６ 第３のマスク
１１７ Ｐ型領域（高濃度不純物領域）
１１８ 第１の層間絶縁膜
１１９〜１２３ 配線
【発明が属する技術分野】
本発明は、絶縁ゲート型トランジスタ等の半導体素子からなる半導体回路を備えた半導体装置の構造およびその作製方法に関する。特に、有機樹脂を用いて形成されたＬＤＤ構造を有する半導体素子からなる半導体回路を備えた半導体装置の構造およびその作製方法に関する。本発明の半導体装置は、薄膜トランジスタ（ＴＦＴ）やＭＯＳトランジスタ等の素子だけでなく、これら絶縁ゲート型トランジスタで構成された半導体回路を有する表示装置やイメージセンサ等の電気光学装置をも含むものである。加えて、本発明の半導体装置は、これらの表示装置および電気光学装置を搭載した電子機器をも含むものである。
【０００２】
【従来の技術】
従来より、アクティブマトリクス型液晶表示装置（以下、ＡＭＬＣＤと略記する）のスイッチング素子としてＴＦＴが利用されている。現在では非晶質珪素膜（アモルファスシリコン膜）を活性層として利用したＴＦＴで回路構成を行う製品が市場を占めている。特に、ＴＦＴ構造としては製造工程の簡単な逆スタガ構造が多く採用されている。
【０００３】
しかし、年々ＡＭＬＣＤの高性能化が進み、ＴＦＴに求められる動作性能（特に動作速度）は厳しくなる傾向にある。そのため、非晶質珪素膜を用いたＴＦＴの動作速度では十分な性能を有する素子を得ることが困難となった。
【０００４】
そこで、非晶質珪素膜に代わって多結晶珪素膜（ポリシリコン膜）を利用したＴＦＴが脚光を浴び、多結晶珪素膜を活性層とするＴＦＴの開発が著しい勢いで進んできている。現在では、その一部で製品化も行われている。
【０００５】
活性層として多結晶珪素膜を利用した逆スタガ型ＴＦＴの構造については既に多くの発表がなされている。しかし、従来の逆スタガ構造では様々な問題を抱えている。
【０００６】
まず、活性層全体が50nm程度と極めて薄いのでチャネル形成領域とドレイン領域との接合部において衝突電離（Impact Ionization ）が発生し、ホットキャリア注入などの劣化現象が顕著に現れてしまう。そのため、ＬＤＤ領域（Light Doped Drain region）を形成する必要性が生じる。
【０００７】
そして、このＬＤＤ領域を形成するためには、従来の逆スタガ型ＴＦＴの構造では最低でもマスク８枚（ソース／ドレイン電極形成まで）が必要であると予想される。
【０００８】
以上の様に、従来の逆スタガ型ＴＦＴの構造ではチャネル形成領域の両側または片側に横方向の平面内でＬＤＤ領域を形成しなくてはならず、再現性のあるＬＤＤ領域を形成することは非常に困難である。
【０００９】
【本発明が解決しようとする課題】
本願発明では、非常に簡易な製造工程によって、量産性が高く、且つ、信頼性及び再現性の高い半導体装置を作製する技術を提供することを課題とする。
【００１０】
【課題を解決するための手段】
本明細書で開示する発明の第１の構成は、
絶縁表面上にゲート配線と、
前記ゲート配線に接するゲート絶縁膜と、
前記ゲート配線上に前記ゲート絶縁膜を介して設けられたチャネル形成領域と、
前記チャネル形成領域に接する低濃度不純物領域と、
前記低濃度不純物領域に接する高濃度不純物領域と、
前記チャネル形成領域に接する保護膜と、
前記保護膜に接して３価または５価の不純物が添加された有機樹脂とを有していることを特徴とする半導体素子からなる半導体回路を備えた半導体装置である。
【００１１】
また、本明細書で開示する発明の第２の構成は、
絶縁表面上にゲート配線と、
前記ゲート配線に接するゲート絶縁膜と、
前記ゲート配線上に前記ゲート絶縁膜を介して設けられたチャネル形成領域と、
前記チャネル形成領域の一方の側に設けられた低濃度不純物領域と、
前記低濃度不純物領域に接する第１の高濃度不純物領域からなるドレイン領域と、
前記チャネル形成領域のもう一方の側に設けられた第２の高濃度不純物領域からなるソース領域と、
前記チャネル形成領域に接する保護膜と、
前記保護膜に接して３価または５価の不純物が添加された有機樹脂とを有していることを特徴とする半導体素子からなる半導体回路を備えた半導体装置である。
【００１２】
また、本明細書で開示する発明の第３の構成は、
絶縁表面上にゲート配線と、
前記ゲート配線に接するゲート絶縁膜と、
前記ゲート配線上に前記ゲート絶縁膜を介して設けられたチャネル形成領域と、
前記チャネル形成領域に接する第１の低濃度不純物領域及び第２の低濃度不純物領域と、
前記第１の低濃度不純物領域及び前記第２の低濃度不純物領域に接する高濃度不純物領域と、
前記チャネル形成領域に接する保護膜と、
前記保護膜に接して３価または５価の不純物が添加された有機樹脂とを有し、
前記第１の低濃度不純物領域のチャネル長方向の幅は、第２の低濃度不純物領域のチャネル長方向の幅と異なることを特徴とする半導体素子からなる半導体回路を備えた半導体装置である。
【００１３】
上記各構成において、前記ゲート配線は、単層構造または積層構造であり、タンタル、銅、クロム、アルミニウム、モリブデン、チタン、シリコンから選ばれた一種の元素、或いはＰ型またはＮ型の不純物が添加されたシリコンを主成分とする材料からなることを特徴としている。
【００１４】
上記各構成において、前記３価または５価の不純物はリンまたはボロンであることを特徴としている。
【００１５】
上記各構成において、前記有機樹脂は、光感光性を有していることを特徴としている。
【００１６】
上記各構成において、前記有機樹脂中の３価または５価の不純物の濃度が１×１０19atoms ／ｃｍ3 以上であることを特徴としている。
【００１７】
上記各構成において、前記高濃度不純物領域には珪素の結晶化を助長する触媒元素が含まれていることを特徴としている。
【００１８】
また、前記触媒元素は、Ｎｉ、Ｆｅ、Ｃｏ、Ｐｔ、Ｃｕ、Ａｕから選ばれた少なくとも１つの元素、または複数の元素であることを特徴としている。また、前記触媒元素は、ＧｅまたはＰｂであることを特徴としている。
【００１９】
なお、本明細書において「初期半導体膜」とは、半導体膜を総称しており、代表的には非晶質を有する半導体膜、例えば非晶質半導体膜（非晶質珪素膜等）、微結晶を有する非晶質半導体膜、微結晶半導体膜を指し、これら半導体膜は、Ｓｉ膜、Ｇｅ膜、化合物半導体膜〔例えば、ＳｉX Ｇｅ 1-X（０＜Ｘ＜１）、代表的にはＸ＝０．３〜０．９５で示される非晶質シリコンゲルマニウム膜等〕）からなる膜である。この初期半導体膜は公知の技術、例えば減圧ＣＶＤ法、熱ＣＶＤ法、ＰＣＶＤ法、スパッタ法等を用いて成膜できる。
【００２０】
なお、本明細書において「結晶性半導体膜」とは、単結晶半導体膜、結晶粒界を含む半導体膜（多結晶半導体膜及び微結晶半導体膜を含む）を指し、全域に渡って非晶質状態である半導体（非晶質半導体膜）との区別を明確にしている。勿論、本明細書において「半導体膜」と記載されていれば、結晶性半導体膜以外に非晶質半導体膜も含まれることは言うまでもない。
【００２１】
また、本明細書において「半導体素子」とは、スイッチング素子やメモリ素子、例えば薄膜トランジスタ（ＴＦＴ）や薄膜ダイオード（ＴＦＤ）等を指している。
【００２２】
また、本発明の半導体素子からなる半導体回路を備えた半導体装置を作製する第１の作製方法の構成は、
ゲート配線が形成された絶縁表面上にゲート絶縁膜、初期半導体膜とを順次大気にふれることなく積層形成する第１の工程と、
赤外光または紫外光を照射することにより前記初期半導体膜を結晶化して結晶性半導体膜を形成すると同時に酸化膜を形成する第２の工程と、
前記結晶性半導体膜のチャネル形成領域となるべき領域をマスクで覆い、前記酸化膜を介して結晶性半導体膜のソース領域またはドレイン領域となるべき領域に前記３価または５価の不純物元素の添加を行う第３の工程と、
を有することを特徴とする半導体素子からなる半導体回路を備えた半導体装置の作製方法である。
【００２３】
上記第１の作製方法において、前記第１の工程の後、前記初期半導体膜に珪素の結晶化を助長する触媒元素を表面に接して保持、あるいは膜中に保持させる工程を有することを特徴としている。
【００２４】
また、本発明の半導体素子からなる半導体回路を備えた半導体装置を作製する第２の作製方法の構成は、
ゲート配線が形成された絶縁表面上にゲート絶縁膜、初期半導体膜、絶縁膜とを順次大気にふれることなく積層形成する工程と、
前記絶縁膜を介して赤外光または紫外光を照射することにより前記初期半導体膜を結晶化して結晶性半導体膜を得る工程と、
前記結晶性半導体膜のチャネル形成領域となるべき領域をマスクで覆い、前記絶縁膜を介して結晶性半導体膜のソース領域またはドレイン領域となるべき領域に３価または５価の不純物元素の添加を行う工程と、
を有する半導体素子からなる半導体回路を備えた半導体装置の作製方法である。
【００２５】
上記第２の作製方法において、前記ゲート絶縁膜、前記初期半導体膜、及び前記保護膜は、互いに異なるチャンバーを用いて形成することを特徴としている。
【００２６】
上記第２の作製方法において、前記ゲート絶縁膜、前記初期半導体膜、及び前記保護膜は、同一のチャンバーを用いて形成することを特徴としている。
【００２７】
上記第２の作製方法において、前記ゲート絶縁膜及び前記保護膜は、第１のチャンバーを用いて形成し、
前記初期半導体膜は、第２のチャンバーを用いて形成することを特徴としている。
【００２８】
上記各作製方法の構成において、前記初期半導体膜を成膜する前に被膜形成面上を、活性水素または水素化合物によって汚染物を減少させることを特徴としている。
【００２９】
上記各作製方法の構成において、前記ゲート絶縁膜として窒化シリコン膜をいずれかの層に含む積層膜を形成する工程を有することを特徴としている。
【００３０】
上記各作製方法の構成において、前記ゲート絶縁膜の一部としてＢＣＢ（ベンゾシクロブテン）を含む積層膜を形成する工程を有することを特徴としている。
【００３１】
【発明の実施の形態】
以上の構成からなる本願発明の実施の形態について、以下に記載する実施例でもって詳細な説明を行うこととする。
【００３２】
【実施例】
〔実施例１〕 本願発明を利用した代表的な実施例について、図１〜４を用いて説明する。なお、本実施例では、同一基板上に周辺駆動回路部の一部を構成するＣＭＯＳ回路と画素マトリクス回路部の一部を構成する画素ＴＦＴとを用いて説明を行う。まず、図３〜４を用いて本願発明の半導体素子からなる半導体回路を備えた半導体装置の作製方法を説明する。
【００３３】
まず、基板１００を用意する。基板１００としては、ガラス基板、石英基板、結晶性ガラスなどの絶縁性基板、セラミック基板、ステンレス基板、金属（タンタル、タングステン、モリブデン等）基板、半導体基板、プラスチック基板（ポリエチレンテレフタレート基板）等を用いることができる。本実施例においては基板１００としてガラス基板（コーニング１７３７；歪点６６７℃）を用いた。
【００３４】
次に、基板１００上に下地膜１０１を形成する。下地膜１０１としては、酸化珪素膜、窒化珪素膜、窒化酸化珪素膜（ＳｉＯX Ｎy ）、またはこれらの積層膜等を用いることができる。下地膜１０１としては、２００〜５００ｎｍの膜厚範囲で用いることができる。本実施例では、下地膜１０１として窒化珪素膜を３００ｎｍの膜厚で成膜し、ガラス基板からの汚染物質の拡散を防止した。なお、下地膜を設けなくとも本発明を実施することは可能であるが、ＴＦＴ特性を良好なものとするためには、下地膜を設けることが好ましい。
【００３５】
次いで、単層構造または積層構造を有するゲート配線１０２を形成する。（図３（Ａ））ゲート配線１０２としては、導電性材料または半導体材料、例えば、アルミニウム（Ａｌ）、タンタル（Ｔａ）、銅（Ｃｕ）、ニオブ（Ｎｂ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、クロム（Ｃｒ）、Ｐ型またはＮ型の不純物が添加されたシリコン（Ｓｉ）、シリサイド等を主成分とする層を少なくとも一層有する構造とする。本実施例では、ゲート配線１０２として、酸化タンタル層１０２ｂを表面に有するタンタル層１０２ａからなる積層構造とした。本実施例では、タンタル膜をパターニングした後、陽極酸化により表面を酸化させて形成した。タンタルはシリコンと仕事関数が近いため、ＴＦＴのしきい値のシフトが少なく好ましい材料の一つである。ゲート配線１０２ａとしては、１０〜１０００ｎｍ、好ましくは３０〜３００ｎｍの膜厚範囲で用いることができる。なお、ゲート配線の表面または上面のみに陽極酸化膜または絶縁膜を形成する工程としてもよい。また、作製工程中、基板やゲート配線から不純物がゲート絶縁膜へ拡散するのを防ぐためにゲート配線及び基板を覆う絶縁膜を形成する工程を加えてもよい。また、大型基板を用いて多面取りを行う場合、ゲート配線に銅からなる層をメッキ法やスパッタ法等を用いて形成し、少なくとも一層有する構造とすると配線の低抵抗化が図れて好ましい。
【００３６】
次に、ゲート絶縁膜１０３、半導体膜１０４を順次大気開放しないで積層形成する。（図３（Ｂ））この時、形成手段としてはプラズマＣＶＤ法、スパッタ法等のいずれの手段を用いてもよいが、大気にさらさないようにすることで、いずれの層の界面にも大気からの汚染物質が付着しないようにすることが重要である。また、半導体膜を成膜する直前には被膜形成面上を、活性水素または水素化合物によって汚染物を減少させることが好ましい。
【００３７】
本実施例では、ゲート絶縁膜１０３として膜厚１２５ｎｍの窒化酸化珪素膜、半導体膜１０４として膜厚５０ｎｍの非晶質珪素膜（アモルファスシリコン膜）を積層形成した。勿論、それぞれの膜厚は本実施例に限定されることはなく、実施者が適宜決定すればよい。本実施例では、ゲート絶縁膜の形成専用の第１のチャンバー４４と、半導体膜（ここでは非晶質を有する珪素膜）の形成専用の第２のチャンバー４５とを備えたマルチチャンバー（図１２に示す装置）を用いて、大気にふれることなく各チャンバーを移動させることにより積層形成させた。また、同一チャンバーで反応ガスを入れ換えることにより積層形成する構成としてもよい。
【００３８】
また、ゲート絶縁膜１０３としては、酸化珪素膜、窒化珪素膜、窒化酸化珪素膜（ＳｉＯX Ｎy ）、またはこれらの積層膜等を１００〜４００ｎｍ（代表的には１５０〜２５０ｎｍ）の膜厚範囲で使用することができる。本実施例では単層の絶縁膜をゲート絶縁膜として採用しているが、二層または三層以上の積層構造としてもよい。
【００３９】
また、半導体膜１０４としては、非晶質珪素膜、微結晶を有する非晶質半導体膜、微結晶半導体膜、非晶質ゲルマニウム膜、ＳｉX Ｇｅ 1-X（０＜Ｘ＜１）で示される非晶質シリコンゲルマニウム膜、またはこれらの積層膜を２０〜７０ｎｍ（代表的には４０〜５０ｎｍ）の膜厚範囲で用いることができる。
【００４０】
こうして図３（Ｂ）の状態が得られたら、半導体膜１０４に対して赤外光または紫外光の照射による結晶化（以下、レーザー結晶化と呼ぶ）を行う。本実施例では、大気、酸素、または酸化性雰囲気で赤外光または紫外光の照射を行ない、レーザー結晶化による結晶性半導体膜１０６を形成すると同時に酸化膜１０５を形成した。結晶化技術として紫外光を用いる場合はエキシマレーザー光または紫外光ランプから発生する強光を用いればよく、赤外光を用いる場合は赤外線レーザー光または赤外線ランプから発生する強光を用いればよい。本実施例ではエキシマレーザー光を線状にビーム形成して照射した。なお、照射条件としては、パルス周波数が１５０Ｈｚ、オーバーラップ率は８０〜９８％、本実施例では９６％、レーザーエネルギー密度は１００〜５００mJ/cm2、好ましくは２８０〜３８０mJ/cm2であり本実施例では３５０mJ/cm2とした。なお、レーザー結晶化の条件（レーザー光の波長、オーバーラップ率、照射強度、パルス幅、繰り返し周波数、照射時間等）は、半導体膜１０４の膜厚、基板温度等を考慮して実施者が適宜決定すればよい。また、レーザー結晶化の条件によっては、半導体膜が溶融状態を経過して結晶化する場合や、半導体膜が溶融せずに固相状態、もしくは固相と液相の中間状態で結晶化する場合がある。また、レーザー光を一定速度で連続的に移動させてオーバーラップ率の±１０％の範囲でどこの領域でも一定とした。
【００４１】
本実施例では、結晶化技術としてレーザー結晶化を用いたが、他の公知な手段、例えば固相成長法や触媒元素を用いた固相成長法等を用いることも可能である。また、本実施例では、レーザー結晶化と同時に酸化膜を形成したが、レーザー照射前後に薄い絶縁膜（酸化珪素膜、窒化珪素膜、酸化窒化珪素膜等）を形成する工程、或いは不活性雰囲気中でレーザー結晶化を行ない酸化膜を形成しない工程としてもよい。
【００４２】
なお、図３（Ｃ）の工程後、しきい値制御をするために不純物の添加を行ない、チャネル形成領域となる領域に不純物を選択的に添加する工程を加えてもよい。
【００４３】
次いで、ゲート絶縁膜、結晶性半導体膜、及び酸化膜にパターニングを施し、活性層１０７、第１の保護膜１０８を形成した。（図３（Ｄ））また、後の工程である不純物の添加工程後にパターニングを施す工程としてもよい。
【００４４】
次いで、活性層を保護するために窒化膜からなる第２の保護膜１０９を基板全面に形成した。（図３（Ｅ））この第２の保護膜１０９としては、酸化珪素膜、窒化珪素膜、窒化酸化珪素膜（ＳｉＯX Ｎy ）、またはこれらの積層膜を３〜２００ｎｍ（代表的には２５〜５０ｎｍ）の膜厚範囲で使用することができる。ただし、この第２の保護膜を設けない構成としてもよい。
【００４５】
次に裏面からの露光によって、ゲート配線の上方の第２の保護膜１０９に接して膜厚１〜３μｍの第１のマスク（本実施例ではレジストマスク）１１０ａを形成した。（図３（Ｆ））第１のマスクの材料としては、ポジ型またはネガ型の光感光性有機材料（例えばフォトレジスト、光感光性ポリイミド等）、有機樹脂（ポリイミド、ポリイミドアミド、ポリアミド等）酸化珪素膜、窒化珪素膜、窒化酸化珪素膜（ＳｉＯX Ｎy で示される）を用いることができる。
【００４６】
また、第１のマスクを形成するために無機絶縁膜をパターニングし、その際の有機樹脂からなるパターニングマスクを除去せずに第１のマスクを積層構造とし、下層を無機絶縁膜、上層を有機樹脂とする構造としてもよい。
【００４７】
なお、裏面からの露光によるレジストの形成はマスクを必要としないため、製造マスク数を低減することができる。本実施例では、光の回り込みによって第１のマスクのチャネル長方向の幅がわずかにゲート配線の幅より小さくなる例を示したが、概略同一とすることもでき、実施者が適宜、第１のマスクのチャネル長方向の幅を変更することは可能である。
【００４８】
なお、本明細書では、基板面に垂直な面で基板１００を切断した場合、基板から遠ざかる方向を上方とし、基板に近づく方向を下方としている。
【００４９】
そして、この第１のマスク１１０ａを用い、第１の保護膜１０８及び第２の保護膜１０９を介して第１の不純物の添加を行い、低濃度不純物領域（ｎ- 型領域）１１１を形成した。（図４（Ａ））本実施例では、Ｎ型の導電性を付与する不純物としてリン元素を用い、１１１で示されるｎ- 型領域のリン濃度が、ＳＩＭＳ分析で１×１０15〜１×１０17atoms ／ｃｍ3 になるように調節した。このとき第１のマスクにリン元素が添加されリン元素を低濃度に含む第１のマスク１１０ｂとなる。
【００５０】
次いで、Ｎチャネル型ＴＦＴの第２の保護膜１０９または第１のマスク１１０ｂに接して膜厚１〜３μｍの第２のマスク（本実施例では光感光性を有するポリイミド樹脂）１１３ａを形成した。（図４（Ｂ））第２のマスクの材料としては、ポジ型またはネガ型の光感光性有機材料（例えばレジスト、光感光性ポリイミド等）、有機樹脂（ポリイミド、ポリイミドアミド、ポリアミド等）、酸化珪素膜、窒化珪素膜、窒化酸化珪素膜（ＳｉＯX Ｎy で示される）を用いることができる。
【００５１】
そして、この第２のマスク１１３ａを用い、第１の保護膜１０８及び第２の保護膜１０９を介して、第２の不純物の添加を行い、高濃度不純物領域（ｎ+ 型領域）１１４を形成した。（図４（Ｃ））本実施例では、この第２のマスクを所望のパターン形状とすることで、ＬＤＤ領域を制御性よく形成することができる。本実施例では、１１４で示されるｎ+ 型領域のリン濃度が、ＳＩＭＳ分析で１×１０20〜８×１０21atoms ／ｃｍ3 になるように調節した。Ｐチャネル型ＴＦＴにおける第１のマスク１１０ｃには高濃度にリン元素が添加された。同様に高濃度にリン元素が第２のマスク１１３ｂに添加される。Ｎチャネル型ＴＦＴのチャネル形成領域側の第１のマスク１１０ｂ及び第２のマスク１１３ｂはチャネル形成領域にリンが添加されるのを防いでいる。
【００５２】
上記第１及び第２の不純物の添加工程によりＬＤＤ構造が形成される。第２のマスクのパターン形状により、ｎ- 型領域とｎ+ 型領域の境界が決定される。なお、Ｎチャネル型ＴＦＴにおいて、ｎ+ 型領域１１４はソース領域またはドレイン領域となり、ｎ- 型領域は低濃度不純物領域（ＬＤＤ領域）１１５となる。
【００５３】
また、上記第１及び第２の不純物の添加工程において、リンが添加された第１のマスク１１０ｂ、１１０ｃ及び第２のマスク１１３ｂが黒色化した。また、第１のマスク及び第２のマスクをさらに黒色化させる工程を加えてもよい。
【００５４】
次にＮチャネル型ＴＦＴを第３のマスク１１６で覆い、第１及び第２の保護膜１０８、１０９を介して第３の不純物の添加を行い、高濃度不純物領域（Ｐ型領域）１１７を形成した。（図４（Ｄ））本実施例では、Ｐ型の導電性を付与する不純物としてボロン元素を用い、ボロンのドーズ量は、Ｐ型領域のボロンイオンの濃度がｎ+ 型領域に添加されるリンイオンの濃度の１．３〜２倍程度になるようにする。Ｐチャネル型ＴＦＴにおける第１のマスク１１０ｄには高濃度にボロン元素が添加された。同様に第３のマスク１１６にもボロン元素が添加される。なお、第１〜第３のマスク、即ち、有機樹脂中には３価（本実施例ではボロン）または５価（本実施例ではリン）の不純物の濃度が１×１０19atoms ／ｃｍ3 以上含まれる。Ｐチャネル型ＴＦＴにおいて、Ｐ型領域１１７はソース領域、またはドレイン領域となる。また、リンイオン、ボロンイオンが注入されなかった領域が後にキャリアの移動経路となる真性または実質的に真性なチャネル形成領域１１１となる。
【００５５】
なお、本明細書中で真性とは、シリコンのフェルミレベルを変化させうる不純物を一切含まない領域を指し、実質的に真性な領域とは、電子と正孔が完全に釣り合って導電型を相殺させた領域、即ち、しきい値制御が可能な濃度範囲（ＳＩＭＳ分析で１×１０15〜１×１０17atoms ／ｃｍ3 ）でＮ型またはＰ型を付与する不純物を含む領域、または意図的に逆導電型不純物を添加することにより導電型を相殺させた領域を示す。
【００５６】
上記第１〜３の不純物の添加は、イオン注入法、プラズマドーピング法、レーザードーピング法等の公知の手段を用いればよい。ただし、第１の保護膜１０８及び第２の保護膜１０９を通り抜けて不純物イオンが活性層の所定の領域に所望の量添加されるようにドーピング条件、ドーズ量、加速電圧等を調節する。
【００５７】
また、上記第１〜第３の不純物の添加工程においては第２の保護膜１０９の上から不純物の注入が行われるので、活性層中に大気からの汚染物質、特にボロンが混入するおそれがない。従って、活性層中の不純物の濃度を制御できるため、しきい値のバラツキを抑えることができる。
【００５８】
こうして、ソース領域またはドレイン領域となる高濃度不純物領域１１７を形成した後、第３のマスク１１６のみを選択的に除去した。第３のマスクで用いる材料を第１及び第２のマスクの材料と異ならせることで、選択的に除去する工程としてもよい。このマスク除去工程において、第１、第２の保護膜１０８、１０９がエッチングストッパーとなる。また、このマスク除去工程においても第１、第２の保護膜が形成されているため結晶性半導体膜、特にチャネル形成領域１１１に汚染物質が混入しない。
【００５９】
次に、ソース領域およびドレイン領域における不純物の活性化効果、またはドーピング工程で損傷した活性層の結晶構造の回復効果を得るための公知の技術、例えば熱アニールまたはレーザーアニールを行う。
【００６０】
最後に、ポリイミド、ポリイミドアミド、ポリアミド、アクリル等の有機樹脂または酸化珪素膜、窒化珪素膜、窒化酸化珪素膜（ＳｉＯX Ｎy で示される）、またはこれらの積層膜からなる層間絶縁膜１１８を成膜し、ソース領域、ドレイン領域上を露出させるコンタクトホールを形成した後、金属膜を形成し、これをパターニングして、ソース領域、ドレイン領域と接触する金属配線１１９〜１２３を形成する。（図４（Ｅ））こうして、本発明の実施の形態におけるＮチャネル型ＴＦＴとＰチャネル型ＴＦＴで構成されたＣＭＯＳ回路部及びＮチャネル型ＴＦＴからなる画素マトリクス回路部の作製を完了する。
【００６１】
上記作製工程を用いた半導体素子からなる半導体回路を備えた半導体装置について、図１を用いてその構成を説明する。本実施例では図示を容易にするため、同一基板上に周辺駆動回路部の一部を構成するＣＭＯＳ回路部と、画素マトリクス回路部の一部を構成する画素ＴＦＴ（Ｎチャネル型ＴＦＴ）とが示されている。
【００６２】
また、図２（Ａ）及び図２（Ｂ）は図１の上面図に相当する図であり、図２（Ａ）及び図２（Ｂ）において、点線Ａ−Ａ’で切断した部分が、図１の画素マトリクス回路部の断面構造に相当し、点線Ｂ−Ｂ’で切断した部分が、図１のＣＭＯＳ回路部の断面構造に相当する。また、図１及び図２に使われている符号は図３または図４と同一である。なお、図の簡略化のため、図２には、第１のマスク及び第２のマスクは図示していない。
【００６３】
図１において、いずれのＴＦＴ（薄膜トランジスタ）も基板１００上に設けられた下地膜１０１に形成される。ＣＭＯＳ回路のＰチャネル型ＴＦＴの場合には、下地膜上にゲート配線１０２が形成され、その上にゲート絶縁膜１０３が設けられている。ゲート絶縁膜上には、活性層としてＰ型領域１１７（ソース領域又はドレイン領域）とチャネル形成領域１１２とが形成される。なお、活性層は同一パターン形状を有する第１の保護膜１０８と、第２の保護膜１０９で保護される。第２の保護膜１０９の上を覆う有機樹脂からなる第１の層間絶縁膜１１８にコンタクトホールが形成され、Ｐ型領域１１７に配線１１９、１２０が接続され、さらにその上に第２の層間絶縁膜１２５が形成され、配線１１９に引き出し配線１２６が接続されて、その上を覆って第３の層間絶縁膜１２９が形成される。なお、チャネル形成領域の上方の第２の保護膜上に、遮光性を有する第１のマスク１１０ｄが形成され、チャネル形成領域を劣化から保護している。この第１のマスク１１０ｄには、３価（本実施例ではボロン）及び５価（本実施例ではリン）の不純物が添加され、不純物の濃度が１×１０19atoms ／ｃｍ3 以上含まれている。
【００６４】
一方、Ｎチャネル型のＴＦＴは、活性層としてｎ+ 型領域１１４（ソース領域又はドレイン領域）と、チャネル形成領域１１２と、前記ｎ+ 型領域（ドレイン領域）とチャネル形成領域の間にｎ- 型領域（ＬＤＤ領域）１１５が形成される。ｎ+ 型領域１１４のうち、ドレイン領域には配線１２０、ソース領域には１２１が形成され、さらに配線１２１には引き出し配線１２７が接続される。活性層以外の部分は、上記Ｐチャネル型ＴＦＴと概略同一構造である。なお、少なくともチャネル形成領域１１２の上方の第２の保護膜上に第１のマスク（１１０ｂ及び１１０ｃ）が形成され、ｎ- 型領域１１４のうち一方の側のドレイン領域の上方の第２の保護膜上に、遮光性を有する第２のマスク１１３ｂが形成され、チャネル形成領域及びｎ- 型領域を光の劣化から保護している。
【００６５】
画素マトリクス回路に形成されたＮチャネル型ＴＦＴについては、ゲート絶縁膜１０３を形成する部分まで、ＣＭＯＳ回路のＮチャネル型ＴＦＴと同一構造である。画素マトリクス回路に形成されたＮチャネル型ＴＦＴにおいては、配線１２２及び１２３と接続されたｎ+ 型領域１１４とチャネル形成領域１１２との間に生じるホットキャリア注入などの劣化現象が発生しやすいため、配線と接続されたｎ+ 型領域とチャネル形成領域の間にｎ- 型領域（ＬＤＤ領域）１１５を形成し、隣合うチャネル形成領域の間にはｎ- 型領域（ＬＤＤ領域）を設けない構成とした。なおｎ- 型領域（ＬＤＤ領域）１１５の形成の際に使用した第１のマスク及び第２のマスクを残有させ、そのまま遮光膜として用いた。そして、配線１２２、１２３が形成された第１の層間絶縁膜１１８上に第２の層間絶縁膜１２５と、ブラックマスク１２８とが形成される。さらに、その上に第３の層間絶縁膜１２９が形成され、ＩＴＯ、ＳｎＯ2 等の透明導電膜からなる画素電極１３０が接続される。なお、ブラックマスクは画素ＴＦＴを覆い、且つ画素電極１３０と補助容量を形成している。
【００６６】
本実施例では、裏面露光によってレジストマスクを形成したため、ゲート配線の上方にはマスクが設けられており、他の配線との配線間容量を低減している。
【００６７】
本実施例では一例として透過型のＬＣＤを作製したが特に限定されない。例えば、画素電極の材料として反射性を有する金属材料を用い、画素電極のパターニングの変更、または幾つかの工程の追加／削除を適宜行えば反射型のＬＣＤを作製することが可能である。
【００６８】
なお、本実施例では、画素マトリクス回路の画素ＴＦＴのゲート配線をダブルゲート構造としているが、オフ電流のバラツキを低減するために、トリプルゲート構造等のマルチゲート構造としても構わない。また、開口率を向上させるためにシングルゲート構造としてもよい。
【００６９】
〔実施例２〕本実施例は、実施例１とは異なる方法により結晶性半導体膜を得る例である。本実施例では、実施例１における図３（Ｂ）の工程と図３（Ｃ）の工程の間に、結晶化を助長する触媒元素を半導体膜全面または選択的に保持させる工程を加える。基本的な構成は実施例１とほぼ同様であるので、相違点のみに着目して説明する。
【００７０】
本実施例は、半導体膜１０４を形成する工程（図３（Ｂ））までは、実施例１と同一である。
【００７１】
次いで、本実施例では半導体膜１０４の表面に珪素の結晶化を助長する触媒元素を導入する。珪素の結晶化を助長する触媒元素としては、Ｎｉ、Ｆｅ、Ｃｏ、Ｐｔ、Ｃｕ、Ａｕ、Ｇｅから選ばれた一種または複数種類の元素が用いられる。本実施例では前記触媒元素の内、非晶質珪素膜中の拡散速度が早く、極めて良好な結晶性を得ることができるＮｉを用いた。
【００７２】
また、上記触媒元素を導入する箇所としては、特に限定されないが、非晶質珪素膜の全面、またはマスクを適宜形成することにより選択的に導入する。また、触媒元素を非晶質珪素膜の裏面、または表裏両面に導入する工程としてもよい。
【００７３】
また、非晶質珪素膜に触媒元素を導入する方法としては、触媒元素を非晶質珪素膜の表面に接触させ得る方法、または非晶質珪素膜の膜中に保持させ得る方法であれば特に限定されない。例えば、スパッタ法、ＣＶＤ法、プラズマ処理法、吸着法、イオン注入法、または触媒元素を含有した溶液を塗布する方法をしようることができる。この内、溶液を用いる方法は簡便であり、触媒元素の濃度調整が容易であるという点で有用である。金属塩としては各種塩を用いるとができ、溶媒としては水のほか、アルコール類、アルデヒド類、エーテル類、その他の有機溶媒、或いは水と有機溶媒の混合溶媒を用いることができる。本実施例では、塗布方法を用い、１０〜１００００ｐｐｍ、好ましくは１００〜１００００ｐｐｍ（重量換算）の範囲のニッケルを含んだ溶液を塗布した。ただし、非晶質珪素膜の膜厚を考慮に入れて適宜添加量を調節する必要がある。このようにして得られた非晶質珪素膜における膜中のニッケル濃度は１×１０19〜１×１０21atoms ／ｃｍ3 となる。
【００７４】
以上のようにして触媒元素を非晶質珪素膜に導入した後、レーザー光の照射により結晶化を行ない結晶性珪素膜を得る。また、レーザー光の照射に代えて高温加熱する工程を加えてもよい。また、膜中の触媒元素を低減させるゲッタリング工程を行う工程を加えてもよい。
【００７５】
以降の工程は、実施例１に従えば図１で得られる半導体装置が得られる。
【００７６】
〔実施例３〕 本実施例は、実施例１とは異なる方法により結晶性半導体膜を得る例である。本実施例では、レーザービーム形状を長方形または正方形に成形し、一度の照射で数ｃｍ2 〜数百ｃｍ2 の領域に均一なレーザー結晶化処理により結晶性珪素膜を得る方法に関する。基本的な構成は実施例１とほぼ同様であるので、相違点のみに着目して説明する。
【００７７】
本実施例では、図３（Ｃ）の工程においてエキシマレーザー光を面状に加工して照射する。レーザー光を面状に加工する場合は数十ｃｍ2 程度（好ましくは１０ｃｍ2 以上）の面積を一括照射できる様にレーザー光を加工する必要がある。そして照射面全体を所望のレーザーエネルギー密度でアニールするためには、トータルエネルギーが５Ｊ以上、好ましくは１０Ｊ以上の出力のレーザー装置を用いる。
【００７８】
その場合、エネルギー密度は１００〜８００mJ/cm2とし、出力パルス幅は１００nsec以上、好ましくは２００nsec〜１msecとすることが好ましい。２００nsec〜１msecというパルス幅を実現するにはレーザー装置を複数台連結し、各レーザー装置の同期をずらすことで複数パルスの混合した状態を作れば良い。
【００７９】
本実施例の様な面状のビーム形状を有するレーザー光を照射することにより大面積に均一なレーザー照射を行うことが可能である。即ち、活性層の結晶性（結晶粒径や欠陥密度等を含む）が均質なものとなり、ＴＦＴ間の電気特性のばらつきを低減することができる。
【００８０】
なお、本実施例は実施例１または２との組み合わせが容易であり、その組み合わせ方は自由である。
【００８１】
〔実施例４〕 本実施例は、実施例１とは異なる方法により絶縁膜及び結晶性半導体膜を得る例である。
【００８２】
本実施例では、ゲート絶縁膜として膜厚１２５ｎｍの窒化酸化珪素膜、初期半導体膜として膜厚５０ｎｍの非晶質珪素膜、絶縁膜として１５ｎｍの窒化酸化珪素膜を大気にふれることなく積層形成した。勿論、それぞれの膜厚は本実施例に限定されることはなく、実施者が適宜決定すればよい。また、同一チャンバーで反応ガスを入れ換えることにより積層形成する構成としてもよい。また、前記初期半導体膜を成膜する前には被膜形成面上を、活性水素または水素化合物によって汚染物を減少させる構成とすることが好ましい。
【００８３】
その後、初期半導体膜に対して赤外光または紫外光の照射による結晶化（以下、レーザー結晶化と呼ぶ）を行う。本実施例ではエキシマレーザー光を線状にビーム形成して照射した。なお、照射条件としては、パルス周波数が１５０Ｈｚ、オーバーラップ率は８０〜９８％、本実施例では９６％、レーザーエネルギー密度は１００〜５００mJ/cm2、好ましくは１５０〜２００mJ/cm2であり本実施例では１７５mJ/cm2とした。なお、レーザー結晶化の条件（レーザー光の波長、オーバーラップ率、照射強度、パルス幅、繰り返し周波数、照射時間等）は、絶縁膜の膜厚、初期半導体膜の膜厚、基板温度等を考慮して実施者が適宜決定すればよい。
【００８４】
この工程により初期半導体膜は結晶化され、結晶性半導体膜（結晶を含む半導体膜）に変化する。本実施例において結晶性半導体膜とは多結晶珪素膜である。この工程において、レーザー光の照射は絶縁膜の上から行われるので初期半導体膜中に大気からの汚染物質が混入するおそれがない。即ち、初期半導体膜の界面の洗浄性を保ったまま、初期半導体膜の結晶化を行うことができる。
【００８５】
こうして、図３（Ｃ）で得られる状態とほぼ同一の状態が得られる。以降の工程（図３（Ｄ）以降）は実施例１に従えば図１で得られる半導体装置が完成する。なお、本実施例は実施例１または３との組み合わせが容易であり、その組み合わせ方は自由である。
【００８６】
〔実施例５〕 本実施例では実施例１と異なる構造のＴＦＴを作製した場合の例について図５を用いて説明する。また、図５の上面図は図２に相当する。
【００８７】
本実施例では基板５００としてプラスチック基板、下地膜５０１として酸化窒化シリコン（ＳｉＯｘＮｙで示される）、ゲート配線として、銅（Ｃｕ）が主成分とする材料からなる膜を上層、タンタルを主成分とする材料からなる膜を下層とした積層構造とした。
【００８８】
次に、第１絶縁膜５０３として、ゲート電極を有する領域と有さない領域との凹凸を平坦にする有機材料、例えばＢＣＢ（ベンゾシクロブテン）膜を１００nm〜１μm （好ましくは５００〜８００nm）の厚さで形成する。この工程ではゲート配線による段差を完全に平坦化する程度の膜厚が必要である。ＢＣＢ膜の平坦化効果は大きいので、さほど膜厚を厚くしなくても十分な平坦化が可能である。
【００８９】
第１絶縁膜５０３を形成したら、次に第２絶縁膜（窒化酸化シリコン膜）５０４、初期半導体膜（微結晶シリコン膜）、保護膜５０９となる絶縁膜（窒化酸化シリコン膜）を順次大気開放しないで積層形成する。微結晶シリコン膜は、形成温度を８０℃〜３００℃、好ましくは、１４０〜２００℃とし、水素で希釈したシランガス（ＳｉＨ4 ：Ｈ2 ＝１：１０〜１００）を反応ガスとし、ガス圧を０．１〜１０Ｔｏｒｒ、放電電力を１０〜３００ｍＷ／ｃｍ2 とすることで形成される。微結晶シリコン膜は、膜中における水素濃度が低いため、初期半導体膜として用いれば、水素濃度を低減させる熱処理を省略することができる。本実施例では、第２の絶縁膜の形成専用のチャンバーと、初期半導体膜の形成専用のチャンバーと、保護膜の形成専用のチャンバーとを用意し、大気にふれることなく、各チャンバーを移動することにより連続的に成膜した。こうして連続成膜された絶縁膜及び半導体膜は平坦面上に形成されるため全て平坦である。
【００９０】
次に、保護膜の上からエキシマレーザー光を照射することによって、半導体膜が結晶を含む半導体膜（多結晶シリコン膜）に変化する。このレーザー結晶化工程の条件は実施例４と同様で良い。この時、半導体膜が平坦であるので結晶粒径の均一な多結晶シリコン膜が得られる。また、レーザー光の照射に代えて強光の照射、例えばＲＴＡ、ＲＴＰを用いてもよい。
【００９１】
以上の様に、第１絶縁膜５０３として平坦化に有利なＢＣＢ膜を用いることで平坦面を有する半導体膜を得ることができる。そのため、半導体膜の全域に渡って均一な結晶性を確保することができる。
【００９２】
以降の工程は実施例１に従えば図５で得られる半導体装置が完成する。ただし、若干第２のマスク設計が異なる。
【００９３】
図５においては、いずれのＴＦＴ（薄膜トランジスタ）も基板５００上に設けられた下地膜５０１に形成される。ＣＭＯＳ回路のＰチャネル型ＴＦＴの場合には、下地膜上にゲート配線５０２ａ、５０２ｂが形成され、その上にＢＣＢからなる第１絶縁膜５０３、第２絶縁膜５０４が設けられている。第２絶縁膜上には、活性層としてＰ型領域５０８（ソース領域又はドレイン領域）とチャネル形成領域５０５とが形成される。なお、活性層は同形状を有する保護膜５０９で保護される。保護膜５０９の上を覆う第１の層間絶縁膜５１０にコンタクトホールが形成され、Ｐ型領域５０８に配線５１１、５１２が接続され、さらにその上に第２の層間絶縁膜５１６が形成され、配線５１１に引き出し配線５１７が接続されて、その上を覆って第３の層間絶縁膜５２０が形成される。なお、少なくともチャネル形成領域の上方の保護膜上に、遮光性を有する第１のマスクが形成され、チャネル形成領域を光の劣化から保護している。
【００９４】
一方、Ｎチャネル型のＴＦＴは、活性層としてｎ+ 型領域５０７（ソース領域又はドレイン領域）と、チャネル形成領域５０５と、前記ｎ+ 型領域とチャネル形成領域の間にｎ- 型領域５０６が形成される。ｎ+ 型領域５０７には配線５１２、５１３が形成され、さらに配線５１３には引き出し配線５１８が接続される。活性層以外の部分は、上記Ｐチャネル型ＴＦＴと概略同一構造である。なお、少なくともチャネル形成領域５０５の上方の保護膜上に、遮光性を有する第１のマスクが形成され、ｎ- 型領域５０６の上方の保護膜上に、第２のマスクが形成され、チャネル形成領域およびｎ- 型領域を光の劣化から保護している。
【００９５】
画素マトリクス回路に形成されたＮチャネル型ＴＦＴについては、ｎ+ 型領域５０７には配線５１４、５１５が接続され、その上に第２の層間絶縁膜５１６と、ブラックマスク５１９とが形成される。このブラックマスクは画素ＴＦＴを覆い、且つ配線５１５と補助容量を形成している。さらに、その上に第３の層間絶縁膜５２０が形成され、ＩＴＯ等の透明導電膜からなる画素電極５２１が接続される。
【００９６】
本実施例の画素マトリクス回路において、ゲート配線５０２と配線５１４、５１５の間で生じる配線間容量が、第１または第２のマスクによって低減されたＴＦＴ構造となっている。なお、画素マトリクス回路に限らず、本実施例では、裏面露光によってレジストマスクを形成したため、ゲート配線の上方にはマスクが設けられており、他の配線との配線間容量を低減している。
【００９７】
本実施例を実施して作製されたＴＦＴは、よりばらつきの少ない電気特性を示す。また、本実施例を実施例１〜４と組み合わせることは可能である。
【００９８】
〔実施例６〕 本実施例では実施例１と異なる構造のＴＦＴを作製した場合の例について図６を用いて説明する。なお、ＣＭＯＳ回路における構成は実施例１とほぼ同一であるので、相違点のみに着目して説明する。また、図６の上面図は図２に相当する。
【００９９】
本実施例は、基板としてガラス基板、下地膜として酸化窒化珪素膜（ＳｉＯｘＮｙで示される）、ゲート配線を形成する工程までは、実施例１と同一である。
【０１００】
次いで、本実施例では、画素マトリクス回路において、選択的に第１絶縁膜６０１を形成する。
【０１０１】
その後、実施例１と同様に第２絶縁膜（実施例１ではゲート絶縁膜に相当する）、初期半導体膜を順次大気開放しないで積層形成する。本実施例では、同一チャンバー内で高真空を保ったまま、第２絶縁膜６０２として膜厚１０〜１００ｎｍの窒化酸化珪素膜、初期半導体膜として膜厚５０ｎｍの非晶質珪素膜をプラズマＣＶＤ法を用いて積層形成した。勿論、それぞれの膜厚は本実施例に限定されることはなく、実施者が適宜決定すればよい。本実施例では、画素マトリクス回路において、ゲート絶縁膜（第１絶縁膜６０１及び第２絶縁膜６０２）の総膜厚が１００〜３００ｎｍになるように形成した。
【０１０２】
以降の工程は実施例１に従えば図６で得られる半導体装置が完成する。
【０１０３】
図６においては、ＣＭＯＳ回路における構成は実施例１の図１とほぼ同一であるので省略する。画素マトリクス回路に形成されたＮチャネル型ＴＦＴについては、ゲート絶縁膜が二層構造（第１絶縁膜６０１と第２絶縁膜６０２）となっている部分以外は、実施例１の図１とほぼ同一である。このように選択的にゲート絶縁膜の膜厚を厚くすることで、高耐圧が要求される回路（画素マトリクス回路、バッファ回路等）においての信頼性を向上させた。
【０１０４】
また、本実施例は実施例１と同様に画素マトリクス回路において、ゲート配線と他の配線との間で生じる配線間容量が、第１または第２のマスクによって低減されたＴＦＴ構造となっている。なお、画素マトリクス回路に限らず、本実施例では、裏面露光によってレジストマスクを形成したため、ゲート配線の上方にはマスクが設けられており、他の配線との配線間容量を低減している。
【０１０５】
本実施例を実施して作製されたＴＦＴは、よりばらつきの少ない電気特性を示す。また、本実施例を実施例１乃至５のいずれか一と組み合わせることは可能である。
【０１０６】
〔実施例７〕 本実施例では実施例１と異なる構造の画素マトリクス回路部を作製した場合の例について図７（Ａ）〜（Ｃ）を用いて説明する。実施例１では、画素マトリクス回路部の画素ＴＦＴのゲート配線をダブルゲート構造としたが、本実施例では、オフ電流のバラツキを低減するために、トリプルゲート構造とした例を示す。
【０１０７】
図７（Ｃ）は、トリプルゲート構造の一例を示した上面図である。また、図７（Ｃ）中の点線Ａ−Ａ’で切断した断面の一例を図７（Ａ）に示した。
【０１０８】
図７（Ａ）において、７０１はｎ- 型領域（ＬＤＤ領域）、７０２はゲート配線、７０３はｎ+ 型領域、７０４、７０５は配線、７０６はブラックマスク、７０７は画素電極、７０８、７０９は層間絶縁膜である。この構成における特徴は、ＬＤＤ領域（チャネル長方向の幅が、０．５〜３μｍ、代表的には１〜２μｍ）が必要である箇所のみに設けられている点である。従来、特にセルフアライン法では、隣合うチャネル形成領域間に不必要なＬＤＤ領域が形成されていた。
【０１０９】
本実施例は、実施例１を応用することにより形成することができる。図７（Ａ）に示される断面構造、特にｎ- 型領域（ＬＤＤ領域）及びｎ+ 型領域を得るためには、実施例１における第２のマスクのパターン形状を変えることで容易に形成することができる。
【０１１０】
また、図７（Ａ）とは異なる第２のマスクのパターンを用いることで、図７（Ｂ）で示すような異なる（ＬＤＤ領域）の幅を工程を増やすことなく得ることができる。図７（Ｂ）は図７（Ｂ）とほとんど同一であるが、ＬＤＤ領域のチャネル長方向の幅の広い第１のｎ- 型領域７２２、とＬＤＤ領域のチャネル長方向の幅の狭い第１のｎ- 型領域７２１を選択的に形成した。なお、第１のｎ- 型領域７２２のチャネル長方向の幅は、０．５〜３μｍ、代表的には１〜２μｍ、第２のｎ- 型領域７２１のチャネル長方向の幅は、０．３〜２μｍ、代表的には０．３〜０．７μｍとする。ｎ- 型領域のチャネル長方向の幅は、それぞれマスク設計によって自由に調節できる。従って、ｎ- 型領域のチャネル長方向の幅は、回路構成の必要に応じて実施者が適宜決定すればよい。
【０１１１】
本実施例を実施して作製されたＴＦＴは、よりばらつきの少ない電気特性を示す。また、本実施例を実施例１乃至６のいずれか一と組み合わせることは可能である。
【０１１２】
〔実施例８〕 本実施例では、実施例１に示したＣＭＯＳ回路（インバータ回路）の回路構成の例について図８を用いて説明する。なお、図８（Ａ）のインバータ回路図、インバータ回路の上面図における各端子部ａ、ｂ、ｃ、ｄは対応している。
【０１１３】
図８（Ａ）に示すインバータ回路のＡ−Ａ’断面構造図は図１に示したものと同一構造である。従って、図８（Ａ）に示す構造を得るには、実施例１を適用すればよい。この回路構成はゲート配線８０１、Ｎチャネル型ＴＦＴのソース電極８０２、Ｎチャネル型ＴＦＴのソース電極８０３、共通ドレイン電極８０４から構成される。
【０１１４】
また、図８（Ａ）のＡ−Ａ’断面構造図とは異なるインバータ回路の断面構造図を図８（Ｂ）に示す。図８（Ｂ）に示す構造を得るためには、実施例１中の第２のマスク８１０のパターンを変更して、第２のマスク８２０をＰチャネル型ＴＦＴにも形成し、ボロンが低濃度にドープされたＰ- 型領域８２２と、ｎ- 型領域８２１を形成する。なお、図８（Ｂ）に示す構造を得るためには、ボロンを低濃度にするためのマスクが必要である。
【０１１５】
また、図８（Ａ）のＡ−Ａ’断面構造図とは異なるインバータ回路の断面構造図を図８（Ｃ）に示す。図８（Ｃ）に示す構造を得るためには、実施例１中の第２のマスク８１０のパターンを変更して、第２のマスク８４０を形成し、チャネル形成領域の両側にｎ- 型領域８４１を形成する。ｎ- 型領域のチャネル長方向の幅は、それぞれマスク設計によって自由に調節できる。従って、ｎ- 型領域のチャネル長方向の幅は、回路構成の必要に応じて実施者が適宜決定すればよい。また、ゲート配線８３１は、タンタル膜を形成後、表面に陽極酸化膜を形成した後、パターニングすることによって、マスク数を減らした。
【０１１６】
また、同一基板上に図８（Ａ）の構造と図８（Ｂ）の構造を工程を増やすことなく同時に作製することは可能である。本発明を利用することによって、同一基板上に様々な（チャネル長方向の）幅を有するｎ- 型領域またはｐ- 型領域を形成することが可能である。例えば、同一基板上にチャネル形成領域の両側にｎ- 型領域を有するＴＦＴ、チャネル形成領域の片側にｎ- 型領域を有するＴＦＴ、チャネル形成領域の両側にチャネル長方向の幅の異なるｎ- 型領域を有するＴＦＴ、チャネル形成領域の両側にｎ- 型領域を有さないＴＦＴ等を工程を増やすことなく同時に作製することが可能である。
【０１１７】
また、本実施例を実施例１乃至６のいずれか一と組み合わせることは可能である。
【０１１８】
〔実施例９〕 本実施例では、実施例１〜６に示したボトムゲート型ＴＦＴを用いてバッファ回路を構成する場合の例について図９を用いて説明する。なお、ＣＭＯＳ回路は同一基板上に形成されたＮチャネル型ＴＦＴとＰチャネル型ＴＦＴとを相補的に組み合わせて構成する。なお、図９のバッファ回路図、バッファ回路の断面構造図における各端子部ａ、ｂ、ｃ、ｄは対応している。
【０１１９】
図示したようにバッファ回路においては、少なくともＮチャネル型ＴＦＴのチャネル形成領域の片側（出力配線端子ｂ側）にｎ- 型領域を形成することが好ましい。図９に示す構造を得るためには、実施例１中の第２のマスク１１０のパターンを変更して、第２のマスク９１０を形成し、チャネル形成領域の片側にｎ- 型領域９０１を形成する。
【０１２０】
また、本実施例を実施例１乃至６のいずれか一と組み合わせることは可能である。
【０１２１】
〔実施例１０〕 本実施例では、本願発明によって作製された液晶表示装置の例を図１０に示す。画素ＴＦＴ（画素スイッチング素子）の作製方法やセル組工程は公知の手段を用いれば良いので詳細な説明は省略する。
【０１２２】
図１０において１０００は絶縁表面を有する基板（酸化シリコン膜を設けたプラスチック基板）、１００１は画素マトリクス回路、１００２は走査線駆動回路、１００３は信号線駆動回路、１０３０は対向基板、１０１０はＦＰＣ（フレキシブルプリントサーキット）、１０２０はロジック回路である。ロジック回路１０２０としては、Ｄ／Ａコンバータ、γ補正回路、信号分割回路などの従来ＩＣで代用していた様な処理を行う回路を形成することができる。勿論、基板上にＩＣチップを設けて、ＩＣチップ上で信号処理を行うことも可能である。
【０１２３】
さらに、本実施例では液晶表示装置を例に挙げて説明しているが、アクティブマトリクス型の表示装置であればＥＬ（エレクトロルミネッセンス）表示装置やＥＣ（エレクトロクロミックス）表示装置に本願発明を適用することも可能であることは言うまでもない。
【０１２４】
また、本願発明を用いて作製できる液晶表示装置は透過型か反射型かは問わない。どちらを選択するのも実施者の自由である。この様に本願発明はあらゆるアクティブマトリクス型の電気光学装置（半導体装置）に対して適用することが可能である。
【０１２５】
なお、本実施例に示した半導体装置を作製するにあたって、実施例１〜実施例９のどの構成を採用しても良いし、各実施例を自由に組み合わせて用いることが可能である。
【０１２６】
〔実施例１１〕 本願発明は従来のＩＣ技術全般に適用することが可能である。即ち、現在市場に流通している全ての半導体回路に適用できる。例えば、ワンチップ上に集積化されたＲＩＳＣプロセッサ、ＡＳＩＣプロセッサ等のマイクロプロセッサに適用しても良いし、液晶用ドライバー回路（Ｄ／Ａコンバータ、γ補正回路、信号分割回路等）に代表される信号処理回路や携帯機器（携帯電話、ＰＨＳ、モバイルコンピュータ）用の高周波回路に適用しても良い。
【０１２７】
また、マイクロプロセッサ等の半導体回路は様々な電子機器に搭載されて中枢回路として機能する。代表的な電子機器としてはパーソナルコンピュータ、携帯型情報端末機器、その他あらゆる家電製品が挙げられる。また、車両（自動車や電車等）の制御用コンピュータなども挙げられる。本願発明はその様な半導体装置に対しても適用可能である。
【０１２８】
なお、本実施例に示した半導体装置を作製するにあたって、実施例１〜実施例９のどの構成を採用しても良いし、各実施例を自由に組み合わせて用いることが可能である。
【０１２９】
〔実施例１２〕 本願発明の電気光学装置は、様々な電子機器のディスプレイとして利用される。その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター、プロジェクションＴＶ、ゴーグルディスプレイ、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話、電子書籍等）などが挙げられる。それらの一例を図１１に示す。
【０１３０】
図１１（Ａ）は携帯電話であり、本体２００１、音声出力部２００２、音声入力部２００３、表示装置２００４、操作スイッチ２００５、アンテナ２００６で構成される。本願発明を音声出力部２００２、音声入力部２００３、表示装置２００４やその他の信号制御回路に適用することができる。
【０１３１】
図１１（Ｂ）はビデオカメラであり、本体２１０１、表示装置２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６で構成される。本願発明を表示装置２１０２、音声入力部２１０３やその他の信号制御回路に適用することができる。
【０１３２】
図１１（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示装置２２０５で構成される。本願発明は表示装置２２０５やその他の信号制御回路に適用できる。
【０１３３】
図１１（Ｄ）はゴーグルディスプレイであり、本体２３０１、表示装置２３０２、アーム部２３０３で構成される。本発明は表示装置２３０２やその他の信号制御回路に適用することができる。
【０１３４】
図１１（Ｅ）はリア型プロジェクターであり、本体２４０１、光源２４０２、表示装置２４０３、偏光ビームスプリッタ２４０４、リフレクター２４０５、２４０６、スクリーン２４０７で構成される。本発明は表示装置２４０３やその他の信号制御回路に適用することができる。
【０１３５】
図１１（Ｆ）は携帯書籍（電子書籍）であり、本体２５０１、表示装置２５０２、２５０３、記憶媒体２５０４、操作スイッチ２５０５、アンテナ２５０６で構成される。本発明は表示装置２５０２、２５０３やその他の信号制御回路に適用することができる。
【０１３６】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。
【０１３７】
なお、本実施例に示した半導体装置を作製するにあたって、実施例１〜実施例６のどの構成を採用しても良いし、各実施例を自由に組み合わせて用いることが可能である。また、実施例７〜１０、実施例１１に示した電気光学装置や半導体回路をその様に組み合わせて用いても良い。
【０１３８】
【発明の効果】
本願発明を実施することで、再現性が高くＴＦＴの安定性を向上し、生産性の高いＬＤＤ構造を備えたＴＦＴを得ることができる。
【０１３９】
本発明を利用することにより、実施者は、回路構成の必要に応じて適宜第２のマスクのマスク設計を決定することにより、ＴＦＴのチャネル形成領域の両側または片側に、所望のＬＤＤ領域を形成することができる。例えば、チャネル長方向の幅が、０．５〜３μｍ、代表的には１〜２μｍである第１のＬＤＤ領域を有する第１のＮチャネル型ＴＦＴと、チャネル長方向の幅が、０．３〜２μｍ、代表的には０．３〜０．７μｍである第２のＬＤＤ領域を有する第２のＮチャネル型ＴＦＴと、
【０１４０】
また、ＬＤＤ構造を形成するために使用されたマスクをそのまま遮光膜として用い、活性層、特にチャネル形成領域を光の劣化から保護して信頼性を向上することが実現できる。また、マスクの除去工程を省略することで、短時間でのＴＦＴの製造を可能とした。
【０１４１】
さらに、本発明を用いてＬＤＤ領域を形成するためには、（ソース／ドレイン電極形成まで）マスク数が従来（最低８枚）よりも少ないマスク数（最低７枚）とすることができた。
マスク▲１▼ゲート配線の形成
マスク▲２▼アイランドの形成
マスク▲３▼第２のマスクの形成
マスク▲４▼Ｐ型の導電性を付与するドーピングマスクの形成
マスク▲５▼ソース／ドレイン領域へのコンタクトホールの形成
マスク▲６▼ゲート配線へのコンタクトホールの形成
マスク▲７▼ソース／ドレイン電極の形成
【０１４２】
また、本発明を実施するにあたっては、幾つかの装置を導入するだけで従来のアモルファスシリコンＴＦＴの製造ラインをそのまま使用することが可能であるため、工業上、有益である。
【０１４３】
加えて、ゲート配線と他の配線との交差部においては、マスクが絶縁膜として機能するため、配線間容量を低減してＴＦＴの電気特性を向上することが実現できる。
【０１４４】
また、大気にふれることなくゲート絶縁膜と半導体膜を積層形成することで、極めて清浄な界面を実現することができる。この様な構成により、特にＴＦＴの電気特性を左右する活性層とゲート絶縁膜との界面を清浄なものとすることができるので、ばらつきが少なく、且つ、良好な電気特性を示すＴＦＴが実現される。
【０１４５】
この時、ＴＦＴの代表的なパラメータであるしきい値電圧はＮチャネル型ＴＦＴで−０．５〜２Ｖ、Ｐチャネル型ＴＦＴで０．５〜−２Ｖを実現できる。また、サブスレッショルド係数（Ｓ値）は０．１〜０．３Ｖ／ｄｅｃａｄｅを実現できる。
【図面の簡単な説明】
【図１】 半導体装置の構造の一例を示す断面図（実施例１）。
【図２】 画素マトリクス回路及びＣＭＯＳ回路の上面図（実施例１）。
【図３】 ＴＦＴの作製工程を示す図（実施例１）。
【図４】 ＴＦＴの作製工程を示す図（実施例１）。
【図５】 半導体装置の構造の一例を示す断面図（実施例５）。
【図６】 半導体装置の構造の一例を示す断面図（実施例６）。
【図７】 画素マトリクス回路部の一例を示す断面図及び上面図（実施例７）。
【図８】 インバータ回路図、上面図及び断面構造図の一例を示す断面図（実施例８）。
【図９】 バッファ回路図及び断面構造図（実施例９）。
【図１０】 半導体装置（液晶表示装置）の構成を示す図（実施例１０）。
【図１１】 半導体装置（電子機器）の例を示す図（実施例１２）。
【図１２】 成膜装置の一例を示す図（実施例１）。
【符号の説明】
１００ 基板
１０１ 下地膜
１０２ ゲート配線
１０３ ゲート絶縁膜
１０４ 半導体膜（初期半導体膜）
１０５ 絶縁膜
１０６ 酸化膜
１０７ 結晶性半導体膜
１０８ 第１の保護膜
１０９ 第２の保護膜
１１０ａ〜ｄ 第１のマスク
１１１、１１５ ｎ- 領域（低濃度不純物領域）
１１２ チャネル形成領域
１１３ａ、１１３ｂ 第２のマスク
１１４ ｎ+ 領域（高濃度不純物領域）
１１６ 第３のマスク
１１７ Ｐ型領域（高濃度不純物領域）
１１８ 第１の層間絶縁膜
１１９〜１２３ 配線
Claims (8)
- ガラス基板上にゲート配線を形成し、
前記ゲート配線上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に半導体膜を形成し、
前記半導体膜上に第１の保護膜を形成し、
前記第１の保護膜上に第２の保護膜を形成し、
前記第２の保護膜上に感光性の第１の有機樹脂を形成し、
前記ガラス基板の裏面より露光し、
前記半導体膜のチャネル形成領域となるべき領域を前記第１の有機樹脂で覆うようにし、
前記第１及び第２の保護膜を介して前記半導体膜のソース領域またはドレイン領域及びＬＤＤ領域となるべき領域に５価の低濃度不純物元素の添加を行い、
前記第２の保護膜及び前記第１の有機樹脂上に第２の有機樹脂を所望のパターンに形成し、
前記第１及び第２の保護膜を介して前記半導体膜のソース領域またはドレイン領域となるべき領域に５価の高濃度不純物元素の添加を行い、
前記第１及び第２の有機樹脂上に層間絶縁膜を形成し、
前記５価の低濃度及び高濃度不純物はリンであり、
前記第１及び第２の有機樹脂は、前記リンの添加工程において黒色化して遮光性を有することを特徴とする半導体装置の作製方法。 - 請求項１において、前記ゲート絶縁膜、前記半導体膜、及び前記第１の保護膜は、互いに異なるチャンバーを用いて形成することを特徴とする半導体装置の作製方法。
- 請求項１において、前記ゲート絶縁膜、前記半導体膜、及び前記第１の保護膜は、同一のチャンバーを用いて形成することを特徴とする半導体装置の作製方法。
- 請求項１乃至請求項３のいずれか一において、前記ゲート絶縁膜として窒化シリコン膜をいずれかの層に含む積層膜を形成することを特徴とする半導体装置の作製方法。
- 請求項１乃至４のいずれか一において、前記ゲート絶縁膜の一部としてＢＣＢ（ベンゾシクロブテン）を含む積層膜を形成することを特徴とする半導体装置の作製方法。
- 請求項１乃至５のいずれか一において、前記ゲート配線は、トリプルゲート構造に形成されることを特徴とする半導体装置の作製方法。
- 請求項１乃至請求項６のいずれか一において、前記ゲート配線は、タンタル、銅、クロム、アルミニウム、モリブデン、チタン、シリコンから選ばれた一種の元素、或いはＰ型またはＮ型の不純物が添加されたシリコンを主成分とする材料からなることを特徴とする半導体装置の作製方法。
- 請求項１乃至請求項７のいずれか一において、前記高濃度不純物元素の添加後に、前記第１及び第２の有機樹脂をさらに黒色化することを特徴とする半導体装置の作製方法。
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| KR100379684B1 (ko) * | 2001-04-20 | 2003-04-10 | 엘지.필립스 엘시디 주식회사 | 박막 트랜지스터 액정표시소자 제조방법 |
| JP4969001B2 (ja) * | 2001-09-20 | 2012-07-04 | 株式会社半導体エネルギー研究所 | 半導体装置及びその作製方法 |
| TW503496B (en) | 2001-12-31 | 2002-09-21 | Megic Corp | Chip packaging structure and manufacturing process of the same |
| TW517361B (en) * | 2001-12-31 | 2003-01-11 | Megic Corp | Chip package structure and its manufacture process |
| TW584950B (en) | 2001-12-31 | 2004-04-21 | Megic Corp | Chip packaging structure and process thereof |
| TW544882B (en) * | 2001-12-31 | 2003-08-01 | Megic Corp | Chip package structure and process thereof |
| US6673698B1 (en) | 2002-01-19 | 2004-01-06 | Megic Corporation | Thin film semiconductor package utilizing a glass substrate with composite polymer/metal interconnect layers |
| US6930328B2 (en) * | 2002-04-11 | 2005-08-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| DE10226370B4 (de) | 2002-06-13 | 2008-12-11 | Polyic Gmbh & Co. Kg | Substrat für ein elektronisches Bauteil, Verwendung des Substrates, Verfahren zur Erhöhung der Ladungsträgermobilität und Organischer Feld-Effekt Transistor (OFET) |
| JP4234363B2 (ja) * | 2002-07-05 | 2009-03-04 | シャープ株式会社 | 薄膜トランジスタ装置及びその製造方法、並びにそれを備えた薄膜トランジスタ基板及び表示装置 |
| EP1525630A2 (de) | 2002-07-29 | 2005-04-27 | Siemens Aktiengesellschaft | Elektronisches bauteil mit vorwiegend organischen funktionsmaterialien und herstellungsverfahren dazu |
| GB0218170D0 (en) * | 2002-08-06 | 2002-09-11 | Koninkl Philips Electronics Nv | Electroluminescent display devices |
| CN100578573C (zh) | 2002-09-20 | 2010-01-06 | 株式会社半导体能源研究所 | 显示器件及其制造方法 |
| US20040124421A1 (en) * | 2002-09-20 | 2004-07-01 | Semiconductor Energy Laboratory Co., Ltd. | Light-emitting device and manufacturing method thereof |
| US7094684B2 (en) * | 2002-09-20 | 2006-08-22 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of semiconductor device |
| JP4373085B2 (ja) | 2002-12-27 | 2009-11-25 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法、剥離方法及び転写方法 |
| US20070164280A1 (en) * | 2003-08-28 | 2007-07-19 | Shinji Maekawa | Thin film transistor, manufacturing method for thin film transistor and manufacturing method for display device |
| DE10340643B4 (de) | 2003-09-03 | 2009-04-16 | Polyic Gmbh & Co. Kg | Druckverfahren zur Herstellung einer Doppelschicht für Polymerelektronik-Schaltungen, sowie dadurch hergestelltes elektronisches Bauelement mit Doppelschicht |
| JP4182022B2 (ja) * | 2004-04-01 | 2008-11-19 | キヤノン株式会社 | 表示装置用パネル及び表示装置 |
| KR101112538B1 (ko) * | 2004-07-27 | 2012-03-13 | 삼성전자주식회사 | 박막 트랜지스터 표시판 및 그 제조 방법 |
| TWI247180B (en) * | 2004-08-06 | 2006-01-11 | Au Optronics Corp | Thin film transistor structure for flat panel display and method for fabricating the same |
| DE102004040831A1 (de) | 2004-08-23 | 2006-03-09 | Polyic Gmbh & Co. Kg | Funketikettfähige Umverpackung |
| KR101061850B1 (ko) * | 2004-09-08 | 2011-09-02 | 삼성전자주식회사 | 박막 트랜지스터 표시판 및 그 제조방법 |
| US7033870B1 (en) * | 2004-11-29 | 2006-04-25 | International Business Machines Corporation | Semiconductor transistors with reduced gate-source/drain capacitances |
| DE102004059465A1 (de) | 2004-12-10 | 2006-06-14 | Polyic Gmbh & Co. Kg | Erkennungssystem |
| DE102004059464A1 (de) | 2004-12-10 | 2006-06-29 | Polyic Gmbh & Co. Kg | Elektronikbauteil mit Modulator |
| DE102004063435A1 (de) | 2004-12-23 | 2006-07-27 | Polyic Gmbh & Co. Kg | Organischer Gleichrichter |
| DE102005009819A1 (de) | 2005-03-01 | 2006-09-07 | Polyic Gmbh & Co. Kg | Elektronikbaugruppe |
| DE102005017655B4 (de) | 2005-04-15 | 2008-12-11 | Polyic Gmbh & Co. Kg | Mehrschichtiger Verbundkörper mit elektronischer Funktion |
| JP4675680B2 (ja) * | 2005-05-30 | 2011-04-27 | シャープ株式会社 | 薄膜トランジスタ基板の製造方法 |
| DE102005031448A1 (de) | 2005-07-04 | 2007-01-11 | Polyic Gmbh & Co. Kg | Aktivierbare optische Schicht |
| DE102005035589A1 (de) | 2005-07-29 | 2007-02-01 | Polyic Gmbh & Co. Kg | Verfahren zur Herstellung eines elektronischen Bauelements |
| DE102005044306A1 (de) | 2005-09-16 | 2007-03-22 | Polyic Gmbh & Co. Kg | Elektronische Schaltung und Verfahren zur Herstellung einer solchen |
| US20070231974A1 (en) * | 2006-03-30 | 2007-10-04 | Hsien-Kun Chiu | Thin film transistor having copper line and fabricating method thereof |
| JP2008010566A (ja) * | 2006-06-28 | 2008-01-17 | Ricoh Co Ltd | 半導体デバイス |
| US7777224B2 (en) * | 2007-01-30 | 2010-08-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US8193045B2 (en) * | 2007-05-31 | 2012-06-05 | Canon Kabushiki Kaisha | Manufacturing method of thin film transistor using oxide semiconductor |
| US20100283059A1 (en) * | 2008-04-08 | 2010-11-11 | Makoto Nakazawa | Semiconductor device and method for manufacturing same |
| JP2010003868A (ja) * | 2008-06-20 | 2010-01-07 | Sanyo Electric Co Ltd | 撮像装置 |
| JP2010205987A (ja) * | 2009-03-04 | 2010-09-16 | Sony Corp | 薄膜トランジスタおよびその製造方法並びに表示装置 |
| KR102246529B1 (ko) * | 2009-09-16 | 2021-04-30 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| KR102007134B1 (ko) | 2009-11-27 | 2019-08-02 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 반도체 장치의 제작방법 |
| SG182272A1 (en) | 2010-01-20 | 2012-08-30 | Semiconductor Energy Lab | Semiconductor device |
| JP5732500B2 (ja) * | 2013-09-06 | 2015-06-10 | 株式会社半導体エネルギー研究所 | 表示装置 |
| JP5978199B2 (ja) * | 2013-12-25 | 2016-08-24 | 株式会社半導体エネルギー研究所 | 発光装置 |
| TWI566409B (zh) * | 2014-08-26 | 2017-01-11 | 元太科技工業股份有限公司 | 電晶體及其製作方法 |
| KR102308905B1 (ko) * | 2014-11-21 | 2021-10-06 | 삼성디스플레이 주식회사 | 박막 트랜지스터, 박막 트랜지스터의 제조 방법 및 박막 트랜지스터를 구비한 유기 발광 표시 장치 |
| KR102352182B1 (ko) * | 2015-01-23 | 2022-01-17 | 삼성디스플레이 주식회사 | 유기 발광 표시 장치 및 그 제조 방법 |
| JP6007269B2 (ja) * | 2015-03-03 | 2016-10-12 | 株式会社半導体エネルギー研究所 | 表示装置及び電子機器 |
| KR102420735B1 (ko) | 2016-08-19 | 2022-07-14 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치의 전원 제어 방법 |
| JP2017142537A (ja) * | 2017-05-11 | 2017-08-17 | 株式会社半導体エネルギー研究所 | 半導体装置及び電子機器 |
| CN109216373B (zh) * | 2017-07-07 | 2021-04-09 | 京东方科技集团股份有限公司 | 阵列基板及其制备方法 |
| JP7271246B2 (ja) * | 2019-03-19 | 2023-05-11 | 株式会社ジャパンディスプレイ | 表示装置 |
| US11817460B2 (en) * | 2020-03-27 | 2023-11-14 | Boe Technology Group Co., Ltd. | Thin film transistor and method for manufacturing the same, array substrate, and display device |
| US12050398B2 (en) * | 2020-05-19 | 2024-07-30 | Micron Technology, Inc. | Semiconductor device and method of forming the same |
| EP4350774A4 (en) * | 2022-08-03 | 2024-08-21 | Changxin Memory Tech Inc | SEMICONDUCTOR STRUCTURE AND ITS MANUFACTURING METHOD |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58134476A (ja) * | 1982-02-05 | 1983-08-10 | Mitsubishi Electric Corp | 薄膜トランジスタ |
| JPH0677485A (ja) * | 1992-08-25 | 1994-03-18 | Sharp Corp | 逆スタッガ型薄膜トランジスタおよびその製造方法 |
| JPH07169965A (ja) * | 1992-12-01 | 1995-07-04 | Paradigm Technol Inc | 半導体装置及びその製造方法 |
| JPH07221316A (ja) * | 1994-02-03 | 1995-08-18 | Casio Comput Co Ltd | 薄膜トランジスタの製造方法 |
| JPH10161140A (ja) * | 1996-11-28 | 1998-06-19 | Nec Corp | アクティブマトリクス基板 |
| JPH10223530A (ja) * | 1997-02-07 | 1998-08-21 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
Family Cites Families (45)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58163722A (ja) * | 1982-03-16 | 1983-09-28 | Asahi Chem Ind Co Ltd | 難燃性のポリアミド繊維又はフイルムの製造法 |
| JPS6170780A (ja) | 1984-09-13 | 1986-04-11 | Sony Corp | 半導体レ−ザ−の製造方法 |
| JPS6170708A (ja) * | 1984-09-13 | 1986-04-11 | 松下電器産業株式会社 | 油入式コンデンサ |
| SE465193B (sv) * | 1989-12-06 | 1991-08-05 | Ericsson Telefon Ab L M | Foer hoegspaenning avsedd ic-krets |
| EP0447629A3 (en) | 1990-03-19 | 1993-01-13 | International Business Machines Corporation | A compliant sectioning facility for interactive sectioning of solid geometric objects using a graphics processor |
| US5217899A (en) | 1990-08-24 | 1993-06-08 | The General Hospital Corporation | Cell stretching apparatus |
| TW237562B (ja) | 1990-11-09 | 1995-01-01 | Semiconductor Energy Res Co Ltd | |
| JPH04334054A (ja) * | 1991-05-09 | 1992-11-20 | Mitsubishi Electric Corp | 半導体装置、電界効果トランジスタおよびその製造方法 |
| JP3255942B2 (ja) | 1991-06-19 | 2002-02-12 | 株式会社半導体エネルギー研究所 | 逆スタガ薄膜トランジスタの作製方法 |
| EP0566838A3 (en) * | 1992-02-21 | 1996-07-31 | Matsushita Electric Ind Co Ltd | Manufacturing method of thin film transistor |
| JP2807591B2 (ja) * | 1992-03-06 | 1998-10-08 | シャープ株式会社 | ポリマー分散型液晶表示素子及び反射型液晶表示装置 |
| US5403762A (en) * | 1993-06-30 | 1995-04-04 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating a TFT |
| JP3137797B2 (ja) * | 1993-03-12 | 2001-02-26 | 株式会社半導体エネルギー研究所 | 薄膜トランジスタおよびその作製方法 |
| DE4417154C2 (de) | 1993-05-20 | 1998-07-02 | Gold Star Electronics | Dünnfilmtransistor und Verfahren zu deren Herstellung |
| US5594569A (en) | 1993-07-22 | 1997-01-14 | Semiconductor Energy Laboratory Co., Ltd. | Liquid-crystal electro-optical apparatus and method of manufacturing the same |
| TW357415B (en) * | 1993-07-27 | 1999-05-01 | Semiconductor Engrgy Lab | Semiconductor device and process for fabricating the same |
| US5471330A (en) * | 1993-07-29 | 1995-11-28 | Honeywell Inc. | Polysilicon pixel electrode |
| KR100291971B1 (ko) | 1993-10-26 | 2001-10-24 | 야마자끼 순페이 | 기판처리장치및방법과박막반도체디바이스제조방법 |
| JP3431033B2 (ja) * | 1993-10-29 | 2003-07-28 | 株式会社半導体エネルギー研究所 | 半導体作製方法 |
| KR970010685B1 (ko) | 1993-10-30 | 1997-06-30 | 삼성전자 주식회사 | 누설전류가 감소된 박막 트랜지스터 및 그 제조방법 |
| JP3192546B2 (ja) | 1994-04-15 | 2001-07-30 | シャープ株式会社 | 半導体装置およびその製造方法 |
| KR100306527B1 (ko) | 1994-06-15 | 2002-06-26 | 구사마 사부로 | 박막반도체장치의제조방법,박막반도체장치 |
| TW280943B (ja) | 1994-07-15 | 1996-07-11 | Sharp Kk | |
| TW345705B (en) * | 1994-07-28 | 1998-11-21 | Handotai Energy Kenkyusho Kk | Laser processing method |
| JP3548237B2 (ja) * | 1994-08-29 | 2004-07-28 | シャープ株式会社 | 薄膜トランジスタ |
| JP3535241B2 (ja) | 1994-11-18 | 2004-06-07 | 株式会社半導体エネルギー研究所 | 半導体デバイス及びその作製方法 |
| JPH08279615A (ja) * | 1995-04-04 | 1996-10-22 | Sony Corp | 表示用薄膜半導体装置の製造方法 |
| JP3409542B2 (ja) * | 1995-11-21 | 2003-05-26 | ソニー株式会社 | 半導体装置の製造方法 |
| US6027960A (en) | 1995-10-25 | 2000-02-22 | Semiconductor Energy Laboratory Co., Ltd. | Laser annealing method and laser annealing device |
| JPH09172181A (ja) * | 1995-12-15 | 1997-06-30 | Sony Corp | 薄膜半導体装置の製造方法 |
| JPH09153624A (ja) * | 1995-11-30 | 1997-06-10 | Sony Corp | 半導体装置 |
| KR100212284B1 (ko) | 1996-11-13 | 1999-08-02 | 윤종용 | 채널 보호형 박막 트랜지스터 기판 |
| JP4086925B2 (ja) * | 1996-12-27 | 2008-05-14 | 株式会社半導体エネルギー研究所 | アクティブマトリクスディスプレイ |
| JPH10275913A (ja) | 1997-03-28 | 1998-10-13 | Sanyo Electric Co Ltd | 半導体装置、半導体装置の製造方法及び薄膜トランジスタの製造方法 |
| US6197624B1 (en) | 1997-08-29 | 2001-03-06 | Semiconductor Energy Laboratory Co., Ltd. | Method of adjusting the threshold voltage in an SOI CMOS |
| JP3779052B2 (ja) | 1997-12-17 | 2006-05-24 | 株式会社半導体エネルギー研究所 | 液晶プロジェクタ |
| JP3587040B2 (ja) | 1997-12-18 | 2004-11-10 | ソニー株式会社 | 薄膜半導体装置及び表示装置 |
| US6482684B1 (en) * | 1998-03-27 | 2002-11-19 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a TFT with Ge seeded amorphous Si layer |
| US6140668A (en) | 1998-04-28 | 2000-10-31 | Xerox Corporation | Silicon structures having an absorption layer |
| US6555422B1 (en) | 1998-07-07 | 2003-04-29 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor and method of manufacturing the same |
| JP3592535B2 (ja) | 1998-07-16 | 2004-11-24 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP4386978B2 (ja) * | 1998-08-07 | 2009-12-16 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US6246070B1 (en) * | 1998-08-21 | 2001-06-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device provided with semiconductor circuit made of semiconductor element and method of fabricating the same |
| US6261881B1 (en) | 1998-08-21 | 2001-07-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device provided with semiconductor circuit consisting of semiconductor element and method of manufacturing the same |
| KR100357216B1 (ko) | 1999-03-09 | 2002-10-18 | 엘지.필립스 엘시디 주식회사 | 멀티도메인 액정표시소자 |
-
1998
- 1998-09-04 JP JP25167598A patent/JP4493741B2/ja not_active Expired - Fee Related
-
1999
- 1999-08-31 US US09/387,053 patent/US6359320B1/en not_active Expired - Lifetime
- 1999-09-03 EP EP99117347A patent/EP0989614B1/en not_active Expired - Lifetime
-
2002
- 2002-02-28 US US10/084,428 patent/US6737717B2/en not_active Expired - Lifetime
-
2004
- 2004-03-31 US US10/813,233 patent/US7098088B2/en not_active Expired - Fee Related
-
2006
- 2006-07-26 US US11/492,993 patent/US7410847B2/en not_active Expired - Fee Related
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58134476A (ja) * | 1982-02-05 | 1983-08-10 | Mitsubishi Electric Corp | 薄膜トランジスタ |
| JPH0677485A (ja) * | 1992-08-25 | 1994-03-18 | Sharp Corp | 逆スタッガ型薄膜トランジスタおよびその製造方法 |
| JPH07169965A (ja) * | 1992-12-01 | 1995-07-04 | Paradigm Technol Inc | 半導体装置及びその製造方法 |
| JPH07221316A (ja) * | 1994-02-03 | 1995-08-18 | Casio Comput Co Ltd | 薄膜トランジスタの製造方法 |
| JPH10161140A (ja) * | 1996-11-28 | 1998-06-19 | Nec Corp | アクティブマトリクス基板 |
| JPH10223530A (ja) * | 1997-02-07 | 1998-08-21 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6737717B2 (en) | 2004-05-18 |
| EP0989614A3 (en) | 2009-06-10 |
| US7098088B2 (en) | 2006-08-29 |
| EP0989614A2 (en) | 2000-03-29 |
| US20060263955A1 (en) | 2006-11-23 |
| US20040253771A1 (en) | 2004-12-16 |
| EP0989614B1 (en) | 2011-11-09 |
| US7410847B2 (en) | 2008-08-12 |
| JP2000156504A (ja) | 2000-06-06 |
| US6359320B1 (en) | 2002-03-19 |
| US20020105040A1 (en) | 2002-08-08 |
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Legal Events
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