JP4476955B2 - シェーディング補正回路とその制御方法 - Google Patents

Description

本発明は、ＣＣＤやＣＭＯＳセンサなどの撮像素子から取り込んだ画像データのシェーディング特性を補正するシェーディング補正回路およびその制御方法に関する。

図１７に示すシェーディング補正回路１００は、アドレス生成手段１０２と、アドレス変換手段１０３、記憶手段１０４と、演算手段１０５とを備える。アドレス生成手段１０２により、画像領域の各撮像素子から入力される画像データについて主走査方向と副走査方向のいずれか一方のアドレスが生成される。アドレス変換手段１０３において、入力されるモード選択信号ＭＡに応じた所定の変換モードでアドレス生成手段１０２のアドレスが変換される。また、記憶手段１０４には、アドレス変換手段１０３のアドレスに対応する補正係数が格納されており、演算手段１０５では、アドレス変換手段１０３のアドレスに基づいて記憶手段１０４から読み出された補正係数と、撮像素子から入力される画像データとを用いてシェーディング補正のための演算が行われる。この場合、画像領域における画像データ毎の補正係数を記憶する必要がないため、シェーディング補正のために用いる記憶容量が抑制される。また、各画像データに対して主走査方向または副走査方向のシェーディング特性に応じた適切な補正係数を反映させることが可能となる。
特開２００４−３２０６４５

ＣＣＤなど撮像素子から読み取った画像データのシェーディング特性は、周辺部においては、画素の位置に対する特性の変化の傾きが大きく、中心部においては、画素の位置に対する特性の変化の傾きが小さくなっている。これにより、シェーディング特性を補正するための補正係数は、周辺部ほど高い精度が必要とされ、中心部ではさほど高い精度は必要とされない。すなわち、中心部における補正係数のビット長は、周辺部よりも短くともよいこととなる。
しかしながら、特許文献1のシェーディング補正回路１において、格納される補正係数は、周辺部の精度に合わせて、中心部の精度も周辺部と同じビット長で格納されている。すなわち、中心部の補正係数のビット長は、必要以上のビット長となり、必要以上に補正係数格納領域を占有することとなるため問題である。

本発明は前記背景技術の課題に鑑みてなされたものであって、シェーディング補正のための補正係数のビット長を最適化して格納し、補正係数のデータ量の縮小をはかることができるシェーディング補正回路を提供することを目的とする。

その解決手段は、水平方向と、水平方向に直交する垂直方向とに画素が配置される画像データに対して、水平方向または垂直方向のうち少なくともいずれか一方の方向にシェーディング特性の補正を行うシェーディング補正回路であって、前記画素位置に応じた、所定ビット長の補正係数を備え、前記補正係数は、前記画像データの中心部よりも周辺部のビット長が長くされてなることを特徴とするシェーディング補正回路である。

また他の解決手段は、水平方向と、水平方向に直交する垂直方向とに画素が配置される画像データに対して、水平方向または垂直方向のうち少なくともいずれか一方の方向にシェーディング特性の補正を行うシェーディング補正回路の制御方法であって、前記画素位置に応じて、所定ビット長の補正係数を決定するステップと、前記補正係数に基づきシェーディング補正するステップと、を備え、前記補正係数は、前記画像データの中心部よりも周辺部のビット長が長くされてなることを特徴とするシェーディング補正回路の制御方法である。

本発明のシェーディング補正回路では、補正係数は画像データの中心部よりも周辺部のビット長が長くされている。これにより、中心部における補正係数のビット長は、周辺部よりも短くともよいというシェーディング特性に合致して、補正係数のデータ量を縮小することができる。

本発明を適用することにより、シェーディング補正のための補正係数のビット長を最適化して格納し、補正係数のデータ量の縮小をはかることができるシェーディング補正回路を提供することができる。

以下、本発明の実施にかかる半導体記憶装置について具体化した実施形態を図１〜図１６を参照しつつ詳細に説明する。

図１は、本実施形態にかかるシェーディング補正回路１０の構成を示すブロック図である。
シェーディング補正回路１０は、画素データＰＤ、クロック信号ＰＣＬＫ、水平同期信号ＨＤおよび垂直同期信号ＶＤを入力とし、補正係数ＲＡＭ２１に予め格納されるシェーディング補正係数に基づき、画素データＰＤのシェーディング特性の補正を行う回路の一例である。

シェーディング補正回路１０は、補正係数ＲＡＭ２１と、図示しないＣＰＵのレジスタ値２２と、水平方向カウンタ２３と、第１領域判定部２４と、第１アドレス生成部２５と、第１補正係数取得部２６と、垂直方向カウンタ２７と、第２領域判定部２８と、第２アドレス生成部２９と、アドレスセレクタ３０と、第２補正係数取得部３１と、補正演算部３２と、を備えている。また、シェーディング補正回路１０の構成部分の一部は図示しないＣＰＵにより制御される。

図２は、補正係数ＲＡＭ２１の内容を示す説明図である。
補正係数を格納する補正係数ＲＡＭ２１は、公知のＲＡＭからなり、その記憶領域上に、水平方向の補正係数である水平補正係数ＨＨＫが格納される第１格納領域２１Ａと、垂直方向の補正係数である垂直補正係数ＶＨＫが格納される第２格納領域２１Ｂとが設定されている。本実施形態において、第１格納領域２１Ａは、水平方向補正係数先頭アドレスＨＡＤＲ＝０００ｈからアドレス００７ｈに設定され、第２格納領域２１Ｂは、垂直方向補正係数先頭アドレスＶＡＤＲ＝１００ｈからアドレス１０５ｈに設定されている。

さらに、第１格納領域２１Ａは、アドレス０００ｈ〜００２ｈの水平領域ＨＡ０と、アドレス００３ｈ〜００４ｈの水平領域ＨＡ１と、アドレス００５ｈ〜００７ｈの水平領域ＨＡ２とに分割されている。水平領域ＨＡ０には、ビット長ＨＢＩＴ０＝１２ビットで３個の補正係数が格納され、水平領域ＨＡ１には、ビット長ＨＢＩＴ１＝４ビットで６個の補正係数が格納され、水平領域ＨＡ２には、ビット長ＨＢＩＴ２＝１２ビットで３個の補正係数が格納されている。すなわち、水平方向画素数ＨＷ＝１２画素に対応して１２個の補正係数が格納されていることになる。
本実施形態では、補正係数ＲＡＭ２１のビット長（１２ビット）が、各領域のビット長（４ビット、６ビット、１２ビット）の約数となる関係であり、かつ、補正係数ＲＡＭ２１のワード境界が各領域の境界と一致する場合が例示されている。

また、第２格納領域２１Ｂは、アドレス１００ｈ〜１０１ｈの垂直領域ＶＡ０と、アドレス１０２ｈ〜１０３ｈの垂直領域ＶＡ１と、アドレス１０４ｈ〜１０５ｈの垂直領域ＶＡ２とに分割されている。垂直領域ＶＡ０には、ビット長ＶＢＩＴ０＝１２ビットで２個の補正係数が格納され、垂直領域ＶＡ１には、ビット長ＶＢＩＴ１＝６ビットで４個の補正係数が格納され、垂直領域ＶＡ２には、ビット長ＶＢＩＴ２＝１２ビットで２個の補正係数が格納されている。すなわち、垂直方向画素数ＶＷ＝８画素に対応して８個の補正係数が格納されていることになる。

図３は、レジスタ値２２の内容の一例を示す説明図である。レジスタ値２２には、シェーディング補正の対象となる画像データの大きさや特性に応じて、後述する各処理フローにおいて参照される各設定値が格納されている。
垂直方向の画素数を示す垂直方向画素数ＶＷには８画素が、水平方向の画素数を示す水平方向画素数ＨＷには１２画素が格納されている。
先頭画素から垂直領域ＶＡ１までの垂直方向の画素数を示す垂直方向境界値ＶＢ０には２画素が、先頭画素から垂直領域ＶＡ２までの垂直方向の画素数を示す垂直方向境界値ＶＢ１には６画素が格納されている。
先頭画素から水平領域ＨＡ１までの水平方向の画素数を示す水平方向境界値ＨＢ０には３画素が、先頭画素から水平領域ＨＡ２までの水平方向の画素数を示す水平方向境界値ＨＢ１には９画素が格納されている。
垂直領域ＶＡ０に格納される補正係数のビット長を示すビット長ＶＢＩＴ０には１２ビットが、垂直領域ＶＡ１に格納される補正係数のビット長を示すビット長ＶＢＩＴ１には６ビットが、垂直領域ＶＡ２に格納される補正係数のビット長を示すビット長ＶＢＩＴ２には１２ビットが格納されている。
水平領域ＨＡ０に格納される補正係数のビット長を示すビット長ＨＢＩＴ０には１２ビットが、水平領域ＨＡ１に格納される補正係数のビット長を示すビット長ＨＢＩＴ１には４ビットが、水平領域ＨＡ２に格納される補正係数のビット長を示すビット長ＨＢＩＴ２には１２ビットが格納されている。
第２格納領域２１Ｂの先頭アドレスを示す垂直方向補正係数先頭アドレスＶＡＤＲには１００ｈが、第１格納領域２１Ａの先頭アドレスを示す水平方向補正係数先頭アドレスＨＡＤＲには０００ｈが格納されている。

図１に戻り、シェーディング補正回路１０の各部の説明を続ける。
水平方向カウンタ２３は、水平同期信号ＨＤおよびクロック信号ＰＣＬＫを入力とし、画素データＰＤの水平方向の位置を示す水平方向計数値ＨＣＴを出力する。水平方向カウンタ２３は、具体的には、水平同期信号ＨＤの入力で初期化され、クロック信号ＰＣＬＫの立ち上がりエッジで計数するカウンタである。計数された水平方向計数値ＨＣＴは、第１領域判定部２４に出力される。

垂直方向カウンタ２７は、垂直同期信号ＶＤおよび水平同期信号ＨＤを入力とし、画素データＰＤの垂直方向の位置を示す垂直方向計数値ＶＣＴを出力する。垂直方向カウンタ２７は、具体的には、垂直同期信号ＶＤの入力で初期化され、水平同期信号ＨＤの立ち上がりエッジで計数するカウンタである。計数された垂直方向計数値ＶＣＴは、第２領域判定部２８に出力される。

第１領域判定部２４では、水平方向カウンタ２３からの水平方向計数値ＨＣＴが水平領域ＨＡ０〜ＨＡ２のうちいずれに属するかが判定され、対応する水平領域値Ｈａｒｅａの値が出力される。具体的には、水平方向計数値ＨＣＴが、レジスタ値２２に格納される水平方向境界値ＨＢ０〜ＨＢ１と順次比較されることで判定がなされる。すなわち、それぞれの比較の結果、１≦水平方向計数値ＨＣＴ≦水平方向境界値ＨＢ０の場合には、水平領域ＨＡ０に属すると判定されるため水平領域値Ｈａｒｅａに０が出力され、水平方向境界値ＨＢ０＜水平方向計数値ＨＣＴ≦水平方向境界値ＨＢ１の場合には、水平領域ＨＡ１に属すると判定されるため水平領域値Ｈａｒｅａに１が出力され、水平方向境界値ＨＢ１＜水平方向計数値ＨＣＴ≦垂直方向画素数ＶＷの場合には、水平領域ＨＡ２に属すると判定されるため水平領域値Ｈａｒｅａに２が出力される。
これにより、本実施形態にかかるシェーディング補正回路１０では、レジスタ値２２に格納されるビット長ＨＢＩＴ０〜ＨＢＩＴ２を参照して、水平領域値Ｈａｒｅａの値から画素データＰＤに対応する水平補正係数ＨＨＫのビット長を容易に得ることができる。

第２領域判定部２８では、垂直方向カウンタ２７からの垂直方向計数値ＶＣＴが垂直領域ＶＡ０〜ＶＡ２のうちいずれに属するかが判定され、対応する垂直領域値Ｖａｒｅａの値が出力される。具体的には、垂直方向計数値ＶＣＴが、レジスタ値２２に格納される垂直方向境界値ＶＢ０〜ＶＢ１と順次比較されることで判定がなされる。すなわち、それぞれの比較の結果、１≦垂直方向計数値ＶＣＴ≦垂直方向境界値ＶＢ０の場合には、垂直領域ＶＡ０に属すると判定されるため垂直領域値Ｖａｒｅａに０が出力され、垂直方向境界値ＶＢ０＜垂直方向計数値ＶＣＴ≦垂直方向境界値ＶＢ１の場合には、垂直領域ＶＡ１に属すると判定されるため垂直領域値Ｖａｒｅａに１が出力され、垂直方向境界値ＶＢ１＜垂直方向計数値ＶＣＴ≦水平方向画素数ＨＷの場合には、垂直領域ＶＡ２に属すると判定されるため垂直領域値Ｖａｒｅａに２が出力される。
これにより、本実施形態にかかるシェーディング補正回路１０では、レジスタ値２２に格納されるビット長ＶＢＩＴ０〜ＶＢＩＴ２を参照して、垂直領域値Ｖａｒｅａの値から画素データＰＤに対応する垂直補正係数ＶＨＫのビット長を容易に得ることができる。

第１アドレス生成部２５では、第１領域判定部２４の判定結果に基づき、各画素の水平方向のビット長（ＨＢＩＴ０〜ＨＢＩＴ２）が累積加算されて、補正係数ＲＡＭ２１への水平方向アドレスＨａｄｄｒが決定される。この具体的な制御手順を図４および図５を参照して説明する。

図４および図５は第１アドレス生成部２５の動作を示すフローチャートである。まず、図４の制御手順では、水平同期信号ＨＤの入力ごとに初期化処理であるステップＳ１が実行される。ステップＳ１において、水平方向アドレスを示すレジスタ値ｈａには水平方向補正係数先頭アドレスＨＡＤＲが代入され、ビット長の累積加算値を示すレジスタ値ｈｂｉｔ＿ｃｎｔには０が代入される。

図５の制御手順では、クロック信号ＰＣＬＫの入力ごとに一連の処理であるステップＳ２〜Ｓ８が実行される。
ステップＳ２において、レジスタ値ｈａの値が水平方向アドレスＨａｄｄｒに出力される。例えば、画素データＰＤが水平方向の先頭の画素である場合には、水平方向補正係数先頭アドレスＨＡＤＲである０００ｈが出力されることとなる。

ステップＳ３において、第１領域判定部２４の判定結果である水平領域値Ｈａｒｅａに基づき分岐処理が実行される。水平領域値Ｈａｒｅａ＝０の場合（画素データＰＤが水平領域ＨＡ０に属する場合）にはステップＳ４に、水平領域値Ｈａｒｅａ＝１の場合（画素データＰＤが水平領域ＨＡ１に属する場合）にはステップＳ５に、水平領域値Ｈａｒｅａ＝２の場合（画素データＰＤが水平領域ＨＡ２に属する場合）にはステップＳ６に、それぞれ分岐する。

ステップＳ４において、画素データＰＤが水平領域ＨＡ０に属するため、水平領域ＨＡ０におけるビット長ＨＢＩＴ０（本例では１２ビット）がレジスタ値ｈｂｉｔ＿ｃｎｔに加算される。その後ステップＳ７に移動する。
ステップＳ５において、画素データＰＤが水平領域ＨＡ１に属するため、水平領域ＨＡ１におけるビット長ＨＢＩＴ１（本例では４ビット）がレジスタ値ｈｂｉｔ＿ｃｎｔに加算される。その後ステップＳ７に移動する。
ステップＳ６において、画素データＰＤが水平領域ＨＡ２に属するため、水平領域ＨＡ２におけるビット長ＨＢＩＴ２（本例では１２ビット）がレジスタ値ｈｂｉｔ＿ｃｎｔに加算される。その後ステップＳ７に移動する。

ステップＳ７において、レジスタ値ｈｂｉｔ＿ｃｎｔが１２ビットであるか否かが判定される。レジスタ値ｈｂｉｔ＿ｃｎｔが１２ビットである場合には、ステップＳ８に分岐し、そうでない場合には、本制御手順を終了する。
ステップＳ８において、レジスタ値ｈｂｉｔ＿ｃｎｔには０が代入され、レジスタ値ｈａには１が加算される。これにより、ビット長積算値は０に初期化され、水平方向アドレスは一つ進められることとなる。

以上の制御手順により、第１アドレス生成部２５では、水平同期信号ＨＤの入力ごとに初期化され、クロック信号ＰＣＬＫの入力ごとにビット長の積算値に基づき、水平方向アドレスＨａｄｄｒが生成されることとなる。これにより、簡易な構成で画素データＰＤに対応する連続したデータにおける互いのデータ境界が連結された状態の（以後、パックされたとも言う）水平補正係数ＨＨＫが格納される水平方向アドレスＨａｄｄｒを得ることができる。

第２アドレス生成部２９では、第２領域判定部２８の判定結果に基づき、各画素の垂直方向のビット長（ＶＢＩＴ０〜ＶＢＩＴ２）が累積加算されて、補正係数ＲＡＭ２１への垂直方向アドレスＶａｄｄｒが決定される。この具体的な手順を図６および図７を参照して説明する。

図６および図７は第２アドレス生成部２９の動作を示すフローチャートである。まず、図６の制御手順では、垂直同期信号ＶＤの入力ごとに初期化処理であるステップＳ１１が実行される。ステップＳ１１において、垂直方向アドレスを示すレジスタ値ｖａには垂直方向補正係数先頭アドレスＶＡＤＲが代入され、ビット長の累積加算値を示すレジスタ値ｖｂｉｔ＿ｃｎｔには０が代入される。

図７の制御手順では、水平同期信号ＨＤの入力ごとに一連の処理であるステップＳ１２〜Ｓ１８が実行される。
ステップＳ１２において、レジスタ値ｖａの値が垂直方向アドレスＶａｄｄｒに出力される。例えば、画素データＰＤが垂直方向の先頭の画素である場合には、垂直方向補正係数先頭アドレスＶＡＤＲである１００ｈが出力されることとなる。

ステップＳ１３において、第２領域判定部２８の判定結果である垂直領域値Ｖａｒｅａに基づき分岐処理が実行される。すなわち、垂直領域値Ｖａｒｅａ＝０の場合（画素データＰＤが垂直領域ＶＡ０に属する場合）にはステップＳ１４に、垂直領域値Ｖａｒｅａ＝１の場合（画素データＰＤが垂直領域ＶＡ１に属する場合）にはステップＳ１５に、垂直領域値Ｖａｒｅａ＝２の場合（画素データＰＤが垂直領域ＶＡ２に属する場合）には、ステップＳ１６に、それぞれ分岐する。

ステップＳ１４において、画素データＰＤが垂直領域ＶＡ０に属するため、垂直領域ＶＡ０におけるビット長ＶＢＩＴ０（本例では１２ビット）がレジスタ値ｖｂｉｔ＿ｃｎｔに加算される。その後ステップＳ１７に移動する。
ステップＳ１５において、画素データＰＤが垂直領域ＶＡ１に属するため、垂直領域ＶＡ１におけるビット長ＶＢＩＴ１（本例では６ビット）がレジスタ値ｖｂｉｔ＿ｃｎｔに加算される。その後ステップＳ１７に移動する。
ステップＳ１６において、画素データＰＤが垂直領域ＶＡ２に属するため、垂直領域ＶＡ２におけるビット長ＶＢＩＴ２（本例では１２ビット）がレジスタ値ｖｂｉｔ＿ｃｎｔに加算される。その後ステップＳ１７に移動する。

ステップＳ１７において、レジスタ値ｖｂｉｔ＿ｃｎｔが１２ビットであるか否かが判定される。レジスタ値ｖｂｉｔ＿ｃｎｔが１２ビットである場合には、ステップＳ１８に分岐し、そうでない場合には、本手順を終了する。
ステップＳ１８において、レジスタ値ｖｂｉｔ＿ｃｎｔには０が代入され、レジスタ値ｖａには１が加算される。これにより、ビット長積算値は０に初期化され、垂直方向アドレスは一つ進められることとなる。

以上の処理手順により、第２アドレス生成部２９では、垂直同期信号ＶＤの入力ごとに初期化され、水平同期信号ＨＤの入力ごとにビット長の積算値に基づき、垂直方向アドレスＶａｄｄｒが生成されることとなる。これにより、簡易な構成で画素データＰＤに対応するパックされた垂直補正係数ＶＨＫが格納される垂直方向アドレスＶａｄｄｒを得ることができる。

アドレスセレクタ３０では、第１アドレス生成部２５から出力される水平方向アドレスＨａｄｄｒおよび第２アドレス生成部２９から出力される垂直方向アドレスＶａｄｄｒのうちいずれか有効な方が、アドレス選択信号ＳＥＬにより選択され、補正係数ＲＡＭ２１へのアドレスａｄｄｒとして出力される。

次いで、第１補正係数取得部２６について図８〜図１０を参照して説明する。図８は、第１補正係数取得部２６の構成を示すブロック図である。第１補正係数取得部２６は、補正係数ＲＡＭ２１からのデータＤａｔａを入力とし、第１領域判定部２４の判定に基づき得られる補正係数のビット長に応じて水平方向補正係数値ｈｋｅｉｓｕを出力する。第１補正係数取得部２６は、補正係数ＲＡＭ２１からのデータＤａｔａを格納する下位側シフトレジスタ２６Ａと、下位側シフトレジスタ２６Ａの上位側に連結される上位側シフトレジスタ２６Ｂとを備えている。第１補正係数取得部２６では、ビット長ＨＢＩＴｎに応じて、下位側シフトレジスタ２６Ａおよび上位側シフトレジスタ２６Ｂが連結して上位側にシフトされる。また、クリア信号ｈｓｒｅｇ２ｃを入力とし、クリア信号ｈｓｒｅｇ２ｃに応じて、上位側シフトレジスタ２６Ｂの内容である上位側レジスタ値ｈｓｒｅｇ２が０値にクリアされる。また、上位側レジスタ値ｈｓｒｅｇ２が、水平方向補正係数値ｈｋｅｉｓｕとして出力される。

第１補正係数取得部２６の制御手順について、図９および図１０を参照して説明する。図９の制御手順では、水平同期信号ＨＤの入力ごとに初期化処理であるステップＳ２１が実行される。ステップＳ２１において、水平方向の補正係数のビット長の累積加算値を示すレジスタ値ｈｂｉｔ＿ｃｎｔには０が代入される。

図１０の制御手順では、クロック信号ＰＣＬＫの入力ごとに一連の処理であるステップＳ２２〜Ｓ３３が実行される。
ステップＳ２２において、レジスタ値ｈｂｉｔ＿ｃｎｔが１２ビットであるか否かが判定される。１２ビットである（Ｙｅｓ）の場合には、ステップＳ２３に進み、そうでない（Ｎｏ）の場合には、ステップＳ２５に進む。

ステップＳ２３において、レジスタ値ｈｂｉｔ＿ｃｎｔには０が代入され、続いてステップＳ２４において、補正係数ＲＡＭ２１からのデータＤａｔａが下位側レジスタ値ｈｓｒｅｇ１に格納される。

ステップＳ２５において、上位側シフトレジスタ２６Ｂにクリア信号ｈｓｒｅｇ２ｃが入力されて、上位側レジスタ値ｈｓｒｅｇ２が０に初期化される。

ステップＳ２６において、第１領域判定部２４の判定結果に基づき分岐処理が実行される。画素データＰＤが、水平領域ＨＡ０に属する場合にはステップＳ２７に、水平領域ＨＡ１に属する場合にはステップＳ２９に、水平領域ＨＡ２に属する場合にはステップＳ３１にそれぞれ分岐する。

ステップＳ２７において、レジスタ値ｈｂｉｔ＿ｃｎｔにビット長ＨＢＩＴ０（本例では１２ビット）が加算され、さらに、ステップＳ２８において、下位側シフトレジスタ２６Ａおよび上位側シフトレジスタ２６Ｂがビット長ＨＢＩＴ０だけ上位側にシフトされる。これにより、本例では、下位側レジスタ値ｈｓｒｅｇ１が上位側レジスタ値ｈｓｒｅｇ２にシフトされる。その後ステップＳ３３に移動する。

ステップＳ２９において、レジスタ値ｈｂｉｔ＿ｃｎｔにビット長ＨＢＩＴ１（本例では４ビット）が加算され、さらに、ステップＳ３０において、下位側シフトレジスタ２６Ａおよび上位側シフトレジスタ２６Ｂがビット長ＨＢＩＴ１だけ上位側にシフトされる。これにより、本例では、下位側レジスタ値ｈｓｒｅｇ１の上位４ビットが上位側レジスタ値ｈｓｒｅｇ２にシフトされる。その後ステップＳ３３に移動する。

ステップＳ３１において、レジスタ値ｈｂｉｔ＿ｃｎｔにビット長ＨＢＩＴ２（本例では１２ビット）が加算され、さらに、ステップＳ３２において、下位側シフトレジスタ２６Ａおよび上位側シフトレジスタ２６Ｂがビット長ＨＢＩＴ２だけ上位側にシフトされる。これにより、本例では、下位側レジスタ値ｈｓｒｅｇ１が上位側レジスタ値ｈｓｒｅｇ２にシフトされる。その後ステップＳ３３に移動する。

ステップＳ３３において、上位側レジスタ値ｈｓｒｅｇ２を水平方向補正係数値ｈｋｅｉｓｕに出力する。

以上の制御手順により、第１補正係数取得部２６では、水平同期信号ＨＤの入力ごとに初期化され、クロック信号ＰＣＬＫの入力ごとに水平方向補正係数値ｈｋｅｉｓｕが出力されることとなる。
これにより、本実施形態にかかるシェーディング補正回路１０では、下位側シフトレジスタ２６Ａおよび上位側シフトレジスタ２６Ｂの組み合わせといった簡易な構成で、パックされた水平補正係数ＨＨＫから、水平方向補正係数値ｈｋｅｉｓｕを一つずつ取り出すための回路を構成することができる。

次いで、第２補正係数取得部３１について図１１〜図１３を参照して説明する。図１１は、第２補正係数取得部３１の構成を示すブロック図である。第２補正係数取得部３１は、補正係数ＲＡＭ２１からのデータＤａｔａを入力とし、第２領域判定部２８の判定に基づき得られる補正係数のビット長に応じて垂直方向補正係数値ｖｋｅｉｓｕを出力する。第２補正係数取得部３１は、補正係数ＲＡＭ２１からのデータＤａｔａを格納する下位側シフトレジスタ３１Ａと、下位側シフトレジスタ３１Ａの上位側に連結される上位側シフトレジスタ３１Ｂとを備えている。第２補正係数取得部３１では、ビット長ＶＢＩＴｎに応じて、下位側シフトレジスタ３１Ａおよび上位側シフトレジスタ３１Ｂが連結して上位側にシフトされる。また、クリア信号ｖｓｒｅｇ２ｃを入力とし、クリア信号ｖｓｒｅｇ２ｃに応じて、上位側シフトレジスタ３１Ｂの内容である上位側レジスタ値ｖｓｒｅｇ２が０値にクリアされる。また、上位側レジスタ値ｖｓｒｅｇ２が、垂直方向補正係数値ｖｋｅｉｓｕとして出力される。

第２補正係数取得部３１の制御手順について、図１２および図１３を参照して説明する。図１２の制御手順では、垂直同期信号ＶＤの入力ごとに初期化処理であるステップＳ４１が実行される。ステップＳ４１において、水平方向の補正係数のビット長の累積加算値を示すレジスタ値ｖｂｉｔ＿ｃｎｔには０が代入される。

図１３の制御手順では、水平同期信号ＨＤの入力ごとに一連の処理であるステップＳ４２〜Ｓ５３が実行される。
ステップＳ４２において、レジスタ値ｖｂｉｔ＿ｃｎｔが１２ビットであるか否かが判定される。１２ビットである（Ｙｅｓ）の場合には、ステップＳ４３に進み、そうでない（Ｎｏ）の場合には、ステップＳ４５に進む。

ステップＳ４３において、レジスタ値ｖｂｉｔ＿ｃｎｔには０が代入され、続いてステップＳ４４において、補正係数ＲＡＭ２１からのデータＤａｔａが下位側レジスタ値ｖｓｒｅｇ１に格納される。

ステップＳ４５において、上位側シフトレジスタ３１Ｂにクリア信号ｖｓｒｅｇ２ｃが入力されて、上位側レジスタ値ｖｓｒｅｇ２が０に初期化される。

ステップＳ４６において、第２領域判定部２８の判定結果に基づき分岐処理が実行される。画素データＰＤが、水平領域ＨＡ０に属する場合にはステップＳ４７に、水平領域ＨＡ１に属する場合にはステップＳ４９に、水平領域ＨＡ２に属する場合にはステップＳ５１にそれぞれ分岐する。

ステップＳ４７において、レジスタ値ｖｂｉｔ＿ｃｎｔにビット長ＶＢＩＴ０（本例では１２ビット）が加算され、さらに、ステップＳ４８において、下位側シフトレジスタ３１Ａおよび上位側シフトレジスタ３１Ｂがビット長ＶＢＩＴ０だけ上位側にシフトされる。これにより、本例では、下位側レジスタ値ｖｓｒｅｇ１が上位側レジスタ値ｖｓｒｅｇ２にシフトされる。その後ステップＳ５３に移動する。

ステップＳ４９において、レジスタ値ｖｂｉｔ＿ｃｎｔにビット長ＶＢＩＴ１（本例では４ビット）が加算され、さらに、ステップＳ５０において、下位側シフトレジスタ３１Ａおよび上位側シフトレジスタ３１Ｂがビット長ＶＢＩＴ１だけ上位側にシフトされる。これにより、本例では、下位側レジスタ値ｖｓｒｅｇ１の上位４ビットが上位側レジスタ値ｖｓｒｅｇ２にシフトされる。その後ステップＳ５３に移動する。

ステップＳ５１において、レジスタ値ｖｂｉｔ＿ｃｎｔにビット長ＶＢＩＴ２（本例では１２ビット）が加算され、さらに、ステップＳ５２において、下位側シフトレジスタ３１Ａおよび上位側シフトレジスタ３１Ｂがビット長ＶＢＩＴ２だけ上位側にシフトされる。これにより、本例では、下位側レジスタ値ｖｓｒｅｇ１が上位側レジスタ値ｖｓｒｅｇ２にシフトされる。その後ステップＳ５３に移動する。

ステップＳ５３において、上位側レジスタ値ｖｓｒｅｇ２を垂直方向補正係数値ｖｋｅｉｓｕに出力する。

以上の制御手順により、第２補正係数取得部３１では、垂直同期信号ＶＤの入力ごとに初期化され、水平同期信号ＨＤの入力ごとに垂直方向補正係数値ｖｋｅｉｓｕが出力されることとなる。
これにより、本実施形態にかかるシェーディング補正回路１０では、下位側シフトレジスタ３１Ａおよび上位側シフトレジスタ３１Ｂの組み合わせといった簡易な構成で、パックされた垂直補正係数ＶＨＫから、垂直方向補正係数値ｖｋｅｉｓｕを一つずつ取り出すための回路を構成することができる。

図１に戻り、補正演算部３２について説明する。補正演算部３２は、第１補正係数取得部２６の出力である水平方向補正係数値ｈｋｅｉｓｕおよび第２補正係数取得部３１の出力である垂直方向補正係数値ｖｋｅｉｓｕに基づき、画素データＰＤに対してシェーディング補正の補正演算を行う部分である。本実施形態では、画素データＰＤ、水平方向補正係数値ｈｋｅｉｓｕおよび垂直方向補正係数値ｖｋｅｉｓｕをそれぞれ加算して、補正画素データＰＯを出力する。

次いで、図１４および図１５を参照してシェーディング補正回路１０の動作について説明する。
（１）において、垂直同期信号ＶＤがローレベルに遷移すると、垂直方向カウンタ２７は初期化され、垂直方向計数値ＶＣＴに０が出力される。
（３）において、水平同期信号ＨＤがローレベルに遷移すると、水平方向カウンタ２３は初期化され、水平方向計数値ＨＣＴに０が出力される。

（４）において、水平方向カウンタ２３は、クロック信号ＰＣＬＫの立ち上がりエッジでカウントアップされ、水平方向計数値ＨＣＴに１が出力される。また、垂直方向カウンタ２７は、水平同期信号ＨＤの立ち上がりエッジでカウントアップされ、垂直方向計数値ＶＣＴに１が出力される。このとき、垂直領域値Ｖａｒｅａ＝０となり、垂直方向アドレスＶａｄｄｒに１００ｈが出力される。また、アドレス選択信号ＳＥＬが垂直方向アドレスＶａｄｄｒを選択する状態となるため、補正係数ＲＡＭ２１のアドレスａｄｄｒに１００ｈが出力される。また、レジスタ値ｖｂｉｔ＿ｃｎｔにはビット長ＶＢＩＴ０＝１２が代入されるが、レジスタ値ｖａを１０１ｈに更新して、レジスタ値ｖｂｉｔ＿ｃｎｔ＝０とされる。

本実施形態では、補正係数ＲＡＭ２１に垂直補正係数ＶＨＫおよび水平補正係数ＨＨＫを格納しているため、水平補正係数ＨＨＫの読み出しに当り、垂直補正係数ＶＨＫ読み出しサイクル分のウェイトが挿入される。従って、（５）において、水平領域値Ｈａｒｅａ＝０が認識され、水平方向アドレスＨａｄｄｒに０ｈが出力される。また、アドレス選択信号ＳＥＬが水平方向アドレスＨａｄｄｒを選択する状態となるため、補正係数ＲＡＭ２１のアドレスａｄｄｒに０ｈが出力される。また、レジスタ値ｈｂｉｔ＿ｃｎｔにはビット長ＨＢＩＴ０＝１２が代入されるが、レジスタ値ｈａを１ｈに更新してレジスタ値ｈｂｉｔ＿ｃｎｔ＝０とされる。
また、補正係数ＲＡＭ２１からアドレスａｄｄｒ＝１００ｈに格納されるデータＤａｔａ＝４００が読み出され、垂直方向補正係数値ｖｋｅｉｓｕに４００が設定される。

（６）において、補正係数ＲＡＭ２１からアドレスａｄｄｒ＝０ｈに格納されるデータＤａｔａ＝４０が読み出され、水平方向補正係数値ｈｋｅｉｓｕに４０が設定される。
補正演算部３２では、画素データＰＤ２に水平方向補正係数値ｈｋｅｉｓｕおよび垂直方向補正係数値ｖｋｅｉｓｕを加算した値、“ａ＋４００＋４０”が補正画素データＰＯに出力される。ここで、画素データＰＤ２は、補正係数ＲＡＭ２１からの垂直補正係数ＶＨＫおよび水平補正係数ＨＨＫの読み出しに合わせて、画素データＰＤを２クロック分遅延させたデータ信号である。以後（７）〜（８）もこれと同様の制御がなされる。

（８）において、水平領域値Ｈａｒｅａ＝１となった後、（９）において、補正係数ＲＡＭ２１から水平補正係数ＨＨＫとして“１０，１，０”が読み出される。ビット長ＨＢＩＴ１＝４であるため、第１補正係数取得部２６において４ビット上位シフトされ、水平方向補正係数値ｈｋｅｉｓｕに１０が出力される。補正演算部３２では補正演算がなされ、補正画素データＰＯに“ｄ＋４００＋１０”が出力される。以後、（１０）〜（１４）についてもこれと同様の制御がなされる。

（１４）において、水平領域値Ｈａｒｅａ＝２となった後、（１５）において、補正係数ＲＡＭ２１から水平補正係数ＨＨＫとして２１が読み出される。ビット長ＨＢＩＴ２＝１２であるため、第１補正係数取得部２６において１２ビット上位シフトされ、水平方向補正係数値ｈｋｅｉｓｕに２１が出力される。補正演算部３２では補正演算がなされ、補正画素データＰＯに“ｊ＋４００＋２１”が出力される。以後、（１６）〜（１７）においてもこれと同様の制御がなされ、（１８）以降は、垂直方向アドレスＶａｄｄｒを１０１ｈとして、（５）以降と同様の制御がなされる。

図１６は、以上のシェーディング補正回路１０によりシェーディング補正する画像データと各補正係数との関係を示している。本実施形態にかかるシェーディング補正回路１０では、水平補正係数ＨＨＫについて、特性の変化の傾きが大きいためビット長を必要とする周辺領域、すなわち、水平領域ＨＡ０および水平領域ＨＡ２において１２ビットのビット長とし、特性の変化の傾きが小さいためビット長を必要としない中心領域、すなわち、水平領域ＨＡ１において４ビットのビット長としている。従来技術では、水平補正係数ＨＨＫを全て同じビット長、例えば、１２ビット長としていた。この場合には、水平補正係数ＨＨＫを格納する領域が１２ワード必要となっていた。これに対して、シェーディング補正回路１０では、水平補正係数ＨＨＫを格納する領域を８ワード（１ワード＝１２ビット）で済ませることができるため、従来技術に比して、より小さい格納領域で済ませることができる。これと同様に垂直補正係数ＶＨＫを格納する領域についても、垂直補正係数ＶＨＫを一律１２ビットとした場合の従来技術では８ワード必要であったのに対し、シェーディング補正回路１０では、６ワードで済ませることができ、垂直補正係数ＶＨＫを格納する領域についても、より小さい格納領域で済ませることができる。

なお、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、本実施形態にかかるシェーディング補正回路１０の補正演算部３２では、画素データＰＤに対して、水平方向補正係数値ｈｋｅｉｓｕおよび垂直方向補正係数値ｖｋｅｉｓｕを加算して補正演算を行なっているが、画素データＰＤに対して、水平方向補正係数値および垂直方向補正係数値を減算、乗算あるいは除算により補正演算を行う場合にも、本発明を適用することができる。
また、本実施形態のシェーディング補正回路１０では、水平方向および垂直方向にシェーディング補正を行っているが、水平方向または垂直方向のうち一方向にシェーディング補正を行う場合にも、本発明を適用することができる。
さらに、本実施形態のシェーディング補正回路１０では、補正係数ＲＡＭ２１に水平補正係数ＨＨＫの領域および垂直補正係数ＶＨＫの領域を割り当てているが、別々の記憶装置にそれぞれの領域を割り当てた場合にも、本発明を適用できる。また、記憶装置として、ＲＡＭ以外にＲＯＭ、フラッシュメモリやハードディスク装置などであっても適用できることは言うまでもない。
また、本実施形態のシェーディング補正回路１０では、水平補正係数ＨＨＫおよび垂直補正係数ＶＨＫの領域をそれぞれ３分割した場合を例示したが、他の分割数、例えば４分割や５分割した場合であっても本発明を適用することができる。
さらに、本実施形態のシェーディング補正回路１０では、水平補正係数ＨＨＫおよび垂直補正係数ＶＨＫの各ビット長（４ビット、６ビット、１２ビット）が補正係数ＲＡＭ２１のビット長（１２ビット）の約数となる関係になる場合を例示しているが、必ずしもこの関係を満たす必要はなく、例えば、補正係数ＲＡＭ２１のビット長（１２ビット）に対して、各補正係数のビット長が８ビットや１０ビットなどである場合についても本発明を適用することができる。また、各補正係数のビット長が補正係数ＲＡＭ２１のビット長よりも大きくなる場合であっても本発明を適用することができる。

なお、水平補正係数および垂直補正係数は補正係数の一例、第１格納領域および第２格納領域２１は格納部の一例、第１アドレス生成部および第２アドレス生成部はアドレス生成部の一例、第１領域判定部および第２領域判定部は領域判定部の一例である。

ここで、本発明の技術思想により、背景技術における課題を解決するための手段を以下に列記する。
（付記１） 水平方向と、水平方向に直交する垂直方向とに画素が配置される画像データに対して、水平方向または垂直方向のうち少なくともいずれか一方の方向にシェーディング特性の補正を行うシェーディング補正回路であって、前記画素位置に応じた、所定ビット長の補正係数を備え、前記補正係数は、前記画像データの中心部よりも周辺部のビット長が長くされてなることを特徴とするシェーディング補正回路。
（付記２） 付記１に記載のシェーディング補正回路であって、連続したデータにおける互いのデータ境界が連結された状態の前記補正係数を格納する格納部を備えることを特徴とするシェーディング補正回路。
（付記３） 付記２に記載のシェーディング補正回路であって、前記補正係数ごとのビット数情報の累積加算値に基づき、前記格納部に対するアドレスを生成するアドレス生成部を備えることを特徴とするシェーディング補正回路。
（付記４） 付記２に記載のシェーディング補正回路であって、前記格納部からの読み出しデータを保持する下位側シフトレジスタと、前記下位側シフトレジスタの上位側に連結される上位側シフトレジスタと、を備え、前記下位側シフトレジスタにおいて、前記格納部からの読み出しデータが保持された後、前記下位側シフトレジスタおよび前記上位側シフトレジスタにおいて、保持された内容が前記補正係数のビット数情報のビット数分だけ上位側に連結してシフトされ、前記上位側シフトレジスタのデータが出力されることを特徴とするシェーディング補正回路。
（付記５） 付記１に記載のシェーディング補正回路であって、前記補正係数は、前記水平方向または垂直方向に複数に分割される領域ごとに、前記画像データの中心部よりも周辺部のビット長が長くされてなることを特徴とするシェーディング補正回路。
（付記６） 付記５に記載のシェーディング補正回路であって、前記領域の境界を示す領域境界情報を格納する境界情報格納部と、前記領域と前記補正係数のビット長との関係を示すビット数参照情報を格納する参照情報格納部と、前記境界情報格納部を参照して、前記画素が含まれる領域を判定する領域判定部と、前記領域判定部の判定結果と前記ビット数参照情報とからビット数情報を取得する参照部と、を備えるシェーディング補正回路。
（付記７） 水平方向と、水平方向に直交する垂直方向とに画素が配置される画像データに対して、水平方向または垂直方向のうち少なくともいずれか一方の方向にシェーディング特性の補正を行うシェーディング補正回路の制御方法であって、前記画素位置に応じて、所定ビット長の補正係数を決定するステップと、前記補正係数に基づきシェーディング補正するステップと、を備え、前記補正係数は、前記画像データの中心部よりも周辺部のビット長が長くされてなることを特徴とするシェーディング補正回路の制御方法。
（付記８） 付記７に記載のシェーディング補正回路の制御方法であって、前記シェーディング補正回路は、格納部を有し、連続したデータにおける互いのデータ境界が連結された状態の前記補正係数を前記格納部に格納するステップを備えることを特徴とするシェーディング補正回路の制御方法。
（付記９） 付記８に記載のシェーディング補正回路の制御方法であって、前記補正係数ごとのビット数情報の累積加算値に基づき、前記格納部に対するアドレスを生成するステップを備えることを特徴とするシェーディング補正回路の制御方法。
（付記１０） 付記８に記載のシェーディング補正回路の制御方法であって、前記シェーディング補正回路は、前記格納部からの読み出しデータを保持する下位側シフトレジスタと、前記下位側シフトレジスタの上位側に連結される上位側シフトレジスタと、を有し、前記下位側シフトレジスタに前記格納部からの読み出しデータを保持するステップと、前記下位側シフトレジスタおよび前記上位側シフトレジスタを前記補正係数のビット数情報のビット数分だけ上位側に連結してシフトするステップと、前記上位側シフトレジスタのデータを出力するステップと、を備えることを特徴とするシェーディング補正回路の制御方法。
（付記１１） 付記７に記載のシェーディング補正回路の制御方法であって、前記補正係数は、前記水平方向または垂直方向に複数に分割される領域ごとに、前記画像データの中心部よりも周辺部のビット長が長くされてなることを特徴とするシェーディング補正回路の制御方法。
（付記１２） 付記１１に記載のシェーディング補正回路の制御方法であって、前記シェーディング補正回路は、前記領域の境界を示す領域境界情報を格納する境界情報格納部と、前記領域と前記補正係数のビット長との関係を示すビット数参照情報を格納する参照情報格納部と、を有し、前記境界情報格納部を参照して、前記画素が含まれる領域を判定するステップと、前記領域を判定するステップの判定結果と前記ビット数参照情報とからビット数情報を取得するステップと、を備えるシェーディング補正回路の制御方法。

実施形態にかかるシェーディング補正回路の構成を示すブロック図である。 補正係数ＲＡＭの内容を示す説明図である。 レジスタの内容を示す説明図である。 第１アドレス生成部の動作を示すフローチャートである。 第１アドレス生成部の動作を示すフローチャートである。 第２アドレス生成部の動作を示すフローチャートである。 第２アドレス生成部の動作を示すフローチャートである。 第１補正係数取得部の構成を示すブロック図である。 第１補正係数取得部の動作を示すフローチャートである。 第１補正係数取得部の動作を示すフローチャートである。 第２補正係数取得部の構成を示すブロック図である。 第２補正係数取得部の動作を示すフローチャートである。 第２補正係数取得部の動作を示すフローチャートである。 シェーディング補正回路の動作を示すタイミングチャートである。 シェーディング補正回路の動作を示すタイミングチャートである。 画像データと補正係数の関係を示す説明図である。 従来技術のシェーディング補正回路の構成を示すブロック図である。

符号の説明

シェーディング補正回路１０
補正係数ＲＡＭ２１
第１領域判定部２４
第１アドレス生成部２５
第１補正係数取得部２６
第２領域判定部２８
第２アドレス生成部２９
第２補正係数取得部３１
補正演算部３２

Claims (10)

1. 水平方向と、水平方向に直交する垂直方向とに画素が配置される画像データに対して、水平方向または垂直方向のうち少なくともいずれか一方の方向にシェーディング特性の補正を行うシェーディング補正回路であって、
   前記画素位置に応じた、所定ビット長の補正係数を備え、
   前記補正係数は、前記画像データの中心部よりも周辺部のビット長が長くされてなることを特徴とするシェーディング補正回路。
2. 請求項１に記載のシェーディング補正回路であって、
   連続したデータにおける互いのデータ境界が連結された状態の前記補正係数を格納する格納部を備える
   ことを特徴とするシェーディング補正回路。
3. 請求項２に記載のシェーディング補正回路であって、
   前記補正係数ごとのビット数情報の累積加算値に基づき、前記格納部に対するアドレスを生成するアドレス生成部を備えることを特徴とするシェーディング補正回路。
4. 請求項２に記載のシェーディング補正回路であって、
   前記格納部からの読み出しデータを保持する下位側シフトレジスタと、
   前記下位側シフトレジスタの上位側に連結される上位側シフトレジスタと、
   を備え、
   前記下位側シフトレジスタにおいて、前記格納部からの読み出しデータが保持された後、前記下位側シフトレジスタおよび前記上位側シフトレジスタにおいて、保持された内容が前記補正係数のビット数情報のビット数分だけ上位側に連結してシフトされ、前記上位側シフトレジスタのデータが出力される
   ことを特徴とするシェーディング補正回路。
5. 請求項１に記載のシェーディング補正回路であって、
   前記補正係数は、前記水平方向または垂直方向に複数に分割される領域ごとに、前記画像データの中心部よりも周辺部のビット長が長くされてなる
   ことを特徴とするシェーディング補正回路。
6. 請求項５に記載のシェーディング補正回路であって、
   前記領域の境界を示す領域境界情報を格納する境界情報格納部と、
   前記領域と前記補正係数のビット長との関係を示すビット数参照情報を格納する参照情報格納部と、
   前記境界情報格納部を参照して、前記画素が含まれる領域を判定する領域判定部と、
   前記領域判定部の判定結果と前記ビット数参照情報とからビット数情報を取得する参照部と、
   を備えるシェーディング補正回路。
7. 水平方向と、水平方向に直交する垂直方向とに画素が配置される画像データに対して、水平方向または垂直方向のうち少なくともいずれか一方の方向にシェーディング特性の補正を行うシェーディング補正回路の制御方法であって、
   前記画素位置に応じて、所定ビット長の補正係数を決定するステップと、
   前記補正係数に基づきシェーディング補正するステップと、
   を備え、
   前記補正係数は、前記画像データの中心部よりも周辺部のビット長が長くされてなることを特徴とするシェーディング補正回路の制御方法。
8. 請求項７に記載のシェーディング補正回路の制御方法であって、
   前記シェーディング補正回路は、格納部を有し、
   連続したデータにおける互いのデータ境界が連結された状態の前記補正係数を前記格納部に格納するステップを備える
   ことを特徴とするシェーディング補正回路の制御方法。
9. 請求項８に記載のシェーディング補正回路の制御方法であって、
   前記補正係数ごとのビット数情報の累積加算値に基づき、前記格納部に対するアドレスを生成するステップを備えることを特徴とするシェーディング補正回路の制御方法。
10. 請求項８に記載のシェーディング補正回路の制御方法であって、
    前記シェーディング補正回路は、
    前記格納部からの読み出しデータを保持する下位側シフトレジスタと、
    前記下位側シフトレジスタの上位側に連結される上位側シフトレジスタと、
    を有し、
    前記下位側シフトレジスタに前記格納部からの読み出しデータを保持するステップと、
    前記下位側シフトレジスタおよび前記上位側シフトレジスタを前記補正係数のビット数情報のビット数分だけ上位側に連結してシフトするステップと、
    前記上位側シフトレジスタのデータを出力するステップと、
    を備えることを特徴とするシェーディング補正回路の制御方法。

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