JP4453476B2 - シフト回路、シフトレジスタ回路および表示装置 - Google Patents

Description

本発明は、シフト回路、シフトレジスタ回路および表示装置に関し、特にレベルシフト機能付きシフト回路、当該シフト回路を複数段縦続接続してなるシフトレジスタ回路および当該シフトレジスタ回路を駆動回路の一部に用いた表示装置に関する。

シフトレジスタ回路の各転送段（シフト段）として用いられるシフト回路として、動作の基準となるクロックパルスを第１の振幅から第２の振幅にレベルシフト（レベル変換）するレベルシフト機能付きのシフト回路が知られている（例えば、特許文献１参照）。この種のシフトレジスタ回路は、表示装置や撮像装置に用いられるスキャナを構成するシフトレジスタ回路として用いられる。

図４１は、レベルシフト機能付きシフト回路の構成の一例を示す回路図である。図４１に示すように、本例に係るシフト回路１００は、カレントミラー回路１０１を基本回路とする構成となっている。カレントミラー回路１０１は、ゲートが相互に接続されたＮｃｈＭＯＳトランジスタ（以下、「ＮＭＯＳトランジスタ」と略記する）ｎ１０１，ｎ１０２からなり、一方のＮＭＯＳトランジスタｎ１０１がゲートとドレインが共通接続されたダイオード接続となっている。ＮＭＯＳトランジスタｎ１０１，ｎ１０２の各ソースには、低電圧振幅（例えば、０［Ｖ］−３［Ｖ］）の逆相のクロックＣＫ，ｘＣＫがそれぞれ入力される。

カレントミラー回路１０１において、ＮＭＯＳトランジスタｎ１０２のドレイン出力がＶＳＳ−ＶＤＤの高電圧振幅（例えば、０［Ｖ］−８［Ｖ］）を有し、インバータ１０２で反転後転送パルスＯＵＴとして出力される。ＮＭＯＳトランジスタｎ１０１，ｎ１０２の各ドレインと電源電位ＶＤＤとの間には、ＰｃｈＭＯＳトランジスタ（以下、「ＰＭＯＳトランジスタ」と略記する）ｐ１０１，ｐ１０２がそれぞれ接続されている。

ＮＭＯＳトランジスタｎ１０１のドレインと電源電位ＶＳＳとの間には、ＮＭＯＳトランジスタｎ１０３，ｎ１０４が直列に接続されている。ＮＭＯＳトランジスタｎ１０３のゲートには、転送パルスＩＮがインバータ１０３で反転されて与えられる。ＮＭＯＳトランジスタｎ１０４のゲートには、ＮＭＯＳトランジスタｎ１０２のドレイン出力が直接与えられる。

ＰＭＯＳトランジスタｐ１０１のゲートで電源電位ＶＤＤとの間には、ＰＭＯＳトランジスタｐ１０３，ｐ１０４が直列に接続されている。ＰＭＯＳトランジスタｐ１０２のゲートで電源電位ＶＤＤとの間には、ＰＭＯＳトランジスタｐ１０５，ｐ１０６が直列に接続されている。ＮＭＯＳトランジスタｎ１０２のドレイン（ＰＭＯＳトランジスタｐ１０２のドレイン）と電源電位ＶＤＤとの間には、ＰＭＯＳトランジスタｐ１０７，ｐ１０８が並列に接続されている。

ＰＭＯＳトランジスタｐ１０３，ｐ１０５，ｐ１０７の各ゲートには、インバータ１０２で反転後のＮＭＯＳトランジスタｎ１０２のドレイン出力、即ち転送パルスＯＵＴが与えられる。ＰＭＯＳトランジスタｐ１０４，ｐ１０６，ｐ１０８の各ゲートには、転送パルスＩＮが直接与えられる。

ＰＭＯＳトランジスタｐ１０１のゲートには、互いに並列に接続されたＮＭＯＳトランジスタｎ１０５，ｎ１０６を介してクロックパルスｘＣＫが与えられる。ＰＭＯＳトランジスタｐ１０２のゲートには、互いに並列に接続されたＮＭＯＳトランジスタｎ１０７，ｎ１０８を介してクロックパルスＣＫが与えられる。ＮＭＯＳトランジスタｎ１０５，ｎ１０７の各ゲートには、転送パルスＩＮが直接与えられる。ＮＭＯＳトランジスタｎ１０６，ｎ１０８の各ゲートには、転送パルスＯＵＴが与えられる。

ＮＭＯＳトランジスタｎ１０３のゲートと電源電位ＶＤＤとの間、ＮＭＯＳトランジスタｎ１０２のドレイン（ＰＭＯＳトランジスタｐ１０２のドレイン）と電源電位ＶＤＤとの間には、ＰＭＯＳトランジスタｐ１０９，ｐ１１０がそれぞれ接続されている。ＰＭＯＳトランジスタｐ１０９，ｐ１１０の各ゲートには、Ｌｏｗアクティブのリセットパルスｒｓｔが与えられる。

上述した回路構成から明らかなように、本従来例に係るシフト回路１００は、カレントミラー回路１０１を用いたカレントミラー型レベルシフト回路とクロック抜きシフト回路とを組み合わせた構成となっており、転送パルスＩＮがＨｉｇｈまたは転送パルスＯＵＴがＨｉｇｈのときに当該レベルシフト回路が動作するようになっている。

特開２００２−２８７７１１号公報

上記構成の従来例に係るレベルシフト機能付きシフト回路１００では、カレントミラー回路１０１を基本とする回路構成となっていることから、電源電位ＶＤＤとクロックパルスＣＫ，ＸＣＫの間（図中点線の矢印で示した部分）にレベルシフト回路駆動時に常にリーク電流（貫通電流）が流れることになるため、このリーク電流が本シフト回路１００の消費電力を高める原因となっていた。

また、ＶＤＤ−ＣＫ，ＸＣＫ間にリークがあることで、クロックパルスＣＫ，ｘＣＫには当該リークを吸収するための出力能力が要求されるため、クロックパルスＣＫ，ｘＣＫの負担が大きく、さらにはカレントミラー回路１０１を構成する対のＮＭＯＳトランジスタｎ１０１，ｎ１０２の特性が同じである必要があるため、トランジスタ特性のばらつきに弱いという課題もある。

本発明は、上記課題に鑑みてなされたものであって、その目的とするところは、消費電力を低減できるとともに、トランジスタ特性のばらつきに強く、しかもクロックパルスへの負担が小さいシフト回路、当該シフト回路を複数段縦続接続してなるシフトレジスタ回路および当該シフトレジスタ回路を駆動回路の一部として搭載した表示装置を提供することにある。

本発明によるシフト回路は、制御パルスがアクティブ状態のときに、クロックパルスを第１の振幅から第２の振幅にレベルシフトして出力するレベルシフト手段と、前記制御パルスを発生する制御パルス発生手段とを備え、
前記レベルシフト手段が、
第１の電源電位と第２の電源電位との間に直列に接続された互いに逆導電型の第１，第２のトランジスタと、前記クロックパルスが入力されるクロック端子と、前記クロック端子と前記第１のトランジスタのゲートとの間に接続され、前記制御パルスがアクティブ状態のときにオン状態となる第１のスイッチ手段と、前記第２の電源電位と前記第２のトランジスタのゲートとの間に接続され、前記制御パルスがアクティブ状態のときにオフ状態となる第２のスイッチ手段と、前記クロック端子と前記第２のトランジスタのゲートとの間に接続された容量素子とを有する構成となっている。

上記構成のレベルシフト機能付きシフト回路において、制御パルスがアクティブ状態のときに、第１のスイッチ手段がオン状態になることにより、当該第１のスイッチ手段を通してクロック端子から第１のトランジスタのゲートにクロックパルスが与えられると同時に、第２のスイッチ手段がオフ状態となることにより、第２のトランジスタのゲートへの第２の電源電位の供給が遮断され、当該第２のトランジスタのゲートがフローティング状態となるとともに、第２のトランジスタのゲートに容量素子によるカップリングによってクロックパルスが伝達される。

このとき、第１，第２のトランジスタの各ゲートに与えられるクロックパルスは同位相であるが、第２のトランジスタのゲートに与えられるクロックパルスの高レベル側の電位が第２の電源電位となり、第１のトランジスタのゲートに与えられるクロックパルスの高レベル側の電位を相対的にシフトさせたものとなる。また、クロックパルスの振幅は、第１，第２のトランジスタの閾値Ｖｔｈよりも大きな値である。これにより、第１，第２のトランジスタは、オフすべきタイミングでは上記ゲート電位の関係から確実にオフ状態となる。したがって、第１，第２のトランジスタからなる相補性回路において、これらトランジスタのオフ時のリークを確実に防ぐことができる。

本発明によれば、レベルシフト部におけるオフ時のリークを確実に防ぐことができるため消費電力を低減でき、しかもカレントミラー回路を用いない回路構成を採っているためトランジスタ特性のばらつきに強いシフト回路を提供できる。

以下、本発明の実施の形態について図面を参照して詳細に説明する。

［第１実施形態］
図１は、本発明の第１実施形態に係るシフト回路の回路構成を示す回路図である。本実施形態に係るシフト回路１０は、レベルシフト部１１および制御パルス発生部１２を有する構成となっている。

レベルシフト部１１は、制御パルス発生部１２から与えられる制御パルスＮＳＷがアクティブ状態のときに、クロックパルスＣＫをＶＳＳ−Ｖｉｎ振幅（例えば、０［Ｖ］−３［Ｖ］振幅）からＶＳＳ−ＶＤＤ振幅（例えば、０［Ｖ］−８［Ｖ］振幅）にレベルシフトして出力パルスＯＵＴとして出力する。なお、クロックパルスＣＫのＨｉｇｈ電位Ｖｉｎは、トランジスタの閾値Ｖｔｈよりも大きい必要がある（ＶＤＤ＞Ｖｉｎ＞Ｖｔｈ）。制御パルス発生部１２は、クロックパルスＣＫの１周期分だけアクティブ状態になるパルスを発生し、レベルシフト部１１に制御パルスＮＳＷとして与える。

図２に、クロックパルスＣＫ、制御パルス発生部１２の入力パルスＩＮ、制御パルスＮＳＷ、当該制御パルスＮＳＷの逆相制御パルスＰＳＷおよび出力パルスＯＵＴのレベル関係およびタイミング関係を示す。

ここで、レベルシフト部１１および制御パルス発生部１２の各々の具体的な回路構成の実施例について説明する。先ず、レベルシフト部１１について説明する。

（レベルシフト部１１の実施例１）
図３は、実施例１に係るレベルシフト部（ＬＳ１）１１Ａの構成を示す回路図である。図３に示すように、本実施例１に係るレベルシフト部１１Ａは、相補性回路２１、第１〜第３のスイッチ回路２２〜２４、容量素子Ｃａｐおよびバッファ２５を有するとともに、クロック端子２６、制御端子２７および出力端子２８を備えた構成となっている。

相補性回路２１は、電源電位ＶＳＳと電源電位ＶＤＤとの間に直列に接続された互いに逆導電型の第１，第２のトランジスタ、即ちＮＭＯＳトランジスタｎ１１とＰＭＯＳトランジスタｐ１１とから構成されている。これらＮＭＯＳトランジスタｎ１１およびＰＭＯＳトランジスタｐ１１の各ドレインは、バッファ２５を介して回路出力端子２８に接続されている。

第１のスイッチ回路２２は、ＮＭＯＳトランジスタｎ１２によって構成されており、当該ＮＭＯＳトランジスタｎ１２のドレインがクロック端子２６に、ソースがＮＭＯＳトランジスタｎ１１のゲートに、ゲートが制御端子２７にそれぞれ接続されている。クロック端子２６は、ＶＳＳ−Ｖｉｎ振幅（例えば、０［Ｖ］−３［Ｖ］振幅）のクロックパルスＣＫを入力とする。制御端子２７は、制御パルス発生部１２で発生される、クロックパルスＣＫの１周期分だけアクティブ状態（Ｈｉｇｈ電位＝電源電位ＶＤＤ）になる制御パルスＮＳＷを入力とする。

第２のスイッチ回路２３は、電源電位ＶＤＤとＰＭＯＳトランジスタｐ１１のゲートとの間に接続され、制御パルスＮＳＷをゲート入力とするＰＭＯＳトランジスタｐ１２によって構成されている。この第２のスイッチ回路２３は、制御パルスＮＳＷがアクティブ状態（Ｈｉｇｈ電位）のときにオフ状態となることで、電源電位ＶＤＤとＰＭＯＳトランジスタｐ１１のゲートとの電気的な接続を遮断し、ＰＭＯＳトランジスタｐ１１のゲートをフローティング状態にする。

第３のスイッチ回路２４は、電源電位ＶＤＤとＮＭＯＳトランジスタｎ１１のゲートとの間に接続され、制御パルスＮＳＷをゲート入力とするＰＭＯＳトランジスタｐ１５によって構成されている。この第３のスイッチ回路２４は、制御パルスＮＳＷがアクティブ状態のときにオフ状態となることで、電源電位ＶＤＤとＮＭＯＳトランジスタｎ１１のゲートとの電気的な接続を遮断する。

容量素子Ｃａｐは、クロック端子２６とＮＭＯＳトランジスタｎ１１のゲートとの間に接続されている。これにより、クロックパルスＣＫは、容量素子ＣａｐによるカップリングによってＰＭＯＳトランジスタｐ１１のゲートに伝達されることになる。

バッファ２５は、例えばインバータバッファ回路からなる。ただし、このバッファ２５は必須のものではなく、必要に応じて配置されることになる。

続いて、上記構成の本実施例１に係るレベルシフト部１１Ａの回路動作について、図４のタイミングチャートを用いて説明する。

先ず、制御パルスＮＳＷがＬｏｗ電位（電源電位ＶＳＳ）のとき、ＮＭＯＳトランジスタｎ１２がオフ状態、ＰＭＯＳトランジスタｐ１２，ｐ１３がオン状態となるため、クロックパルスＣＫの論理状態によらず、ノードＡ（ＰＭＯＳトランジスタｐ１１のゲート）の電位ＶＡおよびノードＢ（ＮＭＯＳトランジスタｎ１１の）ゲートの電位ＶＢは電源電位ＶＤＤである。したがって、ＰＭＯＳトランジスタｐ１１がオフ、ＮＭＯＳトランジスタｎ１１がオンとなるため、出力パルスＯＵＴは電源電位ＶＳＳとなる。

制御パルスＮＳＷがＨｉｇｈ電位（電源電位ＶＤＤ）のとき、即ち本レベルシフト部１１Ａの駆動状態では、ＮＭＯＳトランジスタｎ１２がオン状態、ＰＭＯＳトランジスタｐ１２，ｐ１３がオフ状態となるため、ノードＡはフローティング状態になり、容量素子Ｃａｐを通してクロックパルスＣＫのカップリングを受ける。ノードＢには、ＮＭＯＳトランジスタｎ１２を通してクロックパルスＣＫが与えられる。

ここで、制御パルスＮＳＷがアクティブ状態（Ｈｉｇｈ電位）となるのは、クロックパルスＣＫの１周期分の期間であり、当該１周期分だけ本レベルシフト部１１Ａを駆動させることになる。この１周期におけるノードＢのクロック振幅はＶＳＳ／Ｖｉｎ、ノードＡのクロック振幅はＶＤＤ−Ｖｉｎ／ＶＤＤとなり、しかもノードＡ，Ｂに印加されるクロックが同位相である。

これにより、ＰＭＯＳトランジスタｐ１１およびＮＭＯＳトランジスタｎ１１は、オフすべきタイミングでは、ノードＡ，Ｂの各電位ＶＡ，ＶＢの関係から確実にオフ状態となる。したがって、ＰＭＯＳトランジスタｐ１１およびＮＭＯＳトランジスタｎ１１からなる相補性回路２１において、これらＭＯＳトランジスタｐ１１，ｎ１１のオフ時のリークを確実に防ぎつつ、クロックパルスＣＫをＶＳＳ−ＶＤＤ振幅の出力パルスＯＵＴにレベルシフト（レベル変換）することができる。

上述したように、ＶＳＳ−Ｖｉｎ（例えば、０［Ｖ］−３［Ｖ］）振幅のクロックパルスＣＫをＶＳＳ−ＶＤＤ（例えば、０［Ｖ］−８［Ｖ］）振幅の出力パルスＯＵＴにレベルシフトするレベルシフト部１１Ａにおいて、ＮＭＯＳトランジスタｎ１１およびＰＭＯＳトランジスタｐ１１からなる相補性回路２１を基本回路とし、レベルシフト駆動時にＮＭＯＳトランジスタｎ１１のゲートにはクロックパルスＣＫを与える一方、ＰＭＯＳトランジスタｐ１１のゲートには容量素子ＣａｐによるカップリングによってクロックパルスＣＫを電源電位ＶＤＤ側に相対的にシフトさせたクロックパルスを与えることにより、ＮＭＯＳトランジスタｎ１１およびＰＭＯＳトランジスタｐ１１がオフすべきタイミングでは確実にオフ状態になるため、相補性回路２１にリーク電流が流れることはない。

このように、レベルシフト部１１Ａにリーク電流が流れなくなることにより、シフト回路１０の低消費電力化を実現できる。また、逆導電型のトランジスタからなる相補性回路２１を基本回路としていることにより、リーク電流がなく、常にトランジスタの飽和領域で駆動することになるため、カレントミラー回路を基本回路とする従来例に係るレベルシフト回路で見られるようなトランジスタ特性（閾値Ｖｔｈやドレイン−ソース電流Ｉｄｓ等）のばらつきに強い、即ちトランジスタ特性のバラツキによる回路性能が大きく左右されないレベルシフト部１１Ａを実現できる。しかも、電源電位ＶＤＤとクロックパルスＣＫとの間にリークがないため、クロックパルスＣＫへの負担を軽減できる。

ただし、実施例１に係るレベルシフト部１１Ａの回路構成では、制御パルスＮＳＷがＬｏｗ電位で、ノードＡが電源電位ＶＤＤに固定となるときにも、容量素子Ｃａｐを通してクロックパルスＣＫのカップリングがノードＡにおよぶ懸念がある。このカップリングの影響により、ノードＡの電位ＶＡが揺れ、その電位の揺れが出力パルスＯＵＴに例えばヒゲ状のノイズとして現れる可能性がある。これを改善した回路構成が実施例２に係るレベルシフト部１１Ｂである。

（レベルシフト部１１の実施例２）
図５は、実施例２に係るレベルシフト部（ＬＳ２）１１Ｂの構成を示す回路図であり、図３と同等部分には同一符号を付して示している。

本実施例２に係るレベルシフト部１１Ｂは、実施例１に係るレベルシフト部１１Ａの構成要素に加えて、第４のスイッチ回路３１および第５のスイッチ回路３２を有する構成となっている。第４のスイッチ回路３１は、クロック端子２６と容量素子Ｃａｐの一端との間に接続され、制御パルスＮＳＷをゲート入力とするＮＭＯＳトランジスタｎ１３によって構成されている。第５のスイッチ回路３２は、電圧端子３３と容量素子Ｃａｐの一端との間に接続され、制御パルスＮＳＷをゲート入力とするＰＭＯＳトランジスタｐ１４によって構成されている。電圧端子３３は、一定電圧Ｖｉｎを入力とする。

続いて、上記構成の本実施例２に係るレベルシフト部１１Ｂの回路動作について、図６のタイミングチャートを用いて説明する。基本的な回路動作は、実施例１に係るレベルシフト部１１Ａの回路動作と同じであるため、ここでは、新たに追加された第４，第５のスイッチ回路３１，３２の動作を中心に説明するものとする。

第４のスイッチ回路３１において、ＮＭＯＳトランジスタｎ１３は、制御パルスＮＳＷがアクティブ状態（Ｈｉｇｈ電位＝電源電位ＶＤＤ）のときにオン状態となってクロックパルスＣＫをノードＣ（キャパシタＣａｐの一端）に供給する一方、制御パルスＮＳＷが非アクティブ状態（Ｌｏｗ電位＝電源電位ＶＳＳ）のときにはオフ状態となり、クロック端子２６と容量素子Ｃａｐとの間の電気的な接続を遮断することで、クロックパルスＣＫの影響がノードＡにおよばないようにする。

また、第５のスイッチ回路３２において、ＰＭＯＳトランジスタｐ１４は、制御パルスＮＳＷがアクティブ状態のときにオフ状態となって電圧端子３３とノードＣとの間の電気的な接続を遮断する一方、制御パルスＮＳＷが非アクティブ状態のときにはオン状態となり、電圧端子３３とノードＣとの間を電気的に接続することで、ノードＣの電位ＶＣを一定電位Ｖｉｎに固定する。

上述したように、実施例２に係るレベルシフト部１１Ｂでは、制御パルスＮＳＷが非アクティブ状態のときに、クロック端子２６とノードＣとの間の電気的な接続を遮断するとともに、ノードＣの電位ＶＣを一定電位Ｖｉｎに固定することにより、容量素子Ｃａｐを通してクロックパルスＣＫのカップリングがノードＡにおよぶのを阻止することができるため、ノードＡの電位ＶＡの揺れに起因するヒゲ状のノイズが出力パルスＯＵＴに現れることはない。

ここで、ＮＭＯＳトランジスタｎ１２，ｎ１３のオン抵抗について考察する。ＮＭＯＳトランジスタｎ１２，ｎ１３は、制御パルスＮＳＷがアクティブ状態のときにクロックパルスＣＫをノードＢ，Ｃに供給するためのスイッチである。このクロックパルスＣＫの供給期間はクロックパルスＣＫの１周期分に当たるため、スイッチ回路２２，３１には、クロックパルスＣＫのＨｉｇｈ側電位ＶｉｎとＬｏｗ側電位ＶＳＳを十分に供給するための能力が必要である。しかし、スイッチ回路２２，３１をＮＭＯＳトランジスタｎ１２，ｎ１３単独で構成すると、オン時のゲート電圧ＶＤＤに対してクロックパルスＣＫのＨｉｇｈ側電位Ｖｉｎ時の方がオン抵抗が高くなってしまう。

続いて、ゲート−ドレイン間またはゲート−ソース間カップリングについて考察する。制御パルスＮＳＷがアクティブ状態（電源電位ＶＤＤ）から非アクティブ状態（電源電位ＶＳＳ）に遷移するときに、ゲート−ドレイン間カップリングまたはゲート−ソース間カップリングがある。このカップリングによる飛込みによって回路が誤動作を起こす懸念がある。

このような、ＮＭＯＳトランジスタｎ１２，ｎ１３のオン抵抗およびゲート−ドレイン間またはゲート−ソース間カップリングに関する懸念を改善した回路構成が実施例３に係るレベルシフト部１１Ｃである。

この実施例２に係るレベルシフト部１１Ｂをレベルシフト部１１として用いた場合のシフト回路１０の構成を、第１実施形態の変形例１に係るシフト回路１０Ａとして図７に示す。

（レベルシフト部１１の実施例３）
図８は、実施例３に係るレベルシフト部（ＬＳ３）１１Ｃの構成を示す回路図であり、図５と同等部分には同一符号を付して示している。

本実施例３に係るレベルシフト部１１Ｃは、スイッチ回路２２，２３，２４，３１，３２をＣＭＯＳスイッチを用いて構成している点で本実施例２に係るレベルシフト部１１Ｂと相違している。すなわち、スイッチ回路２２は、互いに並列接続されたＮＭＯＳトランジスタｎ２１およびＰＭＯＳトランジスタｐ２１によって構成され、ＮＭＯＳトランジスタｎ２１のゲートに制御端子２７を介して入力される制御パルスＮＳＷが、ＰＭＯＳトランジスタｐ２１のゲートに制御端子３４を介して入力される制御パルスＮＳＷと逆相の制御パルスＰＳＷがそれぞれ印加されるようになっている。

スイッチ回路２３は、互いに並列接続されたＮＭＯＳトランジスタｎ２２およびＰＭＯＳトランジスタｐ２２によって構成され、ＮＭＯＳトランジスタｎ２２のゲートに逆相の制御パルスＰＳＷが、ＰＭＯＳトランジスタｐ２２のゲートに正相の制御パルスＮＳＷがそれぞれ印加されるようになっている。スイッチ回路２４は、互いに並列接続されたＮＭＯＳトランジスタｎ２３およびＰＭＯＳトランジスタｐ２３によって構成され、ＮＭＯＳトランジスタｎ２３のゲートに逆相の制御パルスＰＳＷが、ＰＭＯＳトランジスタｐ２３のゲートに正相の制御パルスＮＳＷがそれぞれ印加されるようになっている。

スイッチ回路３１は、互いに並列接続されたＮＭＯＳトランジスタｎ２４およびＰＭＯＳトランジスタｐ２４によって構成され、ＮＭＯＳトランジスタｎ２４のゲートに正相の制御パルスＮＳＷが、ＰＭＯＳトランジスタｐ２４のゲートに逆相の制御パルスＰＳＷがそれぞれ印加されるようになっている。スイッチ回路３２は、互いに並列接続されたＮＭＯＳトランジスタｎ２５およびＰＭＯＳトランジスタｐ２５によって構成され、ＮＭＯＳトランジスタｎ２５のゲートに逆相の制御パルスＰＳＷが、ＰＭＯＳトランジスタｐ２５のゲートに正相の制御パルスＮＳＷがそれぞれ印加されるようになっている。

図９は、実施例３に係るレベルシフト部１１Ｃの回路動作の説明に供するタイミングチャートである。本実施例３に係るレベルシフト部１１Ｃの場合には、制御パルスＮＳＷと逆相の制御パルスＰＳＷが追加されることになる。

上述したように、実施例３に係るレベルシフト部１１Ｃでは、スイッチ回路２２，３１をＣＭＯＳスイッチを用いて構成したことにより、当該スイッチ回路２２，３１をＮＭＯＳトランジスタ単独で構成した場合における当該ＮＭＯＳトランジスタのオン抵抗に関する懸念、即ちオン時のゲート電圧ＶＤＤに対してクロックパルスＣＫのＨｉｇｈ側電位Ｖｉｎ時の方がオン抵抗が高くなるという懸念を、ＰＭＯＳトランジスタｐ２１，ｐ２４の作用によって解消することができる。

また、スイッチ回路２３，２４，３２をＣＭＯＳスイッチで構成したことにより、当該スイッチ回路２３，２４，３２をＮＭＯＳトランジスタ単独で構成した場合におけるゲート−ドレイン間またはゲート−ソース間カップリングに起因する懸念、即ちカップリングによる飛込みによって回路が誤動作を起こすという懸念を、ＰＭＯＳトランジスタｐ２２，ｐ２３，ｐ２５の作用によって解消することができる。

なお、本実施例３では、スイッチ回路２２，２３，２４，３１，３２をＣＭＯＳスイッチで構成することで上記の各懸念を解消するとしたが、この解消策は必ず必要なものでなく、回路定数や駆動条件（各種電圧設定値）によって上記の各懸念に対する対策箇所の必要性を検討し、対策の有無を選択するようにすることも可能である。

この実施例３に係るレベルシフト部１１Ｃをレベルシフト部１１として用いた場合のシフト回路１０の構成を、第１実施形態の変形例２に係るシフト回路１０Ｂとして図１０に示す。

次に、制御パルスＮＳＷ（逆相制御パルスＰＳＷ）を発生する制御パルス発生部１２について説明する。

制御パルスＮＳＷは、先述したクロックパルスＣＫの１周期分だけアクティブ（Ｈｉｇｈ電位）になるパルス信号である。このような制御パルスＮＳＷを生成する方法として、次の２つの方法が考えられる。

ここでは、本実施形態に係るシフト回路１０を例えばシフトレジスタ回路の各シフト段（転送段）として用いる場合を前提として説明するものとする。第１の方法は、シフトレジスタ回路における自身段入力と自身段出力とを利用する方法であり、これを実施例１として説明する。第２の方法は、シフトレジスタ回路における自身段入力と次段出力を利用する方法であり、これを実施例２，３，４として説明する。

（制御パルス発生部１２の実施例１）
図１１は、実施例１に係る制御パルス発生部（ＡＰＧａ）１２Ａの構成を示すブロック図である。

図１１に示すように、本実施例１に係る制御パルス発生部１２Ａは、ＮＯＲ回路４１、インバータ回路４２およびリセット回路４３を有し、２つの入力端子４４，４５、２つの出力端子４６，４７およびリセット端子４８を備えた構成となっている。入力端子４４は、クロックパルスＣＫと同じパルス幅の入力パルスＩＮ１を入力とする。この入力パルスＩＮ１は、シフトレジスタ回路における自身段の入力パルスに相当する。入力端子４５は、入力パルスＩＮ１に対してクロックパルスＣＫの１／２周期だけ位相がずれた入力パルスＩＮ２を入力とする。この入力パルスＩＮ２は、シフトレジスタ回路における自身段の出力パルスに相当する。

ＮＯＲ回路４１は、入力パルスＩＮ１と入力パルスＩＮ２との否定論理和をとる。インバータ回路４２は、ＮＯＲ回路４１の出力パルスを反転することで正相の制御パルスＮＳＷを生成し、出力端子４６を通して出力する。また、ＮＯＲ回路４１の出力パルスは、そのまま出力端子４７を通して逆相の制御パルスＰＳＷとして出力される。この逆相の制御パルスＰＳＷは、レベルシフト部１１が実施例３に係るレベルシフト部１１Ｃの場合に必要となる。図１２に、入力パルスＩＮ１，ＩＮ２および制御パルスＮＳＷ，ＰＳＷのタイミング関係を示す。

リセット回路４３は、電源電位ＶＤＤとＮＯＲ回路４１の出力端（インバータ回路４２の入力端）との間に接続され、リセット端子４８を介して入力されるリセットパルスｒｓｔをゲート入力とするＰＭＯＳトランジスタｐ３０によって構成されている。このリセット回路４３では、リセットパルスｒｓｔがＬｏｗ電位になることで、ＰＭＯＳトランジスタｐ３０がオン状態となってＮＯＲ回路４１の出力端電位（インバータ回路４２の入力端電位）を電源電位ＶＤＤにするリセット動作が行われる。

図１３は、ＮＯＲ回路４１の構成の一例を示す回路図である。図１３に示すように、本例に係るＮＯＲ回路４１は、電源電位ＶＤＤと出力ノードＮｏｕｔとの間に直列に接続され、入力パルスＩＮ１，ＩＮ２をゲート入力とするＰＭＯＳトランジスタｐ３１，ｐ３２と、出力ノードＮｏｕｔと電源電位ＶＳＳとの間に並列に接続され、入力パルスＩＮ１，ＩＮ２をゲート入力とするＮＭＯＳトランジスタｎ３１，ｎ３２とによって構成されている。ただし、ＮＯＲ回路４１としてはこの構成に限られるものではない。

図１４は、インバータ回路４２の構成の一例を示す回路図である。図１４に示すように、本例に係るインバータ回路４２は、電源電位ＶＤＤと電源電位ＶＳＳとの間に直列に接続され、ゲート同士およびドレイン同士がそれぞれ共通に接続されたＰＭＯＳトランジスタｐ３３およびＮＭＯＳトランジスタｎ３３からなるＣＭＯＳインバータ構成となっている。ただし、インバータ回路４２としてはこの構成に限られるものではない。

この実施例１に係る制御パルス発生部１２Ａは、第１実施形態に係るシフト回路１０（図１）、その変形例１に係るシフト回路１０Ａ（図７）、その変形例２に係るシフト回路１０Ｂ（図１０）において、制御パルス発生部１２として用いられる。

（制御パルス発生部１２の実施例２）
図１５は、実施例２に係る制御パルス発生部（ＡＰＧｂ１）１２Ｂ１の構成を示すブロック図である。

図１５に示すように、本実施例２に係る制御パルス発生部１２Ｂ１は、切り替え回路５１、ラッチ回路５２およびリセット回路５３を有し、２つの入力端子５４，５５、２つの出力端子５６，５７およびリセット端子５８を備えた構成となっている。入力端子５４は、クロックパルスＣＫと同じパルス幅の入力パルスＰＲＩＮを入力とする。この入力パルスＰＲＩＮは、シフトレジスタ回路における自身段の入力パルスに相当する。入力端子５５は、入力パルスＩＮ１（ＰＲＩＮ）に対してクロックパルスＣＫの１周期だけ位相がずれた入力パルスＮＸＩＮを入力とする。この入力パルスＮＸＩＮは、シフトレジスタ回路における次段の出力パルスに相当する。

切り替え回路５１は、電源電位ＶＤＤと電源電位ＶＳＳとの間に直列に接続されたＰＭＯＳトランジスタｐ４１およびＮＭＯＳトランジスタｎ４１と、インバータ回路５１１とを有する構成となっている。ＰＭＯＳトランジスタｐ４１のゲートには、入力パルスＰＲＩＮがインバータ回路５１１で反転されて与えられる。ＮＭＯＳトランジスタｎ４１のゲートには、入力パルスＮＸＩＮが直接与えられる。この切り替え回路５１は、入力パルスＰＲＩＮ／ＮＸＩＮによって制御パルスＮＳＷのＬｏｗ側電位ＶＳＳとＨｉｇｈ側電位ＶＤＤとの切り替えを行う。

ラッチ回路５２は、一方の出力端子５６（切り替え回路５１の出力端）に入力端が、他方の出力端子５７に出力端がそれぞれ接続されたインバータ回路５２１と、当該インバータ回路５２１に対して逆向きに並列接続されたインバータ回路５２２とによって構成されている。このラッチ回路５２は、切り替え回路５１の出力端電位をラッチすることで、Ｌｏｗ側電位ＶＳＳ/Ｈｉｇｈ側電位ＶＤＤを維持する。

切り替え回路５１の出力端電位は、そのまま出力端子５６から正相の制御パルスＮＳＷとして出力されるとともに、ラッチ回路５２を経由して出力端子５７から逆相の制御パルスＰＳＷとして出力される。この逆相の制御パルスＰＳＷは、レベルシフト部１１が実施例３に係るレベルシフト部１１Ｃの場合に必要となる。図１６に、入力パルスＰＲＩＮ，ＮＸＩＮおよび制御パルスＮＳＷ，ＰＳＷのタイミング関係を示す。

リセット回路５３は、切り替え回路５１の出力端と電源電位ＶＳＳとの間に接続され、リセット端子５８を介して入力されるリセットパルスｒｓｔをゲート入力とするＮＭＯＳトランジスタｎ４２によって構成されている。このリセット回路５３では、リセットパルスｒｓｔがＨｉｇｈ電位になることで、ＮＭＯＳトランジスタｎ４２がオン状態となって切り替え回路５１の出力端電位を電源電位ＶＳＳにするリセット動作が行われる。

上記構成の実施例２に係る制御パルス発生部１２Ｂ１では、ラッチ回路５２を用いた構成を採っているために、制御パルスＮＳＷのＬｏｗ側電位ＶＳＳとＨｉｇｈ側電位ＶＤＤとの切り替えが起きる度に、切り替え回路５１の出力端と出力端子５６との間の信号線上において切り替え回路５１の出力とラッチ回路５２の出力との間で衝突が起きる。このことから、切り替えをスムーズに行うためには、切り替え回路５１の出力がラッチ回路５２の出力よりも大きい必要がある。したがって、本制御パルス発生部１２Ｂ１を設計するに当たっては、この部分に注意した回路定数の決定が必要になる。

制御パルス発生部１２における安定した駆動を実現するためには、切り替え回路５１の出力とラッチ回路５２の出力との衝突は回避した方が好ましい。そこで、切り替え回路５１の出力とラッチ回路５２の出力との衝突を回避するようにした回路構成が、実施例３，４に係る制御パルス発生部１２Ｂ２，１２Ｂ３である。

（制御パルス発生部１２の実施例３）
図１７は、実施例３に係る制御パルス発生部（ＡＰＧｂ２）１２Ｂ２の構成を示すブロック図であり、図中、図１５と同等部分には同一符号を付して示している。

図１７に示すように、本実施例３に係る制御パルス発生部１２Ｂ２は、実施例２に係る制御パルス発生部１２Ｂ１の構成要素に加えて、切り替え回路５１の出力端とラッチ回路５２の出力端との間にスイッチ回路５９を有する構成となっている。

スイッチ回路５９は、入力パルスＰＲＩＮ，ＮＸＩＮを２入力とするＮＯＲ回路５９１と、ＮＯＲ回路５９１の出力を反転するインバータ回路５９２と、切り替え回路５１の出力端とラッチ回路５２の出力端との間に接続されたスイッチ素子５９３とを有する構成となっている。スイッチ素子５９３は、互いに並列に接続され、ＮＯＲ回路５９１の出力およびインバータ回路５９２の出力をゲート入力とするＮＭＯＳトランジスタｎ４３およびＰＭＯＳトランジスタｐ４３からなるＣＭＯＳスイッチ構成となっている。

上記構成の実施例３に係る制御パルス発生部１２Ｂ２では、入力パルスＰＲＩＮ，ＮＸＩＮの否定論理和をＮＯＲ回路５９１でとり、その論理和演算の結果に基づいて切り替え回路５１の出力端とラッチ回路５２の出力端との間を電気的に接続／遮断する制御を行うことで、制御パルスＮＳＷのＬｏｗ側電位ＶＳＳとＨｉｇｈ側電位ＶＤＤとの切り替え時に、切り替え回路５１の出力とラッチ回路５２の出力との間で衝突が起きるのを回避することができる。図１８に、入力パルスＰＲＩＮ，ＮＸＩＮ、ノードＡ，Ｂの各電位ＶＡ，ＶＢおよび制御パルスＮＳＷ，ＰＳＷのタイミング関係を示す。

（制御パルス発生部１２の実施例４）
図１９は、実施例４に係る制御パルス発生部（ＡＰＧｂ３）１２Ｂ３の構成を示すブロック図であり、図中、図１７と同等部分には同一符号を付して示している。

図１９に示すように、本実施例４に係る制御パルス発生部１２Ｂ３は、実施例３に係る制御パルス発生部１２Ｂ２のスイッチ回路５９に代えて、２つのスイッチ回路５９Ａ，５９Ｂを切り替え回路５１の出力端とラッチ回路５２の出力端との間に直列に接続した構成となっている。

スイッチ回路５９Ａは、互いに並列に接続されたＮＭＯＳトランジスタｎ４３およびＰＭＯＳトランジスタｐ４３からなるＣＭＯＳスイッチによって構成されており、入力パルスＮＸＩＮがインバータ回路５９２で反転されてＮＭＯＳトランジスタｎ４３のゲートに与えられるとともに、入力パルスＮＸＩＮが直接ＰＭＯＳトランジスタｐ４３のゲートに与えられるようになっている。

スイッチ回路５９Ｂは、互いに並列に接続されたＮＭＯＳトランジスタｎ４４およびＰＭＯＳトランジスタｐ４４からなるＣＭＯＳスイッチによって構成されており、入力パルスＰＸＩＮがインバータ回路５１１で反転されてＮＭＯＳトランジスタｎ４４のゲートに与えられるとともに、入力パルスＰＸＩＮが直接ＰＭＯＳトランジスタｐ４４のゲートに与えられるようになっている。

上記構成の実施例４に係る制御パルス発生部１２Ｂ３では、切り替え回路５１の出力端とラッチ回路５２の出力端との間に２つのスイッチ回路５９Ａ，５９Ｂを直列に接続し、これらスイッチ回路５９Ａ，５９Ｂを入力パルスＮＲＩＮと入力パルスＰＸＩＮとでオン／オフ制御することにより、制御パルスＮＳＷのＬｏｗ側電位ＶＳＳとＨｉｇｈ側電位ＶＤＤとの切り替え時に、切り替え回路５１の出力とラッチ回路５２の出力との間で衝突が起きるのを回避することができる。

上述したシフトレジスタ回路における自身段入力と次段出力を利用する方法を採用した制御パルス発生部１２Ｂ（実施例２，３，４に係る制御パルス発生部１２Ｂ１，１２Ｂ２，１２Ｂ３）も、シフトレジスタ回路における自身段入力と自身段出力を利用する方法を採用した制御パルス発生部１２Ａと同様に、シフト回路１０においてその制御パルス発生部１２として用いられる。

制御パルス発生部１２Ｂを制御パルス発生部１２として用いた場合において、実施例１に係るレベルシフト部１１Ａをレベルシフト部１１として用いたシフト回路１０の構成を第１実施形態の変形例３に係るシフト回路１０Ｃとして図２０に、実施例２に係るレベルシフト部１１Ｂをレベルシフト部１１として用いたシフト回路１０の構成を第１実施形態の変形例４に係るシフト回路１０Ｄとして図２１に、実施例３に係るレベルシフト部１１Ｃをレベルシフト部１１として用いたシフト回路１０の構成を第１実施形態の変形例５に係るシフト回路１０Ｅとして図２２にそれぞれ示す。

この変形例３，４，５に係るシフト回路１０Ｃ，１０Ｄ，１０Ｅにおいて用いられるクロックパルスＣＫ、入力パルスＰＲＩＮ，ＮＸＩＮ、制御パルスＮＳＷ，ＰＳＷおよび出力パルスＯＵＴのタイミング関係を図２３に示す。

なお、変形例４，５に係るシフト回路１０Ｄ，１０Ｅでは、一定電圧Ｖｉｎがレベルシフト部１１Ｂ，１１Ｃに与えられるようになっている点で、変形例３に係るシフト回路１０Ｃと異なるが、一定電圧Ｖｉｎを与える意義については実施例２に係るレベルシフト部１１Ｂにおいて説明した通りであり、いずれのシフト回路１０Ｃ，１０Ｄ，１０Ｅとも基本動作は同じである。

また、制御パルス発生部１２Ｂには、実施例２，３，４に係る制御パルス発生部１２Ｂ１，１２Ｂ２，１２Ｂ３の３種類あるが、基本的に同じ動作であるために、ここでは、制御パルス発生部１２Ｂと実施例１，２，３に係るレベルシフト部１１Ａ，１１Ｂ，１１Ｃとの組み合わせの３パターンを例に挙げて示したが、実際には、実施例２，３，４に係る制御パルス発生部１２Ｂ１，１２Ｂ２，１２Ｂ３と実施例１，２，３に係るレベルシフト部１１Ａ，１１Ｂ，１１Ｃとのそれぞれの組み合わせがあり、計９パターンの組み合わせが考えられる。

以上説明した、レベルシフト部１１（１１Ａ，１１Ｂ，１１Ｃ）と、制御パルス発生部１２（１２Ａ，１２Ｂ１，１２Ｂ２，１２Ｂ３）との種々の組み合わせパターンからなるシフト回路１０（１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，１０Ｅ）は、一般的なレベルシフト機能付きシフト回路として用いることができ、さらにはシフトレジスタ回路の各転送段（シフト段）として用いることができる。以下、シフトレジスタ回路の各シフト段に第１実施形態に係るシフト回路１０（１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，１０Ｅ）を用いた応用例について説明する。

（応用例１）
図２４は、本発明の応用例１に係るシフトレジスタ回路の構成を示すブロック図である。図２４に示すように、本応用例１に係るシフトレジスタ回路６１Ａは、第１実施形態に係るシフト回路１０またはその変形例１，２に係るシフト回路１０Ａ，１０Ｂが多数段縦続接続され、各転送段にクロックパルスＣＫと逆相のクロックパルスｘＣＫとが交互に与えられるとともに、初段のシフト段には入力パルスＩＮとしてシフト動作の開始を指令するスタートパルスＳＴが与えられ、各転送段の出力パルスＯＵＴが次段の入力パルスＩＮとなるとともに、転送パルスｏ１，ｏ２，ｏ３，…として導出される構成となっている。

また、各転送段には、駆動時は常にＨｉｇｈ電位（電源電位ＶＤＤ）となるリセットパルスｒｓｔおよび一定電圧Ｖｉｎが共通に与えられるようになっている。ただし、第１実施形態に係るシフト回路１０を各転送段として用いる場合には、一定電圧Ｖｉｎを与える必要はない。図２５に、クロックパルスＣＫ，ｘＣＫ、スタートパルスＳＴ、１段目、２段目の制御パルスＮＳＷおよび各転送段の出力パルス（転送パルス）ｏ１，ｏ２，ｏ３，ｏ４，…のタイミング関係を示す。

（応用例２）
図２６は、本発明の応用例２に係るシフトレジスタ回路の構成を示すブロック図である。図２６に示すように、本応用例２に係るシフトレジスタ回路６１Ｂは、第１実施形態の変形例３〜５に係るシフト回路１０Ｃ〜１０Ｅが２Ｎ（Ｎは自然数）段（偶数段）縦続接続され、各転送段にクロックパルスＣＫと逆相のクロックパルスｘＣＫとが交互に与えられるとともに、初段のシフト段には入力パルスＰＲＩＮとしてスタートパルスＳＴが与えられる。また、各転送段において、自身段の出力パルスＯＵＴが次段の入力パルスＰＲＩＮになるとともに、転送パルスｏ１，ｏ２，ｏ３，…として導出される。

また、各転送段には、駆動時は常にＬｏｗ電位（電源電位ＶＳＳ）となるリセットパルスｒｓｔおよび一定電圧Ｖｉｎが共通に与えられるようになっている。ただし、変形例３に係るシフト回路１０Ｃを各転送段として用いる場合には、一定電圧Ｖｉｎを与える必要はない。

ここで、変形例３〜５に係るシフト回路１０Ｃ〜１０Ｅは、次段の出力パルスＯＵＴを自身段の入力パルスＮＸＩＮとして必要とする回路である。しかし、最終段（２Ｎ段）の転送段の場合には次段の転送段が存在しないことから、最終段の転送段には次段の出力パルスに代えてそれに相当するエンドパルスＥＤを外部から与えることになる。

図２７に、クロックパルスＣＫ，ｘＣＫ、スタートパルスＳＴ、１段目、２段目、２Ｎ段目の制御パルスＮＳＷ、各転送段の出力パルス（転送パルス）ｏ１，ｏ２，ｏ３，…，ｏ２ＮおよびエンドパルスＥＤのタイミング関係を示す。

（応用例３）
図２８は、本発明の応用例３に係るシフトレジスタ回路の構成を示すブロック図である。図２８に示すように、本応用例３に係るシフトレジスタ回路６１Ｃは、第１実施形態の変形例３〜５に係るシフト回路１０Ｃ〜１０Ｅが２Ｎ−１段（奇数段）縦続接続された構成となっており、応用例２に係るシフトレジスタ回路６１Ｂとは、転送段の段数が奇数段であるか偶数段であるかの違いだけである。

図２９に、クロックパルスＣＫ，ｘＣＫ、スタートパルスＳＴ、１段目、２段目、２Ｎ段−１目の制御パルスＮＳＷ、各転送段の出力パルス（転送パルス）ｏ１，ｏ２，ｏ３，…，ｏ２Ｎ−１およびエンドパルスＥＤのタイミング関係を示す。

（応用例４）
図３０は、本発明の応用例４に係るシフトレジスタ回路の構成を示すブロック図である。図３０に示すように、本応用例４に係るシフトレジスタ回路６１Ｄは、２Ｎ段（偶数段）の転送段からなり、１段目〜２Ｎ−１段目の転送段として第１実施形態の変形例３〜５に係るシフト回路１０Ｃ〜１０Ｅを用い、最終段（２Ｎ段目）の転送段として第１実施形態に係るシフト回路１０またはその変形例１，２に係るシフト回路１０Ａ，１０Ｂを用いた構成となっている。

このように、最終段の転送段として第１実施形態に係るシフト回路１０またはその変形例１，２に係るシフト回路１０Ａ，１０Ｂを配置することにより、最終段の転送段に対してエンドパルスＥＤを外部から与える必要がなくなるという利点がある。ここでは、転送段が偶数段の場合を例に挙げたが、転送段が奇数段（図２８）の場合にも、その最終段の転送段として第１実施形態に係るシフト回路１０またはその変形例１，２に係るシフト回路１０Ａ，１０Ｂを配置することが可能である。

（応用例５）
図３１は、本発明の応用例５に係るシフトレジスタ回路の構成を示すブロック図である。図３１に示すように、本応用例５に係るシフトレジスタ回路６１Ｅは、第１実施形態の変形例３〜５に係るシフト回路１０Ｃ〜１０Ｅが２Ｎ段（偶数段）縦続接続されてなり、最終段の転送段に対してエンドパルスＥＤの代わりに電源電位ＶＳＳを与えるとともに、ＴＲＮ回路６２を設けた構成となっている。

ＴＲＮ回路６２は、２Ｎ段目の転送段の出力パルスＯＵＴを入力パルスＩＮとするとともに、２Ｎ−１段目の転送段の入力パルスＰＲＩＮを制御パルスＣＮＴとして入力し、制御パルスＣＮＴがＨｉｇｈ電位ＶＤＤのときにはＬｏｗ電位ＶＳＳを出力し、制御パルスＣＮＴがＬｏｗ電位ＶＳＳのときには入力パルスＩＮ、即ち２Ｎ段目の転送段の出力パルスＯＵＴをスルーする回路である。このＴＲＮ回路６２の出力パルスＯＵＴは、２Ｎ−１段目の転送段にその入力パルスＮＸＩＮとして与えられる。

最終段の転送段に対してエンドパルスＥＤの代わりに電源電位ＶＳＳを入力した場合、第１実施形態の変形例３〜５に係るシフト回路１０Ｃ〜１０Ｅからなる転送段の制御パルスＮＳＷが一度Ｈｉｇｈ電位になってしまえば、リセットがかかるまでは各転送段がレベルシフト回路として働くことになる。したがって、最終段の出力ｏ２Ｎは、クロックパルスＣＫをレベルシフトした波形となる。そこで、２Ｎ−１段目の制御パルスＮＳＷとして正常な波形を生成するためにＴＲＮ回路６２を設けることが重要となる。また、エンドパルスＥＤの代わりにスタートパルスＳＴを用いた場合はＳＴ＝Ｈｉｇｈの度に最終段をリセットすることができる（ｏ２ｎ−１＝ＨｉｇｈからＳＴ＝Ｈｉｇｈのみ最終段はレベルシフタとして駆動する）。この場合、ＴＲＮ回路６２は必要なくなる。

図３２に、クロックパルスＣＫ，ｘＣＫ、スタートパルスＳＴ、１段目、２段目、２Ｎ段−１目の制御パルスＮＳＷおよび各転送段の出力パルス（転送パルス）ｏ１，ｏ２，ｏ３，…，ｏ２Ｎ−１のタイミング関係を示す。

図３３は、ＴＲＮ回路６２の構成の一例を示す回路図である。図３４に、入力パルスＩＮ、制御パルスＣＮＴおよび出力パルスＯＵＴのタイミング関係を示す。

図３３に示すように、本例に係るＴＲＮ回路６２は、入力端子６２１と電源電位ＶＳＳとの間に直列に接続され、ゲート同士が共通に接続されるとともに制御端子６２２に接続され、ドレイン同士が共通に接続されるとともに出力端子６２３に接続されたＰＭＯＳトランジスタｐ５１およびＮＭＯＳトランジスタｎ５１と、ＰＭＯＳトランジスタｐ５１に対して並列に接続されたＮＭＯＳトランジスタｎ５２と、制御パルスＣＮＴを反転してＮＭＯＳトランジスタｎ５２のゲートに与えるインバータ回路６２４とを有する構成となっている。

このように、第１実施形態の変形例３〜５に係るシフト回路１０Ｃ〜１０Ｅが２Ｎ段（偶数段）縦続接続されてなるシフトレジスタ回路６１Ｅにおいて、最終段の転送段付近にＴＲＮ回路６２を設けるとともに、最終段の転送段に対して電源電位ＶＳＳを与える構成を採ることにより、最終段の転送段に対してエンドパルスＥＤを外部から与える必要がなくなるという利点がある。

なお、ここでは、転送段が偶数段の場合を例に挙げて説明したが、転送段が奇数段の場合にも、最終段（２Ｎ−１段）の転送段付近にＴＲＮ回路６２を設けるとともに、最終段の転送段に対して電源電位ＶＳＳを与える構成を採ることで、同様に作用効果を得ることが可能である。

また、上記各応用例に係るシフトレジスタ回路６１Ａ〜６１Ｅでは、転送パルス間にブランキング期間を持たない転送パルスｏ１，ｏ２，ｏ３，…を生成するものとしたが、第１実施形態の変形例３〜５に係るシフト回路１０Ｃ〜１０Ｅを転送段として用いたシフトレジスタ回路、即ち図２６の応用例２に係るシフトレジスタ回路６１Ｂおよび図３１の応用例５に係るシフトレジスタ回路６１Ｅにおいて、図３５および図３６の各タイミングチャートに示すように、クロックパルスＣＫ，ｘＣＫのタイミングにブランキング期間を作ることで、転送パルス間にブランキング期間を設けることができる。

ここで、応用例１〜５に係るシフトレジスタ回路６１Ａ〜６１Ｅにおいて用いられる一定電圧Ｖｉｎを発生するＶｉｎ電位発生回路について説明する。

応用例１〜５に係るシフトレジスタ回路６１Ａ〜６１Ｅの各転送段に与える一定電位Ｖｉｎは外部入力でも良いが、一定電位ＶｉｎがクロックパルスＣＫ，ｘＣＫのＨｉｇｈ電位であることから、図３７に示す構成のＶｉｎ電位発生回路７１によって一定電圧Ｖｉｎを発生することができる。

図３７に示すように、Ｖｉｎ電位発生回路７１は、クロックパルスＣＫを入力とするクロック端子７１１と出力端子７１３との間に接続されたＰＭＯＳトランジスタｐ６１と、クロックパルスｘＣＫを入力とするクロック端子７１２と出力端子７１３との間に接続されたＰＭＯＳトランジスタｐ６２とを有し、クロックパルスｘＣＫをＰＭＯＳトランジスタｐ６１のゲートに、クロックパルスＣＫをＰＭＯＳトランジスタｐ６２のゲートにそれぞれ与える構成となっている。

クロックパルスＣＫ，ｘＣＫおよび一定電位Ｖｉｎの出力ＯＵＴのタイミング関係を図３８に示す。また、クロックパルスＣＫ，ｘＣＫにブランキング期間を設けた場合のタイミング関係を図３９に示す。クロックパルスＣＫ，ｘＣＫにブランキング期間を設けた場合は、ブランキング期間以外で一定電位Ｖｉｎを供給することができる。

上述したように、複数の転送段（シフト段）が縦続接続されてなるシフトレジスタ回路において、各転送段として、レベルシフト部１１（１１Ａ，１１Ｂ，１１Ｃ）と、制御パルス発生部１２（１２Ａ，１２Ｂ１，１２Ｂ２，１２Ｂ３）との組み合わせパターンからなるシフト回路１０（１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，１０Ｅ）を用いることにより、レベルシフト部１１（１１Ａ，１１Ｂ，１１Ｃ）ではリーク電流が流れないことによって消費電力が少ないため、当該シフトレジスタ回路の低消費電力化を図ることができる。

上記応用例１〜５に係るシフトレジスタ回路６１Ａ〜６１Ｅは、一般的なレベルシフト機能付きシフトレジスタ回路として用いることができる他、一例として、電気光学素子を含む画素が行列状に２次元配置されてなる画素アレイ部を駆動する周辺駆動回路を当該画素アレイ部と同じ基板上に形成してなる駆動回路一体型の表示装置において、垂直ドライバや水平ドライバのスキャナを構成するシフトレジスタ回路として用いることができる。

（適用例）
図４０は、本発明の適用例に係る表示装置の構成の一例を示すブロック図である。ここでは、表示装置として、画素の電気光学素子として液晶セルを用いてなるアクティブマトリクス型液晶表示装置を例に挙げて説明するものとする。

図４０に示すように、本適用例に係るアクティブマトリクス型液晶表示装置８０は、画素アレイ部８１、垂直ドライバ８２および水平ドライバ８３等を有し、垂直ドライバ８２および水平ドライバ８３等の周辺駆動回路が画素アレイ部８１と同じ液晶パネル８４上に一体的に形成された構成となっている。液晶パネル８４は、２枚の絶縁基板、例えばガラス基板が一定の間隙をもって対向配置され、その間隙内に液晶材料が封入された構成となっている。

画素アレイ部８１には、画素９０がｍ行ｎ列に２次元配置されている。また、この画素９０の行列状配列に対して、行ごとに走査線８５−１〜８５−ｍが、列ごとに信号線８６−１〜８６−ｎがそれぞれ配線されている。画素９０は、画素トランジスタであるＴＦＴ(Thin Film Transistor;薄膜トランジスタ)９１と、このＴＦＴ９１のドレイン電極に画素電極が接続された液晶セル９２と、ＴＦＴ９１のドレイン電極に一方の電極が接続された保持容量９３とを有する構成となっている。

この画素構造において、各画素９０のＴＦＴ９１は、そのゲート電極が走査線８５（８５−１〜８５−ｍ）に接続され、そのソース電極が信号線８６（８６−１〜８６−ｎ）に接続されている。また、液晶セル９２の対向電極および保持容量９３の他方の電極は、コモン電圧ＶＣＯＭが与えられるコモン線８７に接続されている。

垂直ドライバ８２は、シフトレジスタ回路等によって構成され、画素アレイ部８１の各画素９０を行単位で選択する。水平ドライバ８３は、シフトレジスタ回路やサンプリングスイッチ等によって構成され、垂直ドライバ８２によって選択された行の各画素９０に対して、パネル外部から入力される映像信号を画素単位で順次に（点順次）、あるいは行単位で一斉に（線順次）に書き込む。

上記構成のアクティブマトリクス型液晶表示装置８０において、垂直ドライバ８２および水平ドライバ８３の少なくとも一方を構成するシフトレジスタ回路として、先述した応用例１〜５に係るシフトレジスタ回路６１Ａ〜６１Ｅが用いられる。

このように、垂直ドライバ８２や水平ドライバ８３を構成するシフトレジスタ回路として、シフトレジスタ回路６１Ａ〜６１Ｅを用いることにより、これらシフトレジスタ回路６１Ａ〜６１Ｅでは各転送段として、リーク電流がなく、消費電流が少ないレベルシフト部１１（１１Ａ，１１Ｂ，１１Ｃ）を含むシフト回路１０を用いているため、シフトレジスタ回路６１Ａ〜６１Ｅでの消費で点力が少なく、その結果、本液晶表示装置８０の低消費電力化を実現できる。

なお、上記適用例では、画素の電気光学素子として液晶セルを用いた液晶表示装置に適用した場合を例に挙げて説明したが、液晶表示装置への適用に限られるものではなく、画素の電気光学素子として例えばＥＬ(electro luminescence) 素子を用いたＥＬ表示装置等、シフトレジスタ回路を用いて構成される垂直ドライバや水平ドライバを画素アレイ部と同じ基板上に形成してなる表示装置全般に、さらにはシフトレジスタ回路を用いて構成されるスキャナを搭載した機器全般に適用可能である。

上記適用例に係る液晶表示装置に代表される表示装置は、特に携帯電話、ＰＤＡ(Personal Digital Assistants)、ノートＰＣ(Personal Computer)等の携帯機器の画面表示部として搭載して用いることができる。

本発明の第１実施形態に係るシフト回路の回路構成を示す回路図である。 クロックパルスＣＫ、入力パルスＩＮ、制御パルスＮＳＷ、逆相制御パルスＰＳＷおよび出力パルスＯＵＴのレベル関係およびタイミング関係を示すタイミングチャートである。 実施例１に係るレベルシフト部の構成を示す回路図である。 実施例１に係るレベルシフト部の回路動作の説明に供するタイミングチャートである。 実施例２に係るレベルシフト部の構成を示す回路図である。 実施例２に係るレベルシフト部の回路動作の説明に供するタイミングチャートである。 第１実施形態の変形例１に係るシフト回路の回路構成を示すブロック図である。 実施例３に係るレベルシフト部の構成を示す回路図である。 実施例３に係るレベルシフト部の回路動作の説明に供するタイミングチャートである。 第１実施形態の変形例２に係るシフト回路の回路構成を示すブロック図である。 実施例１に係る制御パルス発生部の構成を示すブロック図である。 実施例１に係る制御パルス発生部の回路動作の説明に供するタイミングチャートである。 ＮＯＲ回路の構成の一例を示す回路図である。 インバータ回路の構成の一例を示す回路図である。 実施例２に係る制御パルス発生部の構成を示すブロック図である。 実施例２に係る制御パルス発生部の回路動作の説明に供するタイミングチャートである。 実施例３に係る制御パルス発生部の構成を示すブロック図である。 実施例３に係る制御パルス発生部の回路動作の説明に供するタイミングチャートである。 実施例４に係る制御パルス発生部の構成を示すブロック図である。 第１実施形態の変形例３に係るシフト回路の回路構成を示すブロック図である。 第１実施形態の変形例４に係るシフト回路の回路構成を示すブロック図である。 第１実施形態の変形例５に係るシフト回路の回路構成を示すブロック図である。 変形例３，４，５に係るシフト回路の回路動作の説明に供するタイミングチャートである。 本発明の応用例１に係るシフトレジスタ回路の構成を示すブロック図である。 応用例１に係るシフトレジスタ回路の動作説明に供するタイミングチャートである。 本発明の応用例２に係るシフトレジスタ回路の構成を示すブロック図である。 応用例２に係るシフトレジスタ回路の動作説明に供するタイミングチャートである。 本発明の応用例３に係るシフトレジスタ回路の構成を示すブロック図である。 応用例３に係るシフトレジスタ回路の動作説明に供するタイミングチャートである。 本発明の応用例４に係るシフトレジスタ回路の構成を示すブロック図である。 本発明の応用例５に係るシフトレジスタ回路の構成を示すブロック図である。 応用例５に係るシフトレジスタ回路の動作説明に供するタイミングチャートである。 ＴＲＮ回路の構成の一例を示す回路図である。 ＴＲＮ回路の動作説明に供するタイミングチャートである。 転送パルス間にブランキング期間を設ける場合のタイミング関係を示すタイミングチャート（その１）である。 転送パルス間にブランキング期間を設ける場合のタイミング関係を示すタイミングチャート（その２）である。 Ｖｉｎ電位発生回路の構成の一例を示す回路図である。 Ｖｉｎ電位発生回路の動作説明に供するタイミングチャート（その１）である。 Ｖｉｎ電位発生回路の動作説明に供するタイミングチャート（その１）である。 本発明の適用例に係るアクティブマトリクス型液晶表示装置の構成の一例を示すブロック図である。 レベルシフト機能付きシフト回路の従来例を示す回路図である。

符号の説明

１０，１０Ａ〜１０Ｅ…シフト回路、１１，１１Ａ〜１１Ｃ…レベルシフト部、１２，１２Ａ，１２Ｂ（１２Ｂ１〜１２Ｂ３）…制御パルス発生部、２１…相補性回路、２２〜２４，３１，３２…スイッチ回路、４１…ＮＯＲ回路、４２…インバータ回路、４３，５３…リセット回路、５１…切り替え回路、５２…ラッチ回路、５９，５９Ａ，５９Ｂ…スイッチ回路

Claims (23)

1. 制御パルスがアクティブ状態のときに、クロックパルスを第１の振幅から第２の振幅にレベルシフトして出力するレベルシフト手段と、
   前記制御パルスを発生する制御パルス発生手段とを備えたシフト回路であって、
   前記レベルシフト手段は、
   第１の電源電位と第２の電源電位との間に直列に接続された互いに逆導電型の第１，第２のトランジスタと、
   前記クロックパルスが入力されるクロック端子と、
   前記クロック端子と前記第１のトランジスタのゲートとの間に接続され、前記制御パルスがアクティブ状態のときにオン状態となる第１のスイッチ手段と、
   前記第２の電源電位と前記第２のトランジスタのゲートとの間に接続され、前記制御パルスがアクティブ状態のときにオフ状態となる第２のスイッチ手段と、
   前記クロック端子と前記第２のトランジスタのゲートとの間に接続された容量素子とを有する
   ことを特徴とするシフト回路。
2. 前記レベルシフト手段は、前記第２の電源電位と前記第１のトランジスタのゲートとの間に接続され、前記制御パルスがアクティブ状態のときにオフ状態となる第３のスイッチ手段をさらに有する
   ことを特徴とする請求項１記載のシフト回路。
3. 前記レベルシフト手段は、前記クロック端子と前記容量素子との間に接続され、前記制御パルスが非アクティブ状態のときに前記クロック端子と前記容量素子との間の電気的な接続を遮断する第４のスイッチ手段をさらに有する
   ことを特徴とする請求項１記載のシフト回路。
4. 前記レベルシフト手段は、前記制御パルスが非アクティブ状態のときに前記第４のスイッチ手段と前記容量素子との接続ノードの電位を一定電位に固定する手段をさらに有する
   ことを特徴とする請求項３記載のシフト回路。
5. 前記制御パルスは、前記クロックパルスの１周期分だけアクティブ状態になる
   ことを特徴とする請求項１記載のシフト回路。
6. 制御パルスがアクティブ状態のときに、クロックパルスを第１の振幅から第２の振幅にレベルシフトして出力するレベルシフト手段と、
   前記制御パルスを発生する制御パルス発生手段とを備えたシフト回路が複数段縦続接続されてなるシフトレジスタ回路であって、
   前記レベルシフト手段は、
   第１の電源電位と第２の電源電位との間に直列に接続された互いに逆導電型の第１，第２のトランジスタと、
   前記クロックパルスが入力されるクロック端子と、
   前記クロック端子と前記第１のトランジスタのゲートとの間に接続され、前記制御パルスがアクティブ状態のときにオン状態となる第１のスイッチ手段と、
   前記第２の電源電位と前記第２のトランジスタのゲートとの間に接続され、前記制御パルスがアクティブ状態のときにオフ状態となる第２のスイッチ手段と、
   前記クロック端子と前記第２のトランジスタのゲートとの間に接続された容量素子とを有する
   ことを特徴とするシフトレジスタ回路。
7. 前記レベルシフト手段は、前記第２の電源電位と前記第１のトランジスタのゲートとの間に接続され、前記制御パルスがアクティブ状態のときにオフ状態となる第３のスイッチ手段をさらに有する
   ことを特徴とする請求項６記載のシフトレジスタ回路。
8. 前記レベルシフト手段は、前記クロック端子と前記容量素子との間に接続され、前記制御パルスが非アクティブ状態のときに前記クロック端子と前記容量素子との間の電気的な接続を遮断する第４のスイッチ手段をさらに有する
   ことを特徴とする請求項６記載のシフトレジスタ回路。
9. 前記レベルシフト手段は、前記制御パルスが非アクティブ状態のときに前記第４のスイッチ手段と前記容量素子との接続ノードの電位を一定電位に固定する手段をさらに有する
   ことを特徴とする請求項７記載のシフトレジスタ回路。
10. 前記制御パルス発生手段は、自身段の前記シフト回路の入力と自身段の前記シフト回路の出力とに基づいて前記制御パルスを発生する
    ことを特徴とする請求項６記載のシフトレジスタ回路。
11. 前記制御パルス発生手段は、自身段の前記シフト回路の入力と次段の前記シフト回路の出力とに基づいて前記制御パルスを発生する
    ことを特徴とする請求項６記載のシフトレジスタ回路。
12. 前記複数段のうち、１段目から最終段の１段前の段までの前記シフト回路における前記制御パルス発生手段は、自身段の前記シフト回路の入力と次段の前記シフト回路の出力とに基づいて前記制御パルスを発生し、
    最終段の前記シフト回路における前記制御パルス発生手段は、自身段の前記シフト回路の入力と自身段の前記シフト回路の出力とに基づいて前記制御パルスを発生する
    ことを特徴とする請求項６記載のシフトレジスタ回路。
13. 前記複数段のうち、最終段の前記シフト回路における前記制御パルス発生手段には、次段の前記シフト回路の出力として電源電位を入力し、
    最終段の１段前の段の前記シフト回路の出力がアクティブ状態のときには前記電源電位を、非アクティブ状態のときには最終段の前記シフト回路の出力を、最終段の１段前の段の前記シフト回路に与える手段を有する
    ことを特徴とする請求項１１記載のシフトレジスタ回路。
14. 前記シフト回路の各々は、前記一定電位を高レベル側電位とする互いに逆相のクロックパルスに基づいてシフト動作を行い、
    前記互いに逆相のクロックパルスに基づいて前記一定電位を生成する手段を有する
    ことを特徴とする請求項９記載のシフトレジスタ回路。
15. 電気光学素子を含む画素が行列状に２次元配置されてなる画素アレイ部と、前記画素アレイ部の各画素を行単位で選択する垂直駆動手段と、前記垂直駆動手段によって選択された行に映像信号を書き込む水平駆動手段とを具備し、前記垂直駆動手段および水平駆動手段の少なくとも一方がシフトレジスタ回路によって構成されてなる表示装置であって、
    前記シフトレジスタ回路は、
    制御パルスがアクティブ状態のときに、クロックパルスを第１の振幅から第２の振幅にレベルシフトして出力するレベルシフト手段と、
    前記制御パルスを発生する制御パルス発生手段とを備えたシフト回路が複数段縦続接続されてなり、
    前記レベルシフト手段は、
    第１の電源電位と第２の電源電位との間に直列に接続された互いに逆導電型の第１，第２のトランジスタと、
    前記クロックパルスが入力されるクロック端子と、
    前記クロック端子と前記第１のトランジスタのゲートとの間に接続され、前記制御パルスがアクティブ状態のときにオン状態となる第１のスイッチ手段と、
    前記第２の電源電位と前記第２のトランジスタのゲートとの間に接続され、前記制御パルスがアクティブ状態のときにオフ状態となる第２のスイッチ手段と、
    前記クロック端子と前記第２のトランジスタのゲートとの間に接続された容量素子とを有する
    ことを特徴とする表示装置。
16. 前記レベルシフト手段は、前記第２の電源電位と前記第１のトランジスタのゲートとの間に接続され、前記制御パルスがアクティブ状態のときにオフ状態となる第３のスイッチ手段をさらに有する
    ことを特徴とする請求項１５記載の表示装置。
17. 前記レベルシフト手段は、前記クロック端子と前記容量素子との間に接続され、前記制御パルスが非アクティブ状態のときに前記クロック端子と前記容量素子との間の電気的な接続を遮断する第４のスイッチ手段をさらに有する
    ことを特徴とする請求項１５記載の表示装置。
18. 前記レベルシフト手段は、前記制御パルスが非アクティブ状態のときに前記第４のスイッチ手段と前記容量素子との接続ノードの電位を一定電位に固定する手段をさらに有する
    ことを特徴とする請求項１７記載の表示装置。
19. 前記制御パルス発生手段は、自身段の前記シフト回路の入力と自身段の前記シフト回路の出力とに基づいて前記制御パルスを発生する
    ことを特徴とする請求項１５記載の表示装置。
20. 前記制御パルス発生手段は、自身段の前記シフト回路の入力と次段の前記シフト回路の出力とに基づいて前記制御パルスを発生する
    ことを特徴とする請求項１５記載の表示装置。
21. 前記複数段のうち、１段目から最終段の１段前の段までの前記シフト回路における前記制御パルス発生手段は、自身段の前記シフト回路の入力と次段の前記シフト回路の出力とに基づいて前記制御パルスを発生し、
    最終段の前記シフト回路における前記制御パルス発生手段は、自身段の前記シフト回路の入力と自身段の前記シフト回路の出力とに基づいて前記制御パルスを発生する
    ことを特徴とする請求項１５記載の表示装置。
22. 前記複数段のうち、最終段の前記シフト回路における前記制御パルス発生手段には、次段の前記シフト回路の出力として電源電位を入力し、
    最終段の１段前の段の前記シフト回路の出力がアクティブ状態のときには前記電源電位を、非アクティブ状態のときには最終段の前記シフト回路の出力を、最終段の１段前の段の前記シフト回路に与える手段を有する
    ことを特徴とする請求項２０記載の表示装置。
23. 前記シフト回路の各々は、前記一定電位を高レベル側電位とする互いに逆相のクロックパルスに基づいてシフト動作を行い、
    前記互いに逆相のクロックパルスに基づいて前記一定電位を生成する手段を有する
    ことを特徴とする請求項１８記載の表示装置。
    

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