JP4182801B2 - マルチプロセサシステム - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、マルチプロセサシステムに関し、特に、複数の共有バスを介してデータ転送を行うマルチプロセサシステムに関する。
【０００２】
【従来の技術】
従来、この種のマルチプロセサシステムとして、各プロセサ要素の役割がマスタもしくはスレーブとして固定されているマルチプロセサシステム以外に、各プロセサ要素がマスタもしくはスレーブとして動的に動作可能なマルチプロセサシステムがあり、プロセサ要素間のデータ転送を効率化するため、複数の共有バスを用いて、プロセサ要素間のメッセージ転送と、プロセサ要素および入出力装置の間の入出力転送とが、それぞれ行われてきた。
【０００３】
たとえば、図１８は、この従来のマルチプロセサシステムの構成例を示すブロック図である（特許文献１参照）。
【０００４】
この従来のマルチプロセサシステムは、プロセサ要素をそれぞれ構成する複数のプロセサ１２−１，２および複数のバスコントローラ１３−１，２と、複数の入出力装置１６−１，２，３および複数のアダプタ１５−１，２とを備え、複数のプロセサ１２−１，２を複数のバスコントローラ１３−１，２を介して複数の共有バス１４−１，２にそれぞれ接続し、また、複数の入出力装置１６−１，２，３を複数のアダプタ１５−１，２を介して複数の共有バス１４−１，２にそれぞれ接続する。
【０００５】
さらに、複数のプロセサ１２−１，２は、オペレーティングシステムのカーネル処理手段として入出力処理部およびメッセージ通信処理部をそれぞれ備える。
【０００６】
入出力処理部は、入出力装置１６−１，２，３への入出力要求に対して、入出力装置のアドレス情報や転送データ情報をバスコントローラ１３−１，１３−２にそれぞれ渡し、入出力を起動する。そして、入出力が完了したときに、バスコントローラ１３−１，２から割込み通知を受けて、入出力要求を出したプログラムに完了通知を行う。
【０００７】
メッセージ通信処理部は、プロセサ間のデータ通信要求を受けると、バスコントローラ１３−１，２に対して、相手プロセサのアドレス，転送データ情報などを渡して、データの送信要求を行う。また、受信処理では、他プロセサからのデータ送信があった場合に、バスコントローラ１３−１，２から割込み通知を受けて、データを受け取り、そのデータを要求元のプログラムに渡す。
【０００８】
この従来のマルチプロセサシステムにおいては、各プロセサ要素がマスタまたはスレーブとなり、複数の共有バス１４−１，２を用いて、入出力装置との入出力転送と、プロセサ要素間のメッセージ転送とが行われる。また、１本のバスを入出力転送およびメッセージ転送に共通に用いることができるため、プロセサ要素間で転送されるデータ転送量および転送トラフィックに応じて、複数の共有バスを用いて複数のメッセージ転送と複数の入出力転送とを同時に行うことができる。このため、メッセージ転送および入出力転送を合わせたデータ転送の同時要求数が共有バスの本数以下であれば、バスのビジーによって処理が待たされることはない。
【０００９】
【特許文献１】
特開平５−６３３３号公報（段落０００７〜００１３，図１）
【００１０】
【発明が解決しようとする課題】
一般に、マルチプロセサシステムにおいて複数のプロセサ要素間のデータ転送を行う共有バスに対して、次に示すような要求が列挙される。
（１） 性能の観点から、高速データ転送を小さな回路面積および低消費電力で実現すること
（２） 拡張容易性・資源再利用性の観点から、プロセサ要素の物理的な追加・変更・削除が行われても、他のプロセサ要素および共有バスの設計変更点を最小にできること
（３） 検証容易性の観点から、プロセサ要素間におけるデータ転送の状況およびプロセサ要素ごとのデバグ情報を選択してモニタリングできること
上述した、従来のマルチプロセサシステムでは、プロセサ要素間のメッセージ転送が、入出力装置の入出力転送から分離され、入出力転送の終了まで待たされことが無く高速に行われる。しかしながら、プロセサ要素間のメッセージ転送の転送データ数が大きい場合は、共有バスの占有時間が長くなり、他のプロセサ要素間のメッセージ転送が待たされ、システム全体として、プロセサ要素間の高速データ転送が難しいという問題がある。
【００１１】
また、この対策として、共有バスの本数を多くした場合は、回路規模オーバヘッドが膨大になるという問題が発生する。
【００１２】
また、プロセサ要素間のメッセージ転送の転送データ数が小さい場合も、メッセージ転送ごとに、プロセサ要素の内部プロセッサの処理に対して割込みを発生して割込み処理する必要があり、プロセサ要素の内部プロセッサによるデータ処理の効率が相対的に低下するという問題がある。
【００１３】
また、システム全体またはプロセサ要素のプログラムのデバグ時に、プロセサ要素間におけるデータ転送の状況およびプロセサ要素ごとのデバグ情報を選択してモニタリングできず、デバグ効率が低いという問題がある。
【００１４】
また、この対策として、例えば、特開２０００−３３０８７７号公報または特開平４−１９５５５２号公報に開示されているように、共有バスまたはプロセサ要素ごとにバスモニタ回路またはアドレストレース機能を実装した場合は、回路規模オーバヘッドが膨大になるという問題が発生する。
【００１５】
従って、本発明の目的は、マルチプロセサシステムにおいて、回路規模の増加を最小限に抑えながら、プロセサ要素間のデータ転送を高速化し、プロセサ要素の内部プロセッサのデータ処理効率を向上させ、また、デバグ効率を向上させることにある。
【００１６】
【課題を解決するための手段】
そのため、本発明は、それぞれデータ処理し制御系データまたは入出力データの転送要求に対応して第１または第２の共有バスのバス使用権を獲得しマスタとしてマルチプレクス転送またはバースト転送する複数のプロセサ要素を備えるマルチプロセサシステムにおいて、
前記プロセサ要素が、前記制御系データの転送要求に対応して第１の共有バスのバス要求信号を出力しバス許可信号の入力に応じてマスタとして転送先の選択信号，制御信号，アドレス信号および前記制御系データを１サイクルで転送出力し、第１の共有バスを介して前記選択信号に基づき選択されスレーブとして前記制御系データを入力し前記制御信号および前記アドレス信号に基づき処理している。
【００１７】
また、前期複数のプロセサ要素から前記選択信号，前記制御信号，前記アドレス信号および前記制御系データをそれぞれ入力し第１の共有バスのバス使用権に対応して第１の共有バスへ選択的に切り替え出力し第１の共有バスを介して前記選択信号に基づき前記複数のプロセサ要素の１つをスレーブとして選択し前記制御信号，前記アドレス信号および前記制御系データを出力する第１の共有バス回路と、
前記複数のプロセサ要素からバス要求信号をサイクルごとにそれぞれ受け付け最も優先度の高いプロセサ要素に対し第１の共有バスのバス許可信号を発行して次のサイクルのバス使用権を調停する第１のバスアービタとを備えている。
【００１８】
また、第１の共有バス回路が、前記複数のプロセサ要素から前記選択信号，前記制御信号，前記アドレス信号および前記制御系データをそれぞれ入力し第１の共有バスのバス使用権に対応して第１の共有バスへ選択的に切り替え出力するマルチプレクサと、
第１の共有バス上の前記選択信号をデコードし前記複数のプロセサ要素の１つを転送先のスレーブとして選択するデコーダと、
第１の共有バス上の前記制御信号，前記アドレス信号および前記制御系データをそれぞれ入力し前記デコーダの出力に対応して転送先のスレーブへそれぞれ切り替え分配するデマルチプレクサとを備えている。
【００１９】
また、前記プロセサ要素が、前記制御系データの転送要求に対応して第１の共有バスのバス要求信号を出力しバス許可信号の入力に応じてマスタとして前記制御系データを転送出力し第１の共有バスを介して前記選択信号に基づき選択されスレーブとして前記制御系データを入力し前記制御信号および前記アドレス信号に基づきメモリ書込みを行う書込み転送と、
返送先コードを含む制御系データの転送要求に対応して第１の共有バスのバス要求信号を出力しバス許可信号の入力に応じてマスタとして前記返送先コードを転送出力し第１の共有バスを介して前記選択信号に基づき選択されスレーブとして前記返送先コードを入力し前記制御信号および前記アドレス信号に基づきメモリデータを読み出して制御系データとし返送要求を行う読出し返送要求転送と、
前記返送要求に対応して第１の共有バスのバス要求信号を出力しバス許可信号の入力に応じてマスタとして前記返送先コード対応の選択信号を転送出力し第１の共有バスを介して前記選択信号に基づき選択されスレーブとして前記制御系データを入力し前記制御信号および前記アドレス信号に基づきメモリ書込みを行う返送書込み転送とをそれぞれ行っている。
【００２０】
また、前記プロセサ要素が、第１の共有バスを介して前記選択信号に基づき選択されスレーブとして、内部割込み処理でなく専用のメモリ制御部により、前記制御信号および前記アドレス信号に基づきメモリ書込みまたはメモリ読出し返送要求を行っている。
【００２１】
また、前記プロセサ要素が、割込み要求を含む制御系データの転送要求に対応して第１の共有バスのバス要求信号を出力しバス許可信号の入力に応じてマスタとして前記割込み要求を転送出力し、第１の共有バスを介して前記選択信号に基づき選択されスレーブとして前記割込み要求を入力し前記制御信号および前記アドレス信号に基づき前記割込み要求に対応した内部割込み処理を行う割込み要求転送を行っている。
【００２２】
また、前記割込み要求が、割込み要因および転送元コードを含んでいる。
【００２３】
また、第１および第２の共有バス上の前記制御系データおよび前記入出力データを転送経路およびアドレス範囲の一致に応じてスヌーピングしデバグ用メモリに記憶するデバグ用処理要素を備えている。
【００２４】
また、前記プロセサ要素が、内部プロセッサの実行命令のアドレスをトレースしトレースデータを作成して制御系データとし、その転送要求に対応して第１の共有バスのバス要求信号を出力しバス許可信号の入力に応じてマスタとして前記トレースデータを転送出力している。
【００２５】
また、前記デバグ用処理要素が、第１の共有バスを介して前記選択信号に基づき選択されスレーブとして前記トレースデータを入力し前記制御信号および前記アドレス信号に基づきデバグ用メモリに記憶している。
【００２６】
また、前記プロセサ要素の基本クロック信号に同期し且つ第１の共有バスの転送トラフィックに応じて前記基本クロック信号の整数倍周波数のバスクロック信号を生成するクロック生成回路と、
前記プロセサ要素から第１の共有バスのバス要求信号を入力し第１のバスアービタへ前記バスクロック信号に同期して出力し第１のバスアービタから第１の共有バスのバス許可信号を入力し前記プロセサ要素へ前記基本クロック信号に同期して出力するアービタ同期回路と、
第１の共有バスを介して前記選択信号，前記制御信号，前記アドレス信号および前記制御系データを入力し前記プロセサ要素へ前記基本クロック信号に同期して出力するスレーブ同期回路とを備え、
第１のバスアービタが、前記アービタ同期回路を介して前記複数のプロセサ要素から第１の共有バスのバス要求信号を前記基本クロック信号のサイクルごとにそれぞれ１度だけ受け付け前記バスクロック信号の各バスサイクルで最も優先度の高いプロセサ要素に対し前記アービタ同期回路を介して第１の共有バスのバス許可信号を発行して次のサイクルの各バスサイクルのバス使用権を調停している。
【００２７】
また、前記複数のプロセサ要素の１つとして動作し且つ前記入出力データの転送要求に対応して第２の共有バスのバス要求信号を出力しバス許可信号の入力に応じてマスタとして前記入出力データをバースト転送するプロセサ要素と、
前記複数のプロセサ要素の１つとして動作し且つ第２の共有バスを介して接続されたスレーブとして前記入出力データをバースト転送するプロセサ要素とを備えている。
【００２８】
また、第２の共有バスのマスタまたはスレーブとして動作するプロセサ要素を第２の共有バスのバス使用権に対応して第２の共有バスに選択的に切り替え接続し第２の共有バスを介してマスタおよびスレーブ間で前記入出力データをバースト転送する第２の共有バス回路と、
前記複数のプロセサ要素から第２の共有バスのバス要求信号をサイクルごとにそれぞれ受付け最も優先度の高いプロセサ要素に対し第２の共有バスのバス許可信号を発行してバス使用権を調停する第２のバスアービタとを備えている。
【００２９】
【発明の実施の形態】
次に、本発明について、図面を参照して説明する。図１は、本発明によるマルチプロセサシステムの実施形態１を示す全体ブロック図である。図１を参照すると、本実施形態のマルチプロセサシステムは、複数のプロセサ要素０１〜０ｎと、第１，第２の共有バス回路１００，２００と、第１，第２のバスアービタ１０５，２０５と、デバグ用処理要素１０とを備える。
【００３０】
複数のプロセサ要素０１〜０ｎは、それぞれデータ処理し、また、図１０で示した従来のマルチプロセサシステムにおけるプロセサ要素と異なり、プロセサ要素による全データ転送の転送データを制御系データおよび入出力データの２種類に分割して、制御系データまたは入出力データの転送要求に対応して第１または第２の共有バスのバス使用権を獲得しマスタとしてマルチプレクス転送またはバースト転送する。
【００３１】
各プロセッサ要素内の構成例としては、種々の演算およびプロセッサ要素内の制御を行うＭＰＵやＤＳＰなどの内部プロセッサ、メモリやレジスタなどの記憶装置、データ処理を行う専用ハードウェアアクセラレータ、データ入出力装置（ＤＭＡコントローラ）などから構成されると考えられるが、本発明の実施の形態としては、特にこれの限りではない。
【００３２】
また、これら複数のプロセサ要素０１〜０ｎの少なくとも１つが、従来と同じく、入出力データの転送要求に対応して、第２の共有バスのバス要求信号を出力し、バス許可信号の入力に応じてマスタとして入出力データをバースト転送し、また、これら複数のプロセサ要素０１〜０ｎの少なくとも１つが、従来と同じく、第２の共有バスを介して接続されたスレーブとして、入出力データをバースト転送する。
【００３３】
第１，第２の共有バス回路１００，２００は、第１，第２の共有バスを介して、プロセッサ要素０１〜０ｎ間の制御系データ，入出力データを互い異なる仕様でデータ転送する。第１の共有バス回路１００は、必要最小限の書込み転送機能だけを有して一部あるいは全てのプロセッサ要素間で双方向に１サイクルごとにマルチプレクス転送し、第２の共有バス回路２００は、転送されるプロセッサ要素および転送方向を限定し、マスタからスレーブへ、または、スレーブからマスタへバースト転送する。これら第１，第２の共有バスは、それぞれ、１つのマルチプロセッサ内に物理的に１本または複数本存在可能である。また、第２の共有バスが複数本存在する場合には、それらのバスに接続されるプロセッサ要素およびバス仕様が同一である必要はない。
【００３４】
第１，第２のバスアービタ１０５，２０５は、複数のプロセサ要素０１〜０ｎから第１，第２の共有バスのバス要求をサイクルごとにそれぞれ受け付け最も優先度の高いプロセサ要素に対し第１，第２の共有バスのバス許可信号を発行して第１，第２のバス使用権を調停する。
【００３５】
デバグ用処理要素１０は、第１および第２の共有バス上の制御系データおよび入出力データを転送経路およびアドレス範囲の一致に応じてスヌーピングしデバグ用メモリに記憶し、モニタ出力できる。
【００３６】
上述したように、本実施形態のマルチプロセサシステムにおいて、主に、動作タイミング信号やパラメータ設定信号などの、一度に転送される転送データ数は少ないが全てのプロセサ要素間で転送される可能性のあるデータは、制御系データとして、第１の共有バスを用いて複数のプロセサ要素０１〜０ｎ間で相互にマスタからスレーブへマルチプレクス転送される。一方、主に、ストリームデータなどの、一度に転送される転送データ数が多く且つ転送経路が予め決まっているデータは、入出力データとして、第２の共有バスを用いて複数のプロセサ要素０１〜０ｎの限定されたマスタおよびスレーブ間でバースト転送される。
【００３７】
すなわち、転送トラフィックが大きく、第１の共有バスを用いて転送すると他の転送および全体のシステム性能に影響が出るような転送を、第２の共有バスを用いて転送する。これにより、接続先が多く複雑になりがちな第１の共有バス１００の仕様を、最大限簡単化することが可能となる。
【００３８】
また、デバグ用処理要素１０により、第１，第２の共有バス上の転送データまたは信号の転送経路およびアドレスが所望の範囲と一致した場合にだけ、その転送データをスヌーピングし内部のデバグ用メモリに記憶させ、モニタすることができる。このとき、デバグ用処理要素１０が、第１，第２の共有バス上の転送データを同時にモニタするために、動作クロックを速くしてマルチプレクサなどを用いて切り替えながらモニタする機能を有していても何ら問題はない。
【００３９】
次に、本実施形態のマルチプロセサシステムにおける第１，第２の共有バスを介したデータ転送についてそれぞれ詳細説明する。
【００４０】
図２は、本実施形態のマルチプロセサシステムにおける第１の共有バスを介したデータ転送を説明するための説明図である。第１の共有バスを介したデータ転送では、図２に示すように、転送を行うプロセッサ要素のマスタもしくはスレーブとしての役割が動的に変化し、全てのプロセッサ要素間で第１の共有バスを介したデータ転送が許容されている。このような構成をとることにより、第１の共有バスを介したデータ転送そのものに対しては、特定マスタのプロセッサ要素の起動が不要になり、各プロセッサ要素のバスインタフェース間で第１の共有バスを介したデータ転送ができ、転送の効率化および低消費電力化を図ることができる。
【００４１】
図３は、第１の共有バス回路１００の内部構成例および周辺接続例を示すブロック図であり、図４は、プロセサ要素内の第１の共有バスのマスタ側およびスレーブ側インタフェースの１部を示す部分ブロック図である。
【００４２】
図３を参照すると、第１の共有バス回路１００は、マルチプレクサ，デコーダおよびデマルチプレクサを備えて構成される。ここで、マルチプレクサは、第１の共有バスのマスタとして動作するプロセサ要素から選択信号ＭＳＥＬ，制御信号ＭＷＥ，ＭＲＥＳ，アドレス信号ＭＡＤＤＲおよび制御系データＭＤＢＯをそれぞれ入力し、第１のアービタ１０５からの第１の共有バスのバス使用権に対応した信号により第１の共有バスへ選択的に切り替え出力し、デコーダは、第１の共有バス上の選択信号をデコードし複数のプロセサ要素０１〜０ｎの１つを転送先のスレーブとして選択し、デマルチプレクサは、第１の共有バス上の制御信号，アドレス信号および制御系データをそれぞれ入力し、デコーダの出力に対応して、第１の共有バスのスレーブとして動作する転送先のプロセサ要素へそれぞれ切り替え分配する。
【００４３】
上述のように、本実施形態の第１の共有バス回路１００は、従来バスでは書込み転送（マスタからスレーブへ）および読み出し転送（スレーブからマスタへ）の両方を考慮して回路を構成しなければならないのに対して、書込み転送のみを可能にするだけの回路構成とする。このような回路構成にしても、全てのプロセッサ要素がマスタになれるために双方向のデータ転送が実現でき、回路規模が削減される。また、図３では、第１の共有バス回路１００が、論理合成等のインプリメント容易性を考慮して、ＭＵＸ型のバス構成となっているが、インプリメント容易性および動作遅延の見積りが許せば、３ステート型などのバス構成でも何ら問題はない。
【００４４】
各プロセサ要素０１〜０ｎは、制御系データの転送要求に対応して第１の共有バスのバス要求信号ＭＲＥＱを出力し、バス許可信号ＭＧＲＡＮＴの入力に応じてマスタとして転送先の選択信号ＭＳＥＬと、制御信号ＭＷＥ，ＭＲＥＳと、アドレス信号ＭＡＤＤＲおよび制御系データＭＤＢＯを各出力端子から１サイクルで転送出力し、また、第１の共有バスを介して選択信号に基づき選択されスレーブとして、制御系データを入力し制御信号およびアドレス信号に基づき処理する。また、図４に示すように、各プロセサ要素０１〜０ｎ内の第１の共有バスのインタフェースは、割込み要求信号をエンコードし制御系データとして転送出力するマスタ出力部と、転送入力した制御系データを１時保持およびデコードし割込み要求信号を生成するスレーブ入力部とを備える。
【００４５】
第１のアービタ１０５は、複数のプロセサ要素０１〜０ｎからバス要求信号ＭＲＥＱおよび優先度信号ＭＰＲＩをサイクルごとにそれぞれ受け付け、最も優先度の高いプロセサ要素に対し第１の共有バスのバス許可信号ＭＧＲＡＮＴを発行して、次のサイクルの第１の共有バスのバス使用権を調停し第１の共有バス回路１００へ信号出力する。
【００４６】
図５は、第１の共有バスによる制御系データの転送例を示すタイミング図である。図５に示すように、第１の共有バスによるデータ転送は、Ｒｅｑｕｅｓｔ ｐｈａｓｅとＴｒａｎｓｆｅｒ ｐｈａｓｅの２種類のフェーズにより実現される。Ｒｅｑｕｅｓｔ ｐｈａｓｅは、１または複数サイクルを必要とし、転送を行いたいプロセサ要素がバス要求信号を発行してから、バスの使用権付与を示すバス許可信号がアクティブになるまでの期間である。また、Ｔｒａｎｓｆｅｒ ｐｈａｓｅは、バス許可信号をクロック信号でラッチした信号がアクティブな期間がそのプロセサ要素にバスが割り当てられている期間であり、そのプロセサ要素がマスタとなれる期間であり、基本的に１サイクルでの転送となる。
【００４７】
つまり、Ｒｅｑｕｅｓｔ ｐｈａｓｅにてマスタに対してバス許可信号が発行された次の１サイクルで、アドレス信号などのコントロール信号およびデータ信号全てを出力し、転送を完了する。データの転送が終了したらバス要求信号を立ち下げる。すると、バスアービタは他のバス割り当てを要求しているプロセサ要素にバスの使用権を割り当てることができる。また、マスタ側選択信号ＭＳＥＬによって選択され、スレーブ側選択信号ＳＳＥＬがアクティブとなったプロセサ要素はスレーブとなり、コントロール信号およびデータ信号などの全ての転送データをＴｒａｎｓｆｅｒ ｐｈａｓｅの末尾のクロックタイミングでラッチする。
【００４８】
上述のように、第１の共有バスで制御系データの転送するため、バスアービタ１０５は、サイクルごとにバス使用権の切り替えを行い、バス許可信号がアクティブになった次のサイクルが、そのマスタにバスの使用権がある期間である。したがって、各プロセサ要素は、制御系データの転送要求の発生ごとにバスアービタに対してバス要求する必要があり、また、バス許可に基づき、制御系データの種類に対応して、次に示す書込み転送，読出し返送要求転送，返送書込み転送または割込み要求転送を１サイクルごとのマルチプレクスモードでそれぞれ行う。
【００４９】
書込み転送において、プロセサ要素は、制御系データの転送要求に対応して第１の共有バスのバス要求信号を出力しバス許可信号の入力に応じてマスタとして制御系データを転送出力し第１の共有バスを介して選択信号に基づき選択されスレーブとして制御系データを入力し制御信号およびアドレス信号に基づきメモリ書込みを行う。
【００５０】
読出し返送要求転送において、プロセサ要素は、返送先コードを含む制御系データの転送要求に対応して第１の共有バスのバス要求信号を出力しバス許可信号の入力に応じてマスタとして返送先コードを転送出力し、第１の共有バスを介して選択信号に基づき選択されスレーブとして返送先コードを入力し制御信号およびアドレス信号に基づきメモリデータを読み出して制御系データとし返送要求を行う。
【００５１】
返送書込み転送において、プロセサ要素は、読出し返送要求転送の返送要求に対応して第１の共有バスのバス要求信号を出力しバス許可信号の入力に応じてマスタとして返送先コード対応の選択信号を転送出力し、第１の共有バスを介して選択信号に基づき選択されスレーブとして制御系データを入力し制御信号およびアドレス信号に基づきメモリ書込みを行う。
【００５２】
図６は、これら読出し返送要求転送および返送書込み転送のリンク動作のシーケンスを説明するための説明図である。ここで、分図（a），（ｂ），（ｃ）は、ステップ１，２，３の動作をそれぞれ示す。図６に示すように、まず、図６（a）のステップ１において、プロセサ要素０１が、返送先コードを含む制御系データの転送要求に対応してマスタとなり、読み出したいメモリのアドレスＲＡＤＤＲおよび返送先コードを転送する。このとき、制御信号の１つであるライトイネーブル信号ＭＷＥをインアクティブにすることで読出し返送要求であることをスレーブのプロセサ要素０２へ伝える。データ出力信号（ＭＤＢＯ）には、要求元がプロセサ要素０１であることがわかる情報を転送する。
【００５３】
次に、図６（ｂ）のステップ２において、プロセサ要素０２が内部メモリからデータを読み出し返送要求を行う。この期間、同時にバスの使用権は解放され、バスアービタは他のデータ転送をバスに割り当てることができる。
【００５４】
次に、図６（ｃ）ステップ３において、今度はプロセサ要素０２がマスタとなり、読出しデータを返送先コード対応の転送先へ返送する。このとき、制御信号の１つであるレスポンス信号ＭＲＥＳをアクティブにすることで転送データが読み出しデータであることを伝えることができる。または、アドレス信号を読み出しデータ返送用の専用アドレスにすることで伝えてもよい。
【００５５】
これら書込み転送，読出し返送要求転送または返送書込み転送において、プロセサ要素は、第１の共有バスを介して選択信号に基づき選択されスレーブとして、内部プロセッサの内部割込み処理でなく専用のメモリ制御部により、制御信号およびアドレス信号に基づきメモリ書込みまたはメモリ読出し返送要求を行う。これにより、プロセサ要素間のデータ転送が高速化し、プロセサ要素の内部プロセッサのデータ処理効率が向上する。
【００５６】
また、割込み要求転送において、プロセサ要素が、図４に示した第１の共有バスのインタフェースのマスタ出力手段およびスレーブ入力手段により、割込み要求を含む制御系データの転送要求に対応して第１の共有バスのバス要求信号を出力しバス許可信号の入力に応じてマスタとして割込み要求を転送出力し、第１の共有バスを介して選択信号に基づき選択されスレーブとして割込み要求を入力し制御信号およびアドレス信号に基づき割込み要求内部割込み処理を行う。このとき、必要に応じて、マスタにおいて、割込み要求として割込み要因および転送元コードを転送し、スレーブにおいて、割込み要因に対応した内部割込み処理を行い、その終了時に、処理結果をマスタとして転送元コードに応じて書込み転送することもできる。
【００５７】
この割込み要求転送により、割込み要求信号の専用線を用いず、データ生成終了タイミングなどをＣＰＵに知らせることができ、割込み要求信号の追加・変更・削除、または、プロセサ要素の物理的な追加・変更・削除が行われても、他のプロセサ要素および共有バスの設計変更点を最小にできる。
【００５８】
図７は、本実施形態のマルチプロセサシステムにおける第２の共有バスを介したデータ転送を説明するための説明図である。第２の共有バスを介したデータ転送は、予め転送方向が決まっている入出力データの転送を想定している。このため、転送を行うプロセサ要素は限定され、マスタまたはスレーブの一方は、そのマルチプロセサシステムのホストプロセサ，ＤＭＡコントローラまたはメインメモリとなる可能性が高い。また、転送方向も書込み転送に限定され、マスタからスレーブへの一方向の転送とする。また、第２の共有バスを介したデータ転送では、転送方向および転送トラフィックに応じて、図７（ａ）に示すような１対１の転送に限定する個別バスの形態と、図７（ｂ）に示すような複数の転送間で共有する共有バスの形態とが考えられる。これにより、読み出し転送を考慮した場合の回路構成に比べて、回路規模を削減できる。しかしながら、図７（ｃ）に示すようなマスタおよびスレーブ間の両方向の転送を考慮した構成でも何ら問題はない。
【００５９】
図８は、第２の共有バス回路２００の内部構成例および周辺接続例を示すブロック図である。図８を参照すると、第２の共有バス回路２００は、マルチプレクサ，デマルチプレクサを備え、従来と同じく、マルチプレクサは、第２の共有バスのマスタとして動作するプロセサ要素から選択信号ＭＳＥＬ，制御信号ＭＷＥ，アドレス信号ＭＡＤＤＲおよび制御系データＭＤＡＴＡをそれぞれ入力し、第２のアービタ１０５からの第２の共有バスのバス使用権に対応した信号により第２の共有バスへ選択的に切り替え出力し、第２の共有バスを介して、第２の共有バスのスレーブとして動作するプロセサ要素へ出力し、デマルチプレクサは、スレーブとして動作するプロセサ要素から第２の共有バスを介して制御信号ＳＲＥＡＤＹを入力し、マスタとして動作する転送先のプロセサ要素へそれぞれ切り替え分配する。
【００６０】
上述のように、図８では、第２の共有バス回路２００が、論理合成等のインプリメント容易性を考慮して、ＭＵＸ型のバス構成となっているが、第１の共有バスと同様に、インプリメント容易性および動作遅延の見積りが許せば、３−ｓｔａｔｅ型のバス構成でも何ら問題はない。
【００６１】
複数のプロセサ要素０１〜０ｎの少なくとも１つが、従来と同じく、入出力データの転送要求に対応して、第２の共有バスのバス要求信号ＭＲＥＱを出力し、バス許可信号ＭＧＲＡＮＴの入力に応じてマスタとして制御信号ＭＷＥ，アドレス信号ＭＡＤＤＲを出力し制御信号ＭＲＥＡＤＹに応じて入出力データＭＤＡＴＡをバースト転送し、また、複数のプロセサ要素０１〜０ｎの少なくとも１つが、従来と同じく、第２の共有バスを介して接続されたスレーブとして、制御信号ＳＷＥ，アドレス信号ＳＡＤＤＲを入力し制御信号ＳＲＥＡＤＹを出力して入出力データＳＤＡＴＡをバースト転送する。
【００６２】
第２のバスアービタ２０５は、従来と同じく、複数のプロセサ要素０１〜０ｎから第２の共有バスのバス要求信号をサイクルごとにそれぞれ受付け、最も優先度の高いプロセサ要素に対し第２の共有バスのバス許可信号を発行してバス使用権を調停する。
【００６３】
なお、第２の共有バスを共有化しない場合は、従来と同じく、第２の共有バス回路２００および第２のバスアービタ２０５は不要であり、個別バスにより、マスタおよびスレーブ間が接続される。 図９は、第２の共有バスによる入出力データの転送例を示すタイミング図である。図９に示すように、第２の共有バスによるデータ転送は、例えば、アドレス信号ＭＡＤＤＲおよび制御信号ＭＷＥが発行された次のサイクルに、そのアドレスに対応するデータ信号ＭＤＡＴＡが出力される。まず、転送を行いたいプロセサ要素はバス要求信号ＭＲＥＱを発行し、タイミングＴ２でバスの使用権を要求する。次に、タイミングＴ４で、マスタがアクティブであるバス許可信号ＭＧＲＡＮＴをラッチしたら、アドレス信号ＭＡＤＤＲを出力し、制御信号ＭＷＥをアクティブにする。スレーブは、制御信号ＭＷＥがアクティブであることを認識し、次のタイミングＴ５で、アドレス信号ＭＡＤＤＲをラッチする。同時に、マスタはアドレス信号ＭＡＤＤＲに対応するデータ信号ＭＤＡＴＡを出力する。スレーブは、ラッチしたアドレスに対して書き込めるかどうかのレスポンスを、制御信号ＳＲＥＡＤＹとして返送する。マスタがアクティブである制御信号ＳＲＥＡＤＹをラッチしたタイミングＴ６で転送は完了し、スレーブ側で転送データの書込み処理が行われる。また、読み出し転送を考慮したバスの場合には、スレーブは、アクティブな制御信号ＳＲＥＡＤＹの発行と同時に読み出しデータの返送を行う。
【００６４】
【実施例】
図１０は、上述した本実施形態のマルチプロセサシステムを具体的なＷ−ＣＤＭＡディジタルベースバンドＬＳＩに適用した実施例を示すブロック図である。この実施例のマルチプロセサシステムは、Ｗ−ＣＤＭＡディジタルベースバンドＬＳＩのシステム全体を制御するプロセサ要素のＣＣＰＵ３００，制御系データ用メモリ３０１，入出力データ用メモリ３０２，入出力データ転送用ＤＭＡコントローラ３０３と、ディジタルベースバンドＬＳＩの各処理を行うプロセサ要素０１〜０８，デバグ用処理要素１０と、主に制御系データを転送し全てのプロセサ要素間で双方向に転送可能な第１の共有バス回路１００と、主に転送経路の決まっている受信データ，送信データ用の入出力データを転送する第２の共有バス回路２００，２０１と、それぞれの共有バスの使用権を調停する第１，第２のバスアービタ１０５、２０５と、それぞれの共有バスおよびＣＣＰＵバスの間のブリッジ回路１１０，２１０とから構成される。ここで、プロセサ要素０７，０８は、ＨＳＤＰＡ処理，ＧＳＭ処理の拡張プロセサ要素として存在する。
【００６５】
この実施例のマルチプロセサシステムにおいては、基本的には、プロセサ要素ＣＣＰＵ３００がマスタとなって、第１の共有バスを介して各プロセサ要素０１〜０８を制御することでシステムを実現している。しかしながら、ＣＣＰＵ３００以外の各プロセサ要素０１〜０８も第１の共有バスのマスタになることができ、従来バスであればスレーブ同士となるプロセサ要素０１〜０８間の転送もＣＣＰＵ３００を介さずに直接行うことができる。具体的には、プロセサ要素０１〜０８間における動作タイミング信号，パラメータ信号，ステータス信号および割込み信号など制御系データの転送を、第１の共有バスを用いて直接行う。
【００６６】
各々のプロセサ要素で処理される入出力データの転送は、第２の共有バスを介して行われる。図１０に示した例では、第２の共有バスはその転送データの転送方向から２本に分離されており、主に受信データ，送信データ用の入出力データを転送する第２の共有バス回路２００，２０１が存在する。受信データ用の第２の共有バス回路２００では、マスタとして接続されているプロセサ要素０５，０７，０８であるＦＥＣ，ＨＳＤＰＡ，ＧＳＭから、スレーブとして接続されているプロセサ要素である入出力データ用メモリ３０２に対して受信データの転送が行われる。また、送信データ用の第２の共有バス回路２０１では、マスタとして接続されているプロセサ要素０４であるＤＥＭおよびブリッジ回路２１０経由のＤＭＡコントローラ３０３から、スレーブとして接続されているプロセサ要素０５，０６，０８であるＦＥＣ，ＭＯＤ，ＧＳＭに対して、復調データおよび送信データの転送が行われる。
【００６７】
効果としては、転送トラフィックの大きい入出力データ転送中に、複雑な制御系データの転送が発生した場合でも、制御系データおよび入出力データの転送を異なるバスを用いて行うことにより、柔軟なシステムが実現できる。例えば、ＣＰＵ３００による制御系データの転送と、ＤＭＡコントローラ３０３による入出力データの転送を同時に行うことが可能になる。また、他のプロセサ要素間においても同様に、転送データ数の多い入出力データの転送中に制御系データを転送することが可能になる。
【００６８】
また、プロセサ要素０７，０８がＨＳＤＰＡ処理，ＧＳＭ処理の拡張プロセサ要素として接続されるように、本実施形態における第１，第２の共有バスを用いて全体のマルチプロセサシステムを構成することによって、第１，第２の共有バスの仕様をほとんど変更することなく、このような拡張プロセサ要素の追加・変更・削除にも柔軟に対応可能である。
【００６９】
図１１，図１２は、本発明のマルチプロセサシステムの実施形態２における各プロセサ要素，デバグ用処理要素の構成の一部をそれぞれ示す部分ブロック図である。
【００７０】
本実施形態のマルチプロセサシステムの全体の構成は、図１に示した実施形態１のマルチプロセサシステムと同構成であり、各プロセサ要素およびデバグ用処理要素以外の各ブロックも同構成であり、各プロセサ要素およびデバグ用処理要素の内部構成が異なる。
【００７１】
図１１を参照すると、本実施形態のマルチプロセサシステムにおける各プロセサ要素０１〜０ｎは、第１の共有バスに接続するためのインタフェース回路２１と、種々の演算およびプロセサ要素内のコントロールを行うＤＳＰおよびＭＰＵなどの内部プロセサ２２と、内部プロセサ２２の命令コードを格納している命令コード記憶装置２３と、命令アドレスのトレース機能をもつアドレストレーサ２４とを備える。もちろん、各プロセサ要素内には、これらの他にもデータ処理を行う専用ハードウェアアクセラレータ、各種レジスタおよびメモリなどの記憶装置などを備えていても何ら問題はない。
【００７２】
これら各プロセサ要素０１〜０ｎの動作について説明すると、まず、本実施形態のマルチプロセサシステム全体およびプロセサ要素単体の仕様により、その処理がデバグルーチンに入った場合、ＤＳＰおよびＭＰＵなどの内部プロセサ２２は、アドレストレーサ２４に対する制御信号Ｃｏｎｔｒｏｌ ｓｉｇｎａｌｓを用いて、アドレストレーサ２４に対して命令アドレストレース開始を指示する。
【００７３】
次に、アドレストレーサ２４は、命令コード記憶装置２３に対する命令アドレスを監視することでトレースデータＴｒａｃｅ Ｄａｔａを作成し、バスインタフェース回路２１にトレースデータを転送する。このとき、トレースデータの生成法としては、読み出された命令アドレス全てをそのまま転送する方法を用いても良いし、または、トレースデータの転送データ数を削減するために、通常の動作シーケンスは単調増加のインクリメント方式で行われることに着目し、それ以外の分岐またはウェイトなどのアドレスジャンプが発生した場合にだけトレースデータを生成し、転送する方法を用いても何ら問題はない。
【００７４】
最後に、バスインタフェース回路２１は、通常動作における転送データＯｕｔｐｕｔ Ｄａｔａが存在する場合には通常転送データを優先的にバス転送し、存在しなくなった場合にだけ、すなわち、通常データ転送の合間に、生成されたトレースデータを転送先であるデバグ処理要素１０のＤＢＧＩＦに向けて第１の共有バス回路１００へ転送する。具体的には、バスインタフェース回路２１は、第１の共有バス回路１００へデータ転送出力のためにＦＩＦＯバッファを持ち、通常データ転送用のＦＩＦＯバッファ内にデータが存在しなくなってから、トレースデータ用のＦＩＦＯバッファ内のトレースデータを読み出して転送する。
【００７５】
図１２（ａ）を参照すると、本実施形態のマルチプロセサシステムにおけるデバグ用処理要素１０は、共有バス上の転送データをラッチするレシーブユニットと、デバグ用に共有バス上の転送経路が所望の条件を満たしているかを判断するスヌーピングユニットと、第１および第２の共有バスに対してラッチしたデータを格納する２つの記憶装置とを備える。また、これら２つの記憶装置を１つにして、第１，第２の共有バスに対して共通とし、マルチプレクサで切り替えながらデータを書き込む構成が図１２（ｂ）に示されている。
【００７６】
このデバグ用処理要素１０の動作について説明すると、レシーブユニットがデータをラッチする動作として２つある。１つは、第１，第２の共有バスのスレーブとして動作する場合である。転送先がデバグ用処理要素１０であった場合にデータを取り込む。もう１つは、デバグ用にバスモニタを行うときである。この場合には、スヌーピングユニットにおいて、第１，第２の共有バス上を転送されるデータの転送経路の条件ＢＳＥＬ，ＢＤＥＣおよび書込みアドレスＳＡＤＤＲが所望の範囲を満たしていた場合に、レシーブユニットはデータを取り込みデバグ用記憶装置に書き込む。このとき、その書込みアドレスＳＡＤＤＲは、通常のスレーブ動作の場合は、そのまま転送されてきたアドレスになり、バスモニタ動作の場合には、スヌーピングユニットが指定したアドレスとなる。
【００７７】
なお、図１２においては、デバグ用処理要素１０で取得したデータを専用の記憶装置に書き込む場合について示したが、実際には、記憶装置に書き込まず、直接外部に出力してモニタできる構成でも何ら問題はない。
【００７８】
この実施形態２において、プロセサ要素ごとのアドレストレース機能によって生成されたトレースデータを、第１の共有バスを用いて全てのプロセサ要素共通のデバグ用記憶装置に転送することにより、従来プロセサ要素ごとに実装されていたトレースメモリの削減につながる。これは、全てのプロセサ要素がマスタになれるという第１の共有バスの特徴によって実現される。従来、プロセサ要素ごとに必要とされていたトレースメモリを削減でき、デバグ用の共通記憶装置としてまとめることにより、マルチプロセサシステムとして効率的に利用可能となる。
【００７９】
また、通常動作中の共有バスを使用していない期間を利用してトレースデータが転送されるため、バスモニタ機能と組み合わせることにより、通常動作におけるプロセサ要素間の転送データと、１つまたは複数のプロセサ要素のアドレストレースデータを、同時にモニタリングできるという利点もある。すなわち、一度動作を停止してから読み出す必要はなく、通常動作中にアドレストレース情報を取得できる。特に、トレースデータを分岐時などに限定して作成することで削減することにより、アドレストレーサのリアルタイム性をより高く実現できる。
【００８０】
また、実施形態２と同様の原理を利用して、アドレストレースデータだけではなく、デバグ時におけるプロセサ要素内の任意のデバグ用データ信号も、第１の共有バスを用いてデバグ用処理要素１０に対して転送可能であることを付記しておく。
【００８１】
図１３は、本発明によるマルチプロセサシステムの実施形態３を示す全体ブロック図である。図１３を参照すると、本実施形態のマルチプロセサシステムの全体の構成は、図１に示した実施形態１のマルチプロセサシステムに対し各プロセサ要素０１〜０ｎと第１のバスアービタ１０５および第１の共有バス回路１００との間にそれぞれ同期回路３０を挿入追加した構成である。また、第１のバスアービタ１０５以外の各ブロックは、実施形態１の各ブロックと同構成であり、第１のバスアービタ１０５の内部構成が異なる。また、図示してないが、プロセサ要素０１〜０ｎの基本クロック信号に同期し且つ第１の共有バスの転送トラフィックに応じて基本クロック信号の整数倍周波数のバスクロック信号を生成するクロック生成回路を備える。
【００８２】
図１４は、本実施形態のマルチプロセサシステムにおいて挿入追加された同期回路３０の挿入箇所を説明するための説明図である。各プロセサ要素０１〜０ｎと第１のバスアービタ１０５との間に、アービタ同期回路３０ａがそれぞれ挿入され、各プロセサ要素０１〜０ｎのスレーブ入力と第１の共有バス回路１００との間に、スレーブ同期回路３０ｂがそれぞれ挿入される。また、図１５は、図１４に示したアービタ同期回路３０ａ，スレーブ同期回路３０ｂの構成例をそれぞれ示すブロック図であり、図１６は、図１５のアービタ同期回路３０ａ，スレーブ同期回路３０ｂに供給されるバスクロック信号および基本クロック信号の動作を示すタイミング図である。
【００８３】
アービタ同期回路３０ａは、各プロセサ要素から基本クロック信号に同期して発行されるバス要求信号ＭＲＥＱをバスクロック信号に同期させ信号ＢＲＥＱとしてバスアービタに転送するための追加回路と、可変であるバスクロック信号に同期して第１のバスアービタ１０５から発行されるバス許可信号ＢＧＲＡＮＴを、基本クロック信号に同期させ、信号ＭＧＲＡＮＴとして各プロセサ要素のバスインタフェース回路２１に転送する追加回路とを備える。
【００８４】
これら追加回路により、バス要求信号ＭＲＥＱが基本クロック信号に同期して発行されても、バス許可信号ＢＧＲＡＮＴがアクティブになった場合は、その基本クロック信号のサイクル中の残りのバスサイクルにおいてはバスアービタに対するバス要求信号ＢＲＥＱをインアクティブにする。また、バス許可信号ＢＧＲＡＮＴはバスクロック信号に同期して発行されるが、次の基本クロック信号の立ち上がりタイミングまで、そのバス許可信号を保持してプロセサ要素のバスインタフェース回路に転送できる。
【００８５】
スレーブ同期回路３０ｂは、第１の共有バス回路１００からバスクロック信号に同期して入力される転送データ信号ＢＳＳＥＬ，ＢＡＤＤＲ，ＢＤＢＩなどを、基本クロック信号に同期させ信号ＳＳＥＬ，ＳＡＤＤＲ，ＳＤＢＩなどとして転送するための追加回路を備える。
【００８６】
この追加回路により、第１の共有バスからバスクロック信号に同期して１つのスレーブに対して転送が行われた場合には、同一のスレーブに対しては基本クロックの１サイクル中に多くても一回の転送しか発生しないが、プロセサ要素のバスインタフェース回路がデータをラッチする次の基本クロックの立ち上がりタイミングまでその転送データを保持できる。
【００８７】
これらアービタ同期回路３０ａおよびスレーブ同期回路３０ｂは、基本的には可変であるバスクロック信号に同期して動作するが、バスクロック信号の周波数が最も低い周波数、すなわち基本クロック信号の周波数である場合には、内部のレジスタへのクロックを停止できるという特徴をもつ。
【００８８】
図１７は、本実施形態のマルチプロセサシステムにおける第１のバスアービタの構成例を示すブロック図である。図１７を参照すると、本実施形態のマルチプロセサシステムにおける第１のバスアービタは、図１の第１のバスアービタに対して、アービタ同期回路を介して複数のプロセサ要素から第１の共有バスのバス要求信号を基本クロック信号のサイクルごとにそれぞれ１度だけ受け付けマスクするためのマスク機能と、各バスサイクルでの第１の共有バスのバス許可信号の発行から次のサイクルの各バスサイクルのバス使用権を調停し信号出力するための遅延機能とを追加している。
【００８９】
これらマスク機能および遅延機能により、例えば、図１７に示すように、バスクロック信号の周波数が基本クロック信号の周波数（３０ＭＨｚ）の１倍，２倍，４倍の場合には、１バスサイクル前，２サイクル前，４サイクル前のバス調停結果に対応したバス選択信号ＢＳＥＬにより第１の共有バス回路１００を動作させる。また、基本クロックの同一サイクル内においては、同一プロセサ要素をスレーブとする転送は多くても１回だけ行うことができ、各プロセサ要素は、バスクロック信号に依存せずに常に基本クロックで動作できる。
【００９０】
上述のように、本実施形態のマルチプロセサシステムにおける第１のバスアービタは、第１の共有バス回路１００の転送トラフィックを保証するため、および、物理的にバス本数を増やすことによる回路規模増加を防ぐために、第１の共有バス回路１００を、基本クロック信号の周波数を定数倍したバスクロック信号の周波数で動作させる。
【００９１】
このとき、常に定数倍したクロックで動作させると、回路のスイッチング回数が増加し、消費電力が大きくなってしまうという問題があるため、バスクロックを可変にできるようにする。例えば、転送トラフィックが多い処理ルーチン、および、実施形態２に示したデバグ時のアドレストレースを基本クロック信号より速いバスクロック信号を用いて第１の共有バス回路１００を動作させる。
【００９２】
すなわち、本実施形態である可変クロックの第１の共有バス回路１００では、専用ハードウェアを用いて何か信号を常に監視して、完全に動的なクロック切り替えを行わず、実際には、システム全体の処理ルーチンが転送トラフィックの大きいルーチンに入る場合、もしくは、他のある条件を満たした場合にのみ、ＣＰＵなどから切り替え信号が発行され、バスクロックが切り替わる仕組みとする。
【００９３】
これら同期回路３０および第１のバスアービタに対して、例えば、図１６に示したスタート位置信号ｓｔａが必要になるだけである。このスタート位置信号ｓｔａは、基本クロック信号を３０ＭＨｚとし、可変であるバスクロック信号を３０ＭＨｚ，６０ＭＨｚ，１２０ＭＨｚとした場合、基本クロック信号の立ち上がりタイミング時に、可変であるバスクロック信号に同期して１サイクルだけアクティブになる。また、第１の共有バスに対するプロセサ要素のデータ出力側には、追加回路は不要である。
【００９４】
本実施形態のマルチプロセサシステムにおいて、バスの動作クロックを可変（定数倍）にすることによって、物理的にバス本数を増やす場合に比べて回路規模オーバヘッドを抑えたままで、転送トラフィックを広い範囲で保証できることである。これにより、新たな転送トラフィックの発生にも柔軟に対応できる可能性が増加するため、拡張容易性も向上する。また、バスの動作クロックを常に速くしておく高速転送バスに比べて、必要なときにだけ速くする可変にすることで低消費電力化が実現できる。
【００９５】
また、バスの動作クロックの切り替えを、例えば、転送の多い処理ルーチンおよびデバグ時などは高速なバス動作クロックを用いるなど、マクロ的なシステムレベルで制御することで、回路規模および消費電力など効率の良いシステムを実現できる。最後に、共有バスが基本クロックに同期して動作する場合には、同期回路３０内の全てのレジスタにおける入力クロックを停止でき、低消費電力化が実現できる。
【００９６】
【発明の効果】
以上のように、この発明によれば、以下のような効果が期待できる。
【００９７】
第１の効果は、回路規模の増加を抑えたままで、全てのプロセッサ要素間における転送および高速データ転送の両方が効率的に行えることである。
【００９８】
その理由は、従来のプロセサ要素と異なり、プロセサ要素による全データ転送の転送データを制御系データおよび入出力データの２種類に分割して、制御系データまたは入出力データの転送要求に対応して第１または第２の共有バスのバス使用権を獲得しマスタとしてマルチプレクス転送またはバースト転送し、第１の共有バスでは、全てのプロセッサ要素間で転送可能とし、必要最小限の書込み転送のみの機能に限定し、読み出し返送要求が書込み転送された時点でバスの使用権は解放され、返送データが準備できるまでの期間中は、他の転送を行いたいプロセサ要素にバスを割り当てることができ、第２の共有バスでは、接続されるプロセッサ要素と転送方向とを限定しているためである。
【００９９】
第２の効果は、全てのプロセッサ要素間の制御系データの転送と、各プロセッサ要素内のデータ処理とが、高速化および低消費電力化され、マルチプロセサシステム全体が高速化および低消費電力化されることである。
【０１００】
その理由は、第１の共有バスを介した制御系データの転送そのものに対しては、特定マスタのプロセッサ要素の起動が不要になり、各プロセッサ要素のバスインタフェース間で第１の共有バスを介したデータ転送ができ、各プロセッサ要素内の内部プロセサによる処理が不要になり、また、転送トラフィックに応じてプロセッサ要素の基本クロック信号のサイクルより整数倍速いバスサイクルで第１の共有バス回路を動作させることができるためである。
【０１０１】
第３の効果は、拡張容易性および資源再利用性に優れ、マルチプロセサシステムの開発期間が短縮され、さらには、開発コストが削減されることである。
【０１０２】
その理由は、システム仕様の変更に伴ってのプロセサ要素の追加・変更などにより、プロセサ要素間に想定していなかった転送経路が発生した場合でも、全てのプロセサ要素間で転送可能な第１の共有バスを介して、割込み要求を含む制御系データも転送でき、全体のバス仕様および接続構成の変更をほとんど必要とせずに柔軟に対応でき、プロセサ要素間に想定していなかった大量のデータ転送が追加・変更された場合でも、第２の共有バスの接続構成を追加・変更することで対応できるためである。
【０１０３】
第４の効果は、テスト容易性およびデバグ容易性が向上することである。
【０１０４】
その理由は、プロセサ要素ごとのアドレストレース機能によって生成されたトレースデータが、通常動作中の第１の共有バスの不使用期間を利用して、全てのプロセサ要素共通のデバグ用記憶装置に転送され、また、バスモニタ機能と組み合わせることにより、通常動作におけるプロセサ要素間の転送データと、１つまたは複数のプロセサ要素のアドレストレースデータを同時にモニタリングでき、また、転送トラフィックに応じてプロセッサ要素の基本クロック信号のサイクルより整数倍速いバスサイクルで第１の共有バス回路を動作させることができるためである。
【図面の簡単な説明】
【図１】本発明によるマルチプロセサシステムの実施形態１を示す全体ブロック図である。
【図２】図１における第１の共有バスを介したデータ転送を説明するための説明図である。
【図３】図１における第１の共有バス回路１００の内部構成例および周辺接続例を示すブロック図である。
【図４】図１における各プロセサ要素内の第１の共有バスのマスタ側およびスレーブ側インタフェースの１部を示す部分ブロック図である。
【図５】図３における第１の共有バスによる制御系データの転送例を示すタイミング図である。
【図６】図３における第１の共有バスによる読出し返送要求転送および返送書込み転送のリンク動作のシーケンスを説明するための説明図である。
【図７】図１における第２の共有バスを介したデータ転送を説明するための説明図である。
【図８】図１における第２の共有バス回路２００の内部構成例および周辺接続例を示すブロック図である。
【図９】図８における第２の共有バスによる入出力データの転送例を示すタイミング図である。
【図１０】図１のマルチプロセサシステムを具体的なＷ−ＣＤＭＡディジタルベースバンドＬＳＩに適用した実施例を示すブロック図である。
【図１１】本発明のマルチプロセサシステムの実施形態２における各プロセサ要素の構成の一部を示す部分ブロック図である。
【図１２】本発明のマルチプロセサシステムの実施形態２におけるデバグ用処理要素の構成の一部を示す部分ブロック図である。
【図１３】本発明によるマルチプロセサシステムの実施形態３を示す全体ブロック図である。
【図１４】図１３のマルチプロセサシステムにおいて挿入追加された同期回路３０の挿入箇所を説明するための説明図である。
【図１５】図１４に示したアービタ同期回路３０ａ，スレーブ同期回路３０ｂの構成例をそれぞれ示すブロック図である。
【図１６】図１５のアービタ同期回路３０ａ，スレーブ同期回路３０ｂに供給されるバスクロック信号および基本クロック信号の動作を示すタイミング図である。
【図１７】図１３のマルチプロセサシステムにおける第１のバスアービタの構成例を示すブロック図である。
【図１８】従来のマルチプロセサシステムの構成例を示すブロック図である。
【符号の説明】
０１〜０ｎ プロセサ要素
１０ デバグ用処理要素
１２−１，１２−２ プロセサ
１３−１，１３−２ バスコントローラ
１５−１，１５−２ アダプタ
１６−１，１６−２，１６−３ 入出力装置
２１ バスインタフェース回路
２２ 内部プロセサ
２３ 命令コード記憶装置
２４ アドレストレーサ
３０，３０ａ，３０ｂ 同期回路
１００ 第１の共有バス回路
１０５ 第１のバスアービタ
１１０，２１０ ブリッジ回路
２００，２０１ 第２の共有バス
２０５ 第２のバスアービタ
３００ ＣＣＰＵ
３０１ 制御系データ用メモリ
３０２ 入出力データ用メモリ
３０３ ＤＭＡコントローラ
【発明の属する技術分野】
本発明は、マルチプロセサシステムに関し、特に、複数の共有バスを介してデータ転送を行うマルチプロセサシステムに関する。
【０００２】
【従来の技術】
従来、この種のマルチプロセサシステムとして、各プロセサ要素の役割がマスタもしくはスレーブとして固定されているマルチプロセサシステム以外に、各プロセサ要素がマスタもしくはスレーブとして動的に動作可能なマルチプロセサシステムがあり、プロセサ要素間のデータ転送を効率化するため、複数の共有バスを用いて、プロセサ要素間のメッセージ転送と、プロセサ要素および入出力装置の間の入出力転送とが、それぞれ行われてきた。
【０００３】
たとえば、図１８は、この従来のマルチプロセサシステムの構成例を示すブロック図である（特許文献１参照）。
【０００４】
この従来のマルチプロセサシステムは、プロセサ要素をそれぞれ構成する複数のプロセサ１２−１，２および複数のバスコントローラ１３−１，２と、複数の入出力装置１６−１，２，３および複数のアダプタ１５−１，２とを備え、複数のプロセサ１２−１，２を複数のバスコントローラ１３−１，２を介して複数の共有バス１４−１，２にそれぞれ接続し、また、複数の入出力装置１６−１，２，３を複数のアダプタ１５−１，２を介して複数の共有バス１４−１，２にそれぞれ接続する。
【０００５】
さらに、複数のプロセサ１２−１，２は、オペレーティングシステムのカーネル処理手段として入出力処理部およびメッセージ通信処理部をそれぞれ備える。
【０００６】
入出力処理部は、入出力装置１６−１，２，３への入出力要求に対して、入出力装置のアドレス情報や転送データ情報をバスコントローラ１３−１，１３−２にそれぞれ渡し、入出力を起動する。そして、入出力が完了したときに、バスコントローラ１３−１，２から割込み通知を受けて、入出力要求を出したプログラムに完了通知を行う。
【０００７】
メッセージ通信処理部は、プロセサ間のデータ通信要求を受けると、バスコントローラ１３−１，２に対して、相手プロセサのアドレス，転送データ情報などを渡して、データの送信要求を行う。また、受信処理では、他プロセサからのデータ送信があった場合に、バスコントローラ１３−１，２から割込み通知を受けて、データを受け取り、そのデータを要求元のプログラムに渡す。
【０００８】
この従来のマルチプロセサシステムにおいては、各プロセサ要素がマスタまたはスレーブとなり、複数の共有バス１４−１，２を用いて、入出力装置との入出力転送と、プロセサ要素間のメッセージ転送とが行われる。また、１本のバスを入出力転送およびメッセージ転送に共通に用いることができるため、プロセサ要素間で転送されるデータ転送量および転送トラフィックに応じて、複数の共有バスを用いて複数のメッセージ転送と複数の入出力転送とを同時に行うことができる。このため、メッセージ転送および入出力転送を合わせたデータ転送の同時要求数が共有バスの本数以下であれば、バスのビジーによって処理が待たされることはない。
【０００９】
【特許文献１】
特開平５−６３３３号公報（段落０００７〜００１３，図１）
【００１０】
【発明が解決しようとする課題】
一般に、マルチプロセサシステムにおいて複数のプロセサ要素間のデータ転送を行う共有バスに対して、次に示すような要求が列挙される。
（１） 性能の観点から、高速データ転送を小さな回路面積および低消費電力で実現すること
（２） 拡張容易性・資源再利用性の観点から、プロセサ要素の物理的な追加・変更・削除が行われても、他のプロセサ要素および共有バスの設計変更点を最小にできること
（３） 検証容易性の観点から、プロセサ要素間におけるデータ転送の状況およびプロセサ要素ごとのデバグ情報を選択してモニタリングできること
上述した、従来のマルチプロセサシステムでは、プロセサ要素間のメッセージ転送が、入出力装置の入出力転送から分離され、入出力転送の終了まで待たされことが無く高速に行われる。しかしながら、プロセサ要素間のメッセージ転送の転送データ数が大きい場合は、共有バスの占有時間が長くなり、他のプロセサ要素間のメッセージ転送が待たされ、システム全体として、プロセサ要素間の高速データ転送が難しいという問題がある。
【００１１】
また、この対策として、共有バスの本数を多くした場合は、回路規模オーバヘッドが膨大になるという問題が発生する。
【００１２】
また、プロセサ要素間のメッセージ転送の転送データ数が小さい場合も、メッセージ転送ごとに、プロセサ要素の内部プロセッサの処理に対して割込みを発生して割込み処理する必要があり、プロセサ要素の内部プロセッサによるデータ処理の効率が相対的に低下するという問題がある。
【００１３】
また、システム全体またはプロセサ要素のプログラムのデバグ時に、プロセサ要素間におけるデータ転送の状況およびプロセサ要素ごとのデバグ情報を選択してモニタリングできず、デバグ効率が低いという問題がある。
【００１４】
また、この対策として、例えば、特開２０００−３３０８７７号公報または特開平４−１９５５５２号公報に開示されているように、共有バスまたはプロセサ要素ごとにバスモニタ回路またはアドレストレース機能を実装した場合は、回路規模オーバヘッドが膨大になるという問題が発生する。
【００１５】
従って、本発明の目的は、マルチプロセサシステムにおいて、回路規模の増加を最小限に抑えながら、プロセサ要素間のデータ転送を高速化し、プロセサ要素の内部プロセッサのデータ処理効率を向上させ、また、デバグ効率を向上させることにある。
【００１６】
【課題を解決するための手段】
そのため、本発明は、それぞれデータ処理し制御系データまたは入出力データの転送要求に対応して第１または第２の共有バスのバス使用権を獲得しマスタとしてマルチプレクス転送またはバースト転送する複数のプロセサ要素を備えるマルチプロセサシステムにおいて、
前記プロセサ要素が、前記制御系データの転送要求に対応して第１の共有バスのバス要求信号を出力しバス許可信号の入力に応じてマスタとして転送先の選択信号，制御信号，アドレス信号および前記制御系データを１サイクルで転送出力し、第１の共有バスを介して前記選択信号に基づき選択されスレーブとして前記制御系データを入力し前記制御信号および前記アドレス信号に基づき処理している。
【００１７】
また、前期複数のプロセサ要素から前記選択信号，前記制御信号，前記アドレス信号および前記制御系データをそれぞれ入力し第１の共有バスのバス使用権に対応して第１の共有バスへ選択的に切り替え出力し第１の共有バスを介して前記選択信号に基づき前記複数のプロセサ要素の１つをスレーブとして選択し前記制御信号，前記アドレス信号および前記制御系データを出力する第１の共有バス回路と、
前記複数のプロセサ要素からバス要求信号をサイクルごとにそれぞれ受け付け最も優先度の高いプロセサ要素に対し第１の共有バスのバス許可信号を発行して次のサイクルのバス使用権を調停する第１のバスアービタとを備えている。
【００１８】
また、第１の共有バス回路が、前記複数のプロセサ要素から前記選択信号，前記制御信号，前記アドレス信号および前記制御系データをそれぞれ入力し第１の共有バスのバス使用権に対応して第１の共有バスへ選択的に切り替え出力するマルチプレクサと、
第１の共有バス上の前記選択信号をデコードし前記複数のプロセサ要素の１つを転送先のスレーブとして選択するデコーダと、
第１の共有バス上の前記制御信号，前記アドレス信号および前記制御系データをそれぞれ入力し前記デコーダの出力に対応して転送先のスレーブへそれぞれ切り替え分配するデマルチプレクサとを備えている。
【００１９】
また、前記プロセサ要素が、前記制御系データの転送要求に対応して第１の共有バスのバス要求信号を出力しバス許可信号の入力に応じてマスタとして前記制御系データを転送出力し第１の共有バスを介して前記選択信号に基づき選択されスレーブとして前記制御系データを入力し前記制御信号および前記アドレス信号に基づきメモリ書込みを行う書込み転送と、
返送先コードを含む制御系データの転送要求に対応して第１の共有バスのバス要求信号を出力しバス許可信号の入力に応じてマスタとして前記返送先コードを転送出力し第１の共有バスを介して前記選択信号に基づき選択されスレーブとして前記返送先コードを入力し前記制御信号および前記アドレス信号に基づきメモリデータを読み出して制御系データとし返送要求を行う読出し返送要求転送と、
前記返送要求に対応して第１の共有バスのバス要求信号を出力しバス許可信号の入力に応じてマスタとして前記返送先コード対応の選択信号を転送出力し第１の共有バスを介して前記選択信号に基づき選択されスレーブとして前記制御系データを入力し前記制御信号および前記アドレス信号に基づきメモリ書込みを行う返送書込み転送とをそれぞれ行っている。
【００２０】
また、前記プロセサ要素が、第１の共有バスを介して前記選択信号に基づき選択されスレーブとして、内部割込み処理でなく専用のメモリ制御部により、前記制御信号および前記アドレス信号に基づきメモリ書込みまたはメモリ読出し返送要求を行っている。
【００２１】
また、前記プロセサ要素が、割込み要求を含む制御系データの転送要求に対応して第１の共有バスのバス要求信号を出力しバス許可信号の入力に応じてマスタとして前記割込み要求を転送出力し、第１の共有バスを介して前記選択信号に基づき選択されスレーブとして前記割込み要求を入力し前記制御信号および前記アドレス信号に基づき前記割込み要求に対応した内部割込み処理を行う割込み要求転送を行っている。
【００２２】
また、前記割込み要求が、割込み要因および転送元コードを含んでいる。
【００２３】
また、第１および第２の共有バス上の前記制御系データおよび前記入出力データを転送経路およびアドレス範囲の一致に応じてスヌーピングしデバグ用メモリに記憶するデバグ用処理要素を備えている。
【００２４】
また、前記プロセサ要素が、内部プロセッサの実行命令のアドレスをトレースしトレースデータを作成して制御系データとし、その転送要求に対応して第１の共有バスのバス要求信号を出力しバス許可信号の入力に応じてマスタとして前記トレースデータを転送出力している。
【００２５】
また、前記デバグ用処理要素が、第１の共有バスを介して前記選択信号に基づき選択されスレーブとして前記トレースデータを入力し前記制御信号および前記アドレス信号に基づきデバグ用メモリに記憶している。
【００２６】
また、前記プロセサ要素の基本クロック信号に同期し且つ第１の共有バスの転送トラフィックに応じて前記基本クロック信号の整数倍周波数のバスクロック信号を生成するクロック生成回路と、
前記プロセサ要素から第１の共有バスのバス要求信号を入力し第１のバスアービタへ前記バスクロック信号に同期して出力し第１のバスアービタから第１の共有バスのバス許可信号を入力し前記プロセサ要素へ前記基本クロック信号に同期して出力するアービタ同期回路と、
第１の共有バスを介して前記選択信号，前記制御信号，前記アドレス信号および前記制御系データを入力し前記プロセサ要素へ前記基本クロック信号に同期して出力するスレーブ同期回路とを備え、
第１のバスアービタが、前記アービタ同期回路を介して前記複数のプロセサ要素から第１の共有バスのバス要求信号を前記基本クロック信号のサイクルごとにそれぞれ１度だけ受け付け前記バスクロック信号の各バスサイクルで最も優先度の高いプロセサ要素に対し前記アービタ同期回路を介して第１の共有バスのバス許可信号を発行して次のサイクルの各バスサイクルのバス使用権を調停している。
【００２７】
また、前記複数のプロセサ要素の１つとして動作し且つ前記入出力データの転送要求に対応して第２の共有バスのバス要求信号を出力しバス許可信号の入力に応じてマスタとして前記入出力データをバースト転送するプロセサ要素と、
前記複数のプロセサ要素の１つとして動作し且つ第２の共有バスを介して接続されたスレーブとして前記入出力データをバースト転送するプロセサ要素とを備えている。
【００２８】
また、第２の共有バスのマスタまたはスレーブとして動作するプロセサ要素を第２の共有バスのバス使用権に対応して第２の共有バスに選択的に切り替え接続し第２の共有バスを介してマスタおよびスレーブ間で前記入出力データをバースト転送する第２の共有バス回路と、
前記複数のプロセサ要素から第２の共有バスのバス要求信号をサイクルごとにそれぞれ受付け最も優先度の高いプロセサ要素に対し第２の共有バスのバス許可信号を発行してバス使用権を調停する第２のバスアービタとを備えている。
【００２９】
【発明の実施の形態】
次に、本発明について、図面を参照して説明する。図１は、本発明によるマルチプロセサシステムの実施形態１を示す全体ブロック図である。図１を参照すると、本実施形態のマルチプロセサシステムは、複数のプロセサ要素０１〜０ｎと、第１，第２の共有バス回路１００，２００と、第１，第２のバスアービタ１０５，２０５と、デバグ用処理要素１０とを備える。
【００３０】
複数のプロセサ要素０１〜０ｎは、それぞれデータ処理し、また、図１０で示した従来のマルチプロセサシステムにおけるプロセサ要素と異なり、プロセサ要素による全データ転送の転送データを制御系データおよび入出力データの２種類に分割して、制御系データまたは入出力データの転送要求に対応して第１または第２の共有バスのバス使用権を獲得しマスタとしてマルチプレクス転送またはバースト転送する。
【００３１】
各プロセッサ要素内の構成例としては、種々の演算およびプロセッサ要素内の制御を行うＭＰＵやＤＳＰなどの内部プロセッサ、メモリやレジスタなどの記憶装置、データ処理を行う専用ハードウェアアクセラレータ、データ入出力装置（ＤＭＡコントローラ）などから構成されると考えられるが、本発明の実施の形態としては、特にこれの限りではない。
【００３２】
また、これら複数のプロセサ要素０１〜０ｎの少なくとも１つが、従来と同じく、入出力データの転送要求に対応して、第２の共有バスのバス要求信号を出力し、バス許可信号の入力に応じてマスタとして入出力データをバースト転送し、また、これら複数のプロセサ要素０１〜０ｎの少なくとも１つが、従来と同じく、第２の共有バスを介して接続されたスレーブとして、入出力データをバースト転送する。
【００３３】
第１，第２の共有バス回路１００，２００は、第１，第２の共有バスを介して、プロセッサ要素０１〜０ｎ間の制御系データ，入出力データを互い異なる仕様でデータ転送する。第１の共有バス回路１００は、必要最小限の書込み転送機能だけを有して一部あるいは全てのプロセッサ要素間で双方向に１サイクルごとにマルチプレクス転送し、第２の共有バス回路２００は、転送されるプロセッサ要素および転送方向を限定し、マスタからスレーブへ、または、スレーブからマスタへバースト転送する。これら第１，第２の共有バスは、それぞれ、１つのマルチプロセッサ内に物理的に１本または複数本存在可能である。また、第２の共有バスが複数本存在する場合には、それらのバスに接続されるプロセッサ要素およびバス仕様が同一である必要はない。
【００３４】
第１，第２のバスアービタ１０５，２０５は、複数のプロセサ要素０１〜０ｎから第１，第２の共有バスのバス要求をサイクルごとにそれぞれ受け付け最も優先度の高いプロセサ要素に対し第１，第２の共有バスのバス許可信号を発行して第１，第２のバス使用権を調停する。
【００３５】
デバグ用処理要素１０は、第１および第２の共有バス上の制御系データおよび入出力データを転送経路およびアドレス範囲の一致に応じてスヌーピングしデバグ用メモリに記憶し、モニタ出力できる。
【００３６】
上述したように、本実施形態のマルチプロセサシステムにおいて、主に、動作タイミング信号やパラメータ設定信号などの、一度に転送される転送データ数は少ないが全てのプロセサ要素間で転送される可能性のあるデータは、制御系データとして、第１の共有バスを用いて複数のプロセサ要素０１〜０ｎ間で相互にマスタからスレーブへマルチプレクス転送される。一方、主に、ストリームデータなどの、一度に転送される転送データ数が多く且つ転送経路が予め決まっているデータは、入出力データとして、第２の共有バスを用いて複数のプロセサ要素０１〜０ｎの限定されたマスタおよびスレーブ間でバースト転送される。
【００３７】
すなわち、転送トラフィックが大きく、第１の共有バスを用いて転送すると他の転送および全体のシステム性能に影響が出るような転送を、第２の共有バスを用いて転送する。これにより、接続先が多く複雑になりがちな第１の共有バス１００の仕様を、最大限簡単化することが可能となる。
【００３８】
また、デバグ用処理要素１０により、第１，第２の共有バス上の転送データまたは信号の転送経路およびアドレスが所望の範囲と一致した場合にだけ、その転送データをスヌーピングし内部のデバグ用メモリに記憶させ、モニタすることができる。このとき、デバグ用処理要素１０が、第１，第２の共有バス上の転送データを同時にモニタするために、動作クロックを速くしてマルチプレクサなどを用いて切り替えながらモニタする機能を有していても何ら問題はない。
【００３９】
次に、本実施形態のマルチプロセサシステムにおける第１，第２の共有バスを介したデータ転送についてそれぞれ詳細説明する。
【００４０】
図２は、本実施形態のマルチプロセサシステムにおける第１の共有バスを介したデータ転送を説明するための説明図である。第１の共有バスを介したデータ転送では、図２に示すように、転送を行うプロセッサ要素のマスタもしくはスレーブとしての役割が動的に変化し、全てのプロセッサ要素間で第１の共有バスを介したデータ転送が許容されている。このような構成をとることにより、第１の共有バスを介したデータ転送そのものに対しては、特定マスタのプロセッサ要素の起動が不要になり、各プロセッサ要素のバスインタフェース間で第１の共有バスを介したデータ転送ができ、転送の効率化および低消費電力化を図ることができる。
【００４１】
図３は、第１の共有バス回路１００の内部構成例および周辺接続例を示すブロック図であり、図４は、プロセサ要素内の第１の共有バスのマスタ側およびスレーブ側インタフェースの１部を示す部分ブロック図である。
【００４２】
図３を参照すると、第１の共有バス回路１００は、マルチプレクサ，デコーダおよびデマルチプレクサを備えて構成される。ここで、マルチプレクサは、第１の共有バスのマスタとして動作するプロセサ要素から選択信号ＭＳＥＬ，制御信号ＭＷＥ，ＭＲＥＳ，アドレス信号ＭＡＤＤＲおよび制御系データＭＤＢＯをそれぞれ入力し、第１のアービタ１０５からの第１の共有バスのバス使用権に対応した信号により第１の共有バスへ選択的に切り替え出力し、デコーダは、第１の共有バス上の選択信号をデコードし複数のプロセサ要素０１〜０ｎの１つを転送先のスレーブとして選択し、デマルチプレクサは、第１の共有バス上の制御信号，アドレス信号および制御系データをそれぞれ入力し、デコーダの出力に対応して、第１の共有バスのスレーブとして動作する転送先のプロセサ要素へそれぞれ切り替え分配する。
【００４３】
上述のように、本実施形態の第１の共有バス回路１００は、従来バスでは書込み転送（マスタからスレーブへ）および読み出し転送（スレーブからマスタへ）の両方を考慮して回路を構成しなければならないのに対して、書込み転送のみを可能にするだけの回路構成とする。このような回路構成にしても、全てのプロセッサ要素がマスタになれるために双方向のデータ転送が実現でき、回路規模が削減される。また、図３では、第１の共有バス回路１００が、論理合成等のインプリメント容易性を考慮して、ＭＵＸ型のバス構成となっているが、インプリメント容易性および動作遅延の見積りが許せば、３ステート型などのバス構成でも何ら問題はない。
【００４４】
各プロセサ要素０１〜０ｎは、制御系データの転送要求に対応して第１の共有バスのバス要求信号ＭＲＥＱを出力し、バス許可信号ＭＧＲＡＮＴの入力に応じてマスタとして転送先の選択信号ＭＳＥＬと、制御信号ＭＷＥ，ＭＲＥＳと、アドレス信号ＭＡＤＤＲおよび制御系データＭＤＢＯを各出力端子から１サイクルで転送出力し、また、第１の共有バスを介して選択信号に基づき選択されスレーブとして、制御系データを入力し制御信号およびアドレス信号に基づき処理する。また、図４に示すように、各プロセサ要素０１〜０ｎ内の第１の共有バスのインタフェースは、割込み要求信号をエンコードし制御系データとして転送出力するマスタ出力部と、転送入力した制御系データを１時保持およびデコードし割込み要求信号を生成するスレーブ入力部とを備える。
【００４５】
第１のアービタ１０５は、複数のプロセサ要素０１〜０ｎからバス要求信号ＭＲＥＱおよび優先度信号ＭＰＲＩをサイクルごとにそれぞれ受け付け、最も優先度の高いプロセサ要素に対し第１の共有バスのバス許可信号ＭＧＲＡＮＴを発行して、次のサイクルの第１の共有バスのバス使用権を調停し第１の共有バス回路１００へ信号出力する。
【００４６】
図５は、第１の共有バスによる制御系データの転送例を示すタイミング図である。図５に示すように、第１の共有バスによるデータ転送は、Ｒｅｑｕｅｓｔ ｐｈａｓｅとＴｒａｎｓｆｅｒ ｐｈａｓｅの２種類のフェーズにより実現される。Ｒｅｑｕｅｓｔ ｐｈａｓｅは、１または複数サイクルを必要とし、転送を行いたいプロセサ要素がバス要求信号を発行してから、バスの使用権付与を示すバス許可信号がアクティブになるまでの期間である。また、Ｔｒａｎｓｆｅｒ ｐｈａｓｅは、バス許可信号をクロック信号でラッチした信号がアクティブな期間がそのプロセサ要素にバスが割り当てられている期間であり、そのプロセサ要素がマスタとなれる期間であり、基本的に１サイクルでの転送となる。
【００４７】
つまり、Ｒｅｑｕｅｓｔ ｐｈａｓｅにてマスタに対してバス許可信号が発行された次の１サイクルで、アドレス信号などのコントロール信号およびデータ信号全てを出力し、転送を完了する。データの転送が終了したらバス要求信号を立ち下げる。すると、バスアービタは他のバス割り当てを要求しているプロセサ要素にバスの使用権を割り当てることができる。また、マスタ側選択信号ＭＳＥＬによって選択され、スレーブ側選択信号ＳＳＥＬがアクティブとなったプロセサ要素はスレーブとなり、コントロール信号およびデータ信号などの全ての転送データをＴｒａｎｓｆｅｒ ｐｈａｓｅの末尾のクロックタイミングでラッチする。
【００４８】
上述のように、第１の共有バスで制御系データの転送するため、バスアービタ１０５は、サイクルごとにバス使用権の切り替えを行い、バス許可信号がアクティブになった次のサイクルが、そのマスタにバスの使用権がある期間である。したがって、各プロセサ要素は、制御系データの転送要求の発生ごとにバスアービタに対してバス要求する必要があり、また、バス許可に基づき、制御系データの種類に対応して、次に示す書込み転送，読出し返送要求転送，返送書込み転送または割込み要求転送を１サイクルごとのマルチプレクスモードでそれぞれ行う。
【００４９】
書込み転送において、プロセサ要素は、制御系データの転送要求に対応して第１の共有バスのバス要求信号を出力しバス許可信号の入力に応じてマスタとして制御系データを転送出力し第１の共有バスを介して選択信号に基づき選択されスレーブとして制御系データを入力し制御信号およびアドレス信号に基づきメモリ書込みを行う。
【００５０】
読出し返送要求転送において、プロセサ要素は、返送先コードを含む制御系データの転送要求に対応して第１の共有バスのバス要求信号を出力しバス許可信号の入力に応じてマスタとして返送先コードを転送出力し、第１の共有バスを介して選択信号に基づき選択されスレーブとして返送先コードを入力し制御信号およびアドレス信号に基づきメモリデータを読み出して制御系データとし返送要求を行う。
【００５１】
返送書込み転送において、プロセサ要素は、読出し返送要求転送の返送要求に対応して第１の共有バスのバス要求信号を出力しバス許可信号の入力に応じてマスタとして返送先コード対応の選択信号を転送出力し、第１の共有バスを介して選択信号に基づき選択されスレーブとして制御系データを入力し制御信号およびアドレス信号に基づきメモリ書込みを行う。
【００５２】
図６は、これら読出し返送要求転送および返送書込み転送のリンク動作のシーケンスを説明するための説明図である。ここで、分図（a），（ｂ），（ｃ）は、ステップ１，２，３の動作をそれぞれ示す。図６に示すように、まず、図６（a）のステップ１において、プロセサ要素０１が、返送先コードを含む制御系データの転送要求に対応してマスタとなり、読み出したいメモリのアドレスＲＡＤＤＲおよび返送先コードを転送する。このとき、制御信号の１つであるライトイネーブル信号ＭＷＥをインアクティブにすることで読出し返送要求であることをスレーブのプロセサ要素０２へ伝える。データ出力信号（ＭＤＢＯ）には、要求元がプロセサ要素０１であることがわかる情報を転送する。
【００５３】
次に、図６（ｂ）のステップ２において、プロセサ要素０２が内部メモリからデータを読み出し返送要求を行う。この期間、同時にバスの使用権は解放され、バスアービタは他のデータ転送をバスに割り当てることができる。
【００５４】
次に、図６（ｃ）ステップ３において、今度はプロセサ要素０２がマスタとなり、読出しデータを返送先コード対応の転送先へ返送する。このとき、制御信号の１つであるレスポンス信号ＭＲＥＳをアクティブにすることで転送データが読み出しデータであることを伝えることができる。または、アドレス信号を読み出しデータ返送用の専用アドレスにすることで伝えてもよい。
【００５５】
これら書込み転送，読出し返送要求転送または返送書込み転送において、プロセサ要素は、第１の共有バスを介して選択信号に基づき選択されスレーブとして、内部プロセッサの内部割込み処理でなく専用のメモリ制御部により、制御信号およびアドレス信号に基づきメモリ書込みまたはメモリ読出し返送要求を行う。これにより、プロセサ要素間のデータ転送が高速化し、プロセサ要素の内部プロセッサのデータ処理効率が向上する。
【００５６】
また、割込み要求転送において、プロセサ要素が、図４に示した第１の共有バスのインタフェースのマスタ出力手段およびスレーブ入力手段により、割込み要求を含む制御系データの転送要求に対応して第１の共有バスのバス要求信号を出力しバス許可信号の入力に応じてマスタとして割込み要求を転送出力し、第１の共有バスを介して選択信号に基づき選択されスレーブとして割込み要求を入力し制御信号およびアドレス信号に基づき割込み要求内部割込み処理を行う。このとき、必要に応じて、マスタにおいて、割込み要求として割込み要因および転送元コードを転送し、スレーブにおいて、割込み要因に対応した内部割込み処理を行い、その終了時に、処理結果をマスタとして転送元コードに応じて書込み転送することもできる。
【００５７】
この割込み要求転送により、割込み要求信号の専用線を用いず、データ生成終了タイミングなどをＣＰＵに知らせることができ、割込み要求信号の追加・変更・削除、または、プロセサ要素の物理的な追加・変更・削除が行われても、他のプロセサ要素および共有バスの設計変更点を最小にできる。
【００５８】
図７は、本実施形態のマルチプロセサシステムにおける第２の共有バスを介したデータ転送を説明するための説明図である。第２の共有バスを介したデータ転送は、予め転送方向が決まっている入出力データの転送を想定している。このため、転送を行うプロセサ要素は限定され、マスタまたはスレーブの一方は、そのマルチプロセサシステムのホストプロセサ，ＤＭＡコントローラまたはメインメモリとなる可能性が高い。また、転送方向も書込み転送に限定され、マスタからスレーブへの一方向の転送とする。また、第２の共有バスを介したデータ転送では、転送方向および転送トラフィックに応じて、図７（ａ）に示すような１対１の転送に限定する個別バスの形態と、図７（ｂ）に示すような複数の転送間で共有する共有バスの形態とが考えられる。これにより、読み出し転送を考慮した場合の回路構成に比べて、回路規模を削減できる。しかしながら、図７（ｃ）に示すようなマスタおよびスレーブ間の両方向の転送を考慮した構成でも何ら問題はない。
【００５９】
図８は、第２の共有バス回路２００の内部構成例および周辺接続例を示すブロック図である。図８を参照すると、第２の共有バス回路２００は、マルチプレクサ，デマルチプレクサを備え、従来と同じく、マルチプレクサは、第２の共有バスのマスタとして動作するプロセサ要素から選択信号ＭＳＥＬ，制御信号ＭＷＥ，アドレス信号ＭＡＤＤＲおよび制御系データＭＤＡＴＡをそれぞれ入力し、第２のアービタ１０５からの第２の共有バスのバス使用権に対応した信号により第２の共有バスへ選択的に切り替え出力し、第２の共有バスを介して、第２の共有バスのスレーブとして動作するプロセサ要素へ出力し、デマルチプレクサは、スレーブとして動作するプロセサ要素から第２の共有バスを介して制御信号ＳＲＥＡＤＹを入力し、マスタとして動作する転送先のプロセサ要素へそれぞれ切り替え分配する。
【００６０】
上述のように、図８では、第２の共有バス回路２００が、論理合成等のインプリメント容易性を考慮して、ＭＵＸ型のバス構成となっているが、第１の共有バスと同様に、インプリメント容易性および動作遅延の見積りが許せば、３−ｓｔａｔｅ型のバス構成でも何ら問題はない。
【００６１】
複数のプロセサ要素０１〜０ｎの少なくとも１つが、従来と同じく、入出力データの転送要求に対応して、第２の共有バスのバス要求信号ＭＲＥＱを出力し、バス許可信号ＭＧＲＡＮＴの入力に応じてマスタとして制御信号ＭＷＥ，アドレス信号ＭＡＤＤＲを出力し制御信号ＭＲＥＡＤＹに応じて入出力データＭＤＡＴＡをバースト転送し、また、複数のプロセサ要素０１〜０ｎの少なくとも１つが、従来と同じく、第２の共有バスを介して接続されたスレーブとして、制御信号ＳＷＥ，アドレス信号ＳＡＤＤＲを入力し制御信号ＳＲＥＡＤＹを出力して入出力データＳＤＡＴＡをバースト転送する。
【００６２】
第２のバスアービタ２０５は、従来と同じく、複数のプロセサ要素０１〜０ｎから第２の共有バスのバス要求信号をサイクルごとにそれぞれ受付け、最も優先度の高いプロセサ要素に対し第２の共有バスのバス許可信号を発行してバス使用権を調停する。
【００６３】
なお、第２の共有バスを共有化しない場合は、従来と同じく、第２の共有バス回路２００および第２のバスアービタ２０５は不要であり、個別バスにより、マスタおよびスレーブ間が接続される。 図９は、第２の共有バスによる入出力データの転送例を示すタイミング図である。図９に示すように、第２の共有バスによるデータ転送は、例えば、アドレス信号ＭＡＤＤＲおよび制御信号ＭＷＥが発行された次のサイクルに、そのアドレスに対応するデータ信号ＭＤＡＴＡが出力される。まず、転送を行いたいプロセサ要素はバス要求信号ＭＲＥＱを発行し、タイミングＴ２でバスの使用権を要求する。次に、タイミングＴ４で、マスタがアクティブであるバス許可信号ＭＧＲＡＮＴをラッチしたら、アドレス信号ＭＡＤＤＲを出力し、制御信号ＭＷＥをアクティブにする。スレーブは、制御信号ＭＷＥがアクティブであることを認識し、次のタイミングＴ５で、アドレス信号ＭＡＤＤＲをラッチする。同時に、マスタはアドレス信号ＭＡＤＤＲに対応するデータ信号ＭＤＡＴＡを出力する。スレーブは、ラッチしたアドレスに対して書き込めるかどうかのレスポンスを、制御信号ＳＲＥＡＤＹとして返送する。マスタがアクティブである制御信号ＳＲＥＡＤＹをラッチしたタイミングＴ６で転送は完了し、スレーブ側で転送データの書込み処理が行われる。また、読み出し転送を考慮したバスの場合には、スレーブは、アクティブな制御信号ＳＲＥＡＤＹの発行と同時に読み出しデータの返送を行う。
【００６４】
【実施例】
図１０は、上述した本実施形態のマルチプロセサシステムを具体的なＷ−ＣＤＭＡディジタルベースバンドＬＳＩに適用した実施例を示すブロック図である。この実施例のマルチプロセサシステムは、Ｗ−ＣＤＭＡディジタルベースバンドＬＳＩのシステム全体を制御するプロセサ要素のＣＣＰＵ３００，制御系データ用メモリ３０１，入出力データ用メモリ３０２，入出力データ転送用ＤＭＡコントローラ３０３と、ディジタルベースバンドＬＳＩの各処理を行うプロセサ要素０１〜０８，デバグ用処理要素１０と、主に制御系データを転送し全てのプロセサ要素間で双方向に転送可能な第１の共有バス回路１００と、主に転送経路の決まっている受信データ，送信データ用の入出力データを転送する第２の共有バス回路２００，２０１と、それぞれの共有バスの使用権を調停する第１，第２のバスアービタ１０５、２０５と、それぞれの共有バスおよびＣＣＰＵバスの間のブリッジ回路１１０，２１０とから構成される。ここで、プロセサ要素０７，０８は、ＨＳＤＰＡ処理，ＧＳＭ処理の拡張プロセサ要素として存在する。
【００６５】
この実施例のマルチプロセサシステムにおいては、基本的には、プロセサ要素ＣＣＰＵ３００がマスタとなって、第１の共有バスを介して各プロセサ要素０１〜０８を制御することでシステムを実現している。しかしながら、ＣＣＰＵ３００以外の各プロセサ要素０１〜０８も第１の共有バスのマスタになることができ、従来バスであればスレーブ同士となるプロセサ要素０１〜０８間の転送もＣＣＰＵ３００を介さずに直接行うことができる。具体的には、プロセサ要素０１〜０８間における動作タイミング信号，パラメータ信号，ステータス信号および割込み信号など制御系データの転送を、第１の共有バスを用いて直接行う。
【００６６】
各々のプロセサ要素で処理される入出力データの転送は、第２の共有バスを介して行われる。図１０に示した例では、第２の共有バスはその転送データの転送方向から２本に分離されており、主に受信データ，送信データ用の入出力データを転送する第２の共有バス回路２００，２０１が存在する。受信データ用の第２の共有バス回路２００では、マスタとして接続されているプロセサ要素０５，０７，０８であるＦＥＣ，ＨＳＤＰＡ，ＧＳＭから、スレーブとして接続されているプロセサ要素である入出力データ用メモリ３０２に対して受信データの転送が行われる。また、送信データ用の第２の共有バス回路２０１では、マスタとして接続されているプロセサ要素０４であるＤＥＭおよびブリッジ回路２１０経由のＤＭＡコントローラ３０３から、スレーブとして接続されているプロセサ要素０５，０６，０８であるＦＥＣ，ＭＯＤ，ＧＳＭに対して、復調データおよび送信データの転送が行われる。
【００６７】
効果としては、転送トラフィックの大きい入出力データ転送中に、複雑な制御系データの転送が発生した場合でも、制御系データおよび入出力データの転送を異なるバスを用いて行うことにより、柔軟なシステムが実現できる。例えば、ＣＰＵ３００による制御系データの転送と、ＤＭＡコントローラ３０３による入出力データの転送を同時に行うことが可能になる。また、他のプロセサ要素間においても同様に、転送データ数の多い入出力データの転送中に制御系データを転送することが可能になる。
【００６８】
また、プロセサ要素０７，０８がＨＳＤＰＡ処理，ＧＳＭ処理の拡張プロセサ要素として接続されるように、本実施形態における第１，第２の共有バスを用いて全体のマルチプロセサシステムを構成することによって、第１，第２の共有バスの仕様をほとんど変更することなく、このような拡張プロセサ要素の追加・変更・削除にも柔軟に対応可能である。
【００６９】
図１１，図１２は、本発明のマルチプロセサシステムの実施形態２における各プロセサ要素，デバグ用処理要素の構成の一部をそれぞれ示す部分ブロック図である。
【００７０】
本実施形態のマルチプロセサシステムの全体の構成は、図１に示した実施形態１のマルチプロセサシステムと同構成であり、各プロセサ要素およびデバグ用処理要素以外の各ブロックも同構成であり、各プロセサ要素およびデバグ用処理要素の内部構成が異なる。
【００７１】
図１１を参照すると、本実施形態のマルチプロセサシステムにおける各プロセサ要素０１〜０ｎは、第１の共有バスに接続するためのインタフェース回路２１と、種々の演算およびプロセサ要素内のコントロールを行うＤＳＰおよびＭＰＵなどの内部プロセサ２２と、内部プロセサ２２の命令コードを格納している命令コード記憶装置２３と、命令アドレスのトレース機能をもつアドレストレーサ２４とを備える。もちろん、各プロセサ要素内には、これらの他にもデータ処理を行う専用ハードウェアアクセラレータ、各種レジスタおよびメモリなどの記憶装置などを備えていても何ら問題はない。
【００７２】
これら各プロセサ要素０１〜０ｎの動作について説明すると、まず、本実施形態のマルチプロセサシステム全体およびプロセサ要素単体の仕様により、その処理がデバグルーチンに入った場合、ＤＳＰおよびＭＰＵなどの内部プロセサ２２は、アドレストレーサ２４に対する制御信号Ｃｏｎｔｒｏｌ ｓｉｇｎａｌｓを用いて、アドレストレーサ２４に対して命令アドレストレース開始を指示する。
【００７３】
次に、アドレストレーサ２４は、命令コード記憶装置２３に対する命令アドレスを監視することでトレースデータＴｒａｃｅ Ｄａｔａを作成し、バスインタフェース回路２１にトレースデータを転送する。このとき、トレースデータの生成法としては、読み出された命令アドレス全てをそのまま転送する方法を用いても良いし、または、トレースデータの転送データ数を削減するために、通常の動作シーケンスは単調増加のインクリメント方式で行われることに着目し、それ以外の分岐またはウェイトなどのアドレスジャンプが発生した場合にだけトレースデータを生成し、転送する方法を用いても何ら問題はない。
【００７４】
最後に、バスインタフェース回路２１は、通常動作における転送データＯｕｔｐｕｔ Ｄａｔａが存在する場合には通常転送データを優先的にバス転送し、存在しなくなった場合にだけ、すなわち、通常データ転送の合間に、生成されたトレースデータを転送先であるデバグ処理要素１０のＤＢＧＩＦに向けて第１の共有バス回路１００へ転送する。具体的には、バスインタフェース回路２１は、第１の共有バス回路１００へデータ転送出力のためにＦＩＦＯバッファを持ち、通常データ転送用のＦＩＦＯバッファ内にデータが存在しなくなってから、トレースデータ用のＦＩＦＯバッファ内のトレースデータを読み出して転送する。
【００７５】
図１２（ａ）を参照すると、本実施形態のマルチプロセサシステムにおけるデバグ用処理要素１０は、共有バス上の転送データをラッチするレシーブユニットと、デバグ用に共有バス上の転送経路が所望の条件を満たしているかを判断するスヌーピングユニットと、第１および第２の共有バスに対してラッチしたデータを格納する２つの記憶装置とを備える。また、これら２つの記憶装置を１つにして、第１，第２の共有バスに対して共通とし、マルチプレクサで切り替えながらデータを書き込む構成が図１２（ｂ）に示されている。
【００７６】
このデバグ用処理要素１０の動作について説明すると、レシーブユニットがデータをラッチする動作として２つある。１つは、第１，第２の共有バスのスレーブとして動作する場合である。転送先がデバグ用処理要素１０であった場合にデータを取り込む。もう１つは、デバグ用にバスモニタを行うときである。この場合には、スヌーピングユニットにおいて、第１，第２の共有バス上を転送されるデータの転送経路の条件ＢＳＥＬ，ＢＤＥＣおよび書込みアドレスＳＡＤＤＲが所望の範囲を満たしていた場合に、レシーブユニットはデータを取り込みデバグ用記憶装置に書き込む。このとき、その書込みアドレスＳＡＤＤＲは、通常のスレーブ動作の場合は、そのまま転送されてきたアドレスになり、バスモニタ動作の場合には、スヌーピングユニットが指定したアドレスとなる。
【００７７】
なお、図１２においては、デバグ用処理要素１０で取得したデータを専用の記憶装置に書き込む場合について示したが、実際には、記憶装置に書き込まず、直接外部に出力してモニタできる構成でも何ら問題はない。
【００７８】
この実施形態２において、プロセサ要素ごとのアドレストレース機能によって生成されたトレースデータを、第１の共有バスを用いて全てのプロセサ要素共通のデバグ用記憶装置に転送することにより、従来プロセサ要素ごとに実装されていたトレースメモリの削減につながる。これは、全てのプロセサ要素がマスタになれるという第１の共有バスの特徴によって実現される。従来、プロセサ要素ごとに必要とされていたトレースメモリを削減でき、デバグ用の共通記憶装置としてまとめることにより、マルチプロセサシステムとして効率的に利用可能となる。
【００７９】
また、通常動作中の共有バスを使用していない期間を利用してトレースデータが転送されるため、バスモニタ機能と組み合わせることにより、通常動作におけるプロセサ要素間の転送データと、１つまたは複数のプロセサ要素のアドレストレースデータを、同時にモニタリングできるという利点もある。すなわち、一度動作を停止してから読み出す必要はなく、通常動作中にアドレストレース情報を取得できる。特に、トレースデータを分岐時などに限定して作成することで削減することにより、アドレストレーサのリアルタイム性をより高く実現できる。
【００８０】
また、実施形態２と同様の原理を利用して、アドレストレースデータだけではなく、デバグ時におけるプロセサ要素内の任意のデバグ用データ信号も、第１の共有バスを用いてデバグ用処理要素１０に対して転送可能であることを付記しておく。
【００８１】
図１３は、本発明によるマルチプロセサシステムの実施形態３を示す全体ブロック図である。図１３を参照すると、本実施形態のマルチプロセサシステムの全体の構成は、図１に示した実施形態１のマルチプロセサシステムに対し各プロセサ要素０１〜０ｎと第１のバスアービタ１０５および第１の共有バス回路１００との間にそれぞれ同期回路３０を挿入追加した構成である。また、第１のバスアービタ１０５以外の各ブロックは、実施形態１の各ブロックと同構成であり、第１のバスアービタ１０５の内部構成が異なる。また、図示してないが、プロセサ要素０１〜０ｎの基本クロック信号に同期し且つ第１の共有バスの転送トラフィックに応じて基本クロック信号の整数倍周波数のバスクロック信号を生成するクロック生成回路を備える。
【００８２】
図１４は、本実施形態のマルチプロセサシステムにおいて挿入追加された同期回路３０の挿入箇所を説明するための説明図である。各プロセサ要素０１〜０ｎと第１のバスアービタ１０５との間に、アービタ同期回路３０ａがそれぞれ挿入され、各プロセサ要素０１〜０ｎのスレーブ入力と第１の共有バス回路１００との間に、スレーブ同期回路３０ｂがそれぞれ挿入される。また、図１５は、図１４に示したアービタ同期回路３０ａ，スレーブ同期回路３０ｂの構成例をそれぞれ示すブロック図であり、図１６は、図１５のアービタ同期回路３０ａ，スレーブ同期回路３０ｂに供給されるバスクロック信号および基本クロック信号の動作を示すタイミング図である。
【００８３】
アービタ同期回路３０ａは、各プロセサ要素から基本クロック信号に同期して発行されるバス要求信号ＭＲＥＱをバスクロック信号に同期させ信号ＢＲＥＱとしてバスアービタに転送するための追加回路と、可変であるバスクロック信号に同期して第１のバスアービタ１０５から発行されるバス許可信号ＢＧＲＡＮＴを、基本クロック信号に同期させ、信号ＭＧＲＡＮＴとして各プロセサ要素のバスインタフェース回路２１に転送する追加回路とを備える。
【００８４】
これら追加回路により、バス要求信号ＭＲＥＱが基本クロック信号に同期して発行されても、バス許可信号ＢＧＲＡＮＴがアクティブになった場合は、その基本クロック信号のサイクル中の残りのバスサイクルにおいてはバスアービタに対するバス要求信号ＢＲＥＱをインアクティブにする。また、バス許可信号ＢＧＲＡＮＴはバスクロック信号に同期して発行されるが、次の基本クロック信号の立ち上がりタイミングまで、そのバス許可信号を保持してプロセサ要素のバスインタフェース回路に転送できる。
【００８５】
スレーブ同期回路３０ｂは、第１の共有バス回路１００からバスクロック信号に同期して入力される転送データ信号ＢＳＳＥＬ，ＢＡＤＤＲ，ＢＤＢＩなどを、基本クロック信号に同期させ信号ＳＳＥＬ，ＳＡＤＤＲ，ＳＤＢＩなどとして転送するための追加回路を備える。
【００８６】
この追加回路により、第１の共有バスからバスクロック信号に同期して１つのスレーブに対して転送が行われた場合には、同一のスレーブに対しては基本クロックの１サイクル中に多くても一回の転送しか発生しないが、プロセサ要素のバスインタフェース回路がデータをラッチする次の基本クロックの立ち上がりタイミングまでその転送データを保持できる。
【００８７】
これらアービタ同期回路３０ａおよびスレーブ同期回路３０ｂは、基本的には可変であるバスクロック信号に同期して動作するが、バスクロック信号の周波数が最も低い周波数、すなわち基本クロック信号の周波数である場合には、内部のレジスタへのクロックを停止できるという特徴をもつ。
【００８８】
図１７は、本実施形態のマルチプロセサシステムにおける第１のバスアービタの構成例を示すブロック図である。図１７を参照すると、本実施形態のマルチプロセサシステムにおける第１のバスアービタは、図１の第１のバスアービタに対して、アービタ同期回路を介して複数のプロセサ要素から第１の共有バスのバス要求信号を基本クロック信号のサイクルごとにそれぞれ１度だけ受け付けマスクするためのマスク機能と、各バスサイクルでの第１の共有バスのバス許可信号の発行から次のサイクルの各バスサイクルのバス使用権を調停し信号出力するための遅延機能とを追加している。
【００８９】
これらマスク機能および遅延機能により、例えば、図１７に示すように、バスクロック信号の周波数が基本クロック信号の周波数（３０ＭＨｚ）の１倍，２倍，４倍の場合には、１バスサイクル前，２サイクル前，４サイクル前のバス調停結果に対応したバス選択信号ＢＳＥＬにより第１の共有バス回路１００を動作させる。また、基本クロックの同一サイクル内においては、同一プロセサ要素をスレーブとする転送は多くても１回だけ行うことができ、各プロセサ要素は、バスクロック信号に依存せずに常に基本クロックで動作できる。
【００９０】
上述のように、本実施形態のマルチプロセサシステムにおける第１のバスアービタは、第１の共有バス回路１００の転送トラフィックを保証するため、および、物理的にバス本数を増やすことによる回路規模増加を防ぐために、第１の共有バス回路１００を、基本クロック信号の周波数を定数倍したバスクロック信号の周波数で動作させる。
【００９１】
このとき、常に定数倍したクロックで動作させると、回路のスイッチング回数が増加し、消費電力が大きくなってしまうという問題があるため、バスクロックを可変にできるようにする。例えば、転送トラフィックが多い処理ルーチン、および、実施形態２に示したデバグ時のアドレストレースを基本クロック信号より速いバスクロック信号を用いて第１の共有バス回路１００を動作させる。
【００９２】
すなわち、本実施形態である可変クロックの第１の共有バス回路１００では、専用ハードウェアを用いて何か信号を常に監視して、完全に動的なクロック切り替えを行わず、実際には、システム全体の処理ルーチンが転送トラフィックの大きいルーチンに入る場合、もしくは、他のある条件を満たした場合にのみ、ＣＰＵなどから切り替え信号が発行され、バスクロックが切り替わる仕組みとする。
【００９３】
これら同期回路３０および第１のバスアービタに対して、例えば、図１６に示したスタート位置信号ｓｔａが必要になるだけである。このスタート位置信号ｓｔａは、基本クロック信号を３０ＭＨｚとし、可変であるバスクロック信号を３０ＭＨｚ，６０ＭＨｚ，１２０ＭＨｚとした場合、基本クロック信号の立ち上がりタイミング時に、可変であるバスクロック信号に同期して１サイクルだけアクティブになる。また、第１の共有バスに対するプロセサ要素のデータ出力側には、追加回路は不要である。
【００９４】
本実施形態のマルチプロセサシステムにおいて、バスの動作クロックを可変（定数倍）にすることによって、物理的にバス本数を増やす場合に比べて回路規模オーバヘッドを抑えたままで、転送トラフィックを広い範囲で保証できることである。これにより、新たな転送トラフィックの発生にも柔軟に対応できる可能性が増加するため、拡張容易性も向上する。また、バスの動作クロックを常に速くしておく高速転送バスに比べて、必要なときにだけ速くする可変にすることで低消費電力化が実現できる。
【００９５】
また、バスの動作クロックの切り替えを、例えば、転送の多い処理ルーチンおよびデバグ時などは高速なバス動作クロックを用いるなど、マクロ的なシステムレベルで制御することで、回路規模および消費電力など効率の良いシステムを実現できる。最後に、共有バスが基本クロックに同期して動作する場合には、同期回路３０内の全てのレジスタにおける入力クロックを停止でき、低消費電力化が実現できる。
【００９６】
【発明の効果】
以上のように、この発明によれば、以下のような効果が期待できる。
【００９７】
第１の効果は、回路規模の増加を抑えたままで、全てのプロセッサ要素間における転送および高速データ転送の両方が効率的に行えることである。
【００９８】
その理由は、従来のプロセサ要素と異なり、プロセサ要素による全データ転送の転送データを制御系データおよび入出力データの２種類に分割して、制御系データまたは入出力データの転送要求に対応して第１または第２の共有バスのバス使用権を獲得しマスタとしてマルチプレクス転送またはバースト転送し、第１の共有バスでは、全てのプロセッサ要素間で転送可能とし、必要最小限の書込み転送のみの機能に限定し、読み出し返送要求が書込み転送された時点でバスの使用権は解放され、返送データが準備できるまでの期間中は、他の転送を行いたいプロセサ要素にバスを割り当てることができ、第２の共有バスでは、接続されるプロセッサ要素と転送方向とを限定しているためである。
【００９９】
第２の効果は、全てのプロセッサ要素間の制御系データの転送と、各プロセッサ要素内のデータ処理とが、高速化および低消費電力化され、マルチプロセサシステム全体が高速化および低消費電力化されることである。
【０１００】
その理由は、第１の共有バスを介した制御系データの転送そのものに対しては、特定マスタのプロセッサ要素の起動が不要になり、各プロセッサ要素のバスインタフェース間で第１の共有バスを介したデータ転送ができ、各プロセッサ要素内の内部プロセサによる処理が不要になり、また、転送トラフィックに応じてプロセッサ要素の基本クロック信号のサイクルより整数倍速いバスサイクルで第１の共有バス回路を動作させることができるためである。
【０１０１】
第３の効果は、拡張容易性および資源再利用性に優れ、マルチプロセサシステムの開発期間が短縮され、さらには、開発コストが削減されることである。
【０１０２】
その理由は、システム仕様の変更に伴ってのプロセサ要素の追加・変更などにより、プロセサ要素間に想定していなかった転送経路が発生した場合でも、全てのプロセサ要素間で転送可能な第１の共有バスを介して、割込み要求を含む制御系データも転送でき、全体のバス仕様および接続構成の変更をほとんど必要とせずに柔軟に対応でき、プロセサ要素間に想定していなかった大量のデータ転送が追加・変更された場合でも、第２の共有バスの接続構成を追加・変更することで対応できるためである。
【０１０３】
第４の効果は、テスト容易性およびデバグ容易性が向上することである。
【０１０４】
その理由は、プロセサ要素ごとのアドレストレース機能によって生成されたトレースデータが、通常動作中の第１の共有バスの不使用期間を利用して、全てのプロセサ要素共通のデバグ用記憶装置に転送され、また、バスモニタ機能と組み合わせることにより、通常動作におけるプロセサ要素間の転送データと、１つまたは複数のプロセサ要素のアドレストレースデータを同時にモニタリングでき、また、転送トラフィックに応じてプロセッサ要素の基本クロック信号のサイクルより整数倍速いバスサイクルで第１の共有バス回路を動作させることができるためである。
【図面の簡単な説明】
【図１】本発明によるマルチプロセサシステムの実施形態１を示す全体ブロック図である。
【図２】図１における第１の共有バスを介したデータ転送を説明するための説明図である。
【図３】図１における第１の共有バス回路１００の内部構成例および周辺接続例を示すブロック図である。
【図４】図１における各プロセサ要素内の第１の共有バスのマスタ側およびスレーブ側インタフェースの１部を示す部分ブロック図である。
【図５】図３における第１の共有バスによる制御系データの転送例を示すタイミング図である。
【図６】図３における第１の共有バスによる読出し返送要求転送および返送書込み転送のリンク動作のシーケンスを説明するための説明図である。
【図７】図１における第２の共有バスを介したデータ転送を説明するための説明図である。
【図８】図１における第２の共有バス回路２００の内部構成例および周辺接続例を示すブロック図である。
【図９】図８における第２の共有バスによる入出力データの転送例を示すタイミング図である。
【図１０】図１のマルチプロセサシステムを具体的なＷ−ＣＤＭＡディジタルベースバンドＬＳＩに適用した実施例を示すブロック図である。
【図１１】本発明のマルチプロセサシステムの実施形態２における各プロセサ要素の構成の一部を示す部分ブロック図である。
【図１２】本発明のマルチプロセサシステムの実施形態２におけるデバグ用処理要素の構成の一部を示す部分ブロック図である。
【図１３】本発明によるマルチプロセサシステムの実施形態３を示す全体ブロック図である。
【図１４】図１３のマルチプロセサシステムにおいて挿入追加された同期回路３０の挿入箇所を説明するための説明図である。
【図１５】図１４に示したアービタ同期回路３０ａ，スレーブ同期回路３０ｂの構成例をそれぞれ示すブロック図である。
【図１６】図１５のアービタ同期回路３０ａ，スレーブ同期回路３０ｂに供給されるバスクロック信号および基本クロック信号の動作を示すタイミング図である。
【図１７】図１３のマルチプロセサシステムにおける第１のバスアービタの構成例を示すブロック図である。
【図１８】従来のマルチプロセサシステムの構成例を示すブロック図である。
【符号の説明】
０１〜０ｎ プロセサ要素
１０ デバグ用処理要素
１２−１，１２−２ プロセサ
１３−１，１３−２ バスコントローラ
１５−１，１５−２ アダプタ
１６−１，１６−２，１６−３ 入出力装置
２１ バスインタフェース回路
２２ 内部プロセサ
２３ 命令コード記憶装置
２４ アドレストレーサ
３０，３０ａ，３０ｂ 同期回路
１００ 第１の共有バス回路
１０５ 第１のバスアービタ
１１０，２１０ ブリッジ回路
２００，２０１ 第２の共有バス
２０５ 第２のバスアービタ
３００ ＣＣＰＵ
３０１ 制御系データ用メモリ
３０２ 入出力データ用メモリ
３０３ ＤＭＡコントローラ
Claims (12)
- それぞれデータ処理し、制御系データまたは入出力データの転送要求に対応して第１または第２の共有バスのバス使用権を獲得し、マスタとして１サイクルごとにバス使用権を切り替え可能な転送方法であるマルチプレクス転送またはバースト転送する複数のプロセサ要素を備えるマルチプロセサシステムにおいて
前記複数のプロセサ要素を構成する各プロセサ要素が、
前記制御系データの転送要求に対応して第１の共有バスのバス要求信号を出力し、バス許可信号の入力に応じてマスタとして転送先の選択信号，制御信号，アドレス信号および前記制御系データを１サイクルで転送出力するマスタ機能と、
前記第１の共有バスを介して前記選択信号に基づき選択され、スレーブとして前記制御系データを入力し、前記制御信号および前記アドレス信号に基づき処理するスレーブ機能 との両方の機能を備え、
前記プロセサ要素が、
前記制御系データの転送要求に対応して第１の共有バスのバス要求信号を出力し、バス許可信号の入力に応じてマスタとして前記制御系データを転送出力する機能と、第１の共有バスを介して前記選択信号に基づき選択されスレーブとして前記制御系データを入力し、前記制御信号および前記アドレス信号に基づきメモリ書込みを行う機能と、を有し、前記プロセサ要素間の書込み転送を行い、
返送先コードを含む制御系データの転送要求に対応して第１の共有バスのバス要求信号を出力し、バス許可信号の入力に応じてマスタとして前記返送先コードを転送出力する機能と、第１の共有バスを介して前記選択信号に基づき選択されスレーブとして前記返送先コードを入力し、前記制御信号および前記アドレス信号に基づきメモリデータを読み出して制御系データとし返送要求を行う機能と、を有し、前記プロセサ要素間の読出し返送要求転送を行い、
前記返送要求に対応して第１の共有バスのバス要求信号を出力し、バス許可信号の入力に応じてマスタとして前記返送先コード対応の選択信号を転送出力する機能と、第１の共有バスを介して前記選択信号に基づき選択されスレーブとして前記制御系データを入力し、前記制御信号および前記アドレス信号に基づきメモリ書込みを行う機能と、を有し、前記プロセサ要素間の返送書込み転送と、
をそれぞれ行うことを特徴とするマルチプロセサシステム。 - 前記複数のプロセサ要素から、前記選択信号，前記制御信号，前記アドレス信号および前記制御系データをそれぞれ入力し、第１の共有バスのバス使用権に対応して第１の共有バスへ選択的に切り替え出力し、第１の共有バスを介して前記選択信号に基づき前記複数のプロセサ要素の１つをスレーブとして選択し、前記制御信号，前記アドレス信号および前記制御系データを出力する第１の共有バス回路と、
前記複数のプロセサ要素からバス要求信号をサイクルごとにそれぞれ受け付け、最も優先度の高いプロセサ要素に対し第１の共有バスのバス許可信号を発行して次のサイクルのバス使用権を調停する第１のバスアービタ
とを備える、請求項１記載のマルチプロセサシステム。 - 第１の共有バス回路が、
前記複数のプロセサ要素から前記選択信号，前記制御信号，前記アドレス信号および前記制御系データをそれぞれ入力し、第１の共有バスのバス使用権に対応して第１の共有バスへ選択的に切り替え出力するマルチプレクサと、
第１の共有バス上の前記選択信号をデコードし前記複数のプロセサ要素の１つを転送先のスレーブとして選択するデコーダと、
第１の共有バス上の前記制御信号，前記アドレス信号および前記制御系データをそれぞれ入力し、前記デコーダの出力に対応して転送先のスレーブへそれぞれ切り替え分配するデマルチプレクサ
とを備える、請求項２記載のマルチプロセサシステム。 - 前記プロセサ要素が、第１の共有バスを介して前記選択信号に基づき選択され、スレーブとして内部割込み処理でなく専用のメモリ制御部により、前記制御信号および前記アドレス信号に基づきメモリ書込みまたはメモリ読出し返送要求を行う、請求項１から３のいずれか一項に記載のマルチプロセサシステム。
- 前記プロセサ要素が、割込み要求を含む制御系データの転送要求に対応して第１の共有バスのバス要求信号を出力し、バス許可信号の入力に応じてマスタとして前記割込み要求を転送出力し、第１の共有バスを介して前記選択信号に基づき選択されスレーブとして前記割込み要求を入力し、前記制御信号および前記アドレス信号に基づき前記割込み要求に対応した内部割込み処理を行う割込み要求転送を行う、請求項１から４のいずれか一項に記載のマルチプロセサシステム。
- 前記割込み要求が、割込み要因および転送元コードを含む、請求項５記載のマルチプロセサシステム。
- 第１および第２の共有バス上の前記制御系データおよび前記入出力データを転送経路およびアドレス範囲の一致に応じてスヌーピングし、デバグ用メモリに記憶するデバグ用処理要素を備える、請求項１から 6 のいずれか一項に記載のマルチプロセサシステム。
- 前記プロセサ要素が、内部プロセッサの実行命令のアドレスをトレースしトレースデータを作成して制御系データとし、その転送要求に対応して第１の共有バスのバス要求信号を出力し、バス許可信号の入力に応じてマスタとして前記トレースデータを転送出力する、請求項１から 7 のいずれか一項に記載のマルチプロセサシステム。
- 前記プロセサ要素が、内部プロセッサの実行命令のアドレスをトレースしトレースデータを作成して制御系データとし、その転送要求に対応して第１の共有バスのバス要求信号を出力し、バス許可信号の入力に応じてマスタとして前記トレースデータを転送出力し、
前記デバグ用処理要素が、第１の共有バスを介して前記選択信号に基づき選択され、スレーブとして前記トレースデータを入力し前記制御信号および前記アドレス信号に基づきデバグ用メモリに記憶する、請求項７記載のマルチプロセサシステム。 - 前記プロセサ要素の基本クロック信号に同期し且つ第１の共有バスの転送トラフィックに応じて前記基本クロック信号の整数倍周波数のバスクロック信号を生成するクロック生成回路と、
前記プロセサ要素から第１の共有バスのバス要求信号を入力し第１のバスアービタへ前記バスクロック信号に同期して出力し、第１のバスアービタから第１の共有バスのバス許可信号を入力し前記プロセサ要素へ前記基本クロック信号に同期して出力するアービタ同期回路と、
第１の共有バスを介して前記選択信号，前記制御信号，前記アドレス信号および前記制御系データを入力し前記プロセサ要素へ前記基本クロック信号に同期して出力するスレーブ同期回路とを備え、
第１のバスアービタが、前記アービタ同期回路を介して前記複数のプロセサ要素から第１の共有バスのバス要求信号を前記基本クロック信号のサイクルごとにそれぞれ１度だけ受け付け、前記バスクロック信号の各バスサイクルで最も優先度の高いプロセサ要素に対し前記アービタ同期回路を介して第１の共有バスのバス許可信号を発行して次のサイクルの各バスサイクルのバス使用権を調停する、請求項２から９のいずれか一項に記載のマルチプロセサシステム。 - 前記複数のプロセサ要素の１つとして動作し、且つ前記入出力データの転送要求に対応して第２の共有バスのバス要求信号を出力し、バス許可信号の入力に応じてマスタとして前記入出力データをバースト転送するプロセサ要素と、
前記複数のプロセサ要素の１つとして動作し、且つ第２の共有バスを介して接続されたスレーブとして前記入出力データをバースト転送するプロセサ要素
とを備える、請求項１から 10 のいずれか一項に記載のマルチプロセサシステム。 - 第２の共有バスのマスタまたはスレーブとして動作するプロセサ要素を第２の共有バスのバス使用権に対応して第２の共有バスに選択的に切り替え接続し、第２の共有バスを介してマスタおよびスレーブ間で前記入出力データをバースト転送する第２の共有バス回路と、
前記複数のプロセサ要素から第２の共有バスのバス要求信号をサイクルごとにそれぞれ受付け、最も優先度の高いプロセサ要素に対し第２の共有バスのバス許可信号を発行してバス使用権を調停する第２のバスアービタ
とを備える、請求項１１記載のマルチプロセサシステム。
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| KR100631202B1 (ko) * | 2005-01-11 | 2006-10-04 | 삼성전자주식회사 | Ｃｄｍａ 버스를 이용한 원칩 시스템 및 그의 데이터전송방법 |
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| JP4847734B2 (ja) * | 2005-10-31 | 2011-12-28 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置、それのデバッグシステム及びデバッグ方法。 |
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| US8213461B2 (en) * | 2006-03-29 | 2012-07-03 | Arm Limited | Method of designating slots in a transmission frame for controlling transmission of data over an interconnect coupling a plurality of master units with a plurality of slave units |
| US7493468B2 (en) * | 2006-06-01 | 2009-02-17 | International Business Machines Corporation | Method for broadcasting instructions/data to a plurality of processors in a multiprocessor device via aliasing |
| FI122301B (fi) * | 2006-08-25 | 2011-11-30 | Atomia Oy | Piiri, menetelmä ja järjestely yksinkertaisen ja luotettavan hajautetun väyläarbitroinnin toteuttamiseksi |
| US8095699B2 (en) * | 2006-09-29 | 2012-01-10 | Mediatek Inc. | Methods and apparatus for interfacing between a host processor and a coprocessor |
| US20080288725A1 (en) * | 2007-05-14 | 2008-11-20 | Moyer William C | Method and apparatus for cache transactions in a data processing system |
| US20090037629A1 (en) * | 2007-08-01 | 2009-02-05 | Broadcom Corporation | Master slave core architecture with direct buses |
| JP5237739B2 (ja) * | 2008-09-29 | 2013-07-17 | 株式会社日立製作所 | 情報処理装置 |
| EP2564322A4 (en) * | 2010-04-30 | 2017-03-08 | Hewlett-Packard Enterprise Development LP | Management data transfer between processors |
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| US6505290B1 (en) * | 1997-09-05 | 2003-01-07 | Motorola, Inc. | Method and apparatus for interfacing a processor to a coprocessor |
| FR2770665B1 (fr) * | 1997-11-06 | 2002-12-20 | Alsthom Cge Alkatel | Dispositif d'echange entre unites de traitement d'informations a processeurs interconnectes par un bus commun |
| KR100313939B1 (ko) * | 1998-12-05 | 2001-12-20 | 김영환 | 인터럽트제어기 |
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| US6618777B1 (en) * | 1999-01-21 | 2003-09-09 | Analog Devices, Inc. | Method and apparatus for communicating between multiple functional units in a computer environment |
| JP2000330877A (ja) | 1999-05-17 | 2000-11-30 | Nec Saitama Ltd | バスモニタ回路 |
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| US7058740B2 (en) * | 2001-03-08 | 2006-06-06 | Sony Corporation | Effective bus utilization using multiple buses and multiple bus controllers |
| JP2003030124A (ja) * | 2001-07-19 | 2003-01-31 | Nec Corp | マルチプロセッサシステム、バス制御回路とそのバス制御方法 |
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