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JP4031408B2 - Mosトランジスタの製造方法 - Google Patents

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Description

本発明は半導体装置の製造方法に関するものであり、さらに具体的には、MOSトランジスタの製造方法に関するものである。
半導体装置が高集積化することによって、最近にはギガ(Giga)単位レベルのDRAM装置まで至るようになった。ギガ単位の装置では、最小デザインルールが0.1μmの以下でスケールダウン(scale down)され、前記最小デザインルールのスケールダウンは次のように製造工程中に多くの問題を誘発させて半導体素子の動作特性を阻害する。
半導体装置の高集積化のために、素子隔離領域の形成工程がLOCOS(Local oxidation of silicon)からSTI(Shallow trench isolation)に変わっていっている。しかし前記STIはLOCOSに比べて、より大きなストレスを半導体基板に誘発させて拡張された欠陷などの損傷をもたらす。
また半導体装置が高集積化することによって、MOSトランジスタのチャンネルの長さが短くなっている。これによって、ショートチャネル効果(short channel effect)が発生する可能性があり、しきい値電圧が低くなる。低くなるしきい値電圧を補償するために、チャンネル領域の不純物ドーピング濃度を増加させる。また、MOSトランジスタのソース/ドレイン領域を形成するのにイオン注入工程が広く使用される。しかし、イオン注入工程で不純物ドーズが臨界値を超過するようになれば、シリコン原子間の結合が割れ、イオン注入領域は非結晶質に変化するようになる。以後、後続の熱処理工程でシリコン原子間の結合は復元され、不純物が含まれている結晶構造を回復するようになる。この時に、原子欠陷は局部的に互いに集まって、エネルギー的に安定した構造をなすようになる。これによって、前記安定した構造の間に不連続領域が存在し、ディスロケーション(dislocation)や積層欠陷などのような拡張された欠陷を形成する。
前記拡張された欠陷は半導体装置の動作特性を阻害する要因で作用する。
IBM J.RES. DEVELOP., v.36、p170,1992 J.Y.Cheng et.al.,「"Formation of extended defects in silicon by high energy implantation of B and P"」J.Appl.Phys.,v80(4)p.2105,1996 S.NhSU,et.al.,「"Annealing behaviors of dislocation loops near the prejected range in high−dose As implanted(001)Si"」J.Appl.Phys.v.86(9),p.4503,1990
したがって、本発明の課題は上記した問題点を解決するために、拡張された欠陷を防止及び治癒することができるMOSトランジスタの製造方法を提供することにある。
上記した課題を解決するために、本発明によるMOSトランジスタの製造方法は半導体基板の活性領域にウェル不純物イオン及びチャンネル不純物イオンを注入した後に、急速熱処理を実施することを特徴とする。
より詳細に、本発明によるMOSトランジスタの製造方法は次の通りである。先に、半導体基板の所定の領域に素子分離膜を形成して活性領域を限定する。前記活性領域を有する半導体基板にウェル不純物イオンを注入する。前記活性領域の表面にチャンネル不純物イオンを注入する。前記ウェル不純物イオン及び前記チャンネル不純物イオンを急速熱処理工程を使用して拡散させ、前記ウェル不純物イオンでドーピングされたウェル領域及び前記チャンネル不純物イオンでドーピングされたチャンネル領域を形成する。前記ウェル領域及び前記チャンネル領域を有する半導体基板上に導電膜を形成する。前記導電膜をパターニングして前記活性領域の上部を横切るゲートパターンを形成する。前記ゲートパターンを含む半導体基板を熱処理して前記導電膜をパターニングする間、前記半導体基板に加えられたエッチング損傷を治癒する。前記ゲートパターンをイオン注入マスクとして使用して前記活性領域にソース/ドレイン不純物イオンを注入する。そして、前記ソースドレイン不純物イオンを拡散させてソース/ドレイン領域を形成する。
上記した方法において、前記チャンネル不純物イオンを注入する段階は、前記ウェル不純物イオンを注入する段階の前に実施することができる。前記ゲートパターンを含む半導体基板を熱処理する段階は、酸素雰囲気の反応炉で前記ゲートパターンを含む前記半導体基板を熱酸化する段階、及び熱酸化された前記半導体基板を急速熱処理する段階を具備することができる。
上記した方法において、前記ゲートパターンを含む半導体基板を熱処理する段階の後に、前記ゲートパターンをイオン注入マスクとして使用して不純物イオンを注入して前記活性領域にLDD領域を形成することができる。また、前記ゲートパターンを覆う絶縁膜をコンフォマルに蒸着し、前記絶縁膜をエッチバックして前記ゲートパターンの側壁を覆うスペーサを形成することができる。その後に、前記スペーサを含む半導体基板を熱酸化して前記絶縁膜をエッチバックする間前記半導体基板に加えられたエッチング損傷を治癒することができる。
本発明によるMOSトランジスタの製造方法の一例は次の通りである。先に、NMOSトランジスタ領域及びPMOSトランジスタ領域を有する半導体基板を準備する。前記半導体基板の所定の領域に素子分離膜を形成して前記NMOSトランジスタ領域及び前記PMOSトランジスタ領域内に各々第1及び第2活性領域を限定する。前記NMOSトランジスタ領域内の半導体基板及び前記PMOSトランジスタ領域内の半導体基板に各々Pウェル不純物イオン及びNウェル不純物イオンを注入する。前記第1活性領域の表面及び前記第2活性領域の表面に各々第1及び第2チャンネル不純物イオンを注入する。前記ウェル不純物イオン及び前記チャンネル不純物イオンを急速熱処理工程を使用して拡散させ、前記NMOSトランジスタ領域及び前記PMOSトランジスタ領域に各々Pウェル領域及びNウェル領域を形成すると同時に、前記第1及び第2活性領域の表面に各々第1及び第2チャンネル領域を形成する。前記ウェル領域及び前記チャンネル領域を有する半導体基板上に導電膜を形成する。前記導電膜をパターニングして前記第1活性領域の上部を横切る第1ゲートパターン及び前記第2活性領域の上部を横切る第2ゲートパターンを形成する。前記第1及び第2ゲートパターンを含む半導体基板を熱処理して前記導電膜をパターニングする間前記半導体基板に加えられたエッチング損傷を治癒する。前記第1ゲートパターンをイオン注入マスクとして使用して前記第1活性領域にN型不純物イオンを注入する。前記N型不純物イオンを拡散させてN型ソース/ドレイン領域を形成する。前記第2ゲートパターンをイオン注入マスクとして使用して前記第2活性領域にP型不純物イオンを注入する。そして、前記P型不純物イオンを拡散させてP型ソース/ドレイン領域を形成する。
したがって、本発明によるMOSトランジスタの製造方法によると、次のような効果を得ることができる。
1.半導体基板にウェル不純物イオン及びチャンネル不純物イオンを注入した後に、急速熱処理工程を進行してウェル領域及びチャンネル領域の拡張された欠陷を治癒し、しきい値電圧を上昇させることができる。
2.ゲートパターンを形成し、熱処理工程を実施してゲートパターンの形成時に、損傷した半導体基板を治癒することができる。
3.ソース/ドレイン不純物イオンを注入した後に、急速熱処理を実施してソース/ドレイン領域の拡張された欠陷を治癒して半導体装置の信頼度を増加させることができる。
以下、添付した図面を参照して本発明の望ましい実施の形態を詳細に説明する。しかし、本発明はここで説明される実施の形態に限定されず、他の形態で具体化することもできる。むしろ、ここで紹介される実施の形態は開示された内容が徹底で、完全になるように、そして当業者に本発明の思想が十分に伝達されるようにするために提供されるものである。図面において、層及び領域の厚さは明確性のために誇張されたものである。明細書全体にわたって同一の参照番号で表示された部分は同一の構成要素を示し、aはNMOSトランジスタ領域を、bはPMOSトランジスタ領域を示す。
図1は本発明の望ましい実施の形態によるMOSトランジスタの製造過程を示す流れ図である。
図2乃至図9は本発明の望ましい実施の形態によるMOSトランジスタの製造過程を順次に示す工程断面図である。
図1、図2及び図3を参照すると、前記NMOSトランジスタ領域a及び前記PMOSトランジスタ領域bを有する半導体基板30を準備する(段階200)。前記半導体基板30の所定の領域に素子分離膜32を形成して前記NMOSトランジスタ領域a及び前記PMOSトランジスタ領域bに各々第1及び第2活性領域を限定する(段階202)。前記素子分離膜32はトレンチ素子分離技術のような通常の素子分離工程を使用して形成する。
図1乃至図4を参照すれば、前記第1及び第2活性領域の表面上に犠牲酸化膜34を形成する。前記犠牲酸化膜34は熱酸化膜で形成することができる。前記NMOSトランジスタ領域a内の半導体基板及び前記PMOSトランジスタ領域b内の半導体基板に各々Pウェル不純物イオン及びNウェル不純物イオンを注入する。次に、前記第1及び第2活性領域の表面に各々第1チャンネル不純物イオン及び第2チャンネル不純物イオンを注入する(段階204)。前記第1及び第2チャンネル不純物イオンを注入する段階は、前記Pウェル不純物イオン及びNウェル不純物イオンを注入する段階の前に実施することもできる。前記Pウェル不純物イオンは硼素イオンであり得る。この場合に、前記硼素イオンは500KeVのエネルギーと1×1013atoms/cmのドーズとで注入する。また、前記Nウェル不純物イオンは燐イオンであり得る。この場合に、前記燐イオンは800KeVのエネルギーと1×1013atoms/cmのドーズとで注入する。さらに、前記第1及び第2チャンネル不純物イオンは硼素イオンであり得る。この場合に、前記硼素イオンは前記第1及び第2活性領域の表面に30KeVのエネルギーと5×1012atoms/cmのドーズとで注入する。前記Pウェル不純物イオン、Nウェル不純物イオン、第1チャンネル不純物イオン及び第2チャンネル不純物イオンの種類、ドーズ及びイオン注入エネルギーは形成しようとするトランジスタの電気的な特性によって変更することもできる。
続いて、前記ウェル不純物イオン及び前記チャンネル不純物イオンが注入された半導体基板に対して第1急速熱処理工程を実施して前記ウェル不純物イオン及びチャンネル不純物イオンを拡散させる(段階206)。その結果、前記NMOSトランジスタ領域a内の半導体基板及び前記PMOSトランジスタ領域b内の半導体基板に各々Pウェル領域40及びNウェル領域36が形成され、前記第1及び第2活性領域の表面に各々第1チャンネル領域42及び第2チャンネル領域38が形成される。前記ウェル領域36、40及び前記チャンネル領域38、42を形成するための前記第1急速熱処理工程は950℃乃至1050℃の温度で5秒間乃至30秒間実施することが望ましい。前記第1急速熱処理工程は前記ウェル不純物イオン及び前記チャンネル不純物イオンを注入する間前記半導体基板30に加えられたイオン注入損傷を治癒する役割を果たす。すなわち、前記ウェル36、40及びチャンネル領域38、42を形成するためのイオン注入工程を実施する間前記半導体基板30内に生成された拡張された結晶欠陷を治癒することができる。また、前記第1急速熱処理工程に起因して前記不純物イオンは短時間の間活性化される。これによって、前記チャンネル領域の表面濃度が顕著に低くなることを防止することができる。結果的に、前記チャンネルイオン注入工程で不純物ドーズを増加させず、しきい値電圧が減少する現象を防止することができる。
図1及び図5を参照すれば、前記犠牲酸化膜34を除去した後に、前記第1及び第2活性領域の表面上にゲート酸化膜43を形成する。前記ゲート酸化膜43が形成された半導体基板30の全面上にNタイプの不純物でドーピングされたポリシリコン膜を約1000Åの厚さで蒸着する。また前記ポリシリコン膜上にタングステンシリサイド膜とシリコン窒化膜とを順次に各々1000Åの厚さで蒸着する。前記シリコン窒化膜、前記タングステンシリサイド膜、及び前記ポリシリコン膜を順次にパターニングして、ポリシリコンパターン44及びタングステンシリサイドパターン46からなるゲート電極とシリコン窒化膜パターン48とを含む第1及び第2ゲートパターン50a、50bを各々第1及び第2活性領域上に形成する(段階208)。
続いて、前記第1及び第2ゲートパターン50a、50bが形成された前記半導体基板30に対して、前記パターニング工程で発生した前記ゲートパターン50a、50bの側壁及びゲート酸化膜43の損傷を治癒するために、第1熱酸化工程及び第2急速熱処理工程を順次に進行する(段階210)。望ましくは、前記第1熱酸化工程は酸素雰囲気の反応炉で800℃乃至900℃で10分間乃至30分間進行する。前記第1熱酸化工程は前記ゲートパターン50a、50bを構成する前記ポリシリコンパターン44と前記タングステンシリサイドパターン46との側壁に酸化膜(図示しない)を成長させて前記ポリシリコンパターン44及び前記タングステンシリサイドパターン46の損傷を治癒する。また、前記第1熱酸化工程は前記ゲート酸化膜43をさらに成長させて厚くし、下部の半導体基板30を保護する。望ましくは、前記第2急速熱処理工程は950℃乃至1050℃で20秒以内の時間の間進行させる。前記第2急速熱処理工程は半導体基板30上に存在することができる拡張された欠陷の正常ではない成長を抑制することができる。また、前記第2急速熱処理工程は前記ゲート酸化膜43の強度を増加させ、前記タングステンシリサイドパターン46を再結晶化させてゲート抵抗を低める。
図1乃至図6を参照して、前記NMOSトランジスタ領域aに前記第1ゲートパターン50aをイオン注入マスクとして使用してN型不純物を注入してLDD領域を形成することができる(段階212)。さらに具体的に、前記第2ゲートパターン50bをフォトレジストパターンで覆い、前記第1ゲートパターン50aをイオン注入マスクとして使用して前記N型不純物の一種である砒素(Arsenic)イオンを20KeVのエネルギーと1x1013atoms/cmのドーズとで前記第1活性領域に注入してLDD領域52を形成する。その後に、前記フォトレジストパターンを除去する。
図1及び図7を参照すると、前記第1及び第2ゲートパターン50a、50bを含む前記半導体基板30の全面上にシリコン窒化膜のような絶縁膜を400〜700Åの厚さでコンフォマルに蒸着する。前記絶縁膜をエッチバックまたは乾式エッチングして前記第1及び第2ゲートパターン50a、50bの側壁を覆うスペーサ54を形成する(段階214)。前記エッチング工程で損傷した前記ゲート酸化膜43を治癒するために、前記スペーサ54を含む前記半導体基板30に対して第2熱酸化工程を実施することができる(段階216)。この時に、望ましくは、前記第2熱酸化工程は酸素雰囲気の反応炉で800℃乃至900℃の温度で10分間乃至25分間進行することができる。
図1及び図8を参照すると、前記第2ゲートパターン50bをフォトレジストパターンで覆い、前記第1ゲートパターン50aをイオン注入マスクとして使用して前記第1活性領域にソース/ドレイン不純物イオンを注入する(段階218)。この時に、前記ソース/ドレイン不純物イオンとして砒素イオンを使用し、20KeVのエネルギーと2x1015atoms/cmのドーズとで注入する(段階218)。前記フォトレジストパターンを除去する。前記NMOSトランジスタ領域aにソース/ドレイン領域56を形成するのに使用される砒素イオンはシリコン原子よりも原子のサイズが大きく、イオン注入工程時に、空孔欠陷(vacancy defect)を形成する。前記空孔欠陷は後続熱処理工程で拡張された欠陷で成長する可能性がある。これを防止し、治癒するために、前記砒素イオンが注入された前記半導体基板30に対して第3急速熱処理工程を実施する(段階220)。この時に、望ましくは、前記第3急速熱処理工程は1000〜1050℃で20秒以内の時間の間進行することができる。
図9を参照して、前記第1ゲートパターン50aをフォトレジストパターンで覆い、前記第2ゲートパターン50bをイオン注入マスクとして使用して、前記第2活性領域にBFイオンを20Kevのエネルギーと2x1015atoms/cmのドーズとで注入する。前記注入されたBFイオンの活性化のために、熱処理工程を進行することができる。この時に、熱処理条件は望ましくは800〜900℃で10〜15分であり得る。
本発明のMOSトランジスタの製造方法を利用して半導体製造技術に適用することができる。
本発明の望ましい実施の形態によるMOSトランジスタの製造過程を示す流れ図である。 本発明の望ましい実施の形態によるMOSトランジスタの製造過程を順次に示す工程断面図である。 本発明の望ましい実施の形態によるMOSトランジスタの製造過程を順次に示す工程断面図である。 本発明の望ましい実施の形態によるMOSトランジスタの製造過程を順次に示す工程断面図である。 本発明の望ましい実施の形態によるMOSトランジスタの製造過程を順次に示す工程断面図である。 本発明の望ましい実施の形態によるMOSトランジスタの製造過程を順次に示す工程断面図である。 本発明の望ましい実施の形態によるMOSトランジスタの製造過程を順次に示す工程断面図である。 本発明の望ましい実施の形態によるMOSトランジスタの製造過程を順次に示す工程断面図である。 本発明の望ましい実施の形態によるMOSトランジスタの製造過程を順次に示す工程断面図である。
符号の説明
30 半導体基板
32 素子分離膜
34 犠牲酸化膜
36 Nウェル領域
38 第2チャンネル領域
40 Pウェル領域
42 第1チャンネル領域
43 ゲート酸化膜
50a 第1ゲートパターン
50b 第2ゲートパターン
56 ソース/ドレイン領域
a NMOSトランジスタ領域
b PMOSトランジスタ領域

Claims (16)

  1. 半導体基板の所定の領域に素子分離膜を形成して活性領域を限定する段階と、
    前記活性領域を有する半導体基板にウェル不純物イオンを注入する段階と、
    前記活性領域の表面にチャネル不純物イオンを注入する段階と、
    前記ウェル不純物イオン及び前記チャネル不純物イオンを急速熱処理工程を使用して拡散させて前記ウェル不純物イオンでドーピングされたウェル領域、及び前記チャネル不純物イオンでドーピングされたチャネル領域を形成する段階と、
    前記ウェル領域及び前記チャネル領域を有する半導体基板上に導電膜を形成する段階と、
    前記導電膜をパターニングして前記活性領域の上部を横切るゲートパターンを形成する段階と、
    前記ゲートパターンを含む半導体基板を熱処理して、前記導電膜をパターニングする間に前記半導体基板に与えられたエッチング損傷を治癒する段階と、
    前記ゲートパターンをイオン注入マスクとして使用して前記活性領域にソース/ドレイン不純物イオンを注入する段階と、
    前記ソースドレイン不純物イオンを拡散させてソース/ドレイン領域を形成する段階と、
    を含み、
    前記ゲートパターンを含む半導体基板を熱処理する段階は、
    前記活性領域にソース/ドレイン不純物イオンを注入する段階の前に実施され、
    酸素雰囲気の反応炉で、前記ゲートパターンを含む前記半導体基板を熱酸化する段階と、
    熱酸化された前記半導体基板を急速熱処理する段階と、
    を具備することを特徴とするMOSトランジスタの製造方法。
  2. 前記チャンネル不純物イオンを注入する段階は前記ウェル不純物イオンを注入する段階の前に実施することを特徴とする請求項1に記載のMOSトランジスタの製造方法。
  3. 前記急速熱処理工程は950〜1050℃で50秒以内に進行することを特徴とする請求項1に記載のMOSトランジスタの製造方法。
  4. 前記ゲートパターンを含む前記半導体基板を熱酸化する段階は800〜900℃で10〜20分間進行することを特徴とする請求項1に記載のMOSトランジスタ製造方法。
  5. 熱酸化された前記半導体基板を急速熱処理する段階は950〜1050℃で20秒以内に進行することを特徴とする請求項1に記載のMOSトランジスタの製造方法。
  6. 前記ソース/ドレイン不純物イオンを拡散させる段階は1000〜1050℃で20秒以内に急速熱処理して進行することを特徴とする請求項1に記載のMOSトランジスタの製造方法。
  7. 前記ゲートパターンを含む半導体基板を熱処理する段階と、前記活性領域にソース/ドレイン不純物イオンを注入する段階との間に、
    前記ゲートパターンをイオン注入マスクとして使用して前記活性領域に不純物イオンを注入してLDD領域を形成する段階と、
    前記ゲートパターンを覆う絶縁膜をコンフォマルに蒸着する段階と、
    前記絶縁膜をエッチバックして前記ゲートパターンの側壁を覆うスペーサを形成する段階と、
    前記スペーサを含む半導体基板を熱酸化して、前記絶縁膜をエッチバックする間に前記半導体基板に与えられたエッチング損傷を治癒する段階と、
    を具備することを特徴とする請求項1に記載のMOSトランジスタの製造方法。
  8. 前記スペーサを含む半導体基板を熱酸化する段階は800〜900℃で10〜20分間進行することを特徴とする請求項7に記載のMOSトランジスタの製造方法。
  9. NMOSトランジスタ領域及びPMOSトランジスタ領域を有する半導体基板を準備する段階と、
    前記半導体基板の所定の領域に素子分離膜を形成して前記NMOSトランジスタ領域及び前記PMOSトランジスタ領域内に各々第1及び第2活性領域を限定する段階と、
    前記NMOSトランジスタ領域内の半導体基板及び前記PMOSトランジスタ領域内の半導体基板に各々Pウェル不純物イオン及びNウェル不純物イオンを注入する段階と、
    前記第1活性領域の表面及び前記第2活性領域の表面に各々第1及び第2チャネル不純物イオンを注入する段階と、
    前記ウェル不純物イオン及び前記チャネル不純物イオンを急速熱処理工程を使用して拡散させて、前記NMOSトランジスタ領域及び前記PMOSトランジスタ領域に各々Pウェル領域及びNウェル領域を形成すると同時に、前記第1及び第2活性領域の表面に各々第1及び第2チャネル領域を形成する段階と、
    前記ウェル領域及び前記チャネル領域を有する半導体基板上に導電膜を形成する段階と、
    前記導電膜をパターニングして前記第1活性領域の上部を横切る第1ゲートパターン及び前記第2活性領域の上部を横切る第2ゲートパターンを形成する段階と、
    前記第1及び第2ゲートパターンを含む半導体基板を熱処理して、前記導電膜をパターニングする間に前記半導体基板に与えられたエッチング損傷を治癒する段階と、
    前記第1ゲートパターンをイオン注入マスクとして使用して前記第1活性領域にN型不純物イオンを注入する段階と、
    前記N型不純物イオンを拡散させてN型ソース/ドレイン領域を形成する段階と、
    前記第2ゲートパターンをイオン注入マスクとして使用して前記第2活性領域にP型不純物イオンを注入する段階と、
    前記P型不純物イオンを拡散させてP型ソース/ドレイン領域を形成する段階と、
    を含み、
    前記第1及び第2ゲートパターンを含む半導体基板を熱処理する段階は、
    前記第1活性領域にN型不純物イオンを注入する段階及び前記第2活性領域にP型不純物イオンを注入する段階の前に実施され、
    酸素雰囲気の反応炉で、前記第1及び第2ゲートパターンを含む前記半導体基板を熱酸化する段階と、
    熱酸化された前記半導体基板を急速熱処理する段階と、
    を具備することを特徴とするMOSトランジスタの製造方法。
  10. 前記第1及び第2チャンネル不純物イオンを注入する段階は前記Pウェル及びNウェル不純物イオンを注入する段階の前に実施することを特徴とする請求項9に記載のMOSトランジスタの製造方法。
  11. 前記急速熱処理工程は950〜1050℃で50秒以内に進行することを特徴とする請求項9に記載のMOSトランジスタの製造方法。
  12. 前記第1及び第2ゲートパターンを含む前記半導体基板を熱酸化する段階は800〜900℃で10〜20分間進行することを特徴とする請求項9に記載のMOSトランジスタの製造方法。
  13. 熱酸化された前記半導体基板を急速熱処理する段階は950〜1050℃で20秒以内に進行することを特徴とする請求項9に記載のMOSトランジスタの製造方法。
  14. 前記N型不純物イオンを拡散させる段階は1000〜1050℃で20秒以内に急速熱処理して進行することを特徴とする請求項9に記載のMOSトランジスタの製造方法。
  15. 前記第1及び第2ゲートパターンを含む半導体基板を熱処理する段階と、前記第1活性領域にN型不純物イオンを注入する段階及び前記第2活性領域にP型不純物イオンを注入する段階との間に、
    前記第1ゲートパターンをイオン注入マスクとして使用して前記第1活性領域にN型不純物イオンを注入してLDD領域を形成する段階と、
    前記第1及び第2ゲートパターンを覆う絶縁膜をコンフォマルに蒸着する段階と、
    前記絶縁膜をエッチバックして前記第1及び第2ゲートパターンの側壁を覆うスペーサを形成する段階と、
    前記スペーサを含む半導体基板を熱酸化して、前記絶縁膜をエッチバックする間に前記半導体基板に与えられたエッチング損傷を治癒する段階と、
    を具備することを特徴とする請求項9に記載のMOSトランジスタの製造方法。
  16. 前記スペーサを含む半導体基板を熱酸化する段階は800〜900℃で10〜20分間進行することを特徴とする請求項15に記載のMOSトランジスタの製造方法。
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