JP3911204B2

JP3911204B2 - 電圧駆動形半導体素子のゲート駆動回路

Info

Publication number: JP3911204B2
Application number: JP2002169408A
Authority: JP
Inventors: 達也奥田; 隆浩浦壁; 義一角田; 祐司蔵本; 孝公浅井
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2002-06-11
Filing date: 2002-06-11
Publication date: 2007-05-09
Anticipated expiration: 2022-06-11
Also published as: JP2004015675A

Description

【０００１】
【発明の属する技術分野】
この発明は、電圧駆動形半導体素子のゲート駆動回路の改良に関する。詳しくは、比較的大きな負荷電流をスイッチングする電圧駆動形半導体素子のスイッチング時の電流の時間変化に起因して回路の配線に存在する寄生インダクタンスにより発生するサージ電圧を抑制しうる電圧駆動形半導体素子のゲート駆動回路の改良に関する。
【０００２】
【従来の技術】
電圧駆動形半導体素子は、制御端子（ゲート端子）に印加される電圧に応じて主電流が入出力される二つの端子間の抵抗が変化し流れる電流が変化するものである。電圧駆動形半導体素子として、電力用のＭＯＳＦＥＴ（ＭｅｔａｌＯｘｃｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ：電界効果形トランジスタ）やＩＧＢＴ（ＩｎｓｕｌａｔｅｄＧａｔｅＢｉｐｏｌａｒＴｒａｎｓｉｓｔｏｒ）等が知られている。
【０００３】
電圧駆動形半導体素子は、スイッチング動作が高速であるという特長を有し、高周波の電力変換装置によく用いられている。しかし、電圧駆動形半導体素子のスイッチング速度が高速化されると、ターンオフ時に電圧駆動形半導体素子に印加されるサージ電圧も大きくなる。
【０００４】
サージ電圧による素子破壊を防ぐためには、スイッチング速度を遅くする、電圧マージンを大きくすることで電圧駆動形半導体素子の耐圧を高くする等が考えられる。しかし、スイッチング速度を遅くすると、スイッチング損失が大きくなる。また、電圧マージンを大きくすると、素子が高コストになるだけでなく、素子のオン抵抗が増加するため定常損失が増加する。
【０００５】
スイッチング回路の寄生インダクタンスを低減することでもサージ電圧を低減できるが、構造上の制約が存在するため、寄生インダクタンスの低減には限界がある。また、ＲＣＤスナバ等のスナバ回路を付加することで、サージ電圧を吸収する方法もあるが、部品数が増えるため、費用増や大形化を招く。
【０００６】
このような問題を解決する手段として、例えば、特開平５−２９９９９０号公報において、次のようなものが提案されている。すなわち、ターンオフ時にＭＯＳＦＥＴ（電圧駆動形半導体素子）に印加された過電圧サージを、アバランシェ型ダイオードで検出し、その検出過電圧信号をサイリスタに与えてサイリスタをターンオンさせる。そして、電源からサイリスタを経由してＭＯＳＦＥＴのゲートに駆動電力を供給し、ＭＯＳＦＥＴをターンオンさせてサージ電流を通流しうる状態にし、過電圧サージにより電圧破壊する事態を回避するものである。
【０００７】
【発明が解決しようとする課題】
上記のような従来の電圧駆動形半導体素子のゲート駆動回路においては、アバランシェ型ダイオードに並列に存在する浮遊容量のため、ＭＯＳＦＥＴのターンオフ時のドレイン−ソース電圧Ｖｄｓの変化（ｄ（Ｖｄｓ）／ｄｔ）によって、アバランシェ型ダイオードに変位電流が流れる。この変位電流によってサイリスタがターンオンすると、ＭＯＳＦＥＴのゲート電圧が上昇するため、ＭＯＳＦＥＴのターンオフ直後からｄ（Ｖｄｓ）／ｄｔが抑制されるため、スイッチング時間が長くなりスイッチング損失が増加するおそれがあった。
【０００８】
この発明は、上記のような問題点を解決して、スイッチング損失が少なく、かつ電圧駆動形半導体素子のスイッチング時の電流の時間変化に起因して回路の配線に存在する寄生インダクタンスにより発生するサージ電圧を抑制しうる電圧駆動形半導体素子のゲート駆動回路を得ることを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本発明の電圧駆動形半導体素子のゲート駆動回路は、ゲート端子と主電流が入出力される第１及び第２の端子とを有し、ゲート端子と第１の端子との間の電圧に応じて第１及び第２の端子間を流れる主電流が変化する電圧駆動形半導体素子を制御するものであって、
非線形素子と、オフゲート回路と、電流増幅手段と、分流手段とを有し、
非線形素子は、電圧駆動形半導体素子の第１及び第２の端子間の電圧が印加される二つの端子を有し印加される電圧が所定値を越えたとき二つの端子間のインピーダンスが減少することにより電流信号を発するものであり、
オフゲート回路は、抵抗と抵抗開閉手段とが直列に接続されたものであり、
オフゲート回路が電圧駆動形半導体素子のゲート端子と第１の端子との間に接続され抵抗開閉手段を閉路することによりゲート端子と第１の端子間の電圧を減少させて電圧駆動形半導体素子を開路させ、電流増幅手段は各一対の入力側及び出力側端子を有するトランジスタ１段で構成されトランジスタの一対の出力側端子とオフゲート回路とが直列にされかつトランジスタの一対の出力側端子の一方がゲート端子に接続されるようにして駆動用電源に接続されるとともに非線形素子を流れる電流信号が一対の入力側端子に入力され電流信号を増幅して抵抗に流すことによりゲート端子と第１の端子間の電圧を調整して第１及び第２の端子間を流れる主電流を制御し、分流手段は非線形素子と電圧駆動形半導体素子の第１の端子間に接続され非線形素子を流れる電流信号を分流するものである。
非線形素子は、印加される電圧が所定値を越えるまでは動作せず大きな電流が流れないので電圧駆動形半導体素子に発生する電圧を検出するための消費電力を小さくできるとともに、印加される電圧が所定値を越えると電流信号を発し、ゲートオフ回路の抵抗開閉手段を動作させ、電圧駆動形半導体素子のゲート端子に駆動用電力を供給してゲート端子と第１の端子間の電圧を制御することにより電圧駆動形半導体素子の第１及び第２の端子間を流れる電流を制御して電圧駆動形半導体素子のスイッチング時に発生するサージ電圧を抑制できる。そして、非線形素子に存在する浮遊容量を流れる変位電流を分流手段によって分流しトランジスタが変位電流によって不要に動作するのを防ぐことにより、スイッチング損失の増加を防止する。
【００１０】
分流手段は、抵抗、コンデンサ、抵抗とコンデンサとの並列回路のうちのいずれか一つであることを特徴とする。
これら抵抗、コンデンサ、抵抗とコンデンサとの並列回路のうちのいずれをも、分流手段として用いることができる。
【００１１】
非線形素子は、ツェナーダイオードであることを特徴とする。
ツェナーダイオードはその降伏電圧を越える電圧が印加されると急激にそのインピーダンスが減少するので、電圧駆動形半導体素子のスイッチング時に発生する電圧を検出する非線形素子として用いることができる。
【００１２】
電圧駆動形半導体素子は、絶縁ゲート形電界効果トランジスタであることを特徴とする。
絶縁ゲート形電界効果トランジスタは、動作速度が速く周波数特性に優れる。
【００１３】
【発明の実施の形態】
実施の形態１．
図１、図２はこの発明の実施の一形態を示すものであり、図１はゲート駆動回路の構成図、図２はゲート駆動回路の動作波形を示す説明図である。図１において、開閉素子Ｍ１は、電圧駆動形半導体素子としてのｎチャネル絶縁ゲート形電界効果トランジスタ（ＭＯＳＦＥＴ）であり、電流を入力するドレインＤ、電流を出力するソースＳ、及び制御電圧を印加するゲートＧの各端子を有する。
【００１４】
負荷Ｌ１は誘導性の負荷であり、負荷Ｌ１と逆並列にフリーホイールダイオードＤ１が接続されている。寄生インダクタンスＬ２は、負荷Ｌ１と開閉素子Ｍ１とを接続する配線のインダクタンスである。開閉素子Ｍ１のドレインＤは、負荷Ｌ１、寄生インダクタンスＬ２を介して直流の主電源７（電圧Ｖｃ）の陽極側に接続され、ソースＳが負極側に接続されて、閉回路を形成している。そして、ゲートＧにパルス状の駆動電圧を印加し、開閉素子Ｍ１をオン／オフ制御することにより負荷Ｌ１に所望の電力を供給することができる。
【００１５】
バイポーラトランジスタＱ１はｐｎｐ形のものであり、バイポーラトランジスタＱ３，Ｑ６はｎｐｎ形のものである。Ｒｏｎ，Ｒｏｆｆ，ＲＢは抵抗である。ＲＳはバイパス用抵抗である。ＺＤは非線形素子としてのツェナーダイオードであり、その降伏電圧は開閉素子Ｍ１の耐圧よりも低い所定の電圧が選定されている。９は、直流の制御電源であり、その電圧はＶｃｃである。制御信号発生手段１は、外部から入力信号が供給されると、所定のパルス幅の駆動信号としての制御信号を発生する。
【００１６】
制御電源９の正極と負極との間にバイポーラトランジスタＱ３、抵抗Ｒｏｎ、抵抗Ｒｏｆｆ、バイポーラトランジスタＱ１の直列回路が接続されている。バイポーラトランジスタＱ３と抵抗Ｒｏｎとの直列回路と並列にバイポーラトランジスタＱ６が接続されている。抵抗Ｒｏｎと抵抗Ｒｏｆｆとの接続点は開閉素子Ｍ１のゲートＧに接続されている。
【００１７】
制御信号発生手段１の制御信号は、バイポーラトランジスタＱ３，Ｑ１のベースに入力される。バイポーラトランジスタＱ６のベースには、開閉素子Ｍ１のドレイン−ドレイン間電圧Ｖｄｇが、ツェナーダイオードＺＤと抵抗ＲＢとを介して入力される。また、ツェナーダイオードＺＤのアノードと開閉素子Ｍ１のソース間にバイパス用抵抗ＲＳが接続されている。バイパス用抵抗ＲＳは、ツェナーダイオードＺＤの有する浮遊容量Ｃｚｄに流れる変位電流によってバイポーラトランジスタＱ６が不要にターンオンするのを防止するためのものである。
【００１８】
なお、本実施例では、電圧駆動形半導体素子としてＭＯＳＦＥＴ（開閉素子Ｍ１）を用いているが、ＩＧＢＴその他の電圧駆動形素子を用いてもよい。また、バイポーラトランジスタＱ１，Ｑ３，Ｑ６は電流駆動形のものを用いているが、応答速度が遅くなるが電圧駆動形のＭＯＳＦＥＴを用いることもできる。
【００１９】
次に、図１及び図２を用いて開閉素子Ｍ１のターンオフ時の動作を説明する。
ここでは、ツェナーダイオードＺＤの降伏電圧を、主電源７の電圧Ｖｃよりも高い所定の検出電圧値（Ｖｃ＋ΔＶｃ）（ΔＶｃは所定の正の電圧）に設定するとする。開閉素子Ｍ１をターンオフするには、開閉素子Ｍ１のゲート−ソース間容量Ｃｇｓに蓄積されている電荷を放電するとともにゲート−ドレイン間の容量Ｃｇｄを充電すればよい。以下に、いくつかの区間に分けて説明する。
【００２０】
図２において横軸は時間軸であるが、ｔ１の区間においては開閉素子Ｍ１はターンオンしている。このｔ１の区間では、制御信号はハイレベル（高電位）であり、バイポーラトランジスタＱ１はオフ、バイポーラトランジスタＱ３はオンしている。
【００２１】
また、このｔ１の区間において、開閉素子Ｍ１のドレイン−ソース間電圧Ｖｄｓは数Ｖ以下であるため、ツェナーダイオードＺＤやトランジスタＱ６のベースには電流は流れず、トランジスタＱ６はオフ状態である。従って、ｔ１の区間においてオンしている素子はバイポーラトランジスタＱ３だけであるため、開閉素子Ｍ１のゲートには制御電源９の電圧Ｖｃｃが抵抗Ｒｏｎを介して印加されている。
【００２２】
次に、ｔ２の区間において、開閉素子Ｍ１をターンオフするために、制御信号をローレベルに切り替える。このｔ２の区間では，開閉素子Ｍ１の容量Ｃｇｓの蓄積電荷が放電されることで，ゲート−ソース間の電圧Ｖｇｓが低下する。制御信号がハイレベルからローレベルとなるため、バイポーラトランジスタＱ３がオフ、バイポーラトランジスタＱ１がオンとなる。これにより、開閉素子Ｍ１のゲート−ソース間の容量Ｃｇｓの蓄積電荷が抵抗Ｒｏｆｆを介して急速に放電されることになりゲート電流ＪＧは図２の区間ｔ２に示すように流れ、ゲート−ソース間の電圧Ｖｇｓが急速に低下する。
【００２３】
ゲート−ソース間の電圧Ｖｇｓがある値まで低下し、開閉素子Ｍ１が線形領域から飽和領域になるｔ３の区間に至ると、ドレイン−ソース間電圧のＶｄｓが上昇し始め、それと同時にゲート−ドレイン間の容量Ｃｇｄを充電するための変位電流が流れ始める。この変位電流は電圧Ｖｄｓ＞電圧Ｖｇｓであるため、開閉素子Ｍ１のドレインからゲートの方向へ流れる。従って、抵抗Ｒｏｆｆには、容量Ｃｇｓに蓄積された電荷を放電する放電電流と、容量Ｃｇｄを充電する充電電流の和であるゲート電流ＪＧ（区間ｔ３）が流れる。なお、このときの容量Ｃｇｓの蓄積電荷の放電電流は微小であるため、電圧Ｖｇｓはほぼ一定値に保たれる。
【００２４】
ｔ４の区間において、電圧Ｖｄｓが電源電圧Ｖｃまで上昇すると、開閉素子Ｍ１を流れていた電流がフリーホイールダイオードＤ１に転流し始めることにより、開閉素子Ｍ１のドレイン電流が減少し始める。開閉素子Ｍ１のドレイン電流が減少し始めると、その電流変化率と寄生インダクタンスＬ２に比例したサージ電圧が開閉素子Ｍ１に印加される。このとき、ドレイン−ソース間電圧Ｖｄｓが上昇すると、ドレイン−ゲート間電圧Ｖｄｇが上昇する。
【００２５】
電圧Ｖｄｇが過電圧検出レベルである検出電圧値（Ｖｃ＋ΔＶｃ）まで上昇すると、ツェナーダイオードＺＤの降伏電圧を越えるので、ツェナーダイオードＺＤを介して、バイポーラトランジスタＱ６のベース及びバイパス用抵抗ＲＳにそれぞれ電流が流れる。この電流を、それぞれ電流ＪＢ，ＪＳとする。バイポーラトランジスタＱ６の増幅率をｈＦＥとすると、バイポーラトランジスタＱ６には、ｈＦＥ×ＪＢのコレクタ電流が流れるため、開閉素子Ｍ１のゲート−ソース間には、ゲート電圧Ｖｇ＝ｈＦＥ×ＪＢ×Ｒｏｆｆｒの電圧が発生する。Ｊｚｄ＝ＪＢ＋ＪＳなので、これを解くと、Ｖｇは式（１）で表される。
【００２６】
Ｖｇ＝（Ｖｄｇ−Ｖｚｄ＋Ｖｂｅ）／｛１＋ＲＢｒ／（ｈＦＥ・Ｒｏｆｆｒ）｝式（１）
ここで、ＶｚｄはツェナーダイオードＺＤのアノード−カソードの端子間電圧、ＶｂｅはバイポーラトランジスタＱ６のベース−エミッタ間電圧である。また、ＲＢｒは抵抗ＲＢの抵抗値、Ｒｏｆｆｒは抵抗Ｒｏｆｆの抵抗値である。
この時のゲート電圧Ｖｇによって、開閉素子Ｍ１のドレイン−ソース間の抵抗が決まる。従って、詳細は後述するが、このときのゲート電圧Ｖｇを所定の電圧Ｖｇ０となるように回路定数を定めることにより、ドレイン−ソースを流れる主電流が制御されるので、ターンオフ時の電流変化率を抑制することができ、サージ電圧を抑えることが可能となる。
【００２７】
なお、ｔ４の区間に示した時間Ｔｄは、ツェナーダイオードＺＤが動作してツェナーダイオードＺＤの端子間のインピーダンスが急減してツェナーダイオードＺＤを流れる電流が急増して電流信号が発信されてからバイポーラトランジスタＱ６がオンとなるまでの応答遅れ時間である。応答遅れ時間Ｔｄの存在により、バイポーラトランジスタＱ６がオンするまでに開閉素子Ｍ１のドレイン−ソース間電圧Ｖｄｓは、Ｖｃ＋ΔＶｃ＋（ｄ（Ｖｄｓ）／ｄｔ）×Ｔｄまで上昇する。
【００２８】
従って、応答遅れ時間Ｔｄが大きいと、ｄ（Ｖｄｓ）／ｄｔを低く抑えざるを得ず、スイッチング損失が増大してしまう。それゆえ、電圧Ｖｄｓが検出電圧に達してからバイポーラトランジスタＱ６がオフするまでの応答遅れ時間Ｔｄは、できるだけ小さくするように、例えば数十ｎｓｅｃ〜１００ｎｓｅｃ程度で、高速動作させるのが望ましい。
【００２９】
そして、このｔ４の区間において、電圧Ｖｄｓの上昇がなくなると、容量Ｃｇｄを流れる電流が無くなり、容量Ｃｇｓに残った蓄積電荷だけが放電される。その結果、電圧Ｖｇｓが再び低下し開閉素子Ｍ１の閾値電圧Ｖｔｈを下回るとターンオフ動作が完了する。
【００３０】
ところで、ツェナーダイオードＺＤに並列に存在する浮遊容量Ｃｚｄのため、開閉素子Ｍ１のターンオフ時におけるドレイン−ソース電圧Ｖｄｓの変化ｄ（Ｖｄｓ）／ｄｔによって、ツェナーダイオードＺＤに変位電流が流れる。この変位電流によってバイポーラトランジスタＱ６がオンすると、開閉素子Ｍ１のゲート−ソース間の電圧Ｖｇｓが上昇するため、開閉素子Ｍ１のターンオフ開始直後からｄ（Ｖｄｓ）／ｄｔが抑制され、スイッチング時間が長くなりスイッチング損失が増加する。バイパス用抵抗ＲＳは、このツェナーダイオードＺＤに流れる変位電流によってバイポーラトランジスタＱ６がターンオンするのを防止するためのものであり、その選定条件について以下に説明する。
【００３１】
開閉素子Ｍ１のターンオフ時のドレイン−ゲート間電圧Ｖｄｇが上昇する過程において、ツェナーダイオードＺＤが動作する前であっても、ツェナーダイオードの浮遊容量Ｃｚｄを通って、変位電流Ｊｚｄが流れる。このときの変位電流Ｊｚｄも、バイポーラトランジスタＱ６のベース及びバイパス用抵抗ＲＳに分流される。開閉素子Ｍ１のドレイン−ソース間電圧Ｖｄｓの時間変化率ｄ（Ｖｄｓ）／ｄｔが、ゲート抵抗Ｒｏｆｆによって一意的に決まるとし、バイポーラトランジスタＱ６の動作遅れを無視すると、回路方程式は次の通り表される。
【００３２】
Ｖｄｓ＝（１／ｊωＣｚｄ）・Ｊｚｄ＋Ｖ１
Ｖ１＝ＲＳｒ・ＪＳ
Ｖ１＝ＲＢｒ・ＪＢ＋Ｖｂｅ＋Ｖｇ
Ｖｇ＝ｈＦＥ・Ｒｏｆｆｒ・ＪＢ
Ｊｚｄ＝ＪＳ＋ＪＢ
なお、Ｖ１はツェナーダイオードＺＤのアノード側と開閉素子Ｍ１のソース間の電圧である。
【００３３】
上記回路方程式を解くと、変位電流Ｊｚｄが流れた時の開閉素子Ｍ１のゲート−ソース間の電圧Ｖｇ１は式（２）で表される。ただし、Ｒ０ｒ＝ＲＢｒ＋ｈＦＥ・Ｒｏｆｆｒとし、ＲＳ０ｒ＝ＲＳｒ・Ｒ０ｒ／（ＲＳｒ＋Ｒ０ｒ）とした。
Ｖｇ１＝Ｃｚｄ・｛ｄ（Ｖｄｓ）／ｄｔ｝・｛ｈＦＥ・Ｒｏｆｆｒ・ＲＳｒ／（ＲＳｒ＋ＲＢｒ＋ｈＦＥ・Ｒｏｆｆｒ）｝・｛１−ｅｘｐ（−（１／Ｃｚｄ・ＲＳ０ｒ）・ｔ）｝−｛１／（１＋ＲＢｒ／ｈＦＥ・Ｒｏｆｆｒ）｝・Ｖｂｅ・｛１−（１／Ｃｚｄ・Ｒ０ｒ）・ｅｘｐ（−（１／Ｃｚｄ・ＲＳ０ｒ）・ｔ）｝式（２）
【００３４】
この時のゲート電圧Ｖｇ１が所定値を越えると、変位電流Ｊｚｄによってターンオフ動作開始の直後から開閉素子Ｍ１のドレイン−ソース間の抵抗が増加して不必要にドレイン−ソースを流れる電流を抑制する。このため、スイッチング時間が長くなり、スイッチング損失が大幅に増える。変位電流Ｊｚｄによる開閉素子Ｍ１の不要な電流抑制動作を防止するためには、たとえ変位電流が流れてもゲート電圧Ｖｇ１が閾値電圧Ｖｔｈ以上になることがないように回路定数を設定する必要がある。
【００３５】
式（２）において、第一項＞＞第二項となるため、第二項は無視し、また、開閉素子Ｍ１のドレイン−ソース間の電圧Ｖｄｓの上昇時間が時定数Ｃｚｄ×（ＲＳ０）よりも大きいとすると、開閉素子Ｍ１のゲート−ソース間の電圧Ｖｇ１を表す式（２）は、式（３）に書き換えられる。
Ｖｇ１＝Ｃｚｄ・｛ｄ（Ｖｄｓ）／ｄｔ｝・｛ｈＦＥ・Ｒｏｆｆｒ・ＲＳｒ／（ＲＳｒ＋ＲＢｒ＋ｈＦＥ・Ｒｏｆｆｒ）｝式（３）
【００３６】
本実施の形態において、ツェナーダイオードＺＤの浮遊容量Ｃｚｄは、通常１０〜１００ｐＦ程度であり、また、開閉素子Ｍ１のドレイン−ソース間の電圧Ｖｄｓの時間変化率ｄ（Ｖｄｓ）／ｄｔはゲートオフ用の抵抗Ｒｏｆｆに依存するが、通常、１００〜１０００Ｖ／μｓｅｃ程度に設定される。これより、次の式（４）の条件式を満足するように抵抗ＲＳの抵抗値ＲＳｒを選べば、変位電流Ｊｚｄによる不要なオン動作を防止することができ、スイッチング損失の増加を防止でき、信頼性の高いゲート駆動回路を得ることができる。
｛ｈＦＥ・Ｒｏｆｆｒ・ＲＳｒ／（ＲＳｒ＋ＲＢｒ＋ｈＦＥ・Ｒｏｆｆｒ）｝／Ｖｔｈ＜１０式（４）
【００３７】
なお、本実施の形態において、ツェナーダイオードＺＤによる検出電圧値（Ｖｃ＋ΔＶｃ）を、電源電圧Ｖｃを越える任意の電圧値に設定することができる。また、ツェナーダイオードＺＤの浮遊容量による開閉素子Ｍ１の不要なターンオンを防止できる。従って、開閉素子Ｍ１が一時的にターンオン状態になるのは電圧Ｖｄｇが検出電圧値（Ｖｃ＋ΔＶｃ）を越える期間だけである。
【００３８】
実施の形態２．
図３は、この発明の他の実施の形態を示すゲート駆動回路の構成図である。この実施の形態においては、ツェナーダイオードＺＤのアノードと開閉素子Ｍ１のソース間には、バイパス用抵抗ＲＳの代わりに、バイパス用コンデンサＣＳを接続している。その他の構成については、図１に示した実施の形態１と同様のものであるので、相当するものに同じ符号を付して説明を省略する。
【００３９】
本実施の形態では、開閉素子Ｍ１のターンオフ時に流れる変位電流Ｊｚｄは、バイポーラトランジスタＱ６のベースとバイパス用コンデンサＣＳに分流される。高周波成分の高い浮遊容量Ｃｚｄの変位電流は、バイパス用コンデンサＣＳに流れ、低周波成分の高い過電圧検出信号はバイポーラトランジスタＱ６のベースに流れる。このため、バイポーラトランジスタＱ６の実質的な増幅作用を低減せずに、変位電流による不要な動作を防止することができる。従って、スイッチング損失の増加を防止でき、信頼性の高いゲート駆動回路を得ることが可能となる。
【００４０】
また、バイパス用コンデンサＣＳと並列に、高抵抗値ＲＨｒを有する抵抗ＲＳを接続すれば、容量ＣＳｃのバイパス用コンデンサＣＳに充電された電荷を時定数ＣＳｃ×ＲＨｒで放電することができるため、バイパス用コンデンサＣＳの容量を低減することができ、高速スイッチングが可能となる。
【００４１】
以上の各実施の形態においては、開閉素子Ｍ１のドレイン−ソース間の過電圧を検出する非線形素子としてツェナーダイオードＺＤを用いるものを示したが、他の非線形素子を使用するものであっても同様の効果を奏する。
【００４２】
【発明の効果】
本発明は、以上説明したように構成されているので、以下に記載されるような効果を奏する。
【００４３】
本発明の電圧駆動形半導体素子のゲート駆動回路は、ゲート端子と主電流が入出力される第１及び第２の端子とを有し、ゲート端子と第１の端子との間の電圧に応じて第１及び第２の端子間を流れる主電流が変化する電圧駆動形半導体素子を制御するものであって、
非線形素子と、オフゲート回路と、電流増幅手段と、電流分流手段とを有し、
非線形素子は、電圧駆動形半導体素子の第１及び第２の端子間の電圧が印加される二つの端子を有し印加される電圧が所定値を越えたとき二つの端子間のインピーダンスが減少することにより電流信号を発するものであり、
オフゲート回路は、抵抗と抵抗開閉手段とが直列に接続されたものであり、
オフゲート回路が電圧駆動形半導体素子のゲート端子と第１の端子との間に接続され抵抗開閉手段を閉路することによりゲート端子と第１の端子間の電圧を減少させて電圧駆動形半導体素子を開路させ、電流増幅手段は各一対の入力側及び出力側端子を有するトランジスタ１段で構成されトランジスタの一対の出力側端子とオフゲート回路とが直列にされかつトランジスタの一対の出力側端子の一方がゲート端子に接続されるようにして駆動用電源に接続されるとともに非線形素子を流れる電流信号が一対の入力側端子に入力され電流信号を増幅して抵抗に流すことによりゲート端子と第１の端子間の電圧を調整して第１及び第２の端子間を流れる主電流を制御し、分流手段は非線形素子と電圧駆動形半導体素子の第１の端子間に接続され非線形素子を流れる電流信号を分流するものであるので、
非線形素子は、印加される電圧が所定値を越えるまでは動作せず大きな電流が流れないので電圧駆動形半導体素子に発生する電圧を検出するための消費電力を小さくできるとともに、印加される電圧が所定値を越えると電流信号を発し、ゲートオフ回路の抵抗開閉手段を動作させ、電圧駆動形半導体素子のゲート端子に駆動用電力を供給してゲート端子と第１の端子間の電圧を制御することにより電圧駆動形半導体素子の第１及び第２の端子間を流れる電流を制御して電圧駆動形半導体素子のスイッチング時に発生するサージ電圧を抑制できる。そして、非線形素子に存在する浮遊容量を流れる変位電流を分流手段によって分流しトランジスタが変位電流によって不要に動作するのを防ぐことにより、スイッチング損失の増加を防止し、動作の信頼性を向上させることができる。
【００４４】
分流手段は、抵抗、コンデンサ、抵抗とコンデンサとの並列回路のうちのいずれか一つであることを特徴とするので、これら抵抗、コンデンサ、抵抗とコンデンサとの並列回路のうちのいずれをも、分流手段として用いることができる。
【００４５】
非線形素子は、ツェナーダイオードであることを特徴とするので、ツェナーダイオードはその降伏電圧を越える電圧が印加されると急激にそのインピーダンスが減少するので、電圧駆動形半導体素子のスイッチング時に発生する電圧を検出する非線形素子として用いることができる。
【００４６】
電圧駆動形半導体素子は、絶縁ゲート形電界効果トランジスタであることを特徴とするので、絶縁ゲート形電界効果トランジスタは、動作速度が速く周波数特性に優れる。
【図面の簡単な説明】
【図１】この発明の実施の一形態を示すゲート駆動回路の構成図である。
【図２】図１のゲート駆動回路の動作波形を示す説明図である。
【図３】さらに、この発明の他の実施の形態を示すゲート駆動回路の構成図である。
【符号の説明】
１制御信号発生手段、Ｍ１開閉素子、Ｌ１負荷、Ｌ２寄生インダクタンス、
Ｑ１，Ｑ３，Ｑ６バイポーラトランジスタ、Ｒｏｎ，Ｒｏｆｆ，Ｒｂ抵抗、
ＲＳバイパス用抵抗、ＺＤツェナーダイオード、ＣＳバイパス用コンデンサ。

Claims

ゲート端子と主電流が入出力される第１及び第２の端子とを有し、上記ゲート端子と上記第１の端子との間の電圧に応じて上記第１及び第２の端子間を流れる上記主電流が変化する電圧駆動形半導体素子を制御するものであって、
非線形素子と、オフゲート回路と、電流増幅手段と、分流手段とを有し、
上記非線形素子は、上記電圧駆動形半導体素子の上記第１及び第２の端子間の電圧が印加される二つの端子を有し印加される電圧が所定値を越えたとき上記二つの端子間のインピーダンスが減少することにより電流信号を発するものであり、
上記オフゲート回路は、抵抗と抵抗開閉手段とが直列に接続されたものであり、
上記オフゲート回路が上記電圧駆動形半導体素子の上記ゲート端子と上記第１の端子との間に接続され上記抵抗開閉手段を閉路することにより上記ゲート端子と上記第１の端子間の電圧を減少させて上記電圧駆動形半導体素子を開路させ、上記電流増幅手段は各一対の入力側及び出力側端子を有するトランジスタ１段で構成され上記トランジスタの上記一対の出力側端子と上記オフゲート回路とが直列にされかつ上記トランジスタの上記一対の出力側端子の一方が上記ゲート端子に接続されるようにして駆動用電源に接続されるとともに上記非線形素子を流れる電流信号が上記一対の入力側端子に入力され上記電流信号を増幅して上記抵抗に流すことにより上記ゲート端子と上記第１の端子間の電圧を調整して上記第１及び第２の端子間を流れる上記主電流を制御し、上記分流手段は上記非線形素子と上記電圧駆動形半導体素子の上記第１の端子間に接続され上記非線形素子を流れる上記電流信号を分流するものである
電圧駆動形半導体素子のゲート駆動回路。
上記分流手段は、抵抗、コンデンサ、抵抗とコンデンサとの並列回路のうちのいずれか一つであることを特徴とする請求項１に記載の電圧駆動形半導体素子のゲート駆動回路。
上記非線形素子は、ツェナーダイオードであることを特徴とする請求項１に記載の電圧駆動形半導体素子のゲート駆動回路。
上記電圧駆動形半導体素子は、絶縁ゲート形電界効果トランジスタであることを特徴とする請求項１に記載の電圧駆動形半導体素子のゲート駆動回路。