JP3875173B2 - 有機ｅｌ駆動回路およびこれを用いる有機ｅｌ表示装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は、有機ＥＬ駆動回路および有機ＥＬ表示装置に関し、詳しくは、有機ＥＬ表示装置の消費電力を低減することができるような有機ＥＬ駆動回路および有機ＥＬ表示装置の改良に関する。
【０００２】
【従来の技術】
有機ＥＬ表示装置は、自発光による高輝度表示が可能であることから、小画面での表示に適し、携帯電話機、ＤＶＤプレーヤ、ＰＤＡ（携帯端末装置）等に搭載される次世代表示装置として現在注目されている。この有機ＥＬ表示装置には、液晶表示装置のように電圧駆動を行うと、輝度ばらつきが大きくなり、かつ、Ｒ（赤），Ｇ（緑），Ｂ（青）に感度差があることから制御が難しくなる問題点がある。そこで、最近では、電流駆動のドライバを用いた有機ＥＬ表示装置が提案されている。
【０００３】
携帯電話機用の有機ＥＬ表示装置の有機ＥＬ表示パネルでは、カラムラインの数が３９６個（１３２×３）の端子ピン（以下ピン）、ローラインが１６２個のピンを持つものが提案され、カラムライン、ローラインのピンはこれ以上に増加する傾向にある。
ところで、マトリックス状に配置した有機ＥＬ素子を電流駆動し、かつ、有機ＥＬ素子の陽極と陰極をグランドに落としてリセットする有機ＥＬ素子の駆動回路が特許文献１として公知である。また、ＤＣ−ＤＣコンバータを用いて有機ＥＬ素子を低消費電力で電流駆動する技術が特許文献２として公知である。
【０００４】
さて、有機ＥＬ表示装置では、カラム側（陽極側）の１ラインが電流吐出し側となり、ロー側（陰極走査側）が電流吸い込み側（シンク側）となって、ロー側の走査に応じてカラム側の電流駆動回路から電流が有機ＥＬ素子（以下ＥＬ素子）の陽極側に出力される。ＥＬ素子の陰極側は、ＣＭＯＳのプッシュプル回路を介してグランドＧＮＤに接続され、この駆動電流をシンクする。ＥＬ素子は、容量性の素子であるので、このとき、駆動電流の一部を電荷として蓄積する。そのためマトリックス状にＥＬ素子を配置する表示装置にあっては、走査対象となっていない周囲のＥＬ素子からの電荷が流れ込み、誤発光する問題がある。
そのため、水平走査の帰線期間に相当する期間をリセット期間として設けて、ロー側走査（垂直走査）の対象となる水平ラインのＥＬ素子の陽極側を定電圧リセットし、かつ、ロー側走査（垂直走査）の走査対象以外の水平ラインのＥＬ素子の陰極側を逆バイアスすることで、誤発光の問題を解決している。
【０００５】
【特許文献１】
特開平９−２３２０７４号公報
【特許文献２】
特開２００１−１４３８６７号公報
【０００６】
【発明が解決しようとする課題】
近年、駆動ピン数は高解像度の要請により増加する傾向にある。そのため、駆動周波数も高くなり、消費電力は増加する傾向にある。しかし、誤発光防止のために走査対象以外のＥＬ素子をロー側において逆バイアスにすると、逆バイアス分の電荷がＥＬ素子に駆動する方向とは逆方に蓄積される。そのため、それが走査対象となったときには、その分を相殺して駆動するだけの大きな過渡電流が流れる。その結果、逆バイアス分の電荷を蓄積する電流による電力消費と、前記の過渡電流とによる駆動電流の増加が駆動ピン数の増加に応じて無視できなくなってきている。
この発明の目的は、このような従来技術の問題点を解決するものであって、有機ＥＬ表示装置の消費電力を低減することができる有機ＥＬ駆動回路および有機ＥＬ表示装置を提供することにある。
【０００７】
【課題を解決するための手段】
このような目的を達成するためのこの発明の有機ＥＬ駆動回路およびこれを用いる有機ＥＬ表示装置の特徴は、端子ピンを介して有機ＥＬ素子の陽極側をリセット期間に所定の電位にリセットするスイッチ回路と、有機ＥＬ素子の駆動電流にピークを発生させるピーク電流発生回路と、スイッチ回路によるリセットを禁止しかつピーク電流発生回路によるピーク電流の発生を停止するリセット禁止回路と、次の水平１ラインの走査期間における端子ピンから出力される駆動電流が実質的に同じか否かを現在の前記水平１ラインの走査期間における前記表示データの値と次の前記水平１ラインの走査期間における前記表示データの値とを比較することにより判定する判定手段と、走査対象となる有機ＥＬ素子の陰極側を所定の基準電位に接続し、走査が終了した手前の有機ＥＬ素子の陰極側を所定の基準電位か、これ以上の高い電位にプルアップするロー側走査回路とを備えていて、
判定手段の判定結果が実質的に同じであるときにリセット禁止回路によりスイッチ回路によるリセットを禁止しかつピーク電流の発生を停止するものである。
【０００８】
【発明の実施の形態】
ところで、有機ＥＬ駆動回路の各カラムピン対応に加えられるＥＬ素子の電流駆動波形は、所定の定電圧にプリチャージする定電圧リセットが行われるので、図３（ｇ）に示すように、この所定の定電圧Ｖzからスタートするピーク電流波形（実線）となる。なお、図３（ｇ）の点線は、電圧波形である。
定電圧リセットは、水平走査の帰線期間に相当するリセット期間に行われ、このときの表示期間は、水平１ラインの水平走査期間に相当する。そこで、表示期間とリセット期間の切り分けが表示期間＋リセット期間に対応する周期（水平走査周波数）のリセットコントロールパルス（タイミングコントロールパルス）により行われる。なお、図３は、ピンを電流駆動する電流の駆動波形とこれを発生するタイミング信号の説明図である。
そこで、これについて説明すると、図３（ａ）は、各制御信号のタイミングの基本となる同期クロックＣＬＫであり、図３（ｂ）は、ピクセルカウンタのカウントスタートパルスＣＳＴＰである。そして、ピクセルカウンタのカウント値が図３（ｃ）に示されている。図３（ｄ）は、表示開始パルスＤＳＴＰであり、図３（ｅ）がリセットコントロールパルスＲＳであり、（ｆ）がピーク生成パルスＰpである。そして、図３（ｈ）があるローラインから次のローラインに走査（垂直走査）を切換えるロー側走査のライン切換パルスＲCLKである。
なお、前記した同期クロックＣＬＫと、カウントスタートパルスＣＳＴＰ、表示開始パルスＤＳＴＰ、リセットコントロールパルスＲＳ、ピーク生成パルスＰp、そしてライン切換パルスＲCLK等は、タイミングパルス生成回路を有するコントロール回路（図１のコントロール回路２３参照）により発生する。
【０００９】
この発明にあっては、判定手段により次の水平走査期間の表示データが現在の水平走査期間の表示データと同一であるか否かを判定して、表示データが同一のときには、あるピンに接続された次のＥＬ素子の駆動電流も実質的に同じ値になるので、そのピンについてリセット禁止回路によりスイッチ回路によるリセットを禁止するとともに次の水平走査期間のピーク電流発生回路によるピーク電流の発生を停止する。そして、ロー側走査回路の走査によりそのピンに接続された走査対象となるＥＬ素子の陰極側が所定の基準電位に接続されたときに、ロー側走査回路による走査が終了したそのピンに接続されたＥＬ素子の陽極側の電荷を次の走査対象となるＥＬ素子の陽極側に供給してこの次に駆動されるＥＬ素子を初期充電する。
そこで、次の１水平走査におけるそのピンに接続されたＥＬ素子は、リセット期間に初期充電されてその手前の１水平走査におけるそのピンの駆動電流と実質的に同一な電流が流されることになる。これにより、次の１水平走査におけるＥＬ素子の輝度は、ほとんど変動しないで済む。
その結果、リセットにより消費される電力とピーク電流による電力とが抑制されて、有機ＥＬ表示装置の消費電力全体を低減することができる。
【００１０】
また、別の発明として、Ｒ，Ｇ，Ｂそれぞれについて次の水平走査の１ライン分の表示データを読出して現在の水平走査の１ライン分の表示データと比較し、水平１ライン分の表示データが同一か否かの判定して、同一であるときに、前記のリセット期間における水平走査１ライン分のピンのリセットをＲ，Ｇ，Ｂ対応に禁止し、かつ、水平走査１ライン分のピーク電流の発生を停止することで、Ｒ，Ｇ，Ｂに対応してそれぞれの電力消費を抑制するものである。
【００１１】
【実施例】
図１は、この発明の有機ＥＬ駆動回路を適用した一実施例の有機ＥＬパネルのカラムドライバにおける、各ピンに対応に設けられる電流駆動回路のブロック図、図２は、そのＤ／Ａ変換回路の動作停止回路の説明図、図３は、ピンを電流駆動する電流波形とこれを発生するタイミング信号の説明図、図４は、リセット禁止動作と表示画面との関係の説明図、そして、図５は、Ｒ，Ｇ，Ｂの水平１ラインのデータに対応してリセット禁止制御をする電流駆動回路のブロック図である。
図１において、１０は、有機ＥＬパネルにおける有機ＥＬ駆動回路としてのカラムＩＣドライバ（以下カラムドライバ）であって、１は、カラムドライバ１０におけて、各ピン対応に設けられた電流駆動回路である。
電流駆動回路１は、フラグレジスタ２と、Ｄ／Ａ変換回路（Ｄ／Ａ）３、ピーク電流生成回路４、出力段電流源５、リセット禁止回路６、リセット回路７、そして、表示データレジスタ８とからなる。
なお、フラグレジスタ２は、各ピン対応に設けられているのではなく、カラムドライバ１０の内部に１個設けられ、フラグレジスタ２に記憶されたフラグデータのうちの１ビットが１個の電流駆動回路１に対応している。フラグデータの各ビットは、各ピン対応に設けられている。
２０は、カラムドライバを制御するＭＰＵであり、２１はメモリであり、２２は画面メモリである。２３は、コントロール回路であって、リセットコントロールパルスＲＳ，ピーク生成パルスＰp等のタイミングパルスを発生し、ＭＰＵ２０により制御される。
【００１２】
ＭＰＵ２０は、ピン対応に次の表示データが現在の表示データと同一か否かを判定して、その判定の結果、同一の表示データのときにフラグレジスタ２のそのピン対応のデータ位置に“１”をセットし、同一ではないときには、“０”をセットしたフラグデータを生成する。
そのための処理プログラムとして、表示データ一致判定プログラム２１ａがメモリ２１に格納されている。
また、ＭＰＵ２０は、現在表示対象となっている１画面分の表示データを記憶した画面メモリ２２を有していて、表示データ一致判定プログラム２１ａを実行して、画面メモリ２２から次の水平走査１ラインにおける表示データを読出して、すでに読み出されている現在の水平走査１ラインにおける表示データと比較してカラム側の出力ピン対応に次の表示データが現在の表示データと同じか否か判定する。そして、その判定結果得られた前記のフラグデータをフラグレジスタ２にセットする。
なお、前記したように、フラグデータの各ビットは、判定結果が同一のときには“１”であり、同一でないときには“０”になっている。
フラグデータのセットタイミングは、コントロール回路２３からピーク生成パルスＰp（図３（ｆ）参照）を受けてその立下がりに同期して行われるが、このフラグデータは、ピーク生成パルスＰp（図３（ｆ）参照）の立下がりからリセットコントロールパルスＲＳの立上がりまでの間であれば、いつ行われてもよい。
画面メモリ２２から読出した次の水平走査１ライン分の表示データは、次の水平走査１ラインのタイミングまで保持され、これが次の水平走査タイミングで現在の水平走査１ラインの表示データとなる。これが次のリセット期間に表示データレジスタ８等に表示データとして各ピン対応にセットされる。したがって、水平１ライン分の表示データの読出は１回で済む。
なお、電源起動時点の初期では、表示データの比較のために、現在の水平走査１ラインの表示データと次の水平走査１ライン分の表示データを読出すことになるが、最初に現在の水平走査１ラインの表示データが読出されなくても何も問題はない。画面上で最後の水平走査ラインの表示データに対して次の水平走査１ラインを画面上の最初の水平走査ラインとし、水平走査１ラインをエンドレスに循環させて比較すればよい。
【００１３】
１６は、定電流源であって、ピン対応に設けられ、基準駆動電流をＤ／Ａ３に供給する。これは、例えば、ｎ個の出力トランジスタを有するカレントミラー回路により、その入力側カレントミラートランジスタで基準電流を受けて、出力側カレントミラートランジスタで基準電流をピン対応に複製して分配する回路である。このような回路の場合には、定電流源１６は、この場合の各出力側カレントミラートランジスタが対応している。
ピーク電流生成回路４は、ダイオード接続されたｐｎｐ型の入力側トランジスタＱsと出力側トランジスタＱtとからなり、それぞれのエミッタ側がＰチャネルＭＯＳＦＥＴトランジスタＴrs，ＮチャネルＭＯＳＦＥＴトランジスタＴrtを介して出力段電流源５の入力端子５ａに接続されている。
入力側トランジスタＱsのコレクタは、Ｄ／Ａ３の出力端子３ｂに接続され、出力側トランジスタＱtのコレクタは、グランドＧＮＤに接続されている。トランジスタＱsとトランジスタＱtのエミッタ面積比は１：ｘである。
【００１４】
ここで、Ｄ／Ａ３の出力電流をＩaとすると、ピーク電流生成回路４は、トランジスタＴrtがＯＮしているときには、入力端子５ａに（ｘ＋１）Ｉaの駆動電流を発生する。トランジスタＴrsは、トランジスタＴrtに対応して設けられた負荷トランジスタであって、そのゲートはグランドＧＮＤに接続されていて、駆動ラインをバランスさせるために挿入されている。なお、トランジスタＴrtは、駆動初期の一定期間だけリセット禁止回路６を介して端子CONTに図３（ｆ）に示すピーク生成パルスＰpを受ける。このパルスが“Ｈ”の期間の間、トランジスタＴrtはＯＮになる。
ピーク電流生成回路４は、出力段電流源５のｐｎｐ型の入力側トランジスタＱxを、入力端子５ａ，ベース電流補正駆動用のｐｎｐ型のカレントミラートランジスタＱu，Ｑwを介して駆動する。
その結果、入力側トランジスタＱxによりトランジスタＴrtがＯＮしたピーク駆動時の一定期間には（１＋ｘ）Ｉaの電流が流れる。その後に通常駆動電流として駆動電流Ｉaが出力される。それらが出力段電流源５のｐｎｐ型の出力側トランジスタＱyでさらにＮ倍に電流増幅されて、有機ＥＬパネルのピン９に出力される。
出力段電流源５のトランジスタＱxとトランジスタＱyのエミッタ面積比は１：Ｎであり、これらトランジスタのエミッタは、例えば、＋１５Ｖ乃至＋２０Ｖ程度の電源ライン＋Ｖccに接続されている。出力側トランジスタＱyのコレクタは、カラム側のピン９に接続され、このピン９は、データ線１７を介してロー方向（垂直方向）に配列される各ＥＬ素子１１ａ，１１ｂ，…の陽極側に接続されている。
【００１５】
そこで、この電流駆動回路１は、水平走査期間（表示期間）においては、ピーク電流としてＮ×（１＋ｘ）Ｉaの駆動電流を、定常電流としてＩaの駆動電流をピン９に出力する。これにより容量性負荷となる特性を持つＥＬ素子１１（各ＥＬ素子１１ａ，１１ｂ，…の代表として）がピーク電流で初期充電されて電流駆動される。
ピン９は、さらにリセット回路７を介して接地されている。リセット回路７は、放電スイッチ回路１４とツェナーダイオード１５の直列回路で構成されている。放電スイッチ回路１４側の一端がピン９に接続され、ツェナーダイオード１５の一端が接地されている。
放電スイッチ回路１４は、リセット禁止回路６からリセットコントロールパルスＲＳ（図３（ｅ）参照）を受けてリセット期間にＯＮにされる。これにより、ＥＬ素子１１の陽極側は、リセットコントロールパルスＲＳが“Ｈ”の期間の間、ツェナーダイオード１５により設定される定電圧Ｖzにリセットされる。
各データ線１７に接続される各ＥＬ素子１１（１１ａ，１１ｂ，…）の陰極は、ロー側走査回路１２のプッシュ・プルのスイッチ回路１３ａ，１３ｂ，…の各入力／出力端子１３０に接続されている。このスイッチ回路１３ａ，１３ｂ，…を介して各ＥＬ素子１１は、グランドＧＮＤあるいは電源ライン＋Ｖccに選択的に接続される。
【００１６】
リセット禁止回路６は、３個の２入力アンド（ＡＮＤ）回路６ａ，６ｃとナンド（ＮＡＮＤ）回路６ｂとで構成されている。リセット禁止回路６は、フラグレジスタ２からのフラグデータのうちの１ビットのデータ（以下ビットデータ）とコントロール回路２３からリセットパルスＲＳおよびピーク発生パルスＰpとを受けて、その“０”（あるいは“Ｌ”）または“１”（あるいは“Ｈ”）に応じて、“１”のときに、言い換えればリセット禁止条件のときに、そのアンド回路６ａによりリセットコントロールパルスＲＳの発生を阻止する。また、ナンド回路６ｂにより表示期間においてピーク電流の発生を阻止する。さらに、アンド回路６ｃによりリセット期間の間、出力段電流源５の電流出力動作を停止させる。なお、電流駆動回路１の出力が禁止されることで、ピン９の出力インピーダンスはハイインピーダンスになる。また、ピーク電流の発生が阻止されることで、ＥＬ素子１１は、次の水平走査期間においてピーク電流により初期充電されることなく、現在の水平走査期間の表示期間の駆動電流と実質的に同じ駆動電流が続いて流される。
【００１７】
アンド回路６ａは、フラグレジスタ２からのビットデータをインバータ２ａを介してゲート信号として一方の入力に受ける。ビットデータが“０”のときに、インバータ２ａの出力が“Ｈ”となり、他方の入力に受けた図３のリセットコントロールパルスＲＳ（図３（ｅ）参照）を放電スイッチ回路１４に加えてリセットコントロールパルスＲＳが“Ｈ”の期間の間これをＯＮにしてＥＬ素子１１を定電圧Ｖz（＝ツェナーダイオード１５のツェナー電圧）にリセットする。これ以外の期間では、リセットコントロールパルスＲＳが“Ｌ”（図３（ｅ）参照）となっているので、アンド回路６ａの出力は“Ｌ”であり、放電スイッチ回路１４は、ＯＦＦとなっている。
一方、ビットデータが“１”のときには、インバータ２ａの出力が“Ｌ”となるので、アンド回路６ａのアンド条件は成立しない。そこで、アンド回路６ａの出力は“Ｌ”のままとなり、リセットコントロールパルスＲＳはアンド回路６ａにより阻止される。
ナンド回路６ｂは、フラグレジスタ２からのビットデータをインバータ２ａを介してゲート信号として一方の入力に受ける。ビットデータが“０”のときに、他方の入力に受けた図３のピーク発生パルスＰp（図３（ｆ）参照）を端子CONTに反転して加えて、ピーク発生パルスＰpが“Ｈ”の期間の間、“Ｌ”の信号を発生してＰチャネルのトランジスタＴrtをＯＮにしてＥＬ素子１１をピーク電流で駆動する。これ以外の期間では、ピーク発生パルスＰpが発生しないので、ナンド回路６ｂの出力は“Ｈ”であり、トランジスタＴrtはＯＦＦになっている。一方、ビットデータが“１”のときには、インバータ２ａの出力が“Ｌ”となり、一方の入力が“Ｌ”となるので、ナンド条件が成立してナンド回路６ｂの出力は“Ｈ”となる。それによりピーク発生パルスＰpがナンド回路６ｂにより阻止され、ピーク発生パルスＰpを反転した出力“Ｌ”は発生しない。このとき、ナンド回路６ｂの出力は“Ｈ”のままであり、表示期間中トランジスタＴrtはＯＦＦである。
【００１８】
アンド回路６ｃは、フラグレジスタ２からのビットデータを直接ゲート信号として一方の入力に受ける。他方の入力には、図３のリセットコントロールパルスＲＳ（図３（ｅ）参照）を受けるが、ビットデータが“０”のときには、常に、アンド回路６ｃの出力が“Ｌ”となる。この“Ｌ”が入力端子３ａを介してＤ／Ａ３に加えられる。このときの信号“Ｌ”は、Ｄ／Ａ３に対しては無効な信号であり、Ｄ／Ａ３の動作状態には影響しない。
一方、フラグレジスタ２から受けるビットデータが“１”のときで、かつ、図３のリセットコントロールパルスＲＳ（図３（ｅ）参照）が“Ｈ”になったときには、言い換えれば、リセット期間に入ったときには、Ｄ／Ａ３の動作を停止させる停止信号ＳＰ（“Ｈ”）がアンド回路６ｃから出力される。この停止信号ＳＰ（“Ｈ”）がＤ／Ａ３の入力端子３ａに加えられと、Ｄ／Ａ３は、その動作を停止して、その変換出力電流が“０”になる。その結果、出力段電流源５ｂの動作が停止する。
これにより、リセット期間の間、ピン９の出力インピーダンスがハイインピーダンスになる。
【００１９】
その結果、リセット禁止回路６によりピン９がリセットされない場合には、言い換えれば、フラグレジスタ２から受けるビットデータが“１”のときには、ＥＬ素子１１の陽極側は、現在の表示期間で駆動された電流に対応する所定の電圧が維持され、ＥＬ素子１１には、この維持された電圧に対応する電荷が蓄積されている。そこで、ロー側走査が次のＥＬ素子１１に切換わると、次のＥＬ素子１１の陽極に手前のＥＬ素子１１の陽極から電荷が供給される。
ロー側走査が切換わると、ロー側走査回路１２が走査対象となるＥＬ素子１１の陰極側を接地（所定の基準電位に接続）したときに、ロー側走査回路１２による走査が終了した有機ＥＬ素子１１の陽極側の電荷の一部が次の走査対象となる有機ＥＬ素子１１の陽極側に供給される。このとき、ピン９の出力インピーダンスがハイインピーダンスになっているので、ピン９側への電荷の流出はほとんどない。
【００２０】
ピン９がリセットされない場合には、次の１水平走査においてはピン９の駆動電流が同一であるので、次の１水平走査におけるピン９に接続されたＥＬ素子１１の輝度は、手前のＥＬ素子１１からの電荷供給により初期充電がリセット期間に行われる。その結果、ロー側走査が切換わる前の水平走査におけるそのピンに接続されたＥＬ素子１１の輝度とロー側走査が切換わった後に駆動されるＥＬ素子１１の輝度とが実質的に同一となり、リセットされないＥＬ素子１１の輝度の変化はほとんど生じない。
なお、ロー側の走査が終了したＥＬ素子１１から次のロー側の走査対象となったＥＬ素子１１への電荷の供給は、ロー側の走査が終了したＥＬ素子１１の陰極側がプッシュ・プルのスイッチ回路１３ａ，１３ｂ，…の１つにより“Ｈ”にプルアップされることで、瞬間的に走査対象となった次のＥＬ素子１１の陽極側に供給される。
なお、この場合、ロー側の走査が終了したＥＬ素子１１の陰極側が“Ｈ”にプルアップされていなくても走査対象と同じ接地電位に設定されていても走査が終了したＥＬ素子１１からの電荷の供給は可能である。要するに、ロー側の走査において、ある程度の電荷が手前のＥＬ素子１１からその次のＥＬ素子１１に供給され、次のＥＬ素子１１が初期充電さればよい。次のＥＬ素子１１が同じ電流値で駆動されて発光する輝度であるので、輝度変化はほとんど目立たない。
【００２１】
図２は、アンド回路６ｃの“Ｈ”の出力に応じて変換動作を停止するＤ／Ａ３の回路である。
Ｄ／Ａ３は、通常、カレントミラー回路により構成され、入力側のトランジスタＴNaに定電流源１６から基準駆動電流を受けて、それを表示データ倍にして出力する回路である。リセット禁止条件のときに、Ｄ／Ａ３は、リセット禁止回路６のアンド回路６ｃから停止信号ＳＰ（“Ｈ”）をトランジスタＴNpのゲートに受けてリセット期間の間、カレントミラー回路の各トランジスタをＯＦＦにする。これによりＤ／Ａ３は、変換動作を停止する。
図２に示すように、Ｄ／Ａ３は、Ｎチャネルの入力側トランジスタＴNaと、Ｎチャネルの出力側トランジスタＴNb〜ＴNn-1のカレントミラー回路で構成されている。さらに入力側トランジスタＴNaのゲートとグランドＧＮＤとの間にＮチャネルのＭＯＳトランジスタＴNpを有している。そして、端子Ｄo〜Ｄn-1に表示データを受ける。そして、トランジスタＴNpのゲートは入力端子３ａに接続されている。
なお、出力側トランジスタＴNb〜ＴNn-1の下流に設けられた抵抗Ｒａ〜Rn-1は、カレントミラー回路の動作電流をバランスさせる抵抗であり、抵抗Ｒａ〜Rn-1の下流に設けられたＮチャネルのランジスタＴrb〜Ｔrn-1は、表示データＤ0〜Ｄn-1によりＯＮ／ＯＦＦされるスイッチングトランジスタである。
【００２２】
ここで、リセット禁止状態のときに、トランジスタＴNpは、アンド回路６ｃから入力端子３ａを介して停止信号ＳＰ（“Ｈ”）をゲートに受ける。これによりトランジスタＴNpはＯＮとなり、トランジスタＴNa，トランジスタＴNb〜ＴNn-1がＯＦＦなって、Ｄ／Ａ３の動作が停止する。このとき、Ｄ／Ａ３の出力端子３ｂの電流出力は“０”となり、表示データに応じた変換電流は発生しない。
一方、トランジスタＴNpがアンド回路６ｃから“Ｌ”の信号をゲートに受けると、トランジスタＴNpは、ＯＦＦになり、トランジスタＴNa，トランジスタＴNb〜ＴNn-1は、通常のカレントミラー回路として動作し、Ｄ／Ａ３は、表示データに応じたＤ／Ａ変換を行う。
【００２３】
以上のように、電流駆動回路１にリセット禁止回路６を設けてリセット禁止制御をするカラムドライバ１０にあっては、図４に示すような表示画像Ａにおいて、表示される画像Ｂと、その背景Ｃとからなるものでは、背景Ｃのような同色の表示領域の場合あるいはＲ，Ｇ，Ｂの各色においてあるピクセルが現在の水平走査と次の水平走査とにおいて同じ輝度の場合には、リセットされずにかつピーク電流を発生させずに、同じ輝度（同じ駆動電流値）で画像表示が行われる。
この場合に、特に、背景Ｃの領域は同じ輝度となるので、リセットされずかつピーク電流が発生しない表示領域になる。その結果、その分、消費電流が低減する。
【００２４】
図５は、Ｒ，Ｇ，Ｂの水平１ラインのデータに対応してリセット禁止制御をする電流駆動回路のブロック図である。
Ｒ，Ｇ，Ｂの各水平１ライン分の各放電スイッチ回路は、Ｒ，Ｇ，Ｂのピン９に対応して設けられたＰＭＯＳチャネルトランジスタ１４Ｒ，１４Ｇ，１４Ｂで構成されている。これらのトランジスタのソース側は、それぞれにピン９に接続され、ドレイン側は、それぞれＲ，Ｇ，Ｂそれぞれに共通のツェナーダイオードＤZR，ＤZG，ＤZBを介して接地されている。なお、ツェナーダイオードＤZR，ＤZG，ＤZBは、図１のツェナーダイオード１５に対応するものであり、これらは、Ｒ，Ｇ，Ｂに分けることなく、共通にツェナーダイオード１５が使用されてもよい。なお、図中、G1，９R1，９B1，９G2，９R2，…は、Ｒ，Ｇ，Ｂそれぞれのピンであり、それぞれが図１のピン９に対応するものである。
各放電スイッチ回路１４Ｒ，１４Ｇ，１４Ｂのゲートは、それぞれＲ，Ｇ，Ｂに対応して設けられた駆動ライン１６，１７，１８を介してＲ，Ｇ，Ｂに対応して設けられたリセット禁止回路６Ｒ，６Ｇ，６ＢからそれぞれにリセットコントロールパルスＲＳを受ける。
【００２５】
Ｄ／Ａ３Ｒ，３Ｇ，３Ｂは、それぞれの水平１ライン分の各入力端子３ａが駆動ライン１６ａ，１７ａ，１８ａに接続され、これら駆動ラインを介してリセット禁止回路６Ｒ，６Ｇ，６Ｂからそれぞれに停止信号ＳＰを受ける。また、ピーク電流生成回路４Ｒ，４Ｇ，４Ｂは、それぞれの水平１ライン分の各端子CONTが駆動ライン１６ｂ，１７ｂ，１８ｂに接続され、これら駆動ラインを介してリセット禁止回路６Ｒ，６Ｇ，６Ｂからピーク発生パルスＰpを受ける。
ここで、リセット禁止回路６Ｒ，６Ｇ，６Ｂは、Ｒ，Ｇ，Ｂに対応して設けられた図１のリセット禁止回路６であり、図示していないが、リセットコントロールパルスＲＳは、各リセット禁止回路のアンド回路６ａから出力され、ピーク発生パルスＰpの反転信号がナンド回路６ｂから出力され、停止信号ＳＰがアンド回路６ｃから出力される。
Ｄ／Ａ３Ｒ，３Ｇ，３Ｂは、Ｒ，Ｇ，Ｂに対応して設けられた図１のＤ／Ａ３であり、ピーク電流生成回路４Ｒ，４Ｇ，４ＢもＲ，Ｇ，Ｂに対応して設けられた図１のピーク電流生成回路４である。
また、フラグレジスタ２ｂは、Ｒ，Ｇ，Ｂ対応の３ビットのフラグデータを記憶する、図１のフラグレジスタ２に対応するレジスタである。
【００２６】
ＭＰＵ２０は、表示データ一致判定プログラム２１ａを実行して、この実施例では、画面メモリ２２から次の水平１ライン分の表示データをＲ，Ｇ，Ｂ対応にそれぞれ読出して、水平１ライン分の現在の表示データと同じか否か判定して、Ｒ，Ｇ，Ｂそれぞれの判定結果に応じて３ビットのデータをフラグレジスタ２ｂにセットする。
これにより、水平１ライン分が同じ色、水平１ライン分が同じ輝度（同じ駆動電流値）のものについて、リセットを禁止し、ピーク電流の発生が阻止される。その結果、図４の画像表示の背景Ｂのように同じ色の領域は、リセットが禁止され、その分、消費電流を低減することができる。
【００２７】
以上説明してきたが、実施例では、ピン９のリセットを禁止した場合において、リセット期間中ピン９の出力インピーダンスをハイインピーダンスに保持するために、リセット期間にＤ／Ａ変換回路の動作を停止させて出力電流を阻止しているが、出力インピーダンスをハイインピーダンスに保持するのは、Ｄ／Ａ変換回路の動作の停止に限定されるものではない。ピン９に電流吐き出しの電流源が接続されている場合には、この電流源の動作を停止させれば、通常、ピン９の出力インピーダンスをハイインピーダンスにすることができる。また、このピン９は出力端子であるので、電流の逆流はほとんどない。
なお、ピン９をハイインピーダンスにすることなく、リセット期間の間、出力電流源を動作状態に維持することで、電流源現在の水平走査期間の駆動電流を流しぱなしの状態にしてもよい。この場合、次の水平走査のための表示データをリセット期間の間にＤ／Ａ３にセットしても、リセット期間に表示データがセットされるので、そのノイズは、画面上にほとんど現れない。
さらに、実施例では、ピン９に接続されたＥＬ素子の陽極側を定電圧リセットしているが、ここでのリセットは、ＥＬ素子の陽極側を接地してもよく、接地してからプリチャージすることで定電圧にリセットしてもよい。言い換えれば、ここでのリセットは、所定の電位に設定されるようなリセットであれば、どのようなリセットであってもよい。
【００２８】
【発明の効果】
以上説明してきたように、この発明にあっては、判定手段により次の水平走査期間の表示データが現在の水平走査期間の表示データと同一であるか否かを判定して、表示データが同一のときには、あるピンに接続された次のＥＬ素子の駆動電流も実質的に同じ値になるので、そのピンについてリセット禁止回路によりスイッチ回路によるリセットを禁止するとともに次の水平走査期間のピーク電流発生回路によるピーク電流の発生を停止する。そして、ロー側走査回路の走査によりそのピンに接続された走査対象となるＥＬ素子の陰極側が所定の基準電位に接続されたときに、ロー側走査回路による走査が終了したそのピンに接続されたＥＬ素子の陽極側の電荷を次の走査対象となるＥＬ素子の陽極側に供給してこの次に駆動されるＥＬ素子を初期充電して手前の走査のときと実質的に同一な電流で駆動する。
その結果、リセットにより消費される電力とピーク電流による電力とが抑制されて、有機ＥＬ表示装置の消費電力全体を低減することができる。
【図面の簡単な説明】
【図１】図１は、この発明の有機ＥＬ駆動回路を適用した一実施例の有機ＥＬパネルのカラムドライバにおける、各ピンに対応に設けられる電流駆動回路のブロック図である。
【図２】図２は、そのＤ／Ａ変換回路の動作停止回路の説明図である。
【図３】図３は、ピンを電流駆動する電流波形とこれを発生するタイミング信号の説明図である。
【図４】図４は、リセット禁止動作と表示画面との関係の説明図である。
【図５】図５は、Ｒ，Ｇ，Ｂの水平１ラインのデータに対応してリセット禁止制御をする電流駆動回路のブロック図である。
【符号の説明】
１…電流駆動回路、２…フラグレジスタ、
３…Ｄ／Ａ変換回路（Ｄ／Ａ）、
４…ピーク電流生成回路４、
５…出力段電流源、６…リセット禁止回路、
７…リセット回路、８…表示データレジスタｗ
９…ピン、１０…カラムドライバ、
１１…有機ＥＬ素子（ＥＬ素子）、１２…ロー側走査回路、
１３ａ，１３ｂ…プッシュ・プルのスイッチ回路、
１４…放電スイッチ回路、
１６…電流源、１７…データ線、
２０…ＭＰＵ、２１…メモリ、
２１ａ…表示データ一致判定プログラム、
２２…画面メモリ、２３…コントロール回路、
Ｔra〜Trn…トランジスタ。

Claims (8)

1. 水平１ラインの走査期間に相当する表示期間と水平走査の帰線期間に相当するリセット期間とを有し、表示データに基づいて駆動電流が生成され、前記表示期間に有機ＥＬパネルの端子ピンに接続された有機ＥＬ素子を前記駆動電流により電流駆動する有機ＥＬ駆動回路において、
   前記端子ピンを介して前記有機ＥＬ素子の陽極側を前記リセット期間に所定の電位にリセットするスイッチ回路と、
   前記有機ＥＬ素子の前記駆動電流にピークを発生させるピーク電流発生回路と、
   前記スイッチ回路によるリセットを禁止しかつ前記ピーク電流発生回路によるピーク電流の発生を停止するリセット禁止回路と、
   次の前記水平１ラインの走査期間における前記端子ピンから出力される駆動電流が実質的に同じか否かを現在の前記水平１ラインの走査期間における前記表示データの値と次の前記水平１ラインの走査期間における前記表示データの値とを比較することにより判定する判定手段と、
   走査対象となる前記有機ＥＬ素子の陰極側を所定の基準電位に接続し、走査が終了した手前の前記有機ＥＬ素子の陰極側を前記所定の基準電位か、これ以上の高い電位にプルアップするロー側走査回路とを備え、
   前記判定手段の判定結果が実質的に同じであるときに前記リセット禁止回路により前記スイッチ回路によるリセットを禁止しかつ前記ピーク電流の発生を停止する有機ＥＬ駆動回路。
2. さらに前記端子ピンを電流駆動する電流源を有し、前記所定の基準電位は接地電位であり、前記スイッチ回路は、前記表示期間と前記帰線期間とを切り分けるタイミングコントロール信号を受けてリセット動作をするものであって、前記リセット禁止回路は、前記タイミングコントロール信号を阻止することで、リセットを禁止し、前記リセットを禁止したときに前記電流源の動作を停止して前記端子ピンの出力インピーダンスをハイインピーダンスに設定する請求項１記載の有機ＥＬ駆動回路。
3. さらに、前記表示データを受けてこの表示データをＤ／Ａ変換して前記電流源を駆動する電流を発生するＤ／Ａ変換回路を有し、前記電流源の動作の停止は、前記Ｄ／Ａ変換回路の変換動作を停止することで行われる請求項２記載の有機ＥＬ駆動回路。
4. 水平１ラインの走査期間に相当する表示期間と水平走査の帰線期間に相当するリセット期間とを有し、表示データに基づいて駆動電流が生成され、前記表示期間に有機ＥＬパネルのＲ，Ｇ，Ｂの表示色のそれぞれに対応して設けられた端子ピンに接続された有機ＥＬ素子をＲ，Ｇ，Ｂに対応して発生するそれぞれの前記駆動電流によりそれぞれに電流駆動する有機ＥＬ駆動回路において、
   前記端子ピンを介して前記有機ＥＬ素子の陽極側を前記リセット期間に所定の電位にリセットする前記Ｒ，Ｇ，Ｂに対応してそれぞれ設けられたスイッチ回路と、
   前記Ｒ，Ｇ，Ｂに対応して設けられ、前記有機ＥＬ素子の駆動電流にピークを発生させるピーク電流発生回路と、
   前記Ｒ，Ｇ，Ｂに対応して設けられ、前記Ｒ，Ｇ，Ｂに対応するそれぞれの前記スイッチ回路によるリセットをそれぞれに禁止しかつ前記Ｒ，Ｇ，Ｂに対応するそれぞれの前記ピーク電流発生回路によるピーク電流の発生を停止するリセット禁止回路と、
   前記Ｒ，Ｇ，Ｂに対応して設けられ、次の前記水平１ラインの走査期間における前記端子ピンから出力される駆動電流が実質的に同じか否かを前記Ｒ，Ｇ，Ｂに対応にそれぞれ現在の前記水平１ラインの走査期間における前記表示データの値と次の前記水平１ラインの走査期間における前記表示データの値とを比較することにより判定する判定手段と、
   走査対象となる前記有機ＥＬ素子の陰極側を所定の基準電位に接続し、走査が終了した手前の前記有機ＥＬ素子の陰極側を前記所定の基準電位か、これ以上の高い電位にプルアップするロー側走査回路とを備え、
   前記Ｒ，Ｇ，Ｂのいずれかの前記判定手段の判定結果が実質的に同じであるときにこの判定回路に対応する前記Ｒ，Ｇ，Ｂのいずれかの前記リセット禁止回路により前記Ｒ，Ｇ，Ｂのいずれかの前記スイッチ回路によるリセットを禁止しかつ前記ピーク電流の発生を停止する有機ＥＬ駆動回路。
5. さらに前記端子ピンを電流駆動する電流源を有し、前記所定の基準電位は接地電位であり、前記スイッチ回路は、前記表示期間と前記帰線期間とを切り分けるタイミングコントロール信号を受けてリセット動作をするものであって、前記リセット禁止回路は、前記タイミングコントロール信号を阻止することで、リセットを禁止し、前記リセットを禁止したときに前記電流源の動作を停止して前記端子ピンの出力インピーダンスをハイインピーダンスに設定する請求項４記載の有機ＥＬ駆動回路。
6. さらに、前記表示データを受けてこの表示データをＤ／Ａ変換して前記電流源を駆動する電流を発生するＤ／Ａ変換回路を有し、前記電流源の動作の停止は、前記Ｄ／Ａ変換回路の変換動作を停止することで行われる請求項５記載の有機ＥＬ駆動回路。
7. 水平１ラインの走査期間に相当する表示期間と水平走査の帰線期間に相当するリセット期間とを有し、表示データに基づいて駆動電流が生成され、前記表示期間に有機ＥＬパネルの端子ピンを電流駆動する有機ＥＬ駆動回路を有する有機ＥＬ表示装置において、
   前記端子ピンを介してこの端子ピンに接続された有機ＥＬ素子の陽極側を前記リセット期間に所定の電位にリセットするスイッチ回路と、
   前記端子ピンを介して前記有機ＥＬ素子の陽極側を前記リセット期間に所定の電位にリセットするスイッチ回路と、
   前記有機ＥＬ素子の駆動電流にピークを発生させるピーク電流発生回路と、
   前記スイッチ回路によるリセットを禁止しかつ前記ピーク電流発生回路によるピーク電流の発生を停止するリセット禁止回路と、
   次の前記水平１ラインの走査期間における前記端子ピンから出力される駆動電流が実質的に同じか否かを現在の前記水平１ラインの走査期間における前記表示データの値と次の前記水平１ラインの走査期間における前記表示データの値とを比較することにより判定する判定手段と、
   走査対象となる前記有機ＥＬ素子の陰極側を所定の基準電位に接続し、走査が終了した手前の前記有機ＥＬ素子の陰極側を前記所定の基準電位か、これ以上の高い電位にプルアップするロー側走査回路とを備え、
   前記判定手段の判定結果が実質的に同じであるときに前記リセット禁止回路により前記スイッチ回路によるリセットを禁止しかつ前記ピーク電流の発生を停止する有機ＥＬ表示装置。
8. 水平１ラインの走査期間に相当する表示期間と水平走査の帰線期間に相当するリセット期間とを有し、表示データに基づいて駆動電流が生成され、前記表示期間に有機ＥＬパネルのＲ，Ｇ，Ｂの表示色のそれぞれに対応して設けられた端子ピンに接続された有機ＥＬ素子をＲ，Ｇ，Ｂに対応して発生するそれぞれの前記駆動電流によりそれぞれに電流駆動する有機ＥＬ駆動回路を有する有機ＥＬ表示装置において、
   前記端子ピンを介して前記有機ＥＬ素子の陽極側を前記リセット期間に所定の電位にリセットする前記Ｒ，Ｇ，Ｂに対応してそれぞれ設けられたスイッチ回路と、
   前記Ｒ，Ｇ，Ｂに対応して設けられ、前記有機ＥＬ素子の駆動電流にピークを発生させるピーク電流発生回路と、
   前記Ｒ，Ｇ，Ｂに対応して設けられ、前記Ｒ，Ｇ，Ｂに対応するそれぞれの前記スイッチ回路によるリセットをそれぞれに禁止しかつ前記Ｒ，Ｇ，Ｂに対応するそれぞれの前記ピーク電流発生回路によるピーク電流の発生を停止するリセット禁止回路と、
   前記Ｒ，Ｇ，Ｂに対応して設けられ、次の前記水平１ラインの走査期間における前記端子ピンから出力される駆動電流が実質的に同じか否かを前記Ｒ，Ｇ，Ｂに対応にそれぞれ現在の前記水平１ラインの走査期間における前記表示データの値と次の前記水平１ラインの走査期間における前記表示データの値とを比較することにより判定する判定手段と、
   走査対象となる前記有機ＥＬ素子の陰極側を所定の基準電位に接続し、走査が終了した手前の前記有機ＥＬ素子の陰極側を前記所定の基準電位か、これ以上の高い電位にプルアップするロー側走査回路とを備え、
   前記Ｒ，Ｇ，Ｂのいずれかの前記判定手段の判定結果が実質的に同じであるときにこの判定回路に対応する前記Ｒ，Ｇ，Ｂのいずれかの前記リセット禁止回路により前記Ｒ，Ｇ，Ｂのいずれかの前記スイッチ回路によるリセットを禁止しかつ前記ピーク電流の発生を停止する有機ＥＬ表示装置。

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