JP3777884B2

JP3777884B2 - 表示用ドライバｉｃ及びそれを用いた電子機器

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Publication number: JP3777884B2
Application number: JP20896599A
Authority: JP
Inventors: 匡安江
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1999-07-23
Filing date: 1999-07-23
Publication date: 2006-05-24
Anticipated expiration: 2019-07-23
Also published as: EP1071067A3; KR20010039730A; CN1282166A; US6473059B1; CN1135806C; JP2001034374A; KR100383157B1; EP1071067A2

Description

【０００１】
【発明の属する技術分野】
本発明は、シリアルインターフェースを用いた表示用ドライバＩＣ（INTEGLATED CIRCUIT）及びそれを用いた電子機器に関する。
【０００２】
【背景技術】
近年、シングルチップマイクロコントローラの高集積化により、シングルチップマイクロコントローラによって多数の周辺ＩＣを制御することが可能となっている。このとき、個々の周辺ＩＣの固有の事情によりシングルチップマイクロコントローラの端子数を無制限に増大させることは許されず、チップの大きさの範囲で許される端子数に物理的な制約がある。このため、シングルチップマイクロコントローラと周辺ＩＣとの間でシリアル伝送を行い、相互の端子数を低減させている。
【０００３】
この種のシリアル伝送方式として、Ｉ²Ｃバスが知られている。このＩ²Ｃバスとは、ＩＣ相互間相互の制御を効率よく実施することを目的とし、双方向のシリアルデータライン（ＳＤＡ：SERIAL DATA LINE）と、シリアルクロックライン（ＳＣＬ：SERIAL CLOCK LINE）との２本のバスラインのみで構成されている。
【０００４】
図６は初期のＩ²Ｃバスプロトコルを示し、開始条件ビットＳに続く１バイトの情報は、スレーブアドレスとリード／ライト指定ビットとから成る。スレーブアドレスとは、マスタとなるシングルチップマイクロコントローラのバスに接続される複数のスレーブＩＣを識別する固有のアドレスである。
【０００５】
このスレーブアドレスを含む１バイト情報に続いて、図６に示すようにコマンドデータ、表示データ等が１バイト単位で伝送され、各バイトの後にはスレーブからの確認応答ビット（アクノリッジビット）Ａが必ず必要される。
【０００６】
ここで図６では、スレーブアドレスを含む１バイト情報の後の１バイト情報は、１ビットのコンティニュエーションビットＣと７ビットのコマンドデータで構成される。コンティニュエーションビットＣ＝０であれば、そのビットＣに続く７ビットのデータが最後のコマンドデータであることを意味し、Ｃ＝１であればさらに他のコマンドデータが１バイト単位で継続することを意味する。そして、最後のコマンドの後に必要により１バイト単位で表示データが送出され、確認応答ビットの後の停止条件ビットＰにて伝送が終了する。
【０００７】
図６のＩ²Ｃバスプロトコルでは、１バイトのうちの１ビットをコンティニュエーションビットＣとして用いているため、コマンドデータが７ビットしか使用できない。このように、１バイトデータのうちの上位ビットを他の機能に用いる技術は、特開平７−１３９１３号公報にも開示されている。この公報では、１バイトのシリアルデータの上位２ビットに、例えば周辺回路の状態を制御するデータを割り当てている。
【０００８】
１バイトまたはそれ以上のビット数のコマンドデータを送出可能とするために、図７，図８に示すＩ²Ｃバスプロトコルが開発された。
【０００９】
図７に示すように、スレーブアドレスを含む１バイトの情報及び確認応答ビットＡに続いて、コントロールバイト及びコマンドデータを含む２バイトの情報が送出されている。後半のコマンドデータには下位８ビットのコマンドビットが送出され、前半のコントロールバイトに残りの上位ビットのコマンドビットが送出されることで、１バイト（８ビット）以上のデータから成るコマンドデータの送出が可能となる。なお、コントロールバイトの最上位ビットＣ０がコンティニュエーションビットとして機能する。
【００１０】
図８では、コントロールバイトの上位２ビット目に、後に続くのがコマンドかデータかを識別するためのＤ／Ｃビットを設けている。
【００１１】
【発明が解決しようとする課題】
Ｉ²Ｃバスプロトコルは、マルチ・マスタ・バスとしてマスタとなる複数のマイクロコントローラによりバスを制御できる仕様など、システム内の全てのフォーマットと手順とを含んでいるため、汎用性は高いけれど、特定のＩＣを制御するには規約が多く使い勝手が必ずしも良くなかった。
【００１２】
また、シリアル伝送方式はパラレル伝送方式に比べて、端子数は大幅に低減できる利点はあるが、データ伝送の高速化が劣ることは否めない。しかし、例えば液晶表示用ドライバ等では液晶画面の大型化等に起因してデータ伝送の高速化の要求が高まっている。
【００１３】
しかし、上述したＩ²Ｃバスプロトコルでは、データ伝送の高速化に限界があった。それは、コマンド、データの各バイトの先頭には必ずスレープアドレスを含む１バイトが必要であり、各１バイトの情報の後にスレーブＩＣから送出される確認応答ビットＡが必要であるからである。このように、マスタ−スレーブ間にて伝送される情報が多くなっているため、データ伝送の高速化が妨げられる。さらに確認応答ビットＡの存在自体が、以下の理由によりシリアルクロック信号の転送レート下げ、データ伝送の高速化が妨げられていた。
【００１４】
図９はシリアルデータラインＳＤＡの信号線Ｌを示し、信号線Ｌにはプルアップ抵抗Ｒ１を介して電源電圧ＶＣＣが印加されていると共に、信号線Ｌ自体の配線容量Ｃを有する。スレーブＩＣ側には、ＭＯＳトランジスタから成るスイッチＳＷが設けられ、このスイッチＳＷをオンすることで、信号線Ｌ１の電荷をディスチャージさせて電位を０Ｖとし、上述した確認応答ビットＡをスレーブＩＣからマスタのマイクロコントローラに送出している。図９に示す抵抗Ｒ３は、ＩＣの端子から基板までのトータル抵抗（ＩＴＯ配線抵抗、コネクタの抵抗など）である。このとき、スイッチＳＷはオン抵抗Ｒ２を有するため、信号線Ｌ１の電荷をディスチャージするには、抵抗Ｒ１，Ｒ２，Ｒ３及び配線容量Ｃにより定まる時定数に従った時間を要する。従って、シリアルクロック信号の周波数はこの時定数に基づいて定める必要があり、スタンダードモードで１００ＫＨｚ，ファーストモードで４００ＫＨｚ程度であり、ハイスピードモードも３．４ＭＨｚ程度である。
【００１５】
また、高性能のマイクロコントローラを実現するために用いられる半導体製造プロセスでは微細化が進み、プロセスの微細化に応じて電源電圧が低電圧化する。
【００１６】
電源電圧の低電圧化が進むと、スレーブＩＣの確認応答ビットＡを出力するためのＭＯＳトランジスタにて形成されたスイッチＳＷのオン抵抗Ｒ２が大きくなる。よって、信号線Ｌ１の電荷をディスチャージする時定数も大きくなり、これによってもデータ送信の高速化が阻害されてしまう。
【００１７】
さらに、確認応答ビットＡの０レベルは、プルアップ抵抗Ｒ１と、抵抗Ｒ２＋Ｒ３とで分圧されて生成され、抵抗Ｒ２＋Ｒ３が大きいほど０レベルの電位が高くなり、許容されるノイズマージンが小さくなってしまう。
【００１８】
そこで、本発明の目的は、シリアル伝送方式を採用して端子ピン数を低減させながら、効率よくコマンド、データ伝送を実施して、しかもデータ伝送の高速化、インターフェース信号の低電圧化に対応することができる表示用ドライバＩＣ及びそれを用いた電子機器を提供することにある。
【００１９】
【課題を解決するための手段】
本発明に係る表示用ドライバＩＣは、
外部ＭＰＵからの信号が入力されるインターフェース回路と、
前記外部ＭＰＵから前記インターフェース回路を介して入力されたコマンドデータをデコードするコマンドデコーダと、
前記外部ＭＰＵから前記インターフェース回路を介して入力された表示データが書き込まれる記憶部と、
前記記憶部に書き込まれた表示データに基づいて表示駆動する表示駆動部と、
を有し、
前記インターフェース回路は、
前記外部ＭＰＵが同時に処理するＮビットのデータ群と、該データ群が前記コマンドデータか前記表示データかを識別する１ビット識別データとを有する（Ｎ＋１）ビットの一単位データ列が、シリアルで入力される第１の入力端子と、
シリアルクロック信号が入力される第２の入力端子と、
チップセレクト信号が入力される第３の入力端子と、
をすることを特徴とするＩＣ。
【００２０】
本発明によれば、表示用ドライバＩＣ内の記憶部の内容を変更するときには、第１〜第３の入力端子のみを用いて必要な信号を外部ＭＰＵより表示用ドライバＩＣに伝送することができる。すなわち、チップセレクト信号にて表示用ドライバＩＣを入力可能状態とした後に、コマンドデータ、表示データ及びそれらを識別する識別データをシリアルクロック信号に従って外部ＭＰＵより表示用ドライバＩＣにシリアルで伝送するだけでよい。
【００２１】
ここで、シリアルデータ入力信号は、コマンド／データ識別用の１ビット識別データと、Ｎビットのコマンドまたは表示データとからなる（Ｎ＋１）ビットを単位データ列としている。従って、コマンドデータ及び表示データのビット数としては、外部ＭＰＵが同時に処理するＮビットを割り当てることができる。
【００２２】
さらに、表示用ドライバＩＣは、外部ＭＰＵからのＮビットのデータを入力する度に、上述したＩ²Ｃバスプロトコルのように確認応答ビットＡを返送する必要はない。このため、第１の入力端子に接続される信号線をプルアップしておき、Ｎビットの情報入力の度にＬＯＷにディスチャージする必要がない。このため、データ伝送の高速化を図ることができる。
【００２３】
ここで、前記インターフェース回路は、
前記チップセレクト信号がアクティブのときに前記シリアルクロック信号を１／（Ｎ＋１）分周して出力する分周回路と、
前記チップセレクト信号がアクティブのときに、前記シリアルクロック信号に基づいて（Ｎ＋１）ビットの前記一単位データ列中の各データを順次シフトさせ、（Ｎ＋１）ビットの前記一単位データ列のデータをパラレルで出力する（Ｎ＋１）ビットシフトレジスタと、
前記分周回路の出力に基づいて、（Ｎ＋１）ビットの前記一単位データ列をラッチする（Ｎ＋１）ビットラッチ回路と、
を有することが好ましい。
【００２４】
この構成により、シリアル入力される（Ｎ＋１）ビットのデータをシリアル−パラレル変換し、（Ｎ＋１）ビットの単位データ列毎にラッチすることができる。
【００２５】
また、前記コマンドデコーダは、前記分周回路の出力に基づいて、前記記憶部への表示データの書き込みに供されるタイミング信号を生成することができる。
【００２６】
例えば、分周回路の出力に基づいて書き込み信号などを生成することができ、外部ＭＰＵから書き込みコマンドの供給を受ける必要がない。このため、外部ＭＰＵの負担が軽減されると共に、書き込み信号のための信号線、入力端子を省略することができる。
【００２７】
さらに、前記チップセレクト信号は、アクティブ期間中に、（Ｎ＋１）ビットの前記一単位データ列間にてノンアクティブとなるパルスを有することができる。このパルスにより前記分周器と前記（Ｎ＋１）ビットシフトレジスタとがリセットさせることが好ましい。
【００２８】
このように、分周回路からの出力に基づいて（Ｎ＋１）ビットラッチ回路にてデータをラッチできるため、（Ｎ＋１）ビットの単位データ列の境目を誤って認識することがなくなる。この結果、データ転送ミスを低減できる。
【００２９】
本発明に係る電子機器は、
上述した表示用ドライバＩＣと、
前記表示用ドライバＩＣに前記チップセレクト信号、シリアルデータ入力信号及びシリアルクロック信号を供給するＭＰＵと、
前記表示用ドライバＩＣに表示駆動制御される表示部と、
を有することを特徴とする。
【００３０】
この電子機器では、表示用ドライバＩＣにて表示データを書き換えるのに外部ＭＰＵに必要なピン数は３個で済み、その分他の被制御回路のためにピン数を確保できる。
【００３１】
【発明の実施の形態】
以下、本発明を携帯電話用の液晶装置に適用した実施の形態について図面を参照して説明する。
【００３２】
（液晶装置の全体概要）
図１は、携帯電話の表示部分の概略断面図である。図１に示すように、携帯電話の表示部は、液晶表示ドライバＩＣ１０が搭載された液晶モジュール２０と、ＭＰＵ３０００が搭載された印刷回路基板３０と、液晶モジュール２０と印刷回路基板３０とを電気的に接続させる接続部例えば導電部と絶縁部とを交互に形成したゴム製接続部材（ゼブラゴム）４０とで構成される。ゴム製接続部材は図１の裏面から表面に向かう方向に長手沿って導電部と絶縁部とが交互に積層されて構成され。このゴム製接続部材４０の長手方向にて均等に圧力を作用させることで、液晶モジュール２０と印刷回路基板３０との端子同士が電気的に接続される。
【００３３】
液晶モジュール２０は、２枚のガラス基板２２，２４間に液晶２６を封止して構成される液晶表示部２８を有し、一方の基板２４の延長部に液晶表示ドライバＩＣ１０が搭載される。液晶モジュール２０は単純マトリックスまたはアクティブマトリックスなどの液晶装置を構成するが、本実施の形態では２枚のガラス基板の一方にセグメント電極、他方にコモン電極を形成した単純マトリックス液晶表示装置を構成している。
【００３４】
なお、この液晶モジュール２０は、透過型液晶装置であればバックライトまたはサイドライトが搭載されるが、反射型であれば光源は不要である。
【００３５】
この液晶モジュール２０は、図５に示すように携帯電話機５００に液晶表示部２８が露出するように配置される。携帯電話機５００は、液晶表示部２８の他、受話部５１０，送話部５２０，操作部５３０及びアンテナ５４０等を有する。そして、ＭＰＵ３００は、アンテナ５４０にて受信された情報、あるいは操作部５３０にて操作入力された情報に基づいて、液晶モジュール２０にコマンドデータあるいは表示データを送出する。
【００３６】
（液晶表示ドライバＩＣ）
図２は、液晶表示ドライバＩＣを示すブロック図である。図２において、この液晶表示ドライバＩＣ１０には、電源回路５０、表示メモリ例えば表示データＲＡＭ６０、表示ドライバとしてのセグメント（ＳＥＧ）ドライバ７０及びコモン（ＣＯＭ）ドライバ８０、発振回路９０、表示タイミング発生回路９２等の液晶駆動に必要な構成が設けられている。表示データＲＡＭ６０は、１３２本のセグメント電極ＳＥＧ０〜ＳＥＧ１３１と６５本のコモン電極ＣＯＭ０〜ＣＯＭ６４との交点に形成される画素数と同じ数（１３２×６５個）のメモリ素子を備えている。
【００３７】
液晶表示ドライブＩＣ１０にはさらに、ＭＰＵインターフェース１００、コマンド・デコーダ１１０、内部バス１２０が設けられている。本実施の形態では、このＭＰＵインターフェース１００には、ＭＰＵ３０００からの各種信号を入力するための第１〜第４の入力端子１０１〜１０４が設けられている。第１の入力端子１０１にはコマンドデータ、表示データなどのシリアルデータ入力信号（ＳＩ）が入力され、第２の入力端子１０２にはシリアルクロック信号（ＳＣＬ）が入力され、第３の入力端子１０３にはチップセレクト信号（ＸＣＳ）が入力され、第４の入力端子１０４にはリセット信号（ＸＲＥＳ）が入力される。
【００３８】
ここで、シリアルデータ入力信号（ＳＩ）として入力されるコマンドデータ及び表示データは、ＭＰＵ３０００が同時に処理するビット数で構成され、本実施の形態では１バイト（８ビット）である。コマンドデータ及び表示データのビット数は、１ワード（１６ビット）または１ロングワード（３２ビット）としてもよい。
【００３９】
ＭＰＵインターフェース１００は、チップセレクト信号（ＸＣＳ）がアクティブ（例えばＬＯＷアクティブ）のときに、シリアルクロック信号（ＳＣＬ）に従ってシリアルデータ入力信号（ＳＩ）を転送し、シリアル−パラレル変換して出力する。
【００４０】
ＭＰＵインターフェース１００は、シリアルデータ入力信号（ＳＩ）がコマンドデータであれば、そのコマンドデータをコマンド・デコーダ１１０にパラレルで送出し、シリアルデータ入力信号（ＳＩ）が表示データであれば、その表示データを内部バスライン１２０にパラレルで送出する。
【００４１】
デコーダされたコマンドデータは、電源回路５０、表示タイミング発生回路９２の動作コマンドとして用いられる他、表示データＲＡＭ６０に接続されたページ・アドレス回路６１，カラムアドレス回路６２，ラインアドレス回路６３の各アドレス指定に用いられる。
【００４２】
一方、パラレルの表示データは、内部バス１２０、表示データＲＡＭ６０のＩ／Ｏバッファ６４を介して、コマンドにより指定されたページ及びカラムの各アドレスに従って表示データＲＡＭ６０内のメモリ素子に書き込まれる。
【００４３】
表示データＲＡＭ６０は、液晶モジュール２０の液晶表示部２８のフィールドメモリまたはフレームメモリとして機能する。表示データＲＡＭ６０に書き込まれた表示データは、表示タイミング発生回路９２からのタイミング信号に従ってアドレス指定されて読み出され、表示データ・ラッチ回路６５にてラッチされる。表示データ・ラッチ回路６５にてラッチされた表示データは、セグメント（ＳＥＧ）ドライバ７０にて、液晶駆動に必要な例えば５レベルの電位Ｖ１〜Ｖ５に変換され、液晶表示部２８のセグメント電極ＳＥＧ０〜ＳＥＧ１３１に供給される。
【００４４】
このセグメント電極ＳＥＧ０〜ＳＥＧ１３１への電位供給を、表示タイミング発生回路９２からのタイミング信号に基づいて、コモン電極ＣＯＭ０〜ＣＯＭ６４の選択を切り換えながら実施することで、液晶表示部２８が表示駆動される。
【００４５】
（ＭＰＵインターフェース及びそれへの入力の詳細）
図３は、ＭＰＵインターフェース１００のブロック図である。図３において、このＭＰＵインターフェース１００は、９ビットシフトレジスタ２００と、９ビットラッチ回路２１０と、１／９分周回路２２０とを有する。第３の入力端子１０３を介して入力されるチップセレクト信号ＸＣＳは、９ビットシフトレジスタ２００と１／９分周回路２２０のリセット端子Ｒに入力される。第１の入力端子１０１に入力されるシリアルデータ入力信号（ＳＩ）は、第１のアンドゲート２４０の一方の入力端子に入力される。第２の入力端子１０２に入力されるシリアルクロック信号（ＳＣＬ）は、第２のアンドゲート２４２に入力される。第１，第２のアンドゲート２４０，２４２の他方の入力端子にはそれぞれ、チップセレクト信号（ＸＣＳ）をインバータ２４４にて反転された信号が入力される。従って、第１，第２のアンドゲート２４０，２４２からは、チップセレクト信号（ＸＣＳ）がＬＯＷとなるアクティブ時にはシリアルデータ入力信号（ＳＩ）とシリアルクロック信号（ＳＣＬ）の論理がそのまま出力され、チップセレクト信号がノンアクティブ（ＨＩＧＨ）の時には常にＬＯＷ固定となる。
【００４６】
ここで、第１〜第３の入力端子１０１〜１０３に入力されるシリアルデータ入力信号（ＳＩ），シリアルクロック信号（ＳＣＬ）及びチップセレクト信号（ＸＣＳ）と、１／９分周回路２２０の出力Ｘとを図４に示す。
【００４７】
チップセレクト信号（ＸＣＳ）は、図４に示すようにＬＯＷアクティブであり、ＨＩＧＨからＬＯＷとなることで、この液晶表示ドライブＩＣ１０へのデータ伝送が可能となる。このチップセレクト信号（ＸＣＳ）は、アクティブ期間中であって、シリアルクロック信号（ＳＣＬ）の９クロック毎にＨＩＧＨとなるパルス４００を有する。
【００４８】
シリアルデータ入力信号（ＳＩ）は、９ビットを単位データ列とするデータである。この単位データ列は、先頭ビットＤ／Ｃと８ビット（１バイト）データから構成される。先頭ビットＤ／Ｃは、後に続く８ビットデータがコマンドデータであるか表示データであるかを識別する信号である。先頭ビットＤ／Ｃ＝０であれば、後に続く８ビットデータはコマンドデータであり、Ｄ／Ｃ＝１であれば後に続く８ビットデータは表示データである。このシリアルデータ入力信号（ＳＩ）は、ＭＰＵ３００が８ビットのパラレルのコマンドまたは表示データをシリアルデータに変換する際に、その先頭ビットに識別データＤ／Ｃが挿入されて生成される。
【００４９】
シリアルクロック信号（ＳＣＬ）は、シリアルデータ入力信号（ＳＩ）を転送するクロックである。
【００５０】
そして、９ビットラッチ回路２１０の出力端子Ｑ１〜Ｑ８からの８ビットパラレルデータは内部バス１２０に送出され、出力端子Ｑ９からの識別データＤ／Ｃはコマンド・デコーダ１１０に入力される。この識別データＤ／Ｃの論理によりコマンド・デコーダ１１０が８ビットデータを受け付けるか否かが判断される。識別データＤ／Ｃ＝０であれば、９ビットラッチ回路２１０の出力端子Ｑ１〜Ｑ８からの８ビットパラレルデータ（コマンドデータ）がコマンド・デコーダ１１０にて受け入れられてデコードされる。識別データＤ／Ｃ＝１であれば、９ビットラッチ回路２１０の出力端子Ｑ１〜Ｑ８からの８ビットパラレルデータ（表示データ）はＩ／Ｏバッアァ６４に入力される。
【００５１】
また、１／９分周回路２２０の出力Ｘは、コマンド・デコーダ１１０に供給される。この出力Ｘはコマンド・デコーダ１１０にてデコードされることで、表示ＲＡＭ６０の書き込み信号ＷＲとして供される他、例えばページ・アドレス回路６１にページアドレスをセットするなどのレジスタ６０Ａ（図３参照）をセットするクロック信号としても供される。
【００５２】
なお、ＭＰＵインターフェース１００の第４の入力端子１０４に入力されるリセット信号ＸＲＥＳは、液晶モジュール２０の動作を停止させるために用いられる。
【００５３】
（液晶表示ドライブＩＣの動作）
図５に示す携帯電話機５００では、例えば操作部５３０を操作して、相手先電話番号リストを表示させる場合について説明する。なお、以下の説明では液晶表示部２８にて例えば時刻表示などの表示動作が継続中であり、図４に示すようにリセット信号（ＸＲＥＳ）がノンアクティブ（ＨＩＧＨ）となっている。このとき、チップセレクト信号（ＸＣＳ）がＨＩＧＨとなるノンアクティブであっても、液晶表示部２８には図２に示す表示データＲＡＭ６０に記憶された画像情報に基づいて表示駆動が継続されている。
【００５４】
ここで、操作部５３０を介して情報が入力されると、ＭＰＵ３００は入力情報に基づく画像を液晶表示部２８に表示するように、液晶表示ドライバＩＣ１０のチップセレクト信号（ＸＣＳ）をアクティブとすると共に、コマンドデータ、表示データをシリアルクロック信号に同期させてシリアルで送出する。
【００５５】
チップセレクト信号（ＸＣＳ）がＬＯＷとなるアクティブ時には、液晶表示ドライバＩＣ１０の１／９分周回路２２０は、シリアルクロック信号（ＳＣＬ）を図４に示すように１／９分周する。図４では、８発目のシステムクロック（ＳＣＬ）の立ち下がりで、１／９分周回路２２０の出力ＸがＨＩＧＨからＬＯＷに変化する。
【００５６】
この１／９分周回路２２０は、チップセレクト信号（ＸＣＳ）がＨＩＧＨとなるとリセットされる。チップセレクト信号（ＸＣＳ）は、シリアルクロック信号ＳＣＬの立ち上がりにてシフトレジスタ２００がデータＤ０を取り込み、かつ、１／９分周回路２２０の出力Ｘの立ち上がりでラッチ回路２１０がデータＤ０〜Ｄ９をラッチした後にＨＩＧＨとなるパルス４００を有する。このため、１／９分周回路２２０はこのパルス４００によってリセットされる。
【００５７】
また、９ビットシフトレジスタ２００は、チップセレクト信号（ＸＣＳ）がＬＯＷとなるアクティブ時には、データ入力端子Ｄに順次入力されるシリアルデータ入力信号（ＳＩ）を、クロック端子ＣＬに入力されるシリアルクロック信号（ＳＣＬ）の立ち上がり時に順次シフトさせ、出力端子Ｑ１〜Ｇ９よりパラレル出力する。
【００５８】
９ビットラッチ回路２１０のクロック端子ＣＬには、１／９分周回路２２０からの出力Ｘが入力されている。この出力ＸがＬＯＷからＨＩＧＨに変位するパルス４００の立ち上がり時（図４に示す９発目のシステムクロック（ＳＣＬ）の立ち上がり時）に、９ビットシフトレジスタ２００の出力端子Ｑ１〜Ｇ９のデータを取り込み、その出力Ｘが次にＬＯＷとなるまでラッチする。
【００５９】
このように、１／９分周回路２２０からの出力Ｘに基づいて９ビットラッチ回路２１０にてデータをラッチしているため、９ビットの単位データ列の境目を誤って認識することがなくなる。この結果、データ転送ミスを低減できる。
【００６０】
この結果、９ビットラッチ回路２１０の端子Ｑ１〜Ｑ８からは８ビットデータＤ０〜Ｄ７がパラレルで出力され、出力端子Ｑ９からは識別データＤ／Ｃが出力される。
【００６１】
この８ビットデータＤ０〜Ｄ７はコマンド・デコーダ１１０に入力され、識別データＤ／Ｃの論理の状態によって、９ビットラッチ回路２１０の端子Ｑ１〜Ｑ８からは８ビットデータＤ０〜Ｄ７をコマンド・デコーダ１１０にて受け付けるか否かが判断される。これにより、コマンドデータはコマンド・デコーダ１１０にてデコードされ、表示データはＩ／Ｏバッファ６４に入力される。
【００６２】
なお、コマンドデータの中には、８ビットデータのうちの例えば上位２ビットが、コマンドを認識するための認識ビットとして割りあてられているものがある。この場合上位２ビットが０，１である場合には、下位６ビットは例えばページアドレスであることがコマンド・デコーダ１１０にて認識され、その６ビットのアドレスがレジスタにセットされる。この他、コマンドの認識ビットを持たずに１バイト全体がコマンドパラメータである場合、１バイトがコマンドの認識ビットでそれに続く他の１バイトをパラメータとする２バイトコマンド等の複数バイトコマンドである場合等を挙げることができる。
【００６３】
また、１／９分周回路２２０の出力Ｘがコマンド・デコーダ１１０に入力され、図４に示す書き込み信号ＷＲが生成される。この書き込み信号ＷＲはＩ／Ｏバッファ６４に入力され、Ｉ／Ｏバッファ６４に供給された表示データを表示データＲＡＭ６０に転送する書き込みタイミング信号として用いられる。
【００６４】
また、この書き込み信号ＷＲは、ページ・アドレス回路６１のページアドレスレジスタ（図示せず）に供給され、６ビットのページアドレスをページアドレスレジスタにセットするクロック信号としても利用される。
【００６５】
このように、本実施の形態では、液晶表示部２８の表示画面を変更するときには、第１〜第３の入力端子１０１〜１０３のみを用いて必要な信号をＭＰＵ３００より液晶表示ドライバＩＣ１０に伝送することができる。すなわち、チップセレクト信号（ＸＣＳ）にて液晶表示ドライバＩＣ１０を入力可能状態とした後に、コマンドデータ、表示データ及びそれらを識別する識別データＤ／Ｃをシリアルクロック信号（ＳＣＬ）に従ってＭＰＵ３００より液晶表示ドライバＩＣ１０にシリアルで伝送するだけでよい。
【００６６】
ここで、シリアルデータ入力信号（ＳＩ）は、コマンド／データ識別用のＤ／Ｃビットと、１バイトのコマンドまたは表示データとからなる９ビットを単位データ列としている。従って、コマンドデータ及び表示データのビット数としては、ＭＰＵ３００が同時に処理する１バイト（８ビット）を割り当てることができる。
【００６７】
さらに、液晶表示ドライバＩＣ１０は、ＭＰＵ３００からの１バイト情報を入力する度に、上述したＩ²Ｃバスプロトコルのように確認応答ビットＡを返送する必要はない。このため、第１の入力端子に接続される信号線をプルアップしておき、１バイトの情報入力の度にＬＯＷにディスチャージする必要がない。このため、データ伝送の高速化を図ることができる。
【００６８】
また、１／９分周回路２２０の出力Ｘに基づいて書き込み信号ＷＲなどを生成することができ、ＭＰＵ３００から書き込みコマンドの供給を受ける必要がない。このため、ＭＰＵ３００の負担が軽減されると共に、書き込み信号のための信号線、入力端子を省略することができる。
【００６９】
なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、上述した実施の形態では、コマンド及び表示データを１バイト（８ビット）とし、シリアルデータ入力信号（ＳＩ）の単位データ列のビット数を９としたが、これに限定されない。コマンド及び表示データを１ワード（Ｎ＝１６ビット）または１ロングワード（Ｎ＝３２ビット）に拡張させたときは、シリアルデータ入力信号（ＳＩ）の単位データ列のビット数を（１＋Ｎ）とすればよい。このとき、シフトレジスタ２００、ラッチ回路２１０のビット数を（１＋Ｎ）とし、分周回路２２０は１／（１＋Ｎ）分周するように構成すればよい。
【００７０】
また、本発明はコマンドデータ、表示データ等の入力を、シリアル入力とするかパラレル入力とするかを、ユーザが切り換えられるものにも適用できる。少なくともシリアル入力時に本発明の構成に従った動作を行うことができるからである。
【００７１】
また、本発明に係る表示用ドライブＩＣは必ずしも液晶表示に用いられるものに限らず、他の種々の方式の表示装置に適用できる。本発明に係る電子機器も携帯電話に限らず、液晶その他の表示部をシリアルデータの入力を受けて駆動する他の種々の電子機器に適用することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態に係る液晶表示ドライバＩＣを搭載した液晶モジュールの概略断面図である。
【図２】図１に示す液晶表示ドライバＩＣのブロック図である。
【図３】図２に示すＭＰＵインターフェースのブロック図である。
【図４】図３に示すＭＰＵインターフェースに入力される各種信号及び１／９分周回路の出力信号のタイミングチャートである。
【図５】図１に示す液晶モジュールが搭載される電子機器の一例である携帯電話の概略斜視図である。
【図６】従来技術である第１世代のＩ²Ｃバスプロトコルに従ったシリアルデータ列を示す概略説明図である。
【図７】従来技術である第２世代のＩ²Ｃバスプロトコルに従ったシリアルデータ列を示す概略説明図である。
【図８】従来技術である第３世代のＩ²Ｃバスプロトコルに従ったシリアルデータ列を示す概略説明図である。
【図９】図６〜図８に示す確認応答ビットを返送するための信号線の構成を示す概略説明図である。
【符号の説明】
１０液晶表示ドライバＩＣ
２０液晶モジュール
２２，２４ガラス基板
２６液晶
２８液晶表示部
３０印刷回路基板
４０ゴム製接続部材
５０電源回路
６０表示データＲＡＭ
６０Ａレジスタ
６１ページ・アドレス回路
６２カラム・アドレス回路
６３ライン・アドレス回路
６４表示データ・ラッチ回路
７０セグメントドライバ
８０コモンドライバ
９０発振回路
９２表示タイミング発生回路
１００ＭＰＵインターフェース
１０１〜１０４第１〜第４の入力端子
１１０コマンド・デコーダ
１２０内部バス
２００９ビットシフトレジスタ
２１０９ビットラッチ回路
２２０１／９分周回路
２４０，２４２アンドゲート
２４４インバータ
３００ＭＰＵ
４００パルス
５００携帯電話機
５１０受話部
５２０送話部
５３０操作部
５４０アンテナ

Claims

外部ＭＰＵからの信号が入力されるインターフェース回路と、
前記外部ＭＰＵから前記インターフェース回路を介して入力されたコマンドデータをデコードするコマンドデコーダと、
前記外部ＭＰＵから前記インターフェース回路を介して入力された表示データが書き込まれる記憶部と、
前記記憶部に書き込まれた表示データに基づいて表示駆動する表示駆動部と、
を有し、
前記インターフェース回路は、
前記外部ＭＰＵが同時に処理するＮビットのデータ群と、該データ群が前記コマンドデータか前記表示データかを識別する１ビット識別データとを有する（Ｎ＋１）ビットの一単位データ列が、シリアルで入力される第１の入力端子と、
シリアルクロック信号が入力される第２の入力端子と、
チップセレクト信号が入力される第３の入力端子と、
をすることを特徴とする表示用ドライバＩＣ。
請求項１において、
前記インターフェース回路は、
前記チップセレクト信号がアクティブのときに前記シリアルクロック信号を１／（Ｎ＋１）分周して出力する分周回路と、
前記チップセレクト信号がアクティブのときに、前記シリアルクロック信号に基づいて（Ｎ＋１）ビットの前記一単位データ列中の各データを順次シフトさせ、（Ｎ＋１）ビットの前記一単位データ列のデータをパラレルで出力する（Ｎ＋１）ビットシフトレジスタと、
前記分周回路の出力に基づいて、（Ｎ＋１）ビットの前記一単位データ列をラッチする（Ｎ＋１）ビットラッチ回路と、
を有することを特徴とする表示用ドライバＩＣ。
請求項１または２において、
前記コマンドデコーダは、前記分周回路の出力に基づいて、前記記憶部への表示データの書き込みに供されるタイミング信号を生成することを特徴とする表示用ドライバＩＣ。
請求項１乃至３のいずれかにおいて、
前記チップセレクト信号は、アクティブ期間中に、（Ｎ＋１）ビットの前記一単位データ列間にてノンアクティブとなるパルスを有し、
前記パルスにより前記分周器と前記（Ｎ＋１）ビットシフトレジスタとがリセットされることを特徴とする表示用ドライバＩＣ。
請求項１乃至４のいずれかに記載の表示用ドライバＩＣと、
前記表示用ドライバＩＣに前記チップセレクト信号、シリアルデータ入力信号及びシリアルクロック信号を供給するＭＰＵと、
前記表示用ドライバＩＣに表示駆動制御される表示部と、
を有することを特徴とする電子機器。