JP3603744B2

JP3603744B2 - Photoelectric conversion element

Info

Publication number: JP3603744B2
Application number: JP2000131547A
Authority: JP
Inventors: 顕人田邊
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2000-04-26
Filing date: 2000-04-26
Publication date: 2004-12-22
Anticipated expiration: 2020-04-26
Also published as: JP2001308310A

Description

【０００１】
【発明の属する技術分野】
本発明は、固体撮像素子等に用いられる光電変換素子に関し、特に、固体撮像素子に適用したときに消費電力を低減し、かつ階調を細かくすることが可能な光電変換素子に関するものである。
【０００２】
【従来の技術】
従来用いられている固体撮像素子の平面概略図を図１１に示す。図１１はインターライン型ＣＣＤイメージセンサを示したものである。２次元に配置された光電変換素子２０１の各列にそれぞれ隣接して垂直ＣＣＤ２０２が配置され、前記光電変換素子２０１とトランスファーゲート２０３を介して接続されている。前記各垂直ＣＣＤ２０２の下端は水平ＣＣＤ２０４に接続され、水平ＣＣＤ２０４の端には増幅器２０５が接続されている。なお、前記光電変換素子２０１の相互間、前記光電変換素子２０１と前記垂直ＣＣＤ２０２との間、前記光電変換素子２０１と前記水平ＣＣＤ２０４との間にはそれぞれＰ^＋チャネルストッパ２０６がある。このようなＣＣＤイメージセンサでは、光電変換素子２０１で光電変換された信号電荷は、トランスファーゲート２０３を介して垂直ＣＣＤ２０２に読み出された後、垂直ＣＣＤ２０２および水平ＣＣＤ２０４で転送され増幅器２０５で増幅されて出力される。
【０００３】
図１２に前記ＣＣＤイメージセンサの従来の単位画素を示しており、同図（ａ）は前記単位画素の概略平面図、同図（ｂ）は（ａ）のＸ１−Ｘ１概略断面図である。但し、簡略化のため同図（ａ）ではゲート電極や遮光膜等、同図（ｂ）ではカバー膜やマイクロレンズ等は図示していない。この図では、蓄積される電荷は電子である。同図（ａ）に示す様に、単位画素は光電変換素子２０１、垂直ＣＣＤ２０２、トランスファーゲート３０６、Ｐ^＋チャネルストッパ３０５で構成されている。同図（ｂ）において、Ｎ型シリコン基板３０１内にＰ型領域３０２が埋め込み状態に形成されている。前記光電変換素子２０１には、前記Ｐ型領域３０２より基板表面側の前記Ｎ型シリコン基板３０１に光電変換された信号電荷を蓄積するＮ型領域３０３が形成されている。前記Ｎ型領域３０３の上部、すなわち基板表面にはＰ^＋領域３０４が形成され、酸化膜等の絶縁膜との間の界面準位を介した暗電流の発生を抑制している。前記Ｐ^＋領域３０４はＮ型領域３０３の周囲に形成されているＰ^＋チャネルストッパ３０５と接続され、そのフェルミレベルはグラウンド電位に固定されている。また、前記光電変換素子と垂直ＣＣＤの間に、Ｐ型からなるトランスファーゲート領域３０６（図１１のトランスファーゲート２０３）を形成している。
【０００４】
一方、前記垂直ＣＣＤ２０２は、前記Ｎ型シリコン基板３０１内に形成されたＰ型領域３０７上に形成されたＮ型領域３０８からなる電荷転送領域と、その上部にゲート絶縁膜３０９を介して形成されたゲート電極３１０により構成される。前記Ｐ型領域３０７は電気的にＰ^＋チャネルストッパ３０５と接続されており、そのフェルミレベルはグラウンド電位に固定されている。そして、前記ゲート電極３１０ないし光電変換素子を覆うように層間絶縁膜３１２が形成されるとともに、前記層間絶縁膜３１２上には、光電変換素子のみに光が入射する様に光電変換素子上部のみ開口した遮光膜３１１が形成される。
【０００５】
このようなＣＣＤイメージセンサでは、光電変換素子２０１に光が入射して光電変換素子２０１で生成された信号電荷はＮ型領域３０３に蓄積され、所望のタイミングでゲート電極３１０に高い電圧を印可することでトランスファーゲート領域３０６をオン状態として、信号電荷を垂直ＣＣＤ２０２に読み出す。この時Ｎ型領域３０３は空乏化し、その電位よりもトランスファーゲート領域３０６のオン状態の電位および読み出される先のＮ型領域３０８の電位が高くなるように電圧が設定される。その後トランスファーゲート領域３０６をオフ状態として、垂直ＣＣＤ２０２で信号電荷が転送される。
【０００６】
図１３に、前記光電変換素子２０１のＮ型領域３０３および垂直ＣＣＤ２０２のＮ型領域３０８が空乏化した時の電位分布の概略を示す。なお、図１３は図１２（ｂ）の断面構造に対応するものである。図１３において、トランスファーゲート領域３０６がオフの状態を示しており、また、図１３のＸ２−Ｘ２線、およびＸ３−Ｘ３線に沿った電位分布の概略を図１４にＳＡ，ＳＢで示す。垂直ＣＣＤでは、図１４には表れないが、深さ方向に沿ってシリコン基板３０１とゲート絶縁膜３０９の界面からＮ型領域３０８内部方向に電位が高くなっていき、ある深さで電位が極大となる。その後、Ｐ型領域３０７に向かって電位は低くなり、Ｐ型領域３０７では、そのフェルミレベルはグラウンド電位となっている。その後、図１４のＳＢ線に示すように、電位はＮ型シリコン基板１０１に印加する基板電圧に向かって高くなっていく。光電変換素子２０１ではＳＡ線で示すように、表面のＰ^＋領域３０４のフェルミレベルはグラウンド電位となっており、深さ方向に沿ってＮ型領域３０３内部方向に電位が高くなっていき、ある深さで電位が極大となる。その後、Ｐ型領域３０２で電位が極小となり、Ｎ型シリコン基板に印加する基板電圧に向かって高くなっていく。ここで、Ｎ型シリコン基板３０１に埋め込み状態に形成されているＰ型領域３０２のほぼ中央に形成される電位のバリアを、ＶＯＤバリアと呼ぶことにする。このＶＯＤバリアは基板電圧によって制御することができ、飽和信号量以上の余剰電荷を基板に掃き出すブルーミング抑制動作や、光電変換素子２０１のＮ型領域３０３に蓄積された電荷を基板に掃き出す電子シャッター動作（この時の基板電圧を基板引抜き電圧と呼ぶ）を行なうことができる。この光電変換素子２０１の構造は、縦型オーバーフロードレイン構造と呼ばれる。
【０００７】
【発明が解決しようとする課題】
前記ＶＯＤバリアはＰ^＋領域３０４、Ｎ型領域３０３、Ｐ型領域３０２、およびＮ型基板３０１の不純物濃度プロファイル、つまり深さ方向の１次元不純物濃度プロファイルと基板電圧で決まる電位分布から決定される。そして、光電変換素子２０１の寸法が大きい場合には、ＶＯＤバリアは水平方向に電位の平坦な領域が形成されることになる。しかしながら、光電変換素子２０１の寸法が微細化すると、これに従って、ＶＯＤバリアはＰ^＋チャネルストッパ３０５およびＰ型領域３０７の電位の影響を受けはじめ、ＶＯＤバリアの電位の平坦な領域が縮小していくことになる。すなわち、前記したようにＰ^＋チャネルストッパ３０５およびＰ型領域３０７のフェルミレベルは０Ｖとなっており、ＶＯＤバリア電位よりも低いため、光電変換素子２０１の寸法が微細化すると、ＶＯＤバリア領域端の電位を低下させる方向に働くからである。そして、微細化がさらに進むと、ＶＯＤバリアの電位の平坦な領域がなくなり、ＶＯＤバリアの電位も低下する。この時の様子を図１５に示す。図１５は、図１３のＸ４−Ｘ４線に沿った電位分布の概略図であり、ＶＯＤバリアで極大となっている。つまり、図１３でＶＯＤバリアは、電位の鞍点となっている。
【０００８】
このように光電変換素子２０１が微細化されるにつれ、ＶＯＤバリアに対するＰ^＋チャネルストッパ３０５とＰ型領域３０７との電気的接続が強くなってくるので、ＶＯＤバリア電位は基板電圧によって変化し難くなる。つまり、基板電圧に対するＶＯＤバリア電位の変化の割合は小さくなっていく。これは、電子シャッター動作を行なう基板引抜き電圧の上昇となり、ＣＣＤイメージセンサの消費電力の増加をもたらす。
【０００９】
また、このＶＯＤバリア電位の基板電圧に対する変化のし易さは、ニー特性にも影響する。ニー特性とは、光電変換素子２０１に蓄積される信号電荷量と光量の関係に於いて、ある点に於いてその傾きが変化する特性を言う。図１２に示した縦型オーバーフロードレイン構造の光電変換素子２０１の、光量に対する信号電荷量の関係を図１６に片対数目盛りで示す。飽和信号量までは光量に対し信号電荷量が線形に変化し（同図の対数目盛りでは曲線となる）、飽和信号電荷量以上では光量の対数に比例する。後者の信号量が光量の対数で変化する領域をニー領域と呼ぶことにし、ニー領域における光量の対数に対する信号電荷量の変化量をニー特性の傾きと呼ぶことにする。このニー特性の傾きは、ＶＯＤバリア電位の基板電圧に対する変化量と関係し、この変化量が小さい方がニー特性の傾きは小さくなる。前述したように、光電変換素子２０１が微細化されるにつれて、Ｐ^＋チャネルストッパ３０５とＰ型領域３０７に対するＶＯＤバリアの電気的接続が強くなってくるので、基板電圧に対するＶＯＤバリア電位の変化量は小さくなっていく。従って、ニー特性の傾きは小さくなっていく。
【００１０】
前記したように、ニー領域での信号電荷量は光量の対数に比例するため、線形に変化する場合よりも、ある信号電荷量の範囲内で広い範囲の光量を撮像できる。つまり、光量のダイナミックレンジを拡大することができ、これによりコントラストの高い被写体を撮像できる。近年、車載用やＦＡ等の産業用にダイナミックレンジを拡大したイメージセンサの要求が大きくなっており、これに対応するためにニー領域を使うことが行われている。この場合には、ニー特性の傾きは大きい方が光量の差分に対応する信号量の差分が大きく、光量の階調を細かくすることができる。さらに、オンチップカラーフィルタを積層して単板式カラーイメージセンサとした場合には、対数変化するニー領域での各色の信号電荷量を加減算することでカラー信号を得るため、光量の階調が細かい方が色偽等の不具合が発生しにくくなる。従って、ダイナミックレンジ拡大の用途には、ニー特性の傾きは大きくすることが望まれる。
【００１１】
ところが、図１２に示した従来の固体撮像素子（ＣＣＤイメージセンサ）では、基板引抜き電圧およびニー特性の傾きは、Ｐ型領域３０２の不純物濃度プロファイルと光電変換素子の寸法の関数となり、Ｐ型領域３０２の不純物濃度を高濃度化し、あるいはＰ型領域３０２の厚さ（基板深さ方向の幅寸法）を増加させるに従い、基板引抜き電圧およびニー特性の傾きは増大する。したがって、従来のＣＣＤイメージセンサでは、Ｐ型領域３０２の不純物濃度を高濃度化するか、又は厚くししてニー特性の傾きの増大を図っているが、これでは、基板引抜き電圧が上昇して、低電圧化、低消費電力化ができないという問題が生じることになる。
【００１２】
本発明は、光電変換素子の中央部の直下に、周囲領域よりも不純物濃度が高いか、又は厚いＰ型領域を形成することで、基板引抜き電圧を低減する一方で、ニー特性の傾きを増加した光電変換素子を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明の光電変換素子は、光電変換素子で発生した余剰電荷を半導体基板に掃き出す縦型オーバーフロードレイン型光電変換素子であって、第１導電型半導体基板中に、光電変換した電荷を蓄積する第１導電型からなる電荷蓄積領域を含み、第２導電型からなる第１のバリア領域と、第２導電型からなる第２のバリア領域が設けられ、前記第１のバリア領域および前記第２のバリア領域上に前記電荷蓄積領域及び、少なくとも第２導電型からなりグラウンド電位に固定された素子分離領域が前記電荷蓄積領域の周囲を囲んで形成され、前記第１のバリア領域は前記電荷蓄積領域の直下に少なくとも前記電荷蓄積領域の平面面積よりも狭く形成され、前記第１のバリア領域と前記電荷蓄積領域を成す第１導電型層の間には、前記第１導電型半導体基板の層が保持され、前記第２のバリア領域は前記第１のバリア領域以外に形成され、前記第１のバリア領域は前記第２のバリア領域よりも不純物濃度が高く、かつ同じ厚みを持つことを特徴とする。あるいは、本発明の光電変換素子は、前記第１のバリア領域は前記第２のバリア領域よりも厚く、及び少なくとも前記第２のバリア領域よりも不純物濃度が高いことを特徴とする。
【００１４】
本発明の第１の光電変換素子として、前記第１のバリア領域および前記第２のバリア領域は、次のいずれかの適用形態を採る。即ち、第１の適用形態として、前記第１のバリア領域と前記第２のバリア領域は平面的に連続して形成されている、第２の適用形態として、前記第１のバリア領域と前記第２のバリア領域は離れて形成されている。
【００１５】
本発明の第２の光電変換素子は、光電変換素子で発生した余剰電荷を半導体基板に掃き出す縦型オーバーフロードレイン型光電変換素子であって、第１導電型半導体基板中に、光電変換して電荷を蓄積する第１導電型からなる電荷蓄積領域を含み、少なくとも第２導電型からなりグラウンド電位に固定された素子分離領域が前記電荷蓄積領域の周囲を囲んで形成され、前記電荷蓄積領域の直下のみに第２導電型からなるバリア領域が形成されたことを特徴とする。
【００１７】
本発明の第１の光電変換素子によれば、第１のバリア領域を電荷蓄積領域の平面面積よりも狭くし、その上で第２のバリア領域よりも不純物濃度を高くし、あるいは厚く形成することで、ＶＯＤバリアへの素子分離領域等による影響が小さくなり、電荷蓄積領域の中央部のＶＯＤバリアの電位は、深さ方向の１次元不純物濃度プロファイルで決まる値となり、電位の平坦な領域が形成され、基板電圧に対するＶＯＤバリア電位の変化の割合は大きくなり、基板引抜き電圧が低下するとともにニー特性の傾きが増加する。
【００１８】
また、本発明の第２の光電変換素子によれば、単位画素寸法の微細化により、隣接する第１のバリア領域の間隔が小さくなると、第１のバリア領域が形成されていない領域は第１の光電変換素子における第２のバリア領域が存在していると同等になり、電荷蓄積領域の中央のＶＯＤバリアは、素子分離領域の影響を小さくすることができる。これにより、基板電圧に対するＶＯＤバリア電位の変化の割合は大きくなり、基板引抜き電圧が低下するとともにニー特性の傾きが増加する。
【００１９】
【発明の実施の形態】
次に本発明の実施の形態について図面を参照して説明する。なお以下ではすべて蓄積される電荷は電子の場合について説明する。
（第１の実施の形態）
図１は本発明の基板引抜き電圧を低減しつつ、ニー特性の傾きを増加させた固体撮像素子、ここでは図１１に示したＣＣＤイメージセンサの単位画素に相当する第１の実施の形態の断面図である。なお、図１は図１２（ａ）のＸ１−Ｘ１線に相当する箇所の断面構造であるが、カバー膜やマイクロレンズ等は図示していない。同図において、Ｎ型シリコン基板１０１内にＰ型領域１０２，１２２が埋め込み状態に形成されている。ここで、前記Ｐ型領域１２２は、電荷蓄積領域（ただし、この実施形態では光電変換素子と称している）２０１の直下領域にのみ形成されており、その周囲の領域に前記Ｐ型領域１０２が形成されている。前記光電変換素子２０１は、前記Ｐ型領域１０２，１２２よりも基板表面側に光電変換された信号電荷を蓄積するＮ型領域１０３が形成され、前記Ｎ型領域１０３の上部、すなわち前記Ｎ型シリコン基板１０１の表面にはＰ⁺ 領域１０４が形成され、酸化膜等の絶縁膜との間の界面準位を介した暗電流の発生を抑制している。また、前記Ｐ型領域１２２は、図１２（ａ）に相当する平面に投影した平面積が前記Ｎ型領域１０３よりも小さく、同図ではＰ型領域１２２の幅ｗ１がＮ型領域１０３の幅Ｗ１より小さくなっている。また、Ｐ型領域１２２は前記Ｐ型領域１０２よりも不純物濃度が高く形成されている。また、前記Ｎ型領域１０３の表面の前記Ｐ⁺ 領域１０４は前記Ｎ型領域１０３の周囲に形成されているＰ⁺ チャネルストッパ１０５と接続され、そのフェルミレベルはグラウンド電位に固定されている。
【００２０】
また、前記光電変換素子２０１と垂直ＣＣＤ２０２の間に、Ｐ型からなるトランスファーゲート領域１０６（２０３）が形成されている。一方、前記垂直ＣＣＤ２０２は、前記Ｎ型シリコン基板１０１の表面側の領域に形成されたＰ型領域１０７上に形成されたＮ型領域１０８からなる電荷転送領域と、その上部にゲート絶縁膜１０９を介して形成されたゲート電極１１０により構成される。Ｐ型領域１０７は前記Ｐ^＋チャネルストッパ１０５と電気的に接続されており、そのフェルミレベルはグラウンド電位に固定されている。なお、全面に層間絶縁膜１１２が形成されるとともに、光電変換素子のみに光が入射する様に、光電変換素子の上部のみを開口した遮光膜１１１が前記層間絶縁膜１１２上に形成される。
【００２１】
以上の構成によれば、光電変換素子２０１で生成された信号電荷はＮ型領域１０３に蓄積され、所望のタイミングでゲート電極１１０に高い電圧を印可することでトランスファーゲート領域１０６をオン状態とし、信号電荷を垂直ＣＣＤ２０２に読み出す。この時、Ｎ型領域１０３は空乏化し、その電位よりもトランスファーゲート領域１０６のオン状態の電位および読み出される先のＮ型領域１０８の電位が高くなるように、電圧が設定される。その後トランスファーゲート領域１０６をオフ状態として、垂直ＣＣＤ２０２で信号電荷が転送される。
【００２２】
ここで、図１で示したＣＣＤイメージセンサを製造する方法について説明する。まず、１０^１４／ｃｍ^３台のリン濃度を持つＮ型シリコン基板１０１の表面に２０〜６０ｎｍ厚の熱酸化膜を形成し、Ｐ型領域１０２に対応する領域に０．５〜３ＭｅＶ，０．５〜５×１０^１１／ｃｍ^２のボロンをイオン注入する。次にフォトリソグラフイ技術によりＰ型領域１２２に対応する領域にフォトレジストを開口し、Ｐ型領域１０２と同じエネルギー、１．１〜３倍のドーズ量のボロンをイオン注入し、９００〜９８０℃、３０分から２時間の熱処理によりＰ型領域１０２および１２２を形成する。但し、フォトレジストの開口は、熱処理によるボロンの広がりを考慮して決定する。次に、リソグラフィ技術とイオン注入技術をそれぞれ用い、２０〜４０ＫｅＶ，１〜５×１０^１３／ｃｍ^２のボロンのイオン注入によりＰ^＋チャネルストッパ１０５を、２００〜５００ＫｅＶ，１〜５×１０^１２／ｃｍ^２のリンのイオン注入によりＮ型領域１０３を、２０〜６０ｋｅＶ，１０^１２／ｃｍ^２台のボロンのイオン注入により表面に浅いＰ^＋領域１０４を、７０〜１５０ＫｅＶ、１〜５×１０^１２／ｃｍ^２のリンのイオン注入によりＮ型領域１０８を、２００〜４００ＫｅＶ、１〜５×１０^１２／ｃｍ^２のボロンのイオン注入によりＰ型領域１０７を、４０〜１００ＫｅＶ、０．５〜３×１０^１２／ｃｍ^２のボロンのイオン注入によりトランスファーゲート領域１０６を形成し、９００〜９８０℃、３０分〜１時間で窒素雰囲気で熱処理することでイオン注入したドーパントを活性化させる。次に、熱酸化膜をフッ酸でウエットエッチングした後、ゲート絶縁膜１０９（ここでは、ウェット酸化で５０〜１００ｎｍ厚のゲート酸化膜）を形成し、その上にリソグラフィとエッチングでドーパントが混入したポリシリコンゲート電極１１０を形成する。さらに層間絶縁膜１１２を形成し、光電変換素子に開口した遮光膜１１１をリソグラフィとエッチングで形成して、図１に示したＣＣＤイメージセンサが完成する。
【００２３】
図２に、光電変換素子２０１のＮ型領域１０３および垂直ＣＣＤ２０２のＮ型領域１０８が空乏化した時の電位分布の概略を、図１の断面に対応して示す。同図はトランスファーゲート領域１０６がオフの状態を示している。また、図２のＡ３−Ａ３線に沿った電位分布の概略を図３に示す。ここで、前記Ｐ型領域１０２，１２２は、従来例のものとＶＯＤバリア電位が等しくなるように、それぞれの不純物濃度を調整している。これにより、図１３及び図１５に示した従来の電位分布と比較すると、光電変換素子２０１の中央部を含む領域に、周囲のＰ型領域１０２よりも不純物濃度が高いＰ型領域１２２が形成されているため、ＶＯＤバリアとして電位の平坦な領域が形成されていることが判る。
【００２４】
その理由を図４を用いて説明する。図４は図２のＡ４−Ａ４線に沿った電位分布の概略を、Ｐ型領域１２２の不純物濃度をパラメータとして示したものである。同図から、Ｎ型シリコン基板１０１に同じ基板電圧を印加しても、Ｐ型領域１２２の不純物濃度が小さい方Ｓ２が不純物濃度が大きい方Ｓ１よりもＶＯＤバリアの電位が高くなっている。Ｐ^＋チャネルストッパ１０５やＰ型領域１０７の影響が無いと仮定した場合には、Ｐ型領域１０２を通るＡ２−Ａ２線に沿った断面でのＶＯＤバリア電位Ｖｂ２の方が、Ｐ型領域１２２を通るＡ１−Ａ１線に沿った断面でのＶＯＤバリア電位Ｖｂ１よりも高くなる。従来例で説明したように、実際にはＰ^＋チャネルストッパ１０５やＰ型領域１０７の影響を受けるためＶｂ２は低下するが、Ｐ型領域１２２に隣接する低不純物濃度のＰ型領域１０２のために、光電変換素子２０１の中央のＶＯＤバリア電位Ｖｂ１へのＰ^＋チャネルストッパ１０５やＰ型領域１０７の影響を少なくし、あるいはなくすことができる。但し、Ｖｂ２の低下量はＶｂ１へ影響しない量にする必要がある。これはＰ型領域１２２とＰ型領域１０２の不純物濃度差で制御できるが、不純物濃度差が小さ過ぎるとニー特性増大の効果が小さく、大き過ぎるとＶＯＤバリア電位がＡ２−Ａ２線に沿った方がＡ１−Ａ１線に沿った方よりも高くなり、余剰電荷の掃き出しが光電変換素子２０１の周囲のＰ型領域１０２の狭い領域を介して行われニー特性増大の効果がなくなる。
【００２５】
不純物濃度差が大きい場合にニー特性増大の効果がなくなる理由は、次の通りである。前記余剰電荷の掃き出しの行われる領域のＶＯＤバリア電位は、Ｐ型領域１２２中のＶＯＤバリア電位とＰ^＋チャネルストッパ１０５およびＰ型領域１０７の影響を受け、従来例と同様に電位の平坦な領域がなくなっている。従って、基板電圧に対しＶＯＤバリア電位は変化し難くなり、ニー特性の傾きは低下する。実験の結果、Ｐ型領域１２２の不純物濃度を、Ｐ型領域１０２の不純物濃度の１．１〜３倍の高濃度にすれば、ニー特性の傾きを増大できることが分かった。このことは、ＶＯＤバリアへのＰ^＋チャネルストッパ１０５やＰ型領域１０７の影響が小さくなっていることを示している。この条件の内の最適な条件では、光電変換素子２０１の中央部のＶＯＤバリアの電位は、深さ方向の１次元不純物濃度プロファイルで決まる値となり、電位の平坦な領域が形成される。このようにＶＯＤバリアは、Ｐ^＋チャネルストッパ１０５やＰ型領域１０７の影響を小さくできるので、基板電圧に対するＶＯＤバリア電位の変化の割合は大きくなり、基板引抜き電圧が低下するとともにニー特性の傾きが増加する。
【００２６】
（第２の実施の形態）
第２の実施の形態の断面構造を図５に示す。なお、図１に示した第１の実施の形態と同じ構造は同じ符号で表わしており、詳細な説明は省略する。この第２の実施形態では、第１の実施形態の光電変換素子の直下に形成されたＰ型領域１２２に代えて、光電変換素子２０１の中央領域の直下に形成され、かつその周囲においてＰ型領域１０２と離間されたＰ型領域１３２を設けている。前記Ｐ型領域１０２とＰ型領域１３２の間隔Ｌは１μｍ程度以下に設計する。また、図５に示したＣＣＤイメージセンサを製造する方法は、Ｐ型領域１３２とＰ型領域１０２を形成する時に、フォトリソグラフィ技術によりそれぞれに対応する領域にフォトレジストを開口して、ボロンをイオン注入して形成する。フォトレジストの開口位置やボロンイオン注入時のエネルギーやドーズ量、およびその他の領域の形成方法は第１の実施の形態と同様であるのでその説明を省略する。
【００２７】
この第２の実施の形態によれば、図５のＢ２−Ｂ２線に沿ってはＰ型領域１３２やＰ型領域１０２が形成されていないため、この線に沿った１次元プロファイルではＶＯＤバリアは形成できない。しかし、Ｐ型領域が形成されていない領域の距離Ｌは１μｍ程度であるので、その領域の電位はＰ型領域１３２、Ｐ型領域１０２、Ｐ^＋チャネルストッパ１０５、およびＰ型領域１０７の電位の影響を受け、これら電位の２次元、３次元的な効果でＶＯＤバリアが形成され、そのＶＯＤバリア電位Ｖｂ１はＰ型領域１３２を通る図５のＢ１−Ｂ１線に沿ったＶＯＤバリア電位Ｖｂ２と同等か僅かに低く設計できる。従って、前述した第１の実施の形態の様に、最適条件においては光電変換素子２０１の中央部のＶＯＤバリアの電位は深さ方向の１次元不純物濃度プロファイルで決まる値となり、電位の平坦な領域が形成される。このようにＶＯＤバリアは、Ｐ^＋チャネルストッパ１０５やＰ型領域１０７の影響が小さくなるので、基板電圧に対するＶＯＤバリア電位の変化の割合は大きくなり、基板引抜き電圧が低下するとともにニー特性の傾きが増加する。
【００２８】
（第３の実施の形態）
第３の実施の形態の断面構造を図６に示す。図１に示した第１の実施の形態と同じ構造は同じ符号で表わし、詳細な説明は省略する。光電変換素子２０１の直下に形成されるＰ型領域１４２は、第１の実施の形態のＰ型領域１２２と同様であり、その周囲において前記Ｐ型領域１０２に連続して形成されているが、ここで、前記Ｐ型領域１４２の図１２（ａ）に相当する平面に投影した平面積は前記光電変換素子２０１のＮ型領域１０３と等しくなっている。また、図６に示したＣＣＤイメージセンサを製造する方法は、Ｐ型領域１４２の大きさが図１に示した第１の実施の形態のＰ型領域１２２と異なるだけで、他の形成条件は第１の実施の形態と同様であるのでその説明を省略する。
【００２９】
この第３の実施の形態によれば、光電変換素子２０１のＮ型領域１０３および垂直ＣＣＤ２０２のＮ型領域１０８が空乏化した時の、図６のＣ１−Ｃ１線及びＣ２−Ｃ２線にに沿った電位分布の概略を、図７のＳ１１線、及びＳ２１，Ｓ２２線に示す。Ｃ２−Ｃ２線に沿ったＳ１１線、Ｓ２１，Ｓ２２線の電位分布に関しては、Ｐ型領域１０２の不純物濃度をパラメータとして示している。Ｐ型領域１０２の不純物濃度が低い方が、Ｃ２−Ｃ２線に沿った電位の曲線が電位の高い方向に変化する。つまり、Ｃ１−Ｃ１線に沿ったＶＯＤバリアが形成される深さ付近のＰ型領域１０２の電位は、Ｐ型領域１０２の不純物濃度が低い方Ｓ２２が不純物濃度が高い方Ｓ２１よりも高くなる。本実施の形態では、Ｐ型領域１０２はＰ型領域１４２よりも不純物濃度が小さく、Ｐ型領域１０２，１４２全体を高不純物濃度にするよりも、Ｐ型領域１０２を介したＰ^＋チャネルストッパ１０５とＰ型領域１０７のＶＯＤバリアへの影響を小さくすることができる。従って、基板電圧に対するＶＯＤバリア電位の変化の割合は大きくなり、基板引抜き電圧が低下するとともにニー特性の傾きが増加する。
【００３０】
（第４の実施の形態）
第４の実施の形態の断面構造を図８に示す。図１に示した第１の実施の形態と同じ構造は同じ符号で表わし、詳細な説明は省略する。光電変換素子２０１の直下のＰ型領域１５２は第１の実施の形態と同様であり、その周囲において前記Ｐ型領域１０２に連続して形成されているが、ここで、前記Ｐ型領域１５２の厚さはＰ型領域１０２よりも厚くなっている。但し、Ｐ型領域１５２とＰ型領域１０２の厚さ方向の中心は一致している。また、前記Ｐ型領域１５２は、光電変換素子２０１の中央部に形成されており、図１２（ａ）に相当する平面に投影した平面積がＮ型領域１０３よりも小さく、同図ではＰ型領域１５２の幅ｗ２がＮ型領域１０３の幅Ｗ２より小さくなっている。
【００３１】
図８に示したＣＣＤイメージセンサを製造する方法は、まず、１０^１４／ｃｍ^３台のリン濃度を持つＮ型シリコン基板１０１の表面に２０〜６０ｎｍ厚の熱酸化膜を形成し、フォトリソグラフィ技術によりＰ型領域１５２に対応する領域にフォトレジストを開口し、０．５〜３ＭｅＶ，０．５〜５×１０^１１／ｃｍ^２のボロンをイオン注入する。但し、フォトレジストの開口は、以降の熱処理によるボロンの広がりを考慮して決定する。その後、９００〜１２００℃、３０分〜２時間の熱処理により、ボロンを拡散させてＰ型領域１５２を形成する。次に、フォトリソグラフィ技術によりＰ型領域１０２に対応する領域に、Ｐ型領域１５２と同じエネルギ、０．２５〜０．８倍のドーズ量のボロンをイオン注入し、９００〜９８０℃、３０分〜２時間の熱処理によりＰ型領域１０２を形成する。Ｐ型領域１０２を形成する際に、単位画素全面にボロンをイオン注入してもよい。Ｐ型領域１５２にイオン注入したボロンの方が、Ｐ型領域１０２よりも熱処理が多いため広く拡散し、Ｐ型領域１５２はＰ型領域１０２よりも厚くなる。上記以外のＰ^＋チャネルストッパ１０５、Ｎ型領域１０３、Ｐ^＋型領域１０４、Ｎ型領域１０８、Ｐ型領域１０７、トランスファーゲート領域１０６、遮光膜１１１等は、第１の実施の形態と同様であるので説明を省略する。
【００３２】
この第４の実施の形態において、図９は図８のＤ１−Ｄ１線に沿った電位分布の概略を、Ｐ型領域１５２の不純物濃度を一定としてその厚さをパラメータとした場合を示したものである。但し、Ｐ型領域の厚さ方向の中心は一致させて膜厚を変化させている。Ｎ型シリコン基板１０１に同じ基板電圧を印加しても、Ｐ型領域１５２が薄い方がＶＯＤバリアの電位が高くなる。Ｐ^＋チャネルストッパ１０５やＰ型領域１０７の影響が無いと仮定した場合には、Ｐ型領域１０２を通るＤ２−Ｄ２線に沿った断面でのＶＯＤバリア電位Ｖｂ２’の方が、Ｐ型領域１５２を通るＤ１−Ｄ１線に沿った断面でのＶＯＤバリア電位Ｖｂ１’よりも高くなる。従来例で説明したように、実際にはＰ^＋チャネルストッパ１０５やＰ型領域１０７の影響を受けるためＶｂ２’は低下するが、Ｐ型領域１５２に隣接する厚さの薄い不純物濃度Ｐ型領域１０２のために、光電変換素子２０１の中央のＶＯＤバリア電位Ｖｂ１’へのＰ^＋チャネルストッパ１０５やＰ型領域１０７の影響を少なくする、あるいはなくすことができる。但し、Ｖｂ２’の低下量はＶｂ１’へ影響しない量にする必要がある。これはＰ型領域１５２とＰ型領域１０２の厚さの差で制御できるが、厚さの差が小さ過ぎるとニー特性増大の効果が小さく、大き過ぎるとＶＯＤバリア電位がＤ２−Ｄ２線に沿った方がＤ１−Ｄ１線に沿った方よりも高くなり、余剰電荷の掃き出しがＰ型領域１０２の内の光電変換素子２０１の周囲の狭い領域を介して行われニー特性増大の効果がなくなる。
【００３３】
Ｐ型領域１５２の厚さの差が大きい場合にニー特性増大の効果がなくなる理由は、次の通りである。前記余剰電荷の掃き出しの行われる領域のＶＯＤバリア電位は、Ｐ型領域１５２中のＶＯＤバリア電位とＰ^＋チャネルストッパ１０５およびＰ型領域１０７の影響を受け、従来例と同様に電位の平坦な領域がなくなっている。従って、基板電圧に対しＶＯＤバリア電位は変化し難くなり、ニー特性の傾きは低下する。実験の結果、Ｐ型領域１５２の厚さを、Ｐ型領域１０２の厚さの１．１〜３倍に厚くすれば、ニー特性の傾きを増大できることが分かった。このことは、ＶＯＤバリアへのＰ^＋チャネルストッパ１０５やＰ型領域１０７の影響が小さくなっていることを示している。前記条件の内、最適な条件では、光電変換素子２０１の中央部のＶＯＤバリアの電位は深さ方向の１次元不純物濃度プロファイルで決まる値となり、電位の平坦な領域が形成される。このようにＶＯＤバリアは、Ｐ^＋チャネルストッパ１０５やＰ型領域１０７の影響を小さくできるので、基板電圧に対するＶＯＤバリア電位の変化の割合は大きくなり、基板引抜き電圧が低下するとともにニー特性の傾きが増加する。
【００３４】
本実施形態では、Ｐ型領域１５２とＰ型領域１０２の厚さ方向の中心を一致させている。ＶＯＤバリアはほぼＰ型領域の厚さの中央に形成されるので、Ｐ型領域の厚さの中心を一定として厚さを変化させた場合には、図９に示すようにＶＯＤバリアの深さはほぼ一致する。本発明の本質は、Ｐ型領域に形成されるＶＯＤバリアの電位がＰ^＋チャネルストッパ１０５及びＰ型領域１０７の影響を受けないようにすることであり、そのためにＶＯＤバリアの周囲にそれらの影響がないと仮定した場合に電位の高い領域を形成している。従って、Ｐ型領域１５２とＰ型領域１０２の厚さ方向の中心を一致させる必要はない。但し、Ｐ^＋領域１５２とＰ型領域１０２の厚さ方向の中心を一致させた方が、ニー特性へのイオン注入や表面酸化膜の膜厚のばらつきなどプロセスのばらつきの影響を少なくできるのでより望ましい。
【００３５】
ここで、第１の実施の形態も考慮すると、ＶＯＤバリアへのＰ^＋チャネルストッパ１０５やＰ型領域１０７の影響の程度は、Ｐ型領域１０２に対するＰ型領域１５２の不純物濃度と厚さの割合で決まる。従って、ＶＯＤバリアへのＰ^＋チャネルストッパ１０５やＰ型領域１０７の影響を小さくできるように、第４の実施の形態の製造方法での、Ｐ型領域１５２とＰ型領域１０２へのボロンイオン注入のドーズ量および熱処理温度、時間を制御する。すなわち、この第４の実施の形態では、Ｐ型領域１５２とＰ型領域１０２の不純物のドーズ量と熱処理温度、時間の関係によっては、Ｐ型領域１５２の不純物濃度はＰ型領域１０２よりも高濃度であると考えられるが、Ｐ型領域１５２の不純物濃度をＰ型領域１０２と同程度以下の濃度に形成した場合においても、Ｐ型領域１５２の厚さがＰ型領域１０２よりも厚く形成することにより、前記した基板引抜き電圧の低下、及びニー特性の傾きを増加することが可能である。
【００３６】
なお、この第４の実施の形態の項で説明したように、ＶＯＤバリアを形成するＰ型領域１５２の厚さとその不純物濃度は、共にＶＯＤバリアの電位を制御する。したがって、第２および第３の実施の形態において、第４の実施の形態のように光電変換素子の中央下のＰ型領域１３２，１４２の厚さを厚くしても、第２および第３の実施の形態と同様の効果が得られるのは明らかである。
【００３７】
（第５の実施の形態）
第５の実施の形態の断面構造を図１０に示す。図１に示した第１の実施の形態と同じ構造は同じ符号で表わしている。光電変換素子２０１の直下にＮ型領域１０３と図１２（ａ）に相当する平面に投影した平面積が等しいＰ型領域１６２が形成されているが、Ｐ^＋チャネルストッパー１０５やＰ型領域１０７の直下には、第１の実施の形態のＰ型領域１０２に相当するＰ型領域は形成されていない。図１０に示した光電変換素子を製造する方法は、リソグラフィ技術とイオン注入技術等によりＰ型領域１６２を形成する等、第１の実施の形態と同様であるのでその説明を省略する。
【００３８】
本実施の形態においてＰ型領域１０２を形成していない理由は次の通りである。すなわち、現在多画素化と小型化のため単位画素寸法が微細化されており、垂直ＣＣＤの幅が１μｍ程度となっているものもある。このような場合、隣接するＰ型領域１６２間の距離は１μｍ程度となり、Ｐ型領域１０２が形成されていない領域の電位はＰ型領域１６２の電位の影響を受け、そこに不純物濃度が低いＰ型領域があるのと同等にすることができる。この状態はちょうど図７の低不純物濃度の場合（Ｓ２２線参照）に相当し、Ｐ^＋チャネルストッパ１０５とＰ型領域１０７のＶＯＤバリアへの影響を小さくすることができる。従って、基板電圧に対するＶＯＤバリア電位の変化の割合は大きくなり、基板引抜き電圧が低下するとともにニー特性の傾きが増加する。
【００３９】
この第５の実施の形態では、Ｐ型領域１６２をＮ型領域１０３と図１２（ａ）に相当する平面に投影した平面積が等しいように形成したが、図１に示した第１の実施の形態の様にＰ型領域１６２の平面積をＮ型領域１０３よりも小さくしてもよい。というのは、前記したようにＰ型領域１６２間のＰ型領域が形成されていない領域は低不純物濃度のＰ型領域と同等に働き、第１の実施の形態の項で説明したように、Ｐ^＋チャネルストッパ１０５やＰ型領域１０７の影響がないと仮定した場合には、Ｐ型領域１６２を形成しない領域のＶＯＤバリア電位はＰ型領域１６２中に形成されるＶＯＤバリア電位よりも高くなり、光電変換素子中央のＶＯＤバリアは、Ｐ^＋チャネルストッパ１０５やＰ型領域１０７の影響を小さくすることができる。従って、基板電圧に対するＶＯＤバリア電位の変化の割合は大きくなり、基板引抜き電圧が低下するとともにニー特性の傾きが増加する。
【００４０】
以上の説明は、図１２（ａ）のＸ１−Ｘ１断面を用いたが、それと直交する方向においても同様である。その理由は次に述べる本発明がＭＯＳイメージセンサに適用できる理由と同様である。また、以上の説明は、光電変換素子と垂直ＣＣＤが形成されたＣＣＤイメージセンサに適用した場合を示しているが、垂直ＣＣＤの代りに読み出し配線が形成されたＭＯＳイメージセンサや単体の光電変換素子にも同様に適用できる。なぜなら、こうしたデバイスにおいても素子分離を十分に行なうため、Ｐ^＋チャネルストッパ等により光電変換素子の周囲の電位を、少なくともＶＯＤバリア電位よりも低くしている。従って、光電変換素子が微細化した時に、ＶＯＤバリアがこうした低電位の領域から受ける影響を小さくすることを本質的な目的とする本発明を適用できる。
【００４１】
また、前記各説明は埋め込み型の光電変換素子に適用した場合を示しているが、Ｎ型領域１０３上にＰ^＋領域１０４が形成されていない光電変換素子にも同様に適用できる。また信号電荷が電子の場合について説明したが、信号電荷が正孔の場合にも、Ｎ型とＰ型の不純物を入れ替え、電圧の向きを逆にすれば、同様に説明できる。
【００４２】
【発明の効果】
以上説明したように本発明の第１の光電変換素子では、第１のバリア領域を第２のバリア領域よりも不純物濃度を高くし、及び／又は、厚く形成することで、あるいは本発明の第２の光電変換素子では、光電変換素子の直下にのみ第１のバリア領域を形成することで、ＶＯＤバリアへの素子分離領域等による影響を小さくすることができ、光電変換素子のＶＯＤバリアの電位の平坦な領域が形成される。これにより、基板電圧に対するＶＯＤバリア電位の変化の割合は大きくなり、基板引抜き電圧を低減するとともにニー特性の傾きを増加した光電変換素子を得ることができる。したがって、本発明の光電変換素子を用いて固体撮像素子、例えば、ＣＣＤイメージセンサを構成した場合には、当該ＣＣＤイメージセンサの消費電力を低減し、かつ光量のダイナミックレンジを拡大し、階調を細かくすることが実現できる。
【図面の簡単な説明】
【図１】本発明をＣＣＤイメージセンサに適用した第１の実施の形態の単位画素の概略断面図である。
【図２】図１に示した断面の概略電位分布図である。
【図３】図２のＡ３−Ａ３線に沿った電位分布の概略を、従来例と比較して示した図である。
【図４】図２のＡ４−Ａ４線に沿った電位分布の概略を、Ｐ型領域１２２の不純物濃度をパラメータとして示したものである。
【図５】本発明の第２の実施の形態の単位画素の概略断面図である。
【図６】本発明の第３の実施の形態の単位画素の概略断面図である。
【図７】図６のＣ１−Ｃ１線、およびＣ２−Ｃ２線に沿った電位分布の概略図である。
【図８】本発明の第４の実施の形態の単位画素の概略断面図である。
【図９】図８のＤ１−Ｄ１線に沿った電位分布の概略を、Ｐ型領域１５２の不純物濃度を一定としてその厚さをパラメータとした場合を示したものである。
【図１０】本発明の第５の実施の形態の単位画素の概略断面図である。
【図１１】従来のＣＣＤイメージセンサの平面概略図である。
【図１２】従来のＣＣＤイメージセンサの単位画素の（ａ）概略平面図、および（ｂ）Ｘ１−Ｘ１線断面の概略図である。
【図１３】図１２（ｂ）に示した断面の概略電位分布図である。
【図１４】図１３のＸ２−Ｘ２線、およびＸ３−Ｘ３線に沿った電位分布の概略図である。
【図１５】図１３のＸ４−Ｘ４線に沿った電位分布の概略図である。
【図１６】縦型オーバーフロードレイン構造の光電変換素子における、光量に対する信号電荷量の関係を両対数目盛りで示した図である。
【符号の説明】
１０１，３０１Ｎ型シリコン基板
１０２，３０２Ｐ型領域
１０３，３０３Ｎ型領域
１０４，３０４Ｐ^＋領域
１０５，３０５Ｐ^＋チャネルストッパ
１０６，３０６トランスファーゲート領域
１０７，３０７Ｐ型領域
１０８，３０８Ｎ型領域
１０９，３０９ゲート絶縁膜
１１０，３１０ゲート電極
１１１，３１１遮光膜
１１２，３１２層間絶縁膜
１２２，１３２，１４２，１５２，１６２Ｐ型領域（Ｎ型領域の直下）
２０１光電変換素子
２０２垂直ＣＣＤ
２０３トランスファーゲート
２０４水平ＣＣＤ
２０５増幅器
２０６Ｐ^＋チャネルストッパ[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a photoelectric conversion element used for a solid-state imaging device or the like, and more particularly to a photoelectric conversion element capable of reducing power consumption and reducing gradation when applied to a solid-state imaging device.
[0002]
[Prior art]
FIG. 11 shows a schematic plan view of a conventionally used solid-state imaging device. FIG. 11 shows an interline CCD image sensor. A vertical CCD 202 is arranged adjacent to each column of the two-dimensionally arranged photoelectric conversion elements 201, and is connected to the photoelectric conversion elements 201 via a transfer gate 203. A lower end of each of the vertical CCDs 202 is connected to a horizontal CCD 204, and an amplifier 205 is connected to an end of the horizontal CCD 204. The distance between the photoelectric conversion elements 201, the distance between the photoelectric conversion elements 201 and the vertical CCD 202, and the distance between the photoelectric conversion elements 201 and the horizontal CCD 204 are P ⁺ There is a channel stopper 206. In such a CCD image sensor, signal charges photoelectrically converted by the photoelectric conversion element 201 are read out to the vertical CCD 202 via the transfer gate 203, and then transferred by the vertical CCD 202 and the horizontal CCD 204 and amplified by the amplifier 205. Is output.
[0003]
FIG. 12 shows a conventional unit pixel of the CCD image sensor. FIG. 12A is a schematic plan view of the unit pixel, and FIG. 12B is a schematic cross-sectional view taken along line X1-X1 of FIG. However, for the sake of simplicity, FIG. 1A does not show a gate electrode, a light-shielding film, and the like, and FIG. In this figure, the stored charges are electrons. As shown in FIG. 1A, the unit pixel is a photoelectric conversion element 201, a vertical CCD 202, a transfer gate 306, ⁺ A channel stopper 305 is provided. In FIG. 3B, a P-type region 302 is formed in an N-type silicon substrate 301 in a buried state. In the photoelectric conversion element 201, an N-type region 303 for storing signal charges photoelectrically converted in the N-type silicon substrate 301 on the substrate surface side with respect to the P-type region 302 is formed. P is located above the N-type region 303, that is, on the substrate surface. ⁺ A region 304 is formed to suppress generation of dark current via an interface state between the region 304 and an insulating film such as an oxide film. The P ⁺ The region 304 is formed by a P formed around the N-type region 303. ⁺ It is connected to the channel stopper 305, and its Fermi level is fixed to the ground potential. Further, a transfer gate region 306 (transfer gate 203 in FIG. 11) of P type is formed between the photoelectric conversion element and the vertical CCD.
[0004]
On the other hand, the vertical CCD 202 is formed with a charge transfer region including an N-type region 308 formed on a P-type region 307 formed in the N-type silicon substrate 301 and a gate insulating film 309 formed thereon. And a gate electrode 310. The P-type region 307 is electrically ⁺ It is connected to the channel stopper 305, and its Fermi level is fixed to the ground potential. Then, an interlayer insulating film 312 is formed so as to cover the gate electrode 310 or the photoelectric conversion element, and only the upper part of the photoelectric conversion element is opened on the interlayer insulating film 312 so that light is incident only on the photoelectric conversion element. The formed light shielding film 311 is formed.
[0005]
In such a CCD image sensor, light enters the photoelectric conversion element 201 and signal charges generated by the photoelectric conversion element 201 are accumulated in the N-type region 303, and a high voltage is applied to the gate electrode 310 at a desired timing. As a result, the transfer gate region 306 is turned on, and the signal charges are read out to the vertical CCD 202. At this time, the N-type region 303 is depleted, and a voltage is set so that the potential of the transfer gate region 306 in the ON state and the potential of the N-type region 308 to which data is read out are higher than the potential. After that, the transfer gate region 306 is turned off, and the signal charges are transferred by the vertical CCD 202.
[0006]
FIG. 13 schematically shows a potential distribution when the N-type region 303 of the photoelectric conversion element 201 and the N-type region 308 of the vertical CCD 202 are depleted. FIG. 13 corresponds to the cross-sectional structure of FIG. FIG. 13 shows a state where the transfer gate region 306 is off, and FIG. 14 schematically shows potential distributions along lines X2-X2 and X3-X3 in FIG. 13 by SA and SB. Although the vertical CCD does not appear in FIG. 14, the potential increases from the interface between the silicon substrate 301 and the gate insulating film 309 toward the inside of the N-type region 308 along the depth direction, and reaches a maximum at a certain depth. It becomes. Thereafter, the potential decreases toward the P-type region 307, and the Fermi level in the P-type region 307 is the ground potential. Thereafter, as shown by the SB line in FIG. 14, the potential increases toward the substrate voltage applied to the N-type silicon substrate 101. In the photoelectric conversion element 201, as shown by the SA line, the surface P ⁺ The Fermi level of the region 304 is the ground potential, and the potential increases in the direction toward the inside of the N-type region 303 along the depth direction, and reaches a maximum at a certain depth. After that, the potential becomes minimum in the P-type region 302 and increases toward the substrate voltage applied to the N-type silicon substrate. Here, a potential barrier formed substantially at the center of the P-type region 302 buried in the N-type silicon substrate 301 is referred to as a VOD barrier. The VOD barrier can be controlled by the substrate voltage, and the blooming suppression operation of sweeping excess charge exceeding the saturation signal amount to the substrate and the electronic shutter operation of sweeping charge accumulated in the N-type region 303 of the photoelectric conversion element 201 to the substrate. (The substrate voltage at this time is called a substrate withdrawal voltage). The structure of the photoelectric conversion element 201 is called a vertical overflow drain structure.
[0007]
[Problems to be solved by the invention]
The VOD barrier is P ⁺ It is determined from the impurity concentration profiles of the region 304, the N-type region 303, the P-type region 302, and the N-type substrate 301, that is, the one-dimensional impurity concentration profile in the depth direction and the potential distribution determined by the substrate voltage. When the size of the photoelectric conversion element 201 is large, the VOD barrier has a region where the potential is flat in the horizontal direction. However, as the dimensions of the photoelectric conversion element 201 become smaller, the VOD barrier becomes P ⁺ The region where the potential of the VOD barrier is flat starts to be reduced due to the influence of the potentials of the channel stopper 305 and the P-type region 307. That is, as described above, P ⁺ The Fermi level of the channel stopper 305 and the P-type region 307 is 0 V, which is lower than the VOD barrier potential. Therefore, when the size of the photoelectric conversion element 201 is reduced, the potential at the end of the VOD barrier region is reduced. It is. Then, as the miniaturization further proceeds, the flat region of the potential of the VOD barrier disappears, and the potential of the VOD barrier also decreases. The situation at this time is shown in FIG. FIG. 15 is a schematic diagram of the potential distribution along the line X4-X4 in FIG. 13, which is maximum at the VOD barrier. That is, in FIG. 13, the VOD barrier is a saddle point of the potential.
[0008]
As described above, as the photoelectric conversion element 201 is miniaturized, P with respect to the VOD barrier is reduced. ⁺ Since the electrical connection between the channel stopper 305 and the P-type region 307 becomes stronger, the VOD barrier potential is hardly changed by the substrate voltage. That is, the rate of change of the VOD barrier potential with respect to the substrate voltage decreases. This results in an increase in the substrate pull-out voltage for performing the electronic shutter operation, and an increase in power consumption of the CCD image sensor.
[0009]
Further, the easiness of the change of the VOD barrier potential with respect to the substrate voltage affects the knee characteristics. The knee characteristic refers to a characteristic in which the inclination changes at a certain point in the relationship between the amount of signal charge stored in the photoelectric conversion element 201 and the amount of light. FIG. 16 shows the relationship between the signal charge amount and the light amount of the photoelectric conversion element 201 having the vertical overflow drain structure shown in FIG. 12 on a semilog scale. Up to the saturation signal amount, the signal charge amount changes linearly with respect to the light amount (it becomes a curve on the logarithmic scale in the figure), and is proportional to the logarithm of the light amount above the saturation signal charge amount. The latter region in which the signal amount changes with the logarithm of the light amount is called a knee region, and the change amount of the signal charge amount with respect to the logarithm of the light amount in the knee region is called the knee characteristic slope. The slope of the knee characteristic is related to the amount of change in the VOD barrier potential with respect to the substrate voltage. The smaller the amount of change, the smaller the slope of the knee characteristic. As described above, as the photoelectric conversion element 201 is miniaturized, P ⁺ Since the electrical connection of the VOD barrier to the channel stopper 305 and the P-type region 307 increases, the amount of change in the VOD barrier potential with respect to the substrate voltage decreases. Therefore, the slope of the knee characteristic becomes smaller.
[0010]
As described above, since the signal charge amount in the knee region is proportional to the logarithm of the light amount, it is possible to image a light amount in a wider range within a certain signal charge amount than when changing linearly. That is, the dynamic range of the light amount can be expanded, and thus, a subject with high contrast can be imaged. In recent years, there has been an increasing demand for image sensors with an increased dynamic range for use in vehicles and industries such as FAs, and in order to respond to such demands, the use of knee regions has been performed. In this case, the larger the slope of the knee characteristic, the larger the difference in the signal amount corresponding to the difference in the light amount, and the gradation of the light amount can be reduced. Further, when a single-chip color image sensor is formed by laminating on-chip color filters, a color signal is obtained by adding and subtracting the signal charge amount of each color in the knee region where the logarithm changes, so that the gradation of the light amount is fine. Problems such as false colors are less likely to occur. Therefore, it is desired to increase the inclination of the knee characteristic for use in expanding the dynamic range.
[0011]
However, in the conventional solid-state imaging device (CCD image sensor) shown in FIG. 12, the substrate pull-out voltage and the slope of the knee characteristic are functions of the impurity concentration profile of the P-type region 302 and the size of the photoelectric conversion element. As the impurity concentration of the substrate 302 is increased or the thickness of the P-type region 302 (the width in the depth direction of the substrate) is increased, the substrate extraction voltage and the slope of the knee characteristic increase. Therefore, in the conventional CCD image sensor, the inclination of the knee characteristic is increased by increasing or increasing the impurity concentration of the P-type region 302. However, in this case, the substrate withdrawing voltage is increased. In addition, there arises a problem that the voltage and power consumption cannot be reduced.
[0012]
According to the present invention, a P-type region having a higher impurity concentration or a thicker region than a surrounding region is formed immediately below a central portion of a photoelectric conversion element to reduce a substrate withdrawal voltage and increase a knee characteristic gradient. It is an object of the present invention to provide a photoelectric conversion element having the above configuration.
[0013]
[Means for Solving the Problems]
The photoelectric conversion element of the present invention is a vertical overflow drain type photoelectric conversion element that sweeps out excess charges generated by the photoelectric conversion element to a semiconductor substrate, and stores a photoelectrically converted charge in a first conductivity type semiconductor substrate. A first barrier region of a second conductivity type and a second barrier region of a second conductivity type are provided including a charge accumulation region of one conductivity type, and the first barrier region and the second barrier region are provided. On the barrier region, the charge storage region and an element isolation region of at least the second conductivity type and fixed to the ground potential are provided. Around the periphery of the charge storage region The first barrier region is formed immediately below the charge storage region to be smaller than at least the planar area of the charge storage region, and is formed of a first conductivity type layer forming the charge storage region with the first barrier region. In between, a layer of the first conductivity type semiconductor substrate is held, and the second barrier region is formed in a region other than the first barrier region, and the first barrier region is higher than the second barrier region. It has a high impurity concentration and the same thickness. Alternatively, the photoelectric conversion element of the present invention is characterized in that the first barrier region is thicker than the second barrier region and has a higher impurity concentration than at least the second barrier region.
[0014]
As the first photoelectric conversion element of the present invention, the first barrier region and the second barrier region adopt any one of the following application modes. That is, as a first application mode, the first barrier region and the second barrier region are formed continuously in a plane, and as a second application mode, the first barrier region and the second barrier region are formed. The two barrier regions are formed apart.
[0015]
The second photoelectric conversion element of the present invention is a vertical overflow drain type photoelectric conversion element for sweeping surplus electric charges generated by the photoelectric conversion element to a semiconductor substrate. A charge storage region of the first conductivity type for accumulating the charge, and an element isolation region of at least the second conductivity type and fixed to the ground potential. Around the periphery of the charge storage region And a barrier region of the second conductivity type is formed just below the charge storage region.
[0017]
According to the first photoelectric conversion element of the present invention, the first barrier region Smaller than the plane area of the charge storage region, By making the impurity concentration higher or thicker than the second barrier region, the influence of the element isolation region and the like on the VOD barrier is reduced, Charge storage area The potential of the VOD barrier at the central portion of the substrate has a value determined by the one-dimensional impurity concentration profile in the depth direction, a flat region of the potential is formed, the ratio of the change of the VOD barrier potential to the substrate voltage increases, and the substrate pull-out voltage increases. And the slope of the knee characteristic increases.
[0018]
Further, according to the second photoelectric conversion element of the present invention, when the distance between adjacent first barrier regions is reduced due to the miniaturization of the unit pixel size, the region where the first barrier region is not formed becomes the first barrier region. Is equivalent to the presence of the second barrier region in the photoelectric conversion element of Charge storage area VOD barrier at the center can reduce the influence of the element isolation region. As a result, the ratio of the change in the VOD barrier potential to the substrate voltage increases, and the slope of the knee characteristic increases as the substrate extraction voltage decreases.
[0019]
BEST MODE FOR CARRYING OUT THE INVENTION
Next, embodiments of the present invention will be described with reference to the drawings. In the following, a case where all the stored charges are electrons will be described.
(First Embodiment)
FIG. 1 is a cross-sectional view of a first embodiment corresponding to a unit pixel of the CCD image sensor shown in FIG. 11 in which the inclination of the knee characteristic is increased while reducing the substrate pull-out voltage of the present invention. FIG. Although FIG. 1 shows a cross-sectional structure of a portion corresponding to line X1-X1 in FIG. 12A, a cover film, a microlens, and the like are not shown. In the figure, P-type regions 102 and 122 are formed in an N-type silicon substrate 101 in a buried state. Here, the P-type region 122 is Charge storage region (however, referred to as a photoelectric conversion element in this embodiment) The P-type region 102 is formed only in a region directly below 201, and in a region around the region 201. In the photoelectric conversion element 201, an N-type region 103 for accumulating signal charges photoelectrically converted is formed on the substrate surface side with respect to the P-type regions 102 and 122, and an upper portion of the N-type region 103, that is, the N-type silicon P on the surface of the substrate 101 ⁺ The region 104 is formed to suppress generation of dark current via an interface state between the region 104 and an insulating film such as an oxide film. Further, the P-type region 122 has a smaller planar area projected onto a plane corresponding to FIG. 12A than the N-type region 103, and the width w 1 of the P-type region 122 is smaller than the width of the N-type region 103 in FIG. It is smaller than W1. The P-type region 122 has a higher impurity concentration than the P-type region 102. Further, the P on the surface of the N-type region 103 is ⁺ The region 104 is formed by a P formed around the N-type region 103. ⁺ It is connected to the channel stopper 105, and its Fermi level is fixed to the ground potential.
[0020]
A transfer gate region 106 (203) of P type is formed between the photoelectric conversion element 201 and the vertical CCD 202. On the other hand, the vertical CCD 202 has a charge transfer region including an N-type region 108 formed on a P-type region 107 formed in a region on the surface side of the N-type silicon substrate 101, and a gate insulating film 109 thereon. The gate electrode 110 is formed through the gate electrode 110. The P-type region 107 is ⁺ It is electrically connected to the channel stopper 105, and its Fermi level is fixed to the ground potential. Note that an interlayer insulating film 112 is formed on the entire surface, and a light-shielding film 111 having an opening only at the upper portion of the photoelectric conversion element is formed on the interlayer insulating film 112 so that light is incident only on the photoelectric conversion element.
[0021]
According to the above configuration, the signal charges generated by the photoelectric conversion element 201 are accumulated in the N-type region 103, and the transfer gate region 106 is turned on by applying a high voltage to the gate electrode 110 at a desired timing. The signal charges are read out to the vertical CCD 202. At this time, the N-type region 103 is depleted, and the voltage is set so that the potential in the ON state of the transfer gate region 106 and the potential of the N-type region 108 to be read out become higher than the potential. After that, the transfer gate region 106 is turned off, and the signal charges are transferred by the vertical CCD 202.
[0022]
Here, a method of manufacturing the CCD image sensor shown in FIG. 1 will be described. First, 10 ¹⁴ / Cm ³ A thermal oxide film having a thickness of 20 to 60 nm is formed on the surface of an N-type silicon substrate 101 having a phosphorus concentration of about 0.5 to 3 MeV and 0.5 to 5 × 10 5 in a region corresponding to the P-type region 102. ¹¹ / Cm ² Of boron is ion-implanted. Next, a photoresist is opened in a region corresponding to the P-type region 122 by photolithography technology, and boron having the same energy as that of the P-type region 102 and a dose of 1.1 to 3 times is implanted at 900 to 980 ° C. P-type regions 102 and 122 are formed by a heat treatment for 30 minutes to 2 hours. However, the opening of the photoresist is determined in consideration of the spread of boron due to the heat treatment. Next, using lithography technology and ion implantation technology, respectively, 20 to 40 KeV, 1 to 5 × 10 ^Thirteen / Cm ² P by ion implantation of boron ⁺ The channel stopper 105 is set to 200 to 500 KeV, 1 to 5 × 10 ¹² / Cm ² N-type region 103 is implanted at 20-60 keV, 10 ¹² / Cm ² Shallow P on the surface by boron ion implantation ⁺ The region 104 is set at 70 to 150 KeV, 1 to 5 × 10 ¹² / Cm ² The N-type region 108 is implanted with 200 to 400 KeV, 1 to 5 × 10 ¹² / Cm ² The P-type region 107 is implanted with boron at 40 to 100 KeV and 0.5 to 3 × 10 ¹² / Cm ² The transfer gate region 106 is formed by boron ion implantation, and the ion-implanted dopant is activated by heat treatment in a nitrogen atmosphere at 900 to 980 ° C. for 30 minutes to 1 hour. Next, after the thermal oxide film is wet-etched with hydrofluoric acid, a gate insulating film 109 (here, a gate oxide film having a thickness of 50 to 100 nm by wet oxidation) is formed, on which a dopant is mixed by lithography and etching. A polysilicon gate electrode 110 is formed. Further, an interlayer insulating film 112 is formed, and a light shielding film 111 opened in the photoelectric conversion element is formed by lithography and etching, thereby completing the CCD image sensor shown in FIG.
[0023]
FIG. 2 schematically shows a potential distribution when the N-type region 103 of the photoelectric conversion element 201 and the N-type region 108 of the vertical CCD 202 are depleted, corresponding to the cross section of FIG. This figure shows a state where the transfer gate region 106 is off. FIG. 3 schematically shows a potential distribution along the line A3-A3 in FIG. Here, the impurity concentrations of the P-type regions 102 and 122 are adjusted so that the VOD barrier potential becomes equal to that of the conventional example. As a result, a P-type region 122 having a higher impurity concentration than the surrounding P-type region 102 is formed in the region including the central portion of the photoelectric conversion element 201 as compared with the conventional potential distributions shown in FIGS. Therefore, it can be seen that a region with a flat potential is formed as the VOD barrier.
[0024]
The reason will be described with reference to FIG. FIG. 4 schematically shows the potential distribution along the line A4-A4 in FIG. 2 using the impurity concentration of the P-type region 122 as a parameter. As can be seen from the figure, even when the same substrate voltage is applied to the N-type silicon substrate 101, the potential of the VOD barrier is higher in the P2 region S2 having the lower impurity concentration than in the S1 having the higher impurity concentration. P ⁺ Assuming that there is no influence of the channel stopper 105 and the P-type region 107, the VOD barrier potential Vb2 in the cross section along the line A2-A2 passing through the P-type region 102 is higher than that of A1 passing through the P-type region 122. It becomes higher than the VOD barrier potential Vb1 in the cross section along the -A1 line. As described in the conventional example, actually P ⁺ Although the voltage Vb2 decreases due to the influence of the channel stopper 105 and the P-type region 107, the VOD barrier potential Vb1 at the center of the photoelectric conversion element 201 is reduced due to the low impurity concentration of the P-type region 102 adjacent to the P-type region 122. P ⁺ The influence of the channel stopper 105 and the P-type region 107 can be reduced or eliminated. However, the amount of decrease in Vb2 needs to be an amount that does not affect Vb1. This can be controlled by the impurity concentration difference between the P-type region 122 and the P-type region 102. However, if the impurity concentration difference is too small, the effect of increasing the knee characteristic is small, and if the impurity concentration difference is too large, the VOD barrier potential tends to be along the A2-A2 line. Is higher than that along the A1-A1 line, and surplus electric charge is swept out through a narrow region of the P-type region 102 around the photoelectric conversion element 201, so that the effect of increasing knee characteristics is lost.
[0025]
The reason why the effect of increasing the knee characteristic is lost when the impurity concentration difference is large is as follows. The VOD barrier potential in the region where the surplus charge is swept out is the same as the VOD barrier potential in the P-type region 122. ⁺ Under the influence of the channel stopper 105 and the P-type region 107, a region having a flat potential is eliminated as in the conventional example. Therefore, the VOD barrier potential hardly changes with respect to the substrate voltage, and the inclination of the knee characteristic decreases. As a result of the experiment, it was found that the inclination of the knee characteristic can be increased by setting the impurity concentration of the P-type region 122 to be 1.1 to 3 times higher than that of the P-type region 102. This means that the POD ⁺ This shows that the influence of the channel stopper 105 and the P-type region 107 is reduced. Under the optimum condition among these conditions, the potential of the VOD barrier at the center of the photoelectric conversion element 201 has a value determined by the one-dimensional impurity concentration profile in the depth direction, and a region with a flat potential is formed. Thus, the VOD barrier is P ⁺ Since the influence of the channel stopper 105 and the P-type region 107 can be reduced, the ratio of the change in the VOD barrier potential to the substrate voltage increases, and the slope of the knee characteristic increases as the substrate pull-out voltage decreases.
[0026]
(Second embodiment)
FIG. 5 shows a sectional structure of the second embodiment. Note that the same structures as those in the first embodiment shown in FIG. 1 are denoted by the same reference numerals, and detailed description thereof will be omitted. In the second embodiment, instead of the P-type region 122 formed immediately below the photoelectric conversion element of the first embodiment, the P-type region 122 is formed immediately below the central region of the photoelectric conversion element 201, and the P-type region is formed therearound. A P-type region 132 separated from the region 102 is provided. The distance L between the P-type region 102 and the P-type region 132 is designed to be about 1 μm or less. In the method of manufacturing the CCD image sensor shown in FIG. 5, when forming the P-type region 132 and the P-type region 102, a photoresist is opened in a corresponding region by photolithography technology, and boron is ionized. It is formed by injection. The opening position of the photoresist, the energy and dose amount at the time of boron ion implantation, and the method of forming other regions are the same as those in the first embodiment, and thus the description thereof is omitted.
[0027]
According to the second embodiment, since the P-type region 132 and the P-type region 102 are not formed along the line B2-B2 in FIG. 5, the VOD barrier does not have a one-dimensional profile along this line. Cannot be formed. However, since the distance L of the region where the P-type region is not formed is about 1 μm, the potential of that region is the P-type region 132, the P-type region 102, and the P-type region. ⁺ Under the influence of the potentials of the channel stopper 105 and the P-type region 107, a two-dimensional and three-dimensional effect of these potentials forms a VOD barrier, and the VOD barrier potential Vb1 passes through the P-type region 132 in FIG. It can be designed to be equal to or slightly lower than the VOD barrier potential Vb2 along the -B1 line. Accordingly, as in the first embodiment described above, the potential of the VOD barrier at the center of the photoelectric conversion element 201 has a value determined by the one-dimensional impurity concentration profile in the depth direction under the optimal conditions, and the region where the potential is flat Is formed. Thus, the VOD barrier is P ⁺ Since the influence of the channel stopper 105 and the P-type region 107 is reduced, the rate of change of the VOD barrier potential with respect to the substrate voltage is increased, and the slope of the knee characteristic increases as the substrate pull-out voltage decreases.
[0028]
(Third embodiment)
FIG. 6 shows a sectional structure of the third embodiment. The same structures as those in the first embodiment shown in FIG. 1 are denoted by the same reference numerals, and detailed description thereof will be omitted. The P-type region 142 formed immediately below the photoelectric conversion element 201 is similar to the P-type region 122 of the first embodiment, and is formed around the P-type region 102 so as to be continuous with the P-type region 102. Here, the plane area of the P-type region 142 projected on a plane corresponding to FIG. 12A is equal to the N-type region 103 of the photoelectric conversion element 201. In the method of manufacturing the CCD image sensor shown in FIG. 6, the size of the P-type region 142 is different from that of the P-type region 122 of the first embodiment shown in FIG. The description is omitted because it is the same as that of the first embodiment.
[0029]
According to the third embodiment, when the N-type region 103 of the photoelectric conversion element 201 and the N-type region 108 of the vertical CCD 202 are depleted, along the lines C1-C1 and C2-C2 in FIG. The outline of the potential distribution is shown in lines S11 and S21 and S22 in FIG. Regarding the potential distribution of the S11 line, S21, and S22 lines along the C2-C2 line, the impurity concentration of the P-type region 102 is shown as a parameter. The lower the impurity concentration of the P-type region 102, the more the potential curve along the line C2-C2 changes toward a higher potential. In other words, the potential of the P-type region 102 near the depth where the VOD barrier is formed along the line C1-C1 is higher in the S22 where the impurity concentration of the P-type region 102 is lower than in the S21 where the impurity concentration is higher. In the present embodiment, the P-type region 102 has a lower impurity concentration than the P-type region 142, and the P-type region 102 and the P-type region ⁺ The effect of the channel stopper 105 and the P-type region 107 on the VOD barrier can be reduced. Therefore, the ratio of the change in the VOD barrier potential to the substrate voltage increases, and the slope of the knee characteristic increases as the substrate pull-out voltage decreases.
[0030]
(Fourth embodiment)
FIG. 8 shows a sectional structure of the fourth embodiment. The same structures as those in the first embodiment shown in FIG. 1 are denoted by the same reference numerals, and detailed description thereof will be omitted. The P-type region 152 immediately below the photoelectric conversion element 201 is similar to that of the first embodiment, and is formed around the P-type region 102 around the P-type region. The thickness is thicker than the P-type region 102. However, the centers of the P-type region 152 and the P-type region 102 in the thickness direction coincide with each other. The P-type region 152 is formed at the center of the photoelectric conversion element 201, and has a smaller planar area projected on a plane corresponding to FIG. 12A than the N-type region 103. The width w2 of the region 152 is smaller than the width W2 of the N-type region 103.
[0031]
The method of manufacturing the CCD image sensor shown in FIG. ¹⁴ / Cm ³ A thermal oxide film having a thickness of 20 to 60 nm is formed on the surface of an N-type silicon substrate 101 having a phosphorus concentration of about 0.5 nm, a photoresist is opened in a region corresponding to the P-type region 152 by photolithography, and 0.5 to 3 MeV , 0.5-5 × 10 ¹¹ / Cm ² Of boron is ion-implanted. However, the opening of the photoresist is determined in consideration of the spread of boron due to the subsequent heat treatment. After that, boron is diffused by heat treatment at 900 to 1200 ° C. for 30 minutes to 2 hours to form a P-type region 152. Next, boron is ion-implanted into the region corresponding to the P-type region 102 by photolithography at the same energy as that of the P-type region 152 and at a dose of 0.25 to 0.8 times, at 900 to 980 ° C. for 30 minutes. The P-type region 102 is formed by heat treatment for about 2 hours. When forming the P-type region 102, boron ions may be implanted over the entire surface of the unit pixel. Boron ion-implanted into the P-type region 152 diffuses more widely because it undergoes more heat treatment than the P-type region 102, and the P-type region 152 becomes thicker than the P-type region 102. P other than the above ⁺ Channel stopper 105, N-type region 103, P ⁺ The mold region 104, the N-type region 108, the P-type region 107, the transfer gate region 106, the light-shielding film 111, and the like are the same as those in the first embodiment, and a description thereof will be omitted.
[0032]
9 shows an outline of the potential distribution along the line D1-D1 in FIG. 8 in a case where the impurity concentration of the P-type region 152 is constant and its thickness is used as a parameter. It is. However, the thickness in the thickness direction of the P-type region is changed so as to coincide with each other. Even when the same substrate voltage is applied to the N-type silicon substrate 101, the thinner the P-type region 152, the higher the potential of the VOD barrier. P ⁺ Assuming that there is no influence of the channel stopper 105 and the P-type region 107, the VOD barrier potential Vb2 ′ in the cross section along the line D2-D2 passing through the P-type region 102 passes through the P-type region 152. It becomes higher than the VOD barrier potential Vb1 'in the cross section along the line D1-D1. As described in the conventional example, actually P ⁺ Although Vb2 ′ is reduced due to the influence of the channel stopper 105 and the P-type region 107, the VOD barrier at the center of the photoelectric conversion element 201 is reduced due to the thin impurity concentration P-type region 102 adjacent to the P-type region 152. P to potential Vb1 ' ⁺ The influence of the channel stopper 105 and the P-type region 107 can be reduced or eliminated. However, the amount of decrease in Vb2 'needs to be an amount that does not affect Vb1'. This can be controlled by the difference in thickness between the P-type region 152 and the P-type region 102. If the difference in thickness is too small, the effect of increasing the knee characteristic is small, and if too large, the VOD barrier potential is increased along the line D2-D2. Is higher than that along the line D1-D1, and the surplus electric charge is swept out through a narrow area around the photoelectric conversion element 201 in the P-type area 102, so that the effect of increasing the knee characteristic is lost.
[0033]
The reason why the effect of increasing the knee characteristic is lost when the difference in the thickness of the P-type region 152 is large is as follows. The VOD barrier potential in the region where the surplus charge is swept out is the same as the VOD barrier potential in the P-type region 152. ⁺ Under the influence of the channel stopper 105 and the P-type region 107, a region having a flat potential is eliminated as in the conventional example. Therefore, the VOD barrier potential hardly changes with respect to the substrate voltage, and the inclination of the knee characteristic decreases. As a result of an experiment, it was found that the inclination of the knee characteristic can be increased by increasing the thickness of the P-type region 152 to 1.1 to 3 times the thickness of the P-type region 102. This means that the POD ⁺ This shows that the influence of the channel stopper 105 and the P-type region 107 is reduced. Under the optimal conditions among the above conditions, the potential of the VOD barrier at the center of the photoelectric conversion element 201 has a value determined by the one-dimensional impurity concentration profile in the depth direction, and a region with a flat potential is formed. Thus, the VOD barrier is P ⁺ Since the influence of the channel stopper 105 and the P-type region 107 can be reduced, the ratio of the change in the VOD barrier potential to the substrate voltage increases, and the slope of the knee characteristic increases as the substrate pull-out voltage decreases.
[0034]
In the present embodiment, the centers in the thickness direction of the P-type region 152 and the P-type region 102 are aligned. Since the VOD barrier is formed almost at the center of the thickness of the P-type region, when the thickness is changed while keeping the center of the thickness of the P-type region constant, as shown in FIG. Are almost the same. The essence of the present invention is that the potential of the VOD barrier formed in the P-type region is P ⁺ This is to prevent the influence of the channel stopper 105 and the P-type region 107, so that a region with a high potential is formed around the VOD barrier assuming that there is no influence. Therefore, it is not necessary to match the centers of the P-type region 152 and the P-type region 102 in the thickness direction. Where P ⁺ It is more desirable that the center of the region 152 and the P-type region 102 in the thickness direction coincide with each other because the influence of process variations such as ion implantation on the knee characteristics and variations in the thickness of the surface oxide film can be reduced.
[0035]
Here, in consideration of the first embodiment, the POD ⁺ The degree of influence of the channel stopper 105 and the P-type region 107 is determined by the ratio between the impurity concentration and the thickness of the P-type region 152 with respect to the P-type region 102. Therefore, P to the VOD barrier ⁺ In order to reduce the influence of the channel stopper 105 and the P-type region 107, the dose of boron ion implantation into the P-type region 152 and the P-type region 102, the heat treatment temperature, and the time in the manufacturing method of the fourth embodiment are reduced. Control. That is, in the fourth embodiment, the impurity concentration of the P-type region 152 is higher than that of the P-type region 102 depending on the relationship between the dose of the impurities in the P-type region 152 and the P-type region 102 and the heat treatment temperature and time. Although it is considered that the concentration is the same, even when the impurity concentration of the P-type region 152 is formed to be about the same as or less than that of the P-type region 102, the P-type region 152 is formed to be thicker than the P-type region 102. This makes it possible to reduce the above-described substrate pull-out voltage and increase the slope of the knee characteristic.
[0036]
Note that, as described in the fourth embodiment, the thickness of the P-type region 152 forming the VOD barrier and the impurity concentration thereof both control the potential of the VOD barrier. Therefore, in the second and third embodiments, even when the thickness of the P-type regions 132 and 142 below the center of the photoelectric conversion element is increased as in the fourth embodiment, the second and third Obviously, the same effects as those of the embodiment can be obtained.
[0037]
(Fifth embodiment)
FIG. 10 shows a cross-sectional structure of the fifth embodiment. The same structures as those in the first embodiment shown in FIG. 1 are denoted by the same reference numerals. A P-type region 162 having the same plane area projected on a plane corresponding to FIG. 12A is formed immediately below the photoelectric conversion element 201 and the N-type region 103. ⁺ A P-type region corresponding to the P-type region 102 of the first embodiment is not formed immediately below the channel stopper 105 or the P-type region 107. The method of manufacturing the photoelectric conversion element shown in FIG. 10 is the same as that of the first embodiment, such as forming the P-type region 162 by lithography and ion implantation techniques, and thus the description thereof is omitted.
[0038]
The reason why the P-type region 102 is not formed in the present embodiment is as follows. That is, the unit pixel size has been miniaturized at present to increase the number of pixels and reduce the size, and some vertical CCDs have a width of about 1 μm. In such a case, the distance between the adjacent P-type regions 162 is about 1 μm, and the potential of the region where the P-type region 102 is not formed is affected by the potential of the P-type region 162. It can be equivalent to having a mold area. This state corresponds to the case of the low impurity concentration in FIG. 7 (see line S22). ⁺ The effect of the channel stopper 105 and the P-type region 107 on the VOD barrier can be reduced. Therefore, the ratio of the change in the VOD barrier potential to the substrate voltage increases, and the slope of the knee characteristic increases as the substrate pull-out voltage decreases.
[0039]
In the fifth embodiment, the P-type region 162 is formed to have the same plane area as the N-type region 103 projected on a plane corresponding to FIG. 12A, but the first embodiment shown in FIG. The plane area of the P-type region 162 may be smaller than that of the N-type region 103 as in the above embodiment. This is because, as described above, the region where the P-type region between the P-type regions 162 is not formed works equivalently to the low-impurity-concentration P-type region, and as described in the first embodiment, P ⁺ Assuming that there is no influence of the channel stopper 105 and the P-type region 107, the VOD barrier potential of the region where the P-type region 162 is not formed becomes higher than the VOD barrier potential formed in the P-type region 162, and The VOD barrier at the center of the conversion element is P ⁺ The effects of the channel stopper 105 and the P-type region 107 can be reduced. Therefore, the ratio of the change in the VOD barrier potential to the substrate voltage increases, and the slope of the knee characteristic increases as the substrate pull-out voltage decreases.
[0040]
In the above description, the cross section taken along the line X1-X1 in FIG. The reason is the same as the reason that the present invention described below can be applied to a MOS image sensor. The above description shows a case where the present invention is applied to a CCD image sensor in which a photoelectric conversion element and a vertical CCD are formed. However, a MOS image sensor in which readout wiring is formed instead of a vertical CCD, or a single photoelectric conversion element is used. The same can be applied to Because, even in such a device, the element isolation is sufficiently performed. ⁺ The potential around the photoelectric conversion element is made lower than at least the VOD barrier potential by a channel stopper or the like. Therefore, when the photoelectric conversion element is miniaturized, the present invention, which is essentially intended to reduce the influence of the VOD barrier from such a low potential region, can be applied.
[0041]
Each of the above descriptions shows a case where the present invention is applied to a buried photoelectric conversion element. ⁺ The same can be applied to a photoelectric conversion element in which the region 104 is not formed. Although the case where the signal charge is an electron has been described, the same description can be applied to the case where the signal charge is a hole by exchanging N-type and P-type impurities and reversing the direction of the voltage.
[0042]
【The invention's effect】
As described above, in the first photoelectric conversion element of the present invention, the first barrier region has a higher impurity concentration and / or is formed thicker than the second barrier region. In the photoelectric conversion device of No. 2, by forming the first barrier region only immediately below the photoelectric conversion device, the influence of the device isolation region and the like on the VOD barrier can be reduced, and the potential of the VOD barrier of the photoelectric conversion device can be reduced. Is formed. As a result, the rate of change of the VOD barrier potential with respect to the substrate voltage increases, and a photoelectric conversion element having a reduced substrate pull-out voltage and an increased knee characteristic slope can be obtained. Therefore, when a solid-state imaging device, for example, a CCD image sensor is configured using the photoelectric conversion device of the present invention, the power consumption of the CCD image sensor is reduced, the dynamic range of the light amount is increased, and the gradation is increased. Finer can be achieved.
[Brief description of the drawings]
FIG. 1 is a schematic sectional view of a unit pixel according to a first embodiment in which the present invention is applied to a CCD image sensor.
FIG. 2 is a schematic potential distribution diagram of the cross section shown in FIG.
3 is a diagram showing an outline of a potential distribution along a line A3-A3 in FIG. 2 in comparison with a conventional example.
FIG. 4 schematically shows a potential distribution along a line A4-A4 in FIG. 2 using the impurity concentration of a P-type region 122 as a parameter.
FIG. 5 is a schematic sectional view of a unit pixel according to a second embodiment of the present invention.
FIG. 6 is a schematic sectional view of a unit pixel according to a third embodiment of the present invention.
FIG. 7 is a schematic diagram of a potential distribution along lines C1-C1 and C2-C2 in FIG.
FIG. 8 is a schematic sectional view of a unit pixel according to a fourth embodiment of the present invention.
9 schematically shows the potential distribution along the line D1-D1 in FIG. 8 when the impurity concentration of the P-type region 152 is fixed and the thickness is used as a parameter.
FIG. 10 is a schematic sectional view of a unit pixel according to a fifth embodiment of the present invention.
FIG. 11 is a schematic plan view of a conventional CCD image sensor.
12A is a schematic plan view of a unit pixel of a conventional CCD image sensor, and FIG. 12B is a schematic view of a cross section taken along line X1-X1.
FIG. 13 is a schematic potential distribution diagram of the cross section shown in FIG.
14 is a schematic diagram of a potential distribution along lines X2-X2 and X3-X3 in FIG.
15 is a schematic diagram of a potential distribution along line X4-X4 in FIG.
FIG. 16 is a diagram showing the relationship between the amount of light and the amount of signal charge in a photoelectric conversion element having a vertical overflow drain structure on a logarithmic scale.
[Explanation of symbols]
101,301 N-type silicon substrate
102,302 P-type region
103,303 N-type region
104,304 P ⁺ region
105,305 P ⁺ Channel stopper
106,306 Transfer gate area
107,307 P-type region
108,308 N-type region
109,309 Gate insulating film
110, 310 Gate electrode
111, 311 light shielding film
112,312 interlayer insulating film
122, 132, 142, 152, 162 P-type region (directly below the N-type region)
201 photoelectric conversion element
202 vertical CCD
203 transfer gate
204 horizontal CCD
205 amplifier
206 P ⁺ Channel stopper

Claims

A vertical overflow drain type photoelectric conversion element for sweeping surplus charges generated by a photoelectric conversion element to a semiconductor substrate, wherein a charge accumulation region of a first conductivity type for accumulating photoelectrically converted charges in a first conductivity type semiconductor substrate. A first barrier region of a second conductivity type and a second barrier region of a second conductivity type are provided, and the charge storage region is provided on the first barrier region and the second barrier region. And an element isolation region of at least a second conductivity type and fixed at the ground potential is formed so as to surround the charge accumulation region, and the first barrier region is at least the charge accumulation region immediately below the charge accumulation region. It is formed smaller than the planar area of the between the first barrier region and the charge storage region consisting of the first conductivity type, the layer of the first conductivity type semiconductor substrate is held, before A photoelectric conversion element, wherein a second barrier region is formed other than the first barrier region, and the first barrier region has a higher impurity concentration and the same thickness as the second barrier region. .

A vertical overflow drain type photoelectric conversion element for sweeping surplus charges generated by a photoelectric conversion element to a semiconductor substrate, wherein a charge accumulation region of a first conductivity type for accumulating photoelectrically converted charges in a first conductivity type semiconductor substrate. A first barrier region of a second conductivity type and a second barrier region of a second conductivity type are provided, and the charge storage region is provided on the first barrier region and the second barrier region. And an element isolation region of at least a second conductivity type and fixed at the ground potential is formed so as to surround the charge accumulation region, and the first barrier region is at least the charge accumulation region immediately below the charge accumulation region. It is formed smaller than the planar area of the between the first barrier region and the charge accumulation region of the first conductivity type, the layer of the first conductivity type semiconductor substrate is held, the second The barrier region is formed other than the first barrier region, and the first barrier region is thicker than the second barrier region and has a higher impurity concentration than at least the second barrier region. Photoelectric conversion element.

The photoelectric conversion element according to claim 1, wherein the first barrier region and the second barrier region are formed continuously in a plane.

The photoelectric conversion element according to claim 1, wherein the first barrier region and the second barrier region are formed separately.

A vertical overflow drain type photoelectric conversion element for sweeping surplus electric charges generated by a photoelectric conversion element to a semiconductor substrate, the charge storage being of a first conductivity type for photoelectrically converting and accumulating charges in a first conductivity type semiconductor substrate. It comprises a region of at least the isolation region which is fixed to be the ground potential from the second conductivity type is formed to surround the periphery of the charge storage region, only the barrier region of the second conductivity type only immediately below the charge storage region Is formed.

Due to the effect of the potential from the element isolation region and the barrier region grounded to ground, a region between the barrier regions where the barrier region is not formed has a large electrical barrier to the charge storage region, and the excess The photoelectric conversion element according to claim 5 , wherein electric charge flows to the semiconductor substrate.