JP3674232B2 - 液晶表示装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は液晶表示装置に関する。
【０００２】
【従来の技術】
アクティブマトリクス型の液晶表示装置には、静電気を帯びた他の物体と接触しても、薄膜トランジスタ（アクティブ素子）が静電破壊しないようにするために、静電対策を施したものがある。
【０００３】
図３は従来のこのような液晶表示装置におけるアクティブ素子基板上に形成されたものの一部を省略した全体的な等価回路的平面図を示し、図４はその一部の等価回路的平面図を示したものである。この液晶表示装置は、基本的には、アクティブ素子基板１と対向基板（図示せず）とが互いに貼り合わされ、その間に液晶（図示せず）が封入された構造となっている。アクティブ素子基板１上には、マトリクス状に配置された複数の画素電極２と、これらの画素電極２にそれぞれ接続された薄膜トランジスタ３と、行方向に延ばされ、薄膜トランジスタ３に走査信号を供給するための複数の走査ライン４と、列方向に延ばされ、薄膜トランジスタ３にデータ信号を供給するための複数のデータライン５と、行方向に延ばされ、画素電極２との間で補助容量部Ｃｓを形成する複数の補助容量ライン６と、図３において右下部に配置された複数の入力ライン７と、複数の画素電極２の周囲に配置されたリング状の短絡ライン８と、短絡ライン８の上辺部の上側において短絡ライン８の上辺部と各データライン５の上端部にそれぞれ接続された各２つずつの静電保護素子９とが設けられている。
【０００４】
そして、走査ライン４の右端部は、アクティブ素子基板１の右辺部の図３において点線で示す半導体チップ搭載エリア１０内まで延ばされている。データライン５の下端部は、アクティブ素子基板１の下辺部の図３において点線で示す半導体チップ搭載エリア１１内まで延ばされている。補助容量ライン６の左端部は共通ライン１２に接続されている。入力ライン７の一端部は半導体チップ搭載エリア１０、１１内まで延ばされている。短絡ライン８の左辺部上下端は共通ライン１２に接続されている。
【０００５】
次に、この液晶表示装置のアクティブ素子基板１の具体的な構造について図５を参照して説明する。アクティブ素子基板１の上面には薄膜トランジスタ３のゲート電極Ｇが形成されている。また、図６に示すように、アクティブ素子基板１の上面には、ゲート電極Ｇの形成と同時に、走査ライン４、補助容量ライン６、共通ライン１２及び短絡ライン８の上辺部と下辺部が形成されている。
【０００６】
ゲート電極Ｇ等を含むアクティブ素子基板１の上面全体にはゲート絶縁膜１３が形成されている。ゲート電極Ｇに対応する部分におけるゲート絶縁膜１３の上面にはアモルファスシリコン等からなる半導体薄膜１４が形成されている。また、静電保護素子９形成領域におけるゲート絶縁膜１３の上面にもアモルファスシリコン等からなる半導体薄膜１５が形成されている。半導体薄膜１４、１５の上面中央部にはブロッキング層１６、１７が形成されている。薄膜トランジスタ３形成領域におけるブロッキング層１６の上面両側にはｎ+シリコンからなるコンタクト層１８、１９が形成されている。また、静電保護素子９形成領域におけるブロッキング層１７の上面両側にもｎ+シリコンからなるコンタクト層２０、２１が形成されている。
【０００７】
薄膜トランジスタ３形成領域におけるコンタクト層１８、１９の上面にはソース電極Ｓ及びドレイン電極Ｄが形成されている。また、静電保護素子９形成領域におけるコンタクト層２０、２１の上面には一方の接続電極２２及び他方の接続電極２３が形成されている。一方の接続電極２２はゲート絶縁膜１３に形成されたコンタクトホール部２４を介して短絡ライン８の図４における上辺部に接続されている。なお、各電極Ｓ、Ｄ、２２、２３の形成と同時に、データライン５、入力ライン７及び短絡ライン８の左辺部と右辺部が形成される。この場合、短絡ライン８の左辺部上下端及び右辺部上下端は、ゲート絶縁膜１３に形成されたコンタクトホール部（図示せず）を介して短絡ライン８の上辺部左右端及び下辺部左右端に接続される。なおまた、薄膜トランジスタ３の近傍におけるゲート絶縁膜１３の上面には、ソース電極Ｓ等の形成前に、ＩＴＯからなる画素電極２が形成され、この画素電極２にソース電極Ｓが接続されている。かくして、この液晶表示装置におけるアクティブ素子基板１の回路構成は、図３及び図４に示すようになる。
【０００８】
次に、この液晶表示装置における静電対策について図４を参照して説明する。一例として、１列目のデータライン５が静電気の帯電により高電位になったとする。すると、１列目のデータライン５に接続された静電保護素子９が導通し、短絡ライン８、共通ライン１２及び補助容量ライン６が１列目のデータライン５と同電位となる。次に、例えば２列目のデータライン５に接続された静電保護素子９について見ると、この静電保護素子９も導通し、２列目のデータライン５が短絡ライン８、共通ライン１２及び補助容量ライン６と同電位となる。かくして、短絡ライン８、共通ライン１２、補助容量ライン６及びすべてのデータライン５が同電位となる。即ち、１列目のデータライン５に帯電した静電気は、短絡ライン８、共通ライン１２、補助容量ライン６及び残りのすべてのデータライン５に逃げることになる。この結果、１列目のデータライン５に接続された薄膜トランジスタ３が静電破壊しないようにすることができる。なお、１本のデータライン５に静電保護素子９を２つ接続しているのは、いずれか一方に欠陥があっても対応することができるようにするためである。また、このような静電保護素子を走査ライン４にも設けたものもあるが、これについては説明を省略する。
【０００９】
【発明が解決しようとする課題】
ところで、従来のこのような液晶表示装置では、図６に示すように、アクティブ素子基板１の上面に短絡ライン８の上辺部及び下辺部等を形成し、その上面全体にゲート絶縁膜１３を形成し、その上面にデータライン５等を形成しているので、図４に示すように、短絡ライン８の上辺部及び下辺部とデータライン５とがその間にゲート絶縁膜１３を介して交差することになる。したがって、この交差部におけるゲート絶縁膜１３に欠陥があり、当該交差部における両ライン５、８間でショートが発生した場合には、表示品質が損なわれることになる。そこで、従来では、以上のような欠陥のある液晶表示装置を検査により除外しており、歩留が低下するという問題があった。なお、走査ライン４の場合には、短絡ライン８の左辺部及び右辺部と交差することになり、上記と同様の問題があった。
この発明の課題は、例えばデータラインと従来の短絡ラインのような静電対策用パターンとの間でショートが発生しないようにすることである。
【００１０】
【課題を解決するための手段】
この発明は、複数の走査ラインと複数のデータラインを備えたアクティブ素子基板と導電性のブラックマスクを備えた対向基板とが互いに貼り合わされ、その間に液晶が封入された液晶表示装置において、前記アクティブ素子基板において前記走査ラインと前記データラインとのうち少なくとも一方の各ラインの一端側近傍に静電保護素子を設け、該静電保護素子の一端部を接続電極を介して前記一方のラインに接続し、前記静電保護素子の他端部を接続パッドに接続された接続電極に接続すると共に前記接続パッドをクロス材を介して前記ブラックマスクに電気的に接続したものである。
【００１１】
この発明によれば、例えばデータラインが静電気の帯電により高電位になったとき、この帯電した静電気は静電保護素子を介して対向基板の導電性のブラックマスクに逃げ、これにより静電対策が行われることになる。この場合、静電対策用パターンとして機能するブラックマスクと例えばデータラインとの間でショートが発生しないようにすることができる。
【００１２】
【発明の実施の形態】
図１はこの発明の一実施形態における液晶表示装置のアクティブ素子基板上に形成されたものの一部の等価回路的平面図を示したものである。この図において、図４と同一名称部分には同一の符号を付し、その説明を適宜省略する。図１において、図４に示す従来例と異なる点は、静電保護素子９の一方の接続電極２２がゲート絶縁膜１３（図２参照）の上面に設けられた接続パッド３１に接続され、図４に示す短絡ライン８が設けられていない点である。
【００１３】
次に、この液晶表示装置の対向基板を含む具体的な構造について図２を参照して説明する。なお、図２において、図５と同一名称部分には同一の符号を付し、その説明を適宜省略する。この液晶表示装置では、上述したように、静電保護素子９の一方の接続電極２２がゲート絶縁膜１３の上面に設けられた接続パッド３１に接続されている。そして、静電保護素子９、接続パッド３１、薄膜トランジスタ３及び画素電極２を含むゲート絶縁膜１３の上面全体にはオーバーコート膜３２が設けられ、その上面の表示領域には配向膜３３が設けられている。なお、画素電極２上に、オーバーコート膜３２を設けずに、配向膜３３を直接設けるようにしてもよい。
【００１４】
一方、対向基板３４の下面にはクロムからなるブラックマスク３５が設けられ、その下面には赤、緑、青の各カラーフィルタ要素３６が設けられ、その下面全体にはオーバーコート膜３７が設けられ、その下面の所定の箇所には対向電極３８が設けられ、その下面の表示領域には配向膜３９が設けられている。そして、対向基板３４とアクティブ素子基板１とはシール材（図示せず）を介して貼り合わされ、シール材の内側における両基板１、３４間には液晶４０が封入されている。また、接続パッド３１とこれに対向するブラックマスク３５とは、アクティブ素子基板１側のオーバーコート膜３２に形成されたコンタクトホール３２ａの部分と対向基板３４側のオーバーコート膜３７に形成されたコンタクトホール３７ａの部分とに連続して配置されたクロス材４１を介して電気的に接続されている。この場合、ブラックマスク３５は電位を持たず、無電位となっている。
【００１５】
したがって、この液晶表示装置では、静電保護素子９の一方の接続電極２２は接続パッド３１及びクロス材４１を介してクロムからなる導電性のブラックマスク３５に電気的に接続されている。この結果、一例として、図１において１列目のデータライン５が静電気の帯電により高電位になった場合には、１列目のデータライン５に接続された静電保護素子９が導通し、１列目のデータライン５に帯電した静電気が接続パッド３１及びクロス材４１を介してブラックマスク３５に流れ、ブラックマスク３５が１列目のデータライン５と同電位となる。次に、例えば２列目のデータライン５に接続された静電保護素子９について見ると、この静電保護素子９も導通し、２列目のデータライン５がブラックマスク３５と同電位となる。かくして、ブラックマスク３５及びすべてのデータライン５が同電位となる。即ち、１列目のデータライン５に帯電した静電気は、ブラックマスク３５及び残りのすべてのデータライン５に逃げることになる。この結果、１列目のデータライン５に接続された薄膜トランジスタ３が静電破壊しないようにすることができる。この場合、ブラックマスク３５が静電対策用パターンとして機能するので、このブラックマスク３５とデータライン４との間でショートが発生しないようにすることができる。この結果、従来のようなデータライン４と短絡ライントとの交差部間でのショートに起因する歩留の低下を防止することができる。その上、ブラックマスク３５の容量は、補助容量ライン６と図４に示す従来の短絡ライン８との合計容量よりも大きいので、静電気緩和能力を大きくすることができる。
【００１６】
なお、上記実施形態では、静電保護素子９をデータライン４に設けた場合について説明したが、これに限らず、走査ライン４にも設けるようにしてもよく、また走査ライン４のみに設けるようにしてもよい。また、ブラックマスク３５の材料としては、クロム等の金属に限らず、導電性樹脂等であってもよい。
【００１７】
【発明の効果】
以上説明したように、この発明によれば、静電保護素子の一端部を例えばデータラインに接続し、かつ該静電保護素子の他端部を接続パッドに接続された接続電極に接続すると共に該接続パッドをクロス材を介して対向基板の導電性のブラックマスクに電気的に接続しているので、静電対策用パターンとして機能するブラックマスクと例えばデータラインとの間でショートが発生しないようにすることができ、ひいてはこのようなショートに起因する歩留の低下を防止することができる。
【図面の簡単な説明】
【図１】この発明の一実施形態における液晶表示装置のアクティブ素子基板上に形成されたものの一部の等価回路的平面図。
【図２】図１に示す液晶表示装置の対向基板を含む具体的な構造の一部の断面図。
【図３】従来の液晶表示装置のアクティブ素子基板上に形成されたものの一部を省略した全体的な等価回路的平面図。
【図４】図３に示すものの一部の等価回路的平面図。
【図５】図３及び図４に示すアクティブ素子基板の具体的な構造の一部の断面図。
【図６】図３及び図４に示すアクティブ素子基板において、アクティブ素子基板の上面に形成された配線の等価回路的平面図。
【符号の説明】
１ アクティブ素子基板
４ 走査ライン
５ データライン
６ 補助容量ライン
９ 静電保護素子
３１ 接続パッド
３４ 対向基板
３５ ブラックマスク
４１ クロス材
【発明の属する技術分野】
この発明は液晶表示装置に関する。
【０００２】
【従来の技術】
アクティブマトリクス型の液晶表示装置には、静電気を帯びた他の物体と接触しても、薄膜トランジスタ（アクティブ素子）が静電破壊しないようにするために、静電対策を施したものがある。
【０００３】
図３は従来のこのような液晶表示装置におけるアクティブ素子基板上に形成されたものの一部を省略した全体的な等価回路的平面図を示し、図４はその一部の等価回路的平面図を示したものである。この液晶表示装置は、基本的には、アクティブ素子基板１と対向基板（図示せず）とが互いに貼り合わされ、その間に液晶（図示せず）が封入された構造となっている。アクティブ素子基板１上には、マトリクス状に配置された複数の画素電極２と、これらの画素電極２にそれぞれ接続された薄膜トランジスタ３と、行方向に延ばされ、薄膜トランジスタ３に走査信号を供給するための複数の走査ライン４と、列方向に延ばされ、薄膜トランジスタ３にデータ信号を供給するための複数のデータライン５と、行方向に延ばされ、画素電極２との間で補助容量部Ｃｓを形成する複数の補助容量ライン６と、図３において右下部に配置された複数の入力ライン７と、複数の画素電極２の周囲に配置されたリング状の短絡ライン８と、短絡ライン８の上辺部の上側において短絡ライン８の上辺部と各データライン５の上端部にそれぞれ接続された各２つずつの静電保護素子９とが設けられている。
【０００４】
そして、走査ライン４の右端部は、アクティブ素子基板１の右辺部の図３において点線で示す半導体チップ搭載エリア１０内まで延ばされている。データライン５の下端部は、アクティブ素子基板１の下辺部の図３において点線で示す半導体チップ搭載エリア１１内まで延ばされている。補助容量ライン６の左端部は共通ライン１２に接続されている。入力ライン７の一端部は半導体チップ搭載エリア１０、１１内まで延ばされている。短絡ライン８の左辺部上下端は共通ライン１２に接続されている。
【０００５】
次に、この液晶表示装置のアクティブ素子基板１の具体的な構造について図５を参照して説明する。アクティブ素子基板１の上面には薄膜トランジスタ３のゲート電極Ｇが形成されている。また、図６に示すように、アクティブ素子基板１の上面には、ゲート電極Ｇの形成と同時に、走査ライン４、補助容量ライン６、共通ライン１２及び短絡ライン８の上辺部と下辺部が形成されている。
【０００６】
ゲート電極Ｇ等を含むアクティブ素子基板１の上面全体にはゲート絶縁膜１３が形成されている。ゲート電極Ｇに対応する部分におけるゲート絶縁膜１３の上面にはアモルファスシリコン等からなる半導体薄膜１４が形成されている。また、静電保護素子９形成領域におけるゲート絶縁膜１３の上面にもアモルファスシリコン等からなる半導体薄膜１５が形成されている。半導体薄膜１４、１５の上面中央部にはブロッキング層１６、１７が形成されている。薄膜トランジスタ３形成領域におけるブロッキング層１６の上面両側にはｎ+シリコンからなるコンタクト層１８、１９が形成されている。また、静電保護素子９形成領域におけるブロッキング層１７の上面両側にもｎ+シリコンからなるコンタクト層２０、２１が形成されている。
【０００７】
薄膜トランジスタ３形成領域におけるコンタクト層１８、１９の上面にはソース電極Ｓ及びドレイン電極Ｄが形成されている。また、静電保護素子９形成領域におけるコンタクト層２０、２１の上面には一方の接続電極２２及び他方の接続電極２３が形成されている。一方の接続電極２２はゲート絶縁膜１３に形成されたコンタクトホール部２４を介して短絡ライン８の図４における上辺部に接続されている。なお、各電極Ｓ、Ｄ、２２、２３の形成と同時に、データライン５、入力ライン７及び短絡ライン８の左辺部と右辺部が形成される。この場合、短絡ライン８の左辺部上下端及び右辺部上下端は、ゲート絶縁膜１３に形成されたコンタクトホール部（図示せず）を介して短絡ライン８の上辺部左右端及び下辺部左右端に接続される。なおまた、薄膜トランジスタ３の近傍におけるゲート絶縁膜１３の上面には、ソース電極Ｓ等の形成前に、ＩＴＯからなる画素電極２が形成され、この画素電極２にソース電極Ｓが接続されている。かくして、この液晶表示装置におけるアクティブ素子基板１の回路構成は、図３及び図４に示すようになる。
【０００８】
次に、この液晶表示装置における静電対策について図４を参照して説明する。一例として、１列目のデータライン５が静電気の帯電により高電位になったとする。すると、１列目のデータライン５に接続された静電保護素子９が導通し、短絡ライン８、共通ライン１２及び補助容量ライン６が１列目のデータライン５と同電位となる。次に、例えば２列目のデータライン５に接続された静電保護素子９について見ると、この静電保護素子９も導通し、２列目のデータライン５が短絡ライン８、共通ライン１２及び補助容量ライン６と同電位となる。かくして、短絡ライン８、共通ライン１２、補助容量ライン６及びすべてのデータライン５が同電位となる。即ち、１列目のデータライン５に帯電した静電気は、短絡ライン８、共通ライン１２、補助容量ライン６及び残りのすべてのデータライン５に逃げることになる。この結果、１列目のデータライン５に接続された薄膜トランジスタ３が静電破壊しないようにすることができる。なお、１本のデータライン５に静電保護素子９を２つ接続しているのは、いずれか一方に欠陥があっても対応することができるようにするためである。また、このような静電保護素子を走査ライン４にも設けたものもあるが、これについては説明を省略する。
【０００９】
【発明が解決しようとする課題】
ところで、従来のこのような液晶表示装置では、図６に示すように、アクティブ素子基板１の上面に短絡ライン８の上辺部及び下辺部等を形成し、その上面全体にゲート絶縁膜１３を形成し、その上面にデータライン５等を形成しているので、図４に示すように、短絡ライン８の上辺部及び下辺部とデータライン５とがその間にゲート絶縁膜１３を介して交差することになる。したがって、この交差部におけるゲート絶縁膜１３に欠陥があり、当該交差部における両ライン５、８間でショートが発生した場合には、表示品質が損なわれることになる。そこで、従来では、以上のような欠陥のある液晶表示装置を検査により除外しており、歩留が低下するという問題があった。なお、走査ライン４の場合には、短絡ライン８の左辺部及び右辺部と交差することになり、上記と同様の問題があった。
この発明の課題は、例えばデータラインと従来の短絡ラインのような静電対策用パターンとの間でショートが発生しないようにすることである。
【００１０】
【課題を解決するための手段】
この発明は、複数の走査ラインと複数のデータラインを備えたアクティブ素子基板と導電性のブラックマスクを備えた対向基板とが互いに貼り合わされ、その間に液晶が封入された液晶表示装置において、前記アクティブ素子基板において前記走査ラインと前記データラインとのうち少なくとも一方の各ラインの一端側近傍に静電保護素子を設け、該静電保護素子の一端部を接続電極を介して前記一方のラインに接続し、前記静電保護素子の他端部を接続パッドに接続された接続電極に接続すると共に前記接続パッドをクロス材を介して前記ブラックマスクに電気的に接続したものである。
【００１１】
この発明によれば、例えばデータラインが静電気の帯電により高電位になったとき、この帯電した静電気は静電保護素子を介して対向基板の導電性のブラックマスクに逃げ、これにより静電対策が行われることになる。この場合、静電対策用パターンとして機能するブラックマスクと例えばデータラインとの間でショートが発生しないようにすることができる。
【００１２】
【発明の実施の形態】
図１はこの発明の一実施形態における液晶表示装置のアクティブ素子基板上に形成されたものの一部の等価回路的平面図を示したものである。この図において、図４と同一名称部分には同一の符号を付し、その説明を適宜省略する。図１において、図４に示す従来例と異なる点は、静電保護素子９の一方の接続電極２２がゲート絶縁膜１３（図２参照）の上面に設けられた接続パッド３１に接続され、図４に示す短絡ライン８が設けられていない点である。
【００１３】
次に、この液晶表示装置の対向基板を含む具体的な構造について図２を参照して説明する。なお、図２において、図５と同一名称部分には同一の符号を付し、その説明を適宜省略する。この液晶表示装置では、上述したように、静電保護素子９の一方の接続電極２２がゲート絶縁膜１３の上面に設けられた接続パッド３１に接続されている。そして、静電保護素子９、接続パッド３１、薄膜トランジスタ３及び画素電極２を含むゲート絶縁膜１３の上面全体にはオーバーコート膜３２が設けられ、その上面の表示領域には配向膜３３が設けられている。なお、画素電極２上に、オーバーコート膜３２を設けずに、配向膜３３を直接設けるようにしてもよい。
【００１４】
一方、対向基板３４の下面にはクロムからなるブラックマスク３５が設けられ、その下面には赤、緑、青の各カラーフィルタ要素３６が設けられ、その下面全体にはオーバーコート膜３７が設けられ、その下面の所定の箇所には対向電極３８が設けられ、その下面の表示領域には配向膜３９が設けられている。そして、対向基板３４とアクティブ素子基板１とはシール材（図示せず）を介して貼り合わされ、シール材の内側における両基板１、３４間には液晶４０が封入されている。また、接続パッド３１とこれに対向するブラックマスク３５とは、アクティブ素子基板１側のオーバーコート膜３２に形成されたコンタクトホール３２ａの部分と対向基板３４側のオーバーコート膜３７に形成されたコンタクトホール３７ａの部分とに連続して配置されたクロス材４１を介して電気的に接続されている。この場合、ブラックマスク３５は電位を持たず、無電位となっている。
【００１５】
したがって、この液晶表示装置では、静電保護素子９の一方の接続電極２２は接続パッド３１及びクロス材４１を介してクロムからなる導電性のブラックマスク３５に電気的に接続されている。この結果、一例として、図１において１列目のデータライン５が静電気の帯電により高電位になった場合には、１列目のデータライン５に接続された静電保護素子９が導通し、１列目のデータライン５に帯電した静電気が接続パッド３１及びクロス材４１を介してブラックマスク３５に流れ、ブラックマスク３５が１列目のデータライン５と同電位となる。次に、例えば２列目のデータライン５に接続された静電保護素子９について見ると、この静電保護素子９も導通し、２列目のデータライン５がブラックマスク３５と同電位となる。かくして、ブラックマスク３５及びすべてのデータライン５が同電位となる。即ち、１列目のデータライン５に帯電した静電気は、ブラックマスク３５及び残りのすべてのデータライン５に逃げることになる。この結果、１列目のデータライン５に接続された薄膜トランジスタ３が静電破壊しないようにすることができる。この場合、ブラックマスク３５が静電対策用パターンとして機能するので、このブラックマスク３５とデータライン４との間でショートが発生しないようにすることができる。この結果、従来のようなデータライン４と短絡ライントとの交差部間でのショートに起因する歩留の低下を防止することができる。その上、ブラックマスク３５の容量は、補助容量ライン６と図４に示す従来の短絡ライン８との合計容量よりも大きいので、静電気緩和能力を大きくすることができる。
【００１６】
なお、上記実施形態では、静電保護素子９をデータライン４に設けた場合について説明したが、これに限らず、走査ライン４にも設けるようにしてもよく、また走査ライン４のみに設けるようにしてもよい。また、ブラックマスク３５の材料としては、クロム等の金属に限らず、導電性樹脂等であってもよい。
【００１７】
【発明の効果】
以上説明したように、この発明によれば、静電保護素子の一端部を例えばデータラインに接続し、かつ該静電保護素子の他端部を接続パッドに接続された接続電極に接続すると共に該接続パッドをクロス材を介して対向基板の導電性のブラックマスクに電気的に接続しているので、静電対策用パターンとして機能するブラックマスクと例えばデータラインとの間でショートが発生しないようにすることができ、ひいてはこのようなショートに起因する歩留の低下を防止することができる。
【図面の簡単な説明】
【図１】この発明の一実施形態における液晶表示装置のアクティブ素子基板上に形成されたものの一部の等価回路的平面図。
【図２】図１に示す液晶表示装置の対向基板を含む具体的な構造の一部の断面図。
【図３】従来の液晶表示装置のアクティブ素子基板上に形成されたものの一部を省略した全体的な等価回路的平面図。
【図４】図３に示すものの一部の等価回路的平面図。
【図５】図３及び図４に示すアクティブ素子基板の具体的な構造の一部の断面図。
【図６】図３及び図４に示すアクティブ素子基板において、アクティブ素子基板の上面に形成された配線の等価回路的平面図。
【符号の説明】
１ アクティブ素子基板
４ 走査ライン
５ データライン
６ 補助容量ライン
９ 静電保護素子
３１ 接続パッド
３４ 対向基板
３５ ブラックマスク
４１ クロス材
Claims (3)
- 複数の走査ラインと複数のデータラインを備えたアクティブ素子基板と導電性のブラックマスクを備えた対向基板とが互いに貼り合わされ、その間に液晶が封入された液晶表示装置において、前記アクティブ素子基板において前記走査ラインと前記データラインとのうち少なくとも一方の各ラインの一端側近傍に静電保護素子を設け、該静電保護素子の一端部を接続電極を介して前記一方のラインに接続し、前記静電保護素子の他端部を接続パッドに接続された接続電極に接続すると共に前記接続パッドをクロス材を介して前記ブラックマスクに電気的に接続したことを特徴とする液晶表示装置。
- 請求項1に記載の発明において、前記一方のラインはデータラインであることを特徴とする液晶表示装置。
- 請求項 1 に記載の発明において、前記アクティブ素子基板は前記各走査ラインと前記各データラインの交点近傍に前記走査ラインおよび前記データラインに接続された薄膜トランジスタと該薄膜トランジスタに接続された画素電極を有することを特徴とする液晶表示装置。
Priority Applications (1)
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| JP09957697A JP3674232B2 (ja) | 1997-04-03 | 1997-04-03 | 液晶表示装置 |
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| JP09957697A JP3674232B2 (ja) | 1997-04-03 | 1997-04-03 | 液晶表示装置 |
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| JPH10282526A JPH10282526A (ja) | 1998-10-23 |
| JP3674232B2 true JP3674232B2 (ja) | 2005-07-20 |
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ID=14250941
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| JP09957697A Expired - Fee Related JP3674232B2 (ja) | 1997-04-03 | 1997-04-03 | 液晶表示装置 |
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1997
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