JP3488587B2 - 昇圧回路及びこれを備えたicカード - Google Patents
昇圧回路及びこれを備えたicカードInfo
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Description
導体装置に内蔵される昇圧回路に係り、特に高い昇圧効
率を有する昇圧回路に関する。
の不揮発性メモリや、ダイナミック型半導体メモリなど
では、内部に昇圧回路を設け、外部から供給される電源
電圧を昇圧することによって正極性や負極性の高電圧を
発生させるようにしている。
素子とから構成され、従来の一例を図22に示す。この
例では2個のダイオードD1、D2を直列に接続し、初
段のダイオード素子D1のアノード端子を正極性の電源
電圧VDDのノードに接続し、カソード端子にはコンデ
ンサCの一方の端子を接続する。上記コンデンサCの他
方の端子にはクロック信号CLKを供給する。一方、2
段目のダイオードD2のアノード端子は初段のダイオー
ドD1のカソード端子に接続し、このダイオードD2の
カソード端子を出力としている。
図22の波形図を用いて説明する。まず、最初にクロッ
ク信号CLKがGNDレベル(論理0レベル)であると
する。初段のダイオードD1のカソード端子のノードA
の電圧は、アノード端子が電源電圧VDDのノードに接
続されているので、VDD−VFとなる。ここで、VF
はダイオードの順方向電圧である。また、出力、つまり
2段目のダイオードD2のカソード端子の電圧はさらに
VFだけ小さい値のVDD−2VFとなる。
(論理1レベル)となったときは、初段のダイオードD
1のカソード端子のノードAの電圧は、コンデンサCに
供給されるクロック信号CLKがGNDからVDDに変
化することにより、その差分の電圧VDDだけ持ち上げ
られて、VDD−VF+VDD=2VDD−VFとな
る。このとき、出力端子の電圧は2VDD−2VFとな
る。
ルとなったとき、初段のダイオードD1のカソード端子
のノードAの電圧は再びVDD−VFとなる。このと
き、2段目のダイオードD2のカソード端子(出力)の
電圧は、その直前に2VDD−2VFとなっていたた
め、アノード端子の電圧よりもカソード端子の電圧の方
が高くなる。つまり、2段目のダイオードD2は逆バイ
アス状態となり、電荷の移動は起こらない。従って、昇
圧出力は2VDD−2VFの電圧を維持する。一般的に
VFは0.6V程度であるために、VDD=3.3Vの
とき、昇圧出力電圧は5.4Vとなる。つまり3.3V
の電源電圧から5.4Vの昇圧電圧が得られることにな
る。
のコンデンサCに比べてかなり大きな負荷容量が付くの
が一般的である。また、昇圧出力端子には寄生のリーク
電流経路が存在し、昇圧電圧からわずかながらリーク電
流が流れる。2段目のダイオードD2のアノード端子側
からの電荷供給が無い場合は、負荷容量に蓄積された電
荷がこのリーク電流経路を通して流れるため、昇圧電圧
は時間と共に低下する。この低下する状態を図23中に
示した。
ベルになると、上述したように昇圧出力電圧は2VDD
−2VFに上昇する。
は、ダイオードをNチャネルMOSトランジスタ(以
下、NMOSトランジスタと称する)に置き換えても同
じ機能が得られる。例えばNMOSトランジスタでは、
ゲート端子をソース端子に接続すると、ソース端子をア
ノード端子、ドレイン端子をカソード端子と見なして、
ダイオードと同等の特性が得られる。この場合、ダイオ
ードの順方向電圧VFに相当する電圧は閾値電圧Vth
Nとなる。図22の従来回路中のダイオードD1、D2
を、ゲート端子とソース端子を接続したNMOSトラン
ジスタN31、N32で置き換えた従来の昇圧回路の他
の例を図24に示す。
ドを用いた従来の昇圧回路では、上述したように昇圧電
圧が最大でも2VDD−2VFにしかならない。つま
り、2VDDよりも2VFだけ小さな値になる。ダイオ
ードをNMOSトランジスタで置き換えた図24の回路
の場合にも、昇圧電圧の最大値は2VDD−2VthN
となり、やはり2VDDよりも2VthNだけ小さな値
になる。従来回路ではこのような電圧減少が避けられな
いために、昇圧効率が悪かった。
従来回路では次のような不具合が生じている。例えば、
不揮発性メモリでは、データのプログラムや消去の際
は、外部から供給される電源電圧VDD(例えば1.5
V)の10倍もの値の高電圧(15V)が必要である。
この場合、図24に示すような昇圧回路を、図25に示
すように多段にカスケード接続して、所望の値の昇圧電
圧を得るようにしている。例えば、閾値電圧VthNが
0.7VのNMOSトランジスタを使用した場合は20
段もの段数が必要になる。このように段数が増加するこ
とは、昇圧回路の占有面積を増大させることになるた
め、集積回路においては著しく不利となる。また、クロ
ック信号を供給するコンデンサの数が増加することによ
り消費電流もそれに応じて増加し、電池駆動などの低消
費電力用途に対しては性能が劣化することになる。
されたものであり、その目的は、昇圧効率の高い昇圧回
路、この昇圧回路を構成するための電圧転送回路及び昇
圧回路を備えたICカードを提供することである。
は、電源電圧が供給される第1のノードと、ドレイン端
子が上記第1のノードに接続され、ソース端子が第2の
ノードに接続された第1チャネル型の第1のMOSトラ
ンジスタと、ソース端子が上記第2のノードに接続さ
れ、ドレイン端子が上記第1のMOSトランジスタのゲ
ート端子に接続され、第1のクロック信号が供給される
第1のクロック端子にゲート端子が接続された第1チャ
ネル型の第2のMOSトランジスタと、ドレイン端子が
上記第2のMOSトランジスタのドレイン端子に接続さ
れ、基準電圧が供給される第3のノードにソース端子が
接続され、ゲート端子が上記第1のクロック端子に接続
された第2チャネル型の第3のMOSトランジスタと、
ドレイン端子が上記第1のノードに接続され、ソース端
子が第4のノードに接続された第1チャネル型の第4の
MOSトランジスタと、ソース端子が上記第4のノード
に接続され、ドレイン端子が上記第4のMOSトランジ
スタのゲート端子に接続され、上記第1のクロック信号
とは位相が逆の第2のクロック信号が供給される第2の
クロック端子にゲート端子が接続された第1チャネル型
の第5のMOSトランジスタと、ドレイン端子が上記第
5のMOSトランジスタのドレイン端子に接続され、上
記第3のノードにソース端子が接続され、ゲート端子が
上記第2のクロック端子に接続された第2チャネル型の
第6のMOSトランジスタと、上記第2のノードと上記
第2のクロック端子との間に接続された第1のコンデン
サと、上記第4のノードと上記第1のクロック端子との
間に接続された第2のコンデンサと、ドレイン端子が上
記第2のノードに接続され、ソース端子が昇圧電圧を得
る第5のノードに接続され、ゲート端子が上記第4のノ
ードに接続された第1チャネル型の第7のMOSトラン
ジスタと、ドレイン端子が上記第4のノードに接続さ
れ、ソース端子が上記第5のノードに接続され、ゲート
端子が上記第2のノードに接続された第1チャネル型の
第8のMOSトランジスタとを具備している。
池による電源電圧が供給される電源端子と、上記電源端
子に供給される電源電圧を昇圧する昇圧回路と、通常の
データ読み出し時には上記電源電圧に基づいて動作し、
データのプログラム時には上記昇圧回路から出力される
昇圧電圧を用いてデータのプログラム動作が行われるデ
ータのプログラム可能なメモリ回路とを具備し、上記昇
圧回路は、上記電源端子に接続された第1のノードと、
ドレイン端子が上記第1のノードに接続され、ソース端
子が第2のノードに接続された第1チャネル型の第1の
MOSトランジスタと、ソース端子が上記第2のノード
に接続され、ドレイン端子が上記第1のMOSトランジ
スタのゲート端子に接続され、第1のクロック信号が供
給される第1のクロック端子にゲート端子が接続された
第1チャネル型の第2のMOSトランジスタと、ドレイ
ン端子が上記第2のMOSトランジスタのドレイン端子
に接続され、基準電圧が供給される第3のノードにソー
ス端子が接続され、ゲート端子が上記第1のクロック端
子に接続された第2チャネル型の第3のMOSトランジ
スタと、ドレイン端子が上記第1のノードに接続され、
ソース端子が第4のノードに接続された第1チャネル型
の第4のMOSトランジスタと、ソース端子が上記第4
のノードに接続され、ドレイン端子が上記第4のMOS
トランジスタのゲート端子に接続され、上記第1のクロ
ック信号とは位相が逆の第2のクロック信号が供給され
る第2のクロック端子にゲート端子が接続された第1チ
ャネル型の第5のMOSトランジスタと、ドレイン端子
が上記第5のMOSトランジスタのドレイン端子に接続
され、上記第3のノードにソース端子が接続され、ゲー
ト端子が上記第2のクロック端子に接続された第2チャ
ネル型の第6のMOSトランジスタと、上記第2のノー
ドと上記第2のクロック端子との間に接続された第1の
コンデンサと、上記第4のノードと上記第1のクロック
端子との間に接続された第2のコンデンサと、ドレイン
端子が上記第2のノードに接続され、ソース端子が昇圧
電圧を得る第5のノードに接続され、ゲート端子が上記
第4のノードに接続された第1チャネル型の第7のMO
Sトランジスタと、ドレイン端子が上記第4のノードに
接続され、ソース端子が上記第5のノードに接続され、
ゲート端子が上記第2のノードに接続された第1チャネ
ル型の第8のMOSトランジ スタとを具備している。
実施の形態により説明する。
ICメモリカード(ICカード)の概略的な構成を示す
ブロック図である。ICカード本体10には、EEPR
OMセルアレイやその周辺回路を含むEEPROM回路
11と、電源端子12及び接地端子13と、上記電源端
子12に供給される電源電圧VDDを昇圧して昇圧電圧
VPPを出力する昇圧回路14とが設けられている。上
記EEPROM回路11は、通常のデータ読み出し時に
は電源端子12に供給される電源電圧VDDに基づいて
動作し、データのプログラム時には上記昇圧回路14か
ら出力される昇圧電圧VPPを用いてデータのプログラ
ム動作を行う。なお、上記電源端子12と接地端子13
には電池15が接続されている。
圧回路13で使用される電圧転送回路の一例を示してい
る。
MOSトランジスタ(以下、PMOSトランジスタと称
する)P1、P2と1個のNチャネルMOSトランジス
タ(以下、NMOSトランジスタと称する)N1とから
構成されている。上記PMOSトランジスタP1のドレ
イン端子は所定の電圧が供給されるノードn1に接続さ
れ、ソース端子はノードn2に接続されている。上記P
MOSトランジスタP2のソース端子は上記ノードn2
に接続され、ドレイン端子は上記PMOSトランジスタ
P1のゲート端子に接続され、ドレイン端子はノードn
3に接続されている。上記NMOSトランジスタN1の
ドレイン端子は上記PMOSトランジスタP2のドレイ
ン端子とPMOSトランジスタP1のゲート端子が共通
に接続されたノードn4に接続され、ゲート端子は上記
ノードn3に接続され、ソース端子はノードn5に接続
されている。さらに、上記Pチャネル及びNチャネルの
各MOSトランジスタのバックゲート端子はそれぞれの
ソース端子に接続されている。
を供給し、PMOSトランジスタP2のゲート端子とN
MOSトランジスタN1のゲート端子が共通に接続され
たノードn3にはクロック信号を供給し、ノードn5に
は接地電圧(GND)を供給するものとする。
き、NMOSトランジスタN1がオンし、PMOSトラ
ンジスタP2がオフする。このとき、オン状態のNMO
SトランジスタN1を介して接地電圧がPMOSトラン
ジスタP1のゲート端子に伝えられるので、PMOSト
ランジスタP1がオンする。従って、ノードn1に供給
されている正極性の電圧はそのままノードn2に転送さ
れる。このとき、電圧の低下は生じない。
と、NMOSトランジスタN1がオフし、PMOSトラ
ンジスタP2がオンする。このとき、オン状態のPMO
SトランジスタP2を介してノードn2の電圧がPMO
SトランジスタP1のゲート端子に供給される。このと
き、PMOSトランジスタP1のゲート端子とソース端
子の電圧は等しくなるので、このPMOSトランジスタ
P1がオフする。
ドn1に供給されている電圧をノードn2側に転送する
場合に、電圧低下を生じないで転送することができる。
ランジスタP3、P4と1個のNMOSトランジスタN
2とから構成されている。この図3に示す電圧転送回路
が、図2に示すものと異なっている点は、前記PMOS
トランジスタP2のゲート端子が前記ノードn3からノ
ードn1へ接続が変えられていることである。
正極性の電圧を供給し、ノードn3にはクロック信号を
供給し、ノードn5には接地電圧を供給するものとす
る。
き、NMOSトランジスタN1がオンする。このとき、
オン状態のNMOSトランジスタN1を介して接地電圧
がPMOSトランジスタP1のゲート端子に伝えられる
ので、PMOSトランジスタP1がオンする。従って、
ノードn1に供給されている正極性の電圧はそのままノ
ードn2に転送される。このとき、電圧の低下は生じな
い。
と、NMOSトランジスタN1がオフする。このとき、
予めノードn2の電圧はノードn1の電圧と等しくなっ
ており、PMOSトランジスタP2のゲート端子とソー
ス端子とは同電位となるためにこのPMOSトランジス
タP2はオフし、PMOSトランジスタP1のゲート端
子はフローティング状態になる。このため、PMOSト
ランジスタP1はオフする。
ドn1に供給されている電圧をノードn2側に転送する
場合に、電圧低下を生じないで転送することができる。
の第1の実施の形態に係る詳細な回路構成を示してい
る。この昇圧回路は前記図1中の電池15から供給され
る電源電圧VDDの2倍昇圧を行う場合のものであり、
前記図2に示した電圧転送回路21と、図3に示した電
圧転送回路22と、コンデンサCとを組み合わせて構成
されている。
n1は電源電圧VDDに接続され、ノードn3にはクロ
ック信号〜CLK(〜CLKはクロック信号CLKとは
位相が逆の信号を意味する)が供給される。また、ノー
ドn2にはコンデンサCの一方の端子が接続されてい
る。このコンデンサCの他方の端子にはクロック信号C
LKが供給される。
方の電圧転送回路21のノードn2に接続されている。
そして、この電圧転送回路22のノードn2から昇圧電
圧が出力される。また、他方の電圧転送回路22のノー
ドn3にはクロック信号CLKが供給される。なお、一
方の電圧転送回路21及び他方の電圧転送回路22のノ
ードn5は共に接地電圧GNDに接続される。
作を、図5の波形図を用いて説明する。なお、図5中に
おいて、XはPMOSトランジスタP1のゲート端子の
ノード、YはコンデンサCの一方の端子のノード、Zは
PMOSトランジスタP3のゲート端子のノードにおけ
る信号をそれぞれ示している。
レベル(GND)、クロック信号〜CLKが論理1レベ
ル(VDD)のとき、一方の電圧転送回路21では、P
MOSトランジスタP2がオフし、NMOSトランジス
タN1がオンする。NMOSトランジスタN1がオンす
ることにより、PMOSトランジスタP1のゲート端子
のノードの信号XがGNDレベルとなり、PMOSトラ
ンジスタP1がオンする。従って、コンデンサCの一方
の端子のノードの信号YはVDDレベルになる。
ランジスタP2のゲート端子が信号YによりVDDレベ
ルにされる。このとき、昇圧電圧の出力端子が仮にVD
Dよりも高いレベルである場合、このPMOSトランジ
スタP2がオンする。また、ゲート端子にクロック信号
CLKが供給されるNMOSトランジスタN1がオフす
るので、オンしているPMOSトランジスタP2を介し
て、VDDよりも高いレベルが昇圧電圧の出力端子から
PMOSトランジスタP1のゲート端子に供給される。
従って、PMOSトランジスタP1はオフとなる。ま
た、昇圧電圧の出力端子がVDDよりも低いレベルの場
合には、PMOSトランジスタP2はオフとなり、PM
OSトランジスタP1のゲート端子は電位的に浮遊状態
となるために、やはりこのPMOSトランジスタP1は
オフとなる。
論理1レベルに、クロック信号〜CLKが論理0レベル
に遷移すると、一方の電圧転送回路21では、PMOS
トランジスタP2がオンし、NMOSトランジスタN1
がオフする。この結果、PMOSトランジスタP1のゲ
ート端子には、オン状態のPMOSトランジスタP2を
介して信号YのVDDレベルが供給される。これによ
り、PMOSトランジスタP1のソース端子とゲート端
子のレベルが同一レベルとなるので、PMOSトランジ
スタP1はオフする。同時に、クロック信号CLKが論
理1レベルに変化したことにより、コンデンサCの一方
の端子のノードの信号YがVDDレベルから(VDD+
VDD)レベルに上昇する。つまり2VDDに昇圧され
る。なお、PMOSトランジスタP1のゲート端子のレ
ベルも、コンデンサCの一方の端子のレベル上昇に伴っ
て上昇するために、このPMOSトランジスタP1はオ
フしたままである。
号CLKが論理1レベルに変化したことにより、NMO
SトランジスタN1がオンする。また、信号Yが2VD
Dに昇圧されたので、PMOSトランジスタP2はオフ
する。その結果、オン状態のNMOSトランジスタN1
を介して接地電圧がPMOSトランジスタP1のゲート
端子に供給され、このPMOSトランジスタP1がオン
する。PMOSトランジスタP1がオンすると、2VD
Dに昇圧された信号Yが昇圧電圧の出力端子に伝えられ
る。
0レベルに、クロック信号〜CLKが論理1レベルに遷
移すると、最初の状態に戻り、他方の電圧転送回路22
内のPMOSトランジスタP1がオフする。従って、昇
圧電圧の出力端子の2VDDのレベルはそのまま保持さ
れる。
圧回路では、図22に示す従来回路のようなダイオード
の順方向電圧分、または図24及び図25に示す従来回
路のようなNMOSトランジスタの閾値電圧分の電圧低
下を伴わずに、電源電圧VDDの2倍の値を持つ昇圧電
圧が得られる。ただし、上記の動作は理想的な場合、つ
まり寄生の出力リーク電流が無視できる場合であって、
実際には昇圧電圧の出力端子にはリーク電流経路が存在
している。従って、クロック信号CLKが論理0レベル
のときは、出力容量(図示せず)からリーク電流が生じ
て電荷が移動し、昇圧電圧の出力端子における電圧は2
VDDから少しずつ低下していく。ただし、この電圧低
下は、次にクロック信号CLKが論理1レベルに上昇し
たとき後は2VDDに回復する。
て、電源電圧VDDの3倍昇圧を行う昇圧回路にこの発
明を実施した、第2の実施の形態に係る詳細な回路構成
を示している。
送回路21を1個と、図3に示した電圧転送回路22と
して22−1、22−2の2個と、2個のコンデンサC
1、C2とを組み合わせて構成されている。
電源電圧VDDに接続され、ノードn3にはクロック信
号〜CLKが供給される。また、ノードn2にはコンデ
ンサC1の一方の端子が接続されている。このコンデン
サC1の他方の端子にはクロック信号CLKが供給され
る。
1は、前段のノードn2を後段のノードn1に接続する
如く多段縦続接続されており、前段の電圧転送回路22
−1のノードn1は一方の電圧転送回路21のノードn
2に接続されている。また、後段の電圧転送回路22−
2のノードn2が昇圧電圧の出力端子に接続されてい
る。また、前段の電圧転送回路22−1のノードn3に
はクロック信号CLKが供給され、後段の電圧転送回路
22−2のノードn3にはクロック信号〜CLKが供給
されている。さらに前段の電圧転送回路22−1のノー
ドn2と後段の電圧転送回路22−2のノードn1との
接続ノードに上記他方のコンデンサC2の一方の端子が
接続されており、このコンデンサC2の他方の端子には
クロック信号〜CLKが供給される。
態のものに電圧転送回路22−2とコンデンサC2とを
追加したものとなるので、前段の電圧転送回路22−1
のノードn2と後段の電圧転送回路22−2のノードn
1との接続ノードには、図4の場合と同様に、リーク電
流による分を除いた電圧低下を伴わずに2VDDに昇圧
された電圧を得ることができる。そして、この実施の形
態では、さらに電圧転送回路22−2とコンデンサC2
とが追加されているので、出力端子には3VDDに昇圧
された電圧が得られることになる。
回路22−1、22−2と、2個のコンデンサC1、C
2を、電圧転送回路21の他に設けることにより、電源
電圧の3倍の昇圧電圧を得る場合について説明したが、
さらに電圧転送回路22をN個(Nは2以上の正の整
数)と、N個のコンデンサを電圧転送回路21の他に設
けることにより、電源電圧のN倍の昇圧電圧を得るよう
に構成することもできる。この場合、N個の電圧転送回
路22は、前段のノードn2を後段のノードn1に接続
する如く多段縦続接続し、N個のコンデンサの各一方の
端子は各電圧転送回路22のノードn1に接続する。
はクロック信号〜CLKを供給し、多段縦続接続された
N個の電圧転送回路22では最前段を含む奇数段の電圧
転送回路22のノードn3にクロック信号CLKを供給
し、偶数段の電圧転送回路22のノードn3にクロック
信号〜CLKを供給する。
縦続接続されたN個の電圧転送回路22のうち奇数段の
電圧転送回路22のノードn1に接続された各他端には
クロック信号CLKを供給し、偶数段の電圧転送回路2
2のノードn1に接続された各他端にはクロック信号〜
CLKを供給する。
昇圧電圧を得る場合に、前記図25の従来回路と、図6
に示した上記の実施の形態の回路とを比較する。この場
合、前記図25の従来回路では電圧効率が低いために2
0段もの段数が必要であるが、上記実施の形態によれば
その半分の10段で済む。集積回路において、最も占有
面積が広くなるのはコンデンサであることが知られてお
り、20段の場合には19個ものコンデンサが必要にな
るのと比べ、10段では9個で済む。この結果、チップ
面積の大幅な縮小が可能である。また、昇圧回路におい
て最も消費電流を食うのがコンデンサであるが、このコ
ンデンサの数が少なくなるので、全体の消費電流も大幅
に少なくなる。
の第3の実施の形態に係る詳細な回路構成を示してい
る。この昇圧回路は前記図1中の電池15から供給され
る電源電圧VDDの2倍昇圧を行う場合のものであり、
前記図2に示した電圧転送回路21として21−1、2
1−2の2個と、コンデンサCとを組み合わせて構成さ
れている。
ードn1は電源電圧VDDに接続され、ノードn3には
クロック信号〜CLKが供給される。また、ノードn2
にはコンデンサCの一方の端子が接続されている。この
コンデンサCの他方の端子にはクロック信号CLKが供
給される。
は一方の電圧転送回路21−1のノードn2に接続され
ている。そして、この電圧転送回路22−2のノードn
2から昇圧電圧が出力される。また、他方の電圧転送回
路22−2のノードn3は、一方の電圧転送回路22−
1のノードn4に接続されている。なお、両電圧転送回
路21−1、21−2のノードn5は共に接地電圧GN
Dに接続される。
の電圧転送回路21−2のPMOSトランジスタP2の
ゲート端子とNMOSトランジスタN1のゲート端子が
共にノードn3に接続され、さらにこのノードn3が一
方の電圧転送回路21−1のノード4に接続されている
点が、前記図4に示すものと異なるだけなので、以下、
この異なる点に基づく動作の違いだけを説明する。
トランジスタN1の導通制御はクロック信号CLKその
もので行われていた。しかし、この実施の形態の場合、
電圧転送回路21−2内のNMOSトランジスタN1の
導通制御は、電圧転送回路21−1内のNMOSトラン
ジスタN1を通過する接地電圧もしくは電圧転送回路2
1−1内のPMOSトランジスタP2を通過する信号Y
によって行われる。
ンジスタN1がオフするときはクロック信号CLKが論
理0レベルのときであるが、このとき、図6中の電圧転
送回路21−1のNMOSトランジスタN1はゲート端
子に供給されるクロック信号〜CLKが論理1レベルで
あり、オンするために、電圧転送回路21−1のノード
n4が接地電圧に設定される。従って、電圧転送回路2
1−2のNMOSトランジスタN1はオフする。
SトランジスタN1がオンするときはクロック信号CL
Kが論理1レベルのときであるが、このとき、信号Yは
2VDDに昇圧されており、この昇圧された電圧が図6
中の電圧転送回路21−1内のPMOSトランジスタP
2を介してノードn4に伝達されるので、図6中の電圧
転送回路21−1内のNMOSトランジスタN1はオフ
する。
ンジスタP2がオフするときはクロック信号CLKが論
理1レベルのときであるが、このとき、図6中の電圧転
送回路21−1のノードn3に供給されるクロック信号
〜CLKが論理0レベルであり、PMOSトランジスタ
P2がオンするので、2VDDに昇圧された信号Yが電
圧転送回路21−1内のPMOSトランジスタP2を介
してノードn4に伝達される。このため、電圧転送回路
21−2内のPMOSトランジスタP2のゲート端子と
ソース端子とは同電位となり、この電圧転送回路21−
2内のPMOSトランジスタP2はオフする。
SトランジスタP2がオンするときはクロック信号CL
Kが論理0レベルのときである。このとき、図6中の電
圧転送回路21−1のNMOSトランジスタN1はゲー
ト端子に供給されるクロック信号〜CLKが論理1レベ
ルであり、オンするために、電圧転送回路21−1のノ
ードn4は接地電圧に設定される。従って、電圧転送回
路21−2のPMOSトランジスタP2はオンする。
1の実施の形態による昇圧回路の場合と同様、従来回路
のようなダイオードの順方向電圧分、またはNMOSト
ランジスタの閾値電圧分の電圧低下を伴わずに、電源電
圧VDDの2倍の値を持つ昇圧電圧が得られる。
て、電源電圧VDDの3倍昇圧を行う昇圧回路にこの発
明を実施した、第4の実施の形態に係る詳細な回路構成
を示している。
送回路21として21−1、21−2、21−3の3個
と、2個のコンデンサC1、C2とを組み合わせて構成
されている。
2、21−3は、前段のノードn2を後段のノードn1
に接続すると共に前段のノードn4を後段のノードn3
に接続する如く多段縦続接続されており、最前段の電圧
転送回路21−1のノードn1は電源電圧VDDに接続
され、最後段の電圧転送回路21−3のノードn2は昇
圧電圧の出力端子に接続されている。また、最前段の電
圧転送回路21−1のノードn3にはクロック信号〜C
LKが供給されている。さらにコンデンサC1の一方の
端子は電圧転送回路21−1のノードn2と電圧転送回
路21−2のノードn1との接続ノードに接続されてお
り、このコンデンサC1の他方の端子にはクロック信号
CLKが供給されている。コンデンサC2の一方の端子
は電圧転送回路21−2のノードn2と電圧転送回路2
1−3のノードn1との接続ノードに接続されており、
このコンデンサC2の他方の端子にはクロック信号〜C
LKが供給されている。
態のものに電圧転送回路21−3とコンデンサC2とを
追加したものとなるので、電圧転送回路21−2のノー
ドn2と電圧転送回路21−3のノードn1との接続ノ
ードには、図7の場合と同様に、リーク電流による分を
除いた電圧低下を伴わずに2VDDに昇圧された電圧を
得ることができる。そして、この実施の形態では、さら
に電圧転送回路21−3とコンデンサC2とが追加され
ているので、出力端子には3VDDに昇圧された電圧が
得られることになる。
回路21−1、21−2、21−3と、2個のコンデン
サC1、C2を設けることにより、電源電圧の3倍の昇
圧電圧を得る場合について説明したが、さらにN個(N
は2以上の正の整数)電圧転送回路21と、(N−1)
個のコンデンサを設けることにより、電源電圧のN倍の
昇圧電圧を得るように構成することもできる。この場
合、N個の電圧転送回路21は、前段のノードn2を後
段のノードn1に接続すると共に前段のノードn4を後
段のノードn3に接続如く多段縦続接続し、N個のコン
デンサの各一方の端子は前段の電圧転送回路21のノー
ドn2と後段の電圧転送回路21のノードn1との接続
ノードに接続する。
ノードn3にはクロック信号〜CLKを供給し、また、
(N−1)個のコンデンサでは、一端が多段縦続接続さ
れたN個の電圧転送回路21のうち奇数段の電圧転送回
路21のノードn2に接続された各他端にはクロック信
号CLKを供給し、偶数段の電圧転送回路21のノード
n2に接続された各他端にはクロック信号〜CLKを供
給する。
く、所望の昇圧電圧を得るために従来よりも少ない段数
(電圧転送回路21の数)で良いので、チップ面積の大
幅な縮小が可能である。また、昇圧回路において最も消
費電流を食うコンデンサの数が少なくなるので、全体の
消費電流も大幅に少なくなる。
の第5の実施の形態に係る詳細な回路構成を示してい
る。この昇圧回路は前記図1中の電池15から供給され
る電源電圧VDDの2倍昇圧を行う場合のものであり、
前記図1に示した電圧転送回路21として21−1、2
1−2の2個と、コンデンサCとを組み合わせて構成さ
れている。
前記図7のものとほぼ同様に構成されているので、図7
と異なる点についてのみ説明する。図7の例では後段の
電圧転送回路21−2のノードn3を前段の電圧転送回
路21−1のノードn4に接続し、後段の電圧転送回路
21−2のノードn5を接地電圧GNDに接続していた
が、この実施の形態の昇圧回路では後段の電圧転送回路
21−2のノードn3を同じ電圧転送回路21−2のノ
ードn1に接続し、後段の電圧転送回路21−2のノー
ドn5を前段の電圧転送回路21−1のノードn1に接
続するようにしている。
LKが論理1レベルとなり、コンデンサCの一端のノー
ドにおける信号Yが2VDDに上昇し、後段の電圧転送
回路21−2内のPMOSトランジスタP1をオンさせ
て、この昇圧された電圧を出力端子に伝達する際、同じ
電圧転送回路21−2内のNMOSトランジスタN1を
オンさせて、上記PMOSトランジスタP1のゲート端
子に少なくとも2VDDよりもPMOSトランジスタの
閾値電圧分低い電圧を供給する必要がある。前記図7の
回路では、NMOSトランジスタN1のソース端子を接
地電圧に接続し、この接地電圧をPMOSトランジスタ
P1のゲート端子に供給することによってオンさせてい
たが、この実施の形態の回路では2VDDよりも低い電
源電圧VDDをNMOSトランジスタN1のソース端子
に供給することによりこのNMOSトランジスタN1を
オン状態にして、電源電圧VDDをPMOSトランジス
タP1のゲート端子に供給することによってオンさせて
いる。
て、電源電圧VDDの3倍昇圧を行う昇圧回路にこの発
明を実施した、第6の実施の形態に係る詳細な回路構成
を示している。
送回路21として21−1、21−2、21−3の3個
と、2個のコンデンサC1、C2とを組み合わせて構成
されている。
2、21−3は、前段のノードn2を後段のノードn1
に接続する如く多段縦続接続されており、最前段の電圧
転送回路21−1のノードn1は電源電圧VDDに接続
され、最後段の電圧転送回路21−3のノードn2は昇
圧電圧の出力端子に接続されている。また、最前段の電
圧転送回路21−1のノードn3にはクロック信号〜C
LKが供給されている。最前段の電圧転送回路21−1
のノードn5は接地電圧に接続されている。2段目の電
圧転送回路21−2のノードn5は、それよりも1段前
段の最前段の電圧転送回路21−1のノードn1に接続
されている。3段目、すなわち最後段の電圧転送回路2
1−3のノードn5は、それよりも1段前段の電圧転送
回路21−2のノードn1に接続されている。
転送回路21−1のノードn2と電圧転送回路21−2
のノードn1との接続ノードに接続されており、このコ
ンデンサC1の他方の端子にはクロック信号CLKが供
給されている。コンデンサC2の一方の端子は電圧転送
回路21−2のノードn2と電圧転送回路21−3のノ
ードn1との接続ノードに接続されており、このコンデ
ンサC2の他方の端子にはクロック信号〜CLKが供給
されている。
態のものに電圧転送回路21−3とコンデンサC2とを
追加したものとなるので、電圧転送回路21−2のノー
ドn2と電圧転送回路21−3のノードn1との接続ノ
ードには、図9の場合と同様に、リーク電流による分を
除いた電圧低下を伴わずに2VDDに昇圧された電圧を
得ることができる。そして、この実施の形態では、さら
に電圧転送回路21−3とコンデンサC2とが追加され
ているので、出力端子には3VDDに昇圧された電圧が
得られることになる。
回路21−1、21−2、21−3と、2個のコンデン
サC1、C2を設けることにより、電源電圧の3倍の昇
圧電圧を得る場合について説明したが、さらにN個(N
は2以上の正の整数)電圧転送回路21と、(N−1)
個のコンデンサを設けることにより、電源電圧のN倍の
昇圧電圧を得るように構成することもできる。この場
合、N個の電圧転送回路は、前段のノードn2を後段の
ノードn1に接続する如く多段縦続接続し、N個のコン
デンサの各一方の端子は前段の電圧転送回路21のノー
ドn2と後段の電圧転送回路21のノードn1との接続
ノードに接続する。
ノードn3にはクロック信号〜CLKを供給し、最前段
以降の電圧転送回路21−2…の各ノードn3は、それ
ぞれ1段前の電圧転送回路21のノードn1に接続す
る。
端が多段縦続接続されたN個の電圧転送回路21のうち
奇数段の電圧転送回路21のノードn2に接続された各
他端にはクロック信号CLKを供給し、偶数段の電圧転
送回路21のノードn2に接続された各他端にはクロッ
ク信号〜CLKを供給する。
く、所望の昇圧電圧を得るために従来よりも少ない段数
(電圧転送回路21の数)で良いので、チップ面積の大
幅な縮小が可能である。また、昇圧回路において最も消
費電流を食うコンデンサの数が少なくなるので、全体の
消費電流も大幅に少なくなる。
路は、正極性の電圧VDDを昇圧してVDDよりも高い
電圧を発生するものであったが、この発明は接地電圧G
NDから負極性の電圧を昇圧して発生する昇圧回路にも
実施が可能であることはいうまでもない。この負極性の
昇圧回路は、前記正極性の電圧の昇圧を行う昇圧回路内
のPMOSトランジスタとNMOSトランジスタを、及
び電源電圧VDDと接地電圧GNDとをそれぞれ入れ替
えることにより実現できる。
圧を昇圧して発生する昇圧回路で使用される電圧転送回
路の一例を示している。
ものであり、前記PMOSトランジスタP1、P2の代
わりにNMOSトランジスタN11、N12が使用さ
れ、前記NMOSトランジスタN1の代わりにPMOS
トランジスタP11が使用されている。
ものであり、前記PMOSトランジスタP1、P2の代
わりにNMOSトランジスタN11、N12が使用さ
れ、前記NMOSトランジスタN1の代わりにPMOS
トランジスタP11が使用されている。なお、この図1
2の電圧転送回路が上記図11の電圧転送回路と異なる
点は、NMOSトランジスタN12のゲート端子がノー
ドn1に接続されているところである。
接地電圧もしくはそれよりも低い電圧をノードn1から
ノードn2側に転送する場合、転送するトランジスタが
NMOSトランジスタなので、ノードn1に供給される
接地電圧もしくはそれよりも低い電圧を、電圧上昇を生
じないで転送することができる。
の形態に係る詳細な回路構成を示しており、前記図4に
示した正極性の電圧昇圧を行う昇圧回路に対応してい
る。すなわち、この昇圧回路は前記図1中の電池15か
ら供給される電源電圧VDDと接地電圧GNDとから、
−VDDの電圧を発生する場合のものであり、前記図1
1に示した電圧転送回路31と、図12に示した電圧転
送回路32と、コンデンサCとを組み合わせて構成され
ている。
n1は接地電圧GNDに接続され、ノードn3にはクロ
ック信号CLKが供給され、ノードn5は電源電圧に接
続される。また、ノードn2にはコンデンサCの一方の
端子が接続されている。このコンデンサCの他方の端子
にはクロック信号〜CLKが供給される。
方の電圧転送回路31のノードn2に接続されている。
そして、この電圧転送回路32のノードn2から負極性
の電圧が出力される。また、電圧転送回路32のノード
n5は電源電圧に接続されている。
に動作する。
レベル(GND)、クロック信号〜CLKが論理1レベ
ル(VDD)のとき、一方の電圧転送回路31内のPM
OSトランジスタP11がオンし、VDDの電圧がこの
PMOSトランジスタP11を介して同じ電圧転送回路
31内のNMOSトランジスタN11のゲート端子に供
給され、このNMOSトランジスタN11がオンする。
従って、上記NMOSトランジスタN11のソース端子
は接地電圧GNDとなる。このとき、NMOSトランジ
スタN12はオフする。
ランジスタP11はオフする。また、NMOSトランジ
スタN12のゲート端子はGNDレベルであるが、仮に
そのソース端子(昇圧電圧の出力端子)がGNDよりも
低いレベルであるとすると、このNMOSトランジスタ
N12はオンする。しかし、PMOSトランジスタP1
1がオフであるために、NMOSトランジスタN11の
ゲート端子はGNDよりも高くならないので、このNM
OSトランジスタN11はオフする。
論理1レベルに、クロック信号〜CLKが論理0レベル
に遷移すると、一方の電圧転送回路31では、NMOS
トランジスタN12がオンし、PMOSトランジスタP
11がオフする。この結果、NMOSトランジスタN1
1のソース端子とゲート端子とが同電位(GND)とな
り、このNMOSトランジスタN11はオフする。同時
にコンデンサCの他方の端子に供給されているクロック
信号〜CLKがGNDレベルからVDDレベルへと変化
するため、コンデンサCの一方の端子、つまり電圧転送
回路31のノードn2はGNDレベルから(GND−V
DD)レベル、つまり−VDDの負方向に昇圧される。
ランジスタP11がオンし、VDDがNMOSトランジ
スタN11のゲート端子がVDDとなるために、このN
MOSトランジスタN11がオンする。このとき、NM
OSトランジスタN12のゲート端子は−VDDなの
で、このNMOSトランジスタN12はオフする。従っ
て、オン状態のNMOSトランジスタN11のドレイン
端子側の−VDDの電圧が昇圧電圧の出力端子に伝達さ
れる。
0レベルに、クロック信号〜CLKが論理1レベルに遷
移すると、最初の状態に戻り、他方の電圧転送回路32
内のNMOSトランジスタN11がオフする。従って、
昇圧電圧の出力端子の−VDDのレベルはそのまま保持
される。
圧回路では、図22に示す従来回路のようなダイオード
の順方向電圧分、または図24及び図25に示す従来回
路のようなNMOSトランジスタの閾値電圧分の電圧低
下を伴わずに、接地電圧GNDよりもVDDだけ低い−
VDDの負の値を持つ昇圧電圧が得られる。
して、−2VDDの負方向への昇圧を行う昇圧回路にこ
の発明を実施した、第8の実施の形態に係る詳細な回路
構成を示している。
転送回路31を1個と、図12に示した電圧転送回路3
2として32−1、32−2の2個と、2個のコンデン
サC1、C2とを組み合わせて構成されている。
接地電圧GNDに接続され、ノードn3にはクロック信
号CLKが供給される。また、ノードn2にはコンデン
サC1の一方の端子が接続されている。このコンデンサ
C1の他方の端子にはクロック信号〜CLKが供給され
る。
1は、前段のノードn2を後段のノードn1に接続する
如く多段縦続接続されており、前段の電圧転送回路32
−1のノードn1は電圧転送回路31のノードn2に接
続されている。また、後段の電圧転送回路32−2のノ
ードn2が昇圧電圧の出力端子に接続されている。ま
た、前段の電圧転送回路32−1のノードn3にはクロ
ック信号〜CLKが供給され、後段の電圧転送回路32
−2のノードn3にはクロック信号CLKが供給されて
いる。さらに前段の電圧転送回路32−1のノードn2
と後段の電圧転送回路32−2のノードn1との接続ノ
ードに上記他方のコンデンサC2の一方の端子が接続さ
れており、このコンデンサC2の他方の端子にはクロッ
ク信号CLKが供給されている。
形態のものに電圧転送回路32−2とコンデンサC2と
を追加したものとなるので、前段の電圧転送回路32−
1のノードn2と後段の電圧転送回路32−2のノード
n1との接続ノードには、図13の場合と同様に、リー
ク電流による分を除いた電圧上昇を伴わずに−VDDに
昇圧された電圧を得ることができる。そして、この実施
の形態では、さらに電圧転送回路32−2とコンデンサ
C2とが追加されているので、出力端子には−2VDD
に昇圧された電圧が得られることになる。
回路32−1、32−2と、2個のコンデンサC1、C
2を、電圧転送回路31の他に設けることにより、−2
VDDの昇圧電圧を得る場合について説明したが、さら
に電圧転送回路22をN個(Nは2以上の正の整数)
と、N個のコンデンサを電圧転送回路31の他に設ける
ことにより、−VDD×Nの値の昇圧電圧を得るように
構成することもできる。この場合、N個の電圧転送回路
32は、前段のノードn2を後段のノードn1に接続す
る如く多段縦続接続し、N個のコンデンサの各一方の端
子は各電圧転送回路32のノードn1に接続する。
はクロック信号CLKを供給し、多段縦続接続されたN
個の電圧転送回路32では最前段を含む奇数段の電圧転
送回路32のノードn3にクロック信号〜CLKを供給
し、偶数段の電圧転送回路32のノードn3にクロック
信号CLKを供給する。
縦続接続されたN個の電圧転送回路32のうち奇数段の
電圧転送回路32のノードn1に接続された各他端には
クロック信号〜CLKを供給し、偶数段の電圧転送回路
32のノードn1に接続された各他端にはクロック信号
CLKを供給する。
この発明の昇圧回路の第9の実施の形態に係る詳細な回
路構成を示している。この昇圧回路は前記図1中の電池
15から供給される接地電圧GNDと電源電圧VDDと
を用いて、−VDDの値の昇圧電圧を発生するものであ
り、前記図11に示した電圧転送回路31として31−
1、31−2の2個と、コンデンサCとを組み合わせて
構成されている。
ードn1は接地電圧GNDに接続され、ノードn3には
クロック信号CLKが供給される。また、ノードn2に
はコンデンサCの一方の端子が接続されている。このコ
ンデンサCの他方の端子にはクロック信号〜CLKが供
給されている。
は一方の電圧転送回路31−1のノードn2に接続され
ている。そして、この電圧転送回路32−2のノードn
2から昇圧電圧が出力される。また、他方の電圧転送回
路32−2のノードn3は一方の電圧転送回路32−1
のノードn4に接続されている。なお、両電圧転送回路
31−1、31−2のノードn5は共に電源電圧VDD
に接続される。
の電圧転送回路31−2内のNMOSトランジスタN1
2のゲート端子とPMOSトランジスタP111のゲー
ト端子とが共にノードn3に接続され、さらにこのノー
ドn3が一方の電圧転送回路31−1のノード4に接続
されている点が、前記図13に示すものと異なるだけで
あり、基本的な動作は前記図13のものと同様なのでそ
の説明は省略する。
第7の実施の形態による昇圧回路の場合と同様に、リー
クによる分を除いて、電圧上昇を伴わないで−VDDの
値を持つ昇圧電圧が得られる。
して、−2VDDの昇圧を行う昇圧回路にこの発明を実
施した、第10の実施の形態に係る詳細な回路構成を示
している。
転送回路31として31−1、31−2、31−3の3
個と、2個のコンデンサC1、C2とを組み合わせて構
成されている。
2、31−3は、前段のノードn2を後段のノードn1
に接続すると共に前段のノードn4を後段のノードn3
に接続する如く多段縦続接続されており、最前段の電圧
転送回路31−1のノードn1は接地電圧GNDに接続
され、最後段の電圧転送回路31−3のノードn2は昇
圧電圧の出力端子に接続されている。また、最前段の電
圧転送回路31−1のノードn3にはクロック信号CL
Kが供給されている。さらにコンデンサC1の一方の端
子は電圧転送回路31−1のノードn2と電圧転送回路
31−2のノードn1との接続ノードに接続されてお
り、このコンデンサC1の他方の端子にはクロック信号
〜CLKが供給されている。コンデンサC2の一方の端
子は電圧転送回路31−2のノードn2と電圧転送回路
31−3のノードn1との接続ノードに接続されてお
り、このコンデンサC2の他方の端子にはクロック信号
CLKが供給されている。
形態のものに電圧転送回路31−3とコンデンサC2と
を追加したものとなるので、電圧転送回路31−2のノ
ードn2と電圧転送回路31−3のノードn1との接続
ノードには、図15の場合と同様に、リーク電流による
分を除いた電圧低下を伴わずに−VDDに昇圧された負
の電圧を得ることができる。そして、この実施の形態で
は、さらに電圧転送回路31−3とコンデンサC2とが
追加されているので、出力端子には−2VDDに昇圧さ
れた電圧が得られることになる。
回路31−1、31−2、31−3と、2個のコンデン
サC1、C2を設けることにより、−2VDDに昇圧さ
れた電圧を得る場合について説明したが、さらにN個
(Nは2以上の正の整数)電圧転送回路31と、(N−
1)個のコンデンサを設けることにより、−2VDDよ
りもさらに低い昇圧電圧を得るように構成することもで
きる。この場合、N個の電圧転送回路31は、前段のノ
ードn2を後段のノードn1に接続すると共に前段のノ
ードn4を後段のノードn3に接続如く多段縦続接続
し、N個のコンデンサの各一方の端子は前段の電圧転送
回路31のノードn2と後段の電圧転送回路31のノー
ドn1との接続ノードに接続する。
ノードn3にはクロック信号CLKを供給し、また、
(N−1)個のコンデンサでは、一端が多段縦続接続さ
れたN個の電圧転送回路31のうち奇数段の電圧転送回
路31のノードn2に接続された各他端にはクロック信
号〜CLKを供給し、偶数段の電圧転送回路31のノー
ドn2に接続された各他端にはクロック信号CLKを供
給する。
く、所望の昇圧電圧を得るために従来よりも少ない段数
で良いので、チップ面積の大幅な縮小が可能である。ま
た、昇圧回路において最も消費電流を食うコンデンサの
数が少なくなるので、全体の消費電流も大幅に少なくな
る。
昇圧回路の第11の実施の形態に係る詳細な回路構成を
示している。この昇圧回路は前記図9に示す第5の実施
の形態と同様の変形を、上記図15の昇圧回路に加えた
ものであり、前記図15のものとほぼ同様に構成されて
いるので、図15と異なる点についてのみ説明する。図
15の例では後段の電圧転送回路31−2のノードn3
を前段の電圧転送回路31−1のノードn4に接続し、
後段の電圧転送回路31−2のノードn5を電源電圧V
DDに接続していたが、この実施の形態の昇圧回路では
後段の電圧転送回路31−2のノードn3を同じ電圧転
送回路31−2のノードn1に接続し、後段の電圧転送
回路31−2のノードn5をVDDに接続する代わりに
前段の電圧転送回路31−1のノードn1に接続するよ
うにしている。
LKが論理0レベルとなり、コンデンサCの一端のノー
ドにおける信号Yが−VDDに低下し、後段の電圧転送
回路31−2内のNMOSトランジスタN11をオンさ
せて、この負方向に昇圧された電圧を出力端子に伝達す
る際、同じ電圧転送回路31−2内のPMOSトランジ
スタP11をオンさせて、上記NMOSトランジスタN
11のゲート端子に少なくとも−VDDよりもNMOS
トランジスタの閾値電圧分だけ高い電圧を供給する必要
がある。前記図15の回路では、PMOSトランジスタ
P11のソース端子を電源電圧VDDに接続し、この電
圧VDDをNMOSトランジスタN11のゲート端子に
供給することによってオンさせていたが、この実施の形
態の回路では−VDDよりも高い接地電圧GNDをPM
OSトランジスタP11のソース端子に供給することに
よりこのPMOSトランジスタP11をオン状態にし
て、接地電圧GNDをNMOSトランジスタN11のゲ
ート端子に供給することによってオンさせている。
して、−2VDDの倍昇圧を行う昇圧回路にこの発明を
実施した、第12の実施の形態に係る詳細な回路構成を
示している。
送回路31として31−1、31−2、31−3の3個
と、2個のコンデンサC1、C2とを組み合わせて構成
されている。
2、31−3は、前段のノードn2を後段のノードn1
に接続する如く多段縦続接続されており、最前段の電圧
転送回路31−1のノードn1は接地電圧GNDに接続
され、最後段の電圧転送回路31−3のノードn2は昇
圧電圧の出力端子に接続されている。また、最前段の電
圧転送回路31−1のノードn3にはクロック信号CL
Kが供給されている。最前段の電圧転送回路31−1の
ノードn5は電源電圧VDDに接続されている。2段目
の電圧転送回路31−2のノードn5は、それよりも1
段前段の最前段の電圧転送回路31−1のノードn1に
接続されている。3段目、すなわち最後段の電圧転送回
路31−3のノードn5は、それよりも1段前段の電圧
転送回路31−2のノードn1に接続されている。
転送回路31−1のノードn2と電圧転送回路31−2
のノードn1との接続ノードに接続されており、このコ
ンデンサC1の他方の端子にはクロック信号〜CLKが
供給されている。コンデンサC2の一方の端子は電圧転
送回路31−2のノードn2と電圧転送回路31−3の
ノードn1との接続ノードに接続されており、このコン
デンサC2の他方の端子にはクロック信号CLKが供給
されている。
形態のものに電圧転送回路31−3とコンデンサC2と
を追加したものとなるので、電圧転送回路31−1のノ
ードn2と電圧転送回路31−2のノードn1との接続
ノードには、図17の場合と同様に、リーク電流による
分を除いた電圧上昇を伴わずに−VDDに昇圧された電
圧を得ることができる。そして、この実施の形態では、
さらに電圧転送回路31−3とコンデンサC2とが追加
されているので、出力端子には−2VDDに昇圧された
電圧が得られることになる。
回路31−1、31−2、31−3と、2個のコンデン
サC1、C2を設けることにより、−2VDDの値の昇
圧電圧を得る場合について説明したが、さらにN個(N
は2以上の正の整数)電圧転送回路31と、(N−1)
個のコンデンサを設けることにより、−2VDDよりも
さらに低い値の昇圧電圧を得るように構成することもで
きる。この場合、N個の電圧転送回路は、前段のノード
n2を後段のノードn1に接続する如く多段縦続接続
し、N個のコンデンサの各一方の端子は前段の電圧転送
回路31のノードn2と後段の電圧転送回路31のノー
ドn1との接続ノードに接続する。
ノードn3にはクロック信号CLKを供給し、最前段以
降の電圧転送回路31−2…の各ノードn3は、それぞ
れ1段前の電圧転送回路31のノードn1に接続する。
端が多段縦続接続されたN個の電圧転送回路31のうち
奇数段の電圧転送回路31のノードn2に接続された各
他端にはクロック信号〜CLKを供給し、偶数段の電圧
転送回路31のノードn2に接続された各他端にはクロ
ック信号CLKを供給する。
く、所望の昇圧電圧を得るために従来よりも少ない段数
で良いので、チップ面積の大幅な縮小が可能である。ま
た、昇圧回路において最も消費電流を食うコンデンサの
数が少なくなるので、全体の消費電流も大幅に少なくな
る。
係る昇圧回路を示している。この実施の形態では、前記
図2に示すようにそれぞれ2個のPMOSトランジスタ
P1、P2と1個のNMOSトランジスタN1とで構成
された電圧転送回路を21aと21bの2個設け、一方
及び他方の電圧転送回路21a、21bのノードn1は
共に電源電圧VDDに接続し、一方の電圧転送回路21
aのノードn3にはクロック信号〜CLKを供給し、他
方の電圧転送回路21bのノードn3にはクロック信号
CLKを供給し、一方及び他方の電圧転送回路21a、
21bのノードn5は共に接地電圧GNDに接続してい
る。
け、一方のコンデンサC1の一方の端子は一方の電圧転
送回路21aのノードn2に接続し、このコンデンサC
1の他方の端子にはクロック信号CLKを供給し、他方
のコンデンサC2の一方の端子は他方の電圧転送回路2
1bのノードn2に接続し、このコンデンサC2の他方
の端子にはクロック信号〜CLKを供給している。
ドn2と昇圧電圧を得る出力端子との間にはPMOSト
ランジスタP21のソース、ドレイン端子を接続し、こ
のPMOSトランジスタP21のゲート端子は上記他方
の電圧転送回路21bのノードn2に接続している。同
様に、他方の電圧転送回路21bのノードn2と昇圧電
圧を得る出力端子との間にはPMOSトランジスタP2
2のソース、ドレイン端子を接続し、このPMOSトラ
ンジスタP22のゲート端子は上記一方の電圧転送回路
21aのノードn2に接続している。
図20の波形図に示すように、一方の電圧転送回路21
aとコンデンサC1とからなる回路により、クロック信
号CLKが論理1レベルに上昇した時に入力電圧VDD
が2VDDに昇圧され、PMOSトランジスタP21を
介して昇圧電圧の出力端子に出力される。他方の電圧転
送回路21bとコンデンサC2とからなる回路では、ク
ロック信号〜CLKが論理1レベルに上昇した時に入力
電圧VDDが2VDDに昇圧され、PMOSトランジス
タP22を介して昇圧電圧の出力端子に出力される。
一方の電圧転送回路21aのノードn2の信号YがVD
Dで他方の電圧転送回路21bのノードn2の信号Zが
2VDDのときはオフで出力端子に電荷を供給しない。
反対に、一方の電圧転送回路21aのノードn2の信号
Yが2VDDで他方の電圧転送回路21bのノードn2
の信号ZがVDDのときはオンし、出力端子に信号Yと
同じ値の2VDDの電圧を出力する。全く同様にPMO
SトランジスタP22もオン、オフ動作する。つまり、
一方の電圧転送回路21aのノードn2の信号YがVD
Dで他方の電圧転送回路21bのノードn2の信号Zが
2VDDのときはオンとなり、出力端子に信号Yと同じ
値の2VDDの電圧を出力する。反対に、一方の電圧転
送回路21aのノードn2の信号Yが2VDDで他方の
電圧転送回路21bのノードn2の信号ZがVDDのと
きはオフとなり、出力端子にに電荷を供給しない。
OSトランジスタP21、P22のオン/オフ動作が制
御されるが、上記のようにP21とP22は互いに相補
的にオンとオフを繰り返す。つまり、PMOSトランジ
スタP21がオフのときはPMOSトランジスタP22
がオンして出力端子に2VDDを供給し、PMOSトラ
ンジスタP22がオフのときはPMOSトランジスタP
21がオンして出力端子に2VDDを供給する。
は、クロック信号CLKが論理1レベルのときでも論理
0レベルのときでも2VDDを出力することができるの
で、例えば前記図4に示した実施の形態による昇圧回路
と比べて、リーク電流による出力電圧の低下が非常に小
さなものとなる。かつ、出力される電荷量が2倍となる
ため、さらに昇圧効率が良いものとなる。
い電圧を得るためには、図19に示した回路をN個用意
し、1つの入力端子を他の出力端子にカスケード接続す
ることで(N+1)VDDの出力電圧が得られる。
を、負極性の昇圧回路にも適用することができる。図2
1はこの発明の第14の実施の形態による負極性の昇圧
電圧を発生する昇圧回路の詳細な回路構成を示してい
る。この実施の形態による昇圧回路では、前記図19中
のPMOSトランジスタP1、P2、P21、P22及
びNMOSトランジスタN1の代わりにNMOSトラン
ジスタN11、N12、N21、N22及びPMOSト
ランジスタP11が用いられている。そして、出力端子
にはリーク電流による電圧上昇が非常に小さな−VDD
の電圧が得られる。なお、この負極性の昇圧回路の場合
にも、−2VDD、−3VDD、…とより低い電圧を得
るためには、図21に示した回路をN個用意し、1つの
入力端子を他の出力端子にカスケード接続することで−
N・VDDの出力電圧が得られる。
昇圧効率の高い昇圧回路を提供することができる。ま
た、この発明の昇圧回路をICカードに内蔵させれば、
電池によって駆動する場合に、消費電流を抑えることが
できるので、電池寿命を長くすることができる。
カード(ICカード)の概略的な構成を示すブロック
図。
一例を示す回路図。
他の例を示す回路図。
詳細な回路構成を示す図。
詳細な回路構成を示す図。
詳細な回路構成を示す図。
詳細な回路構成を示す図。
詳細な回路構成を示す図。
る詳細な回路構成を示す図。
路の一例を示す回路図。
路の他の例を示す回路図。
る詳細な回路構成を示す図。
る詳細な回路構成を示す図。
る詳細な回路構成を示す図。
係る詳細な回路構成を示す図。
係る詳細な回路構成を示す図。
係る詳細な回路構成を示す図。
係る詳細な回路構成を示す図。
図。
係る詳細な回路構成を示す図。
た従来の昇圧回路の回路図。
た従来の昇圧回路の回路図。
3、22、22−1、22−2、31、31−1、31
−2、、31−3、32、32−1、32−2…電圧転
送回路、 P1、P2、P11、P21、P22…PチャネルMO
Sトランジスタ(PMOSトランジスタ)、 N1、N11、N12、N21、N22…NチャネルM
OSトランジスタ(NMOSトランジスタ)、 n1、n2、n3、n4、n5…ノード、 C1、C2…コンデンサ。
Claims (8)
- 【請求項1】 電源電圧が供給される第1のノードと、 ドレイン端子が上記第1のノードに接続され、ソース端
子が第2のノードに接続された第1チャネル型の第1の
MOSトランジスタと、 ソース端子が上記第2のノードに接続され、ドレイン端
子が上記第1のMOSトランジスタのゲート端子に接続
され、第1のクロック信号が供給される第1のクロック
端子にゲート端子が接続された第1チャネル型の第2の
MOSトランジスタと、 ドレイン端子が上記第2のMOSトランジスタのドレイ
ン端子に接続され、基準電圧が供給される第3のノード
にソース端子が接続され、ゲート端子が上記第1のクロ
ック端子に接続された第2チャネル型の第3のMOSト
ランジスタと、 ドレイン端子が上記第1のノードに接続され、ソース端
子が第4のノードに接続された第1チャネル型の第4の
MOSトランジスタと、 ソース端子が上記第4のノードに接続され、ドレイン端
子が上記第4のMOSトランジスタのゲート端子に接続
され、上記第1のクロック信号とは位相が逆の第2のク
ロック信号が供給される第2のクロック端子にゲート端
子が接続された第1チャネル型の第5のMOSトランジ
スタと、 ドレイン端子が上記第5のMOSトランジスタのドレイ
ン端子に接続され、上記第3のノードにソース端子が接
続され、ゲート端子が上記第2のクロック端子に接続さ
れた第2チャネル型の第6のMOSトランジスタと、 上記第2のノードと上記第2のクロック端子との間に接
続された第1のコンデンサと、 上記第4のノードと上記第1のクロック端子との間に接
続された第2のコンデンサと、 ドレイン端子が上記第2のノードに接続され、ソース端
子が昇圧電圧を得る第5のノードに接続され、ゲート端
子が上記第4のノードに接続された第1チャネル型の第
7のMOSトランジスタと、 ドレイン端子が上記第4のノードに接続され、ソース端
子が上記第5のノードに接続され、ゲート端子が上記第
2のノードに接続された第1チャネル型の第8のMOS
トランジスタとを具備したことを特徴とする昇圧回路。 - 【請求項2】 前記各MOSトランジスタのバックゲー
ト端子がそれぞれのソース端子に接続されていることを
特徴とする請求項1に記載の昇圧回路。 - 【請求項3】 前記電源電圧が正極性の電圧であり、前
記第1チャネル型のMOSトランジスタがPチャネル型
であり、前記第2チャネル型のMOSトランジスタがN
チャネル型である請求項1に記載の昇圧回路。 - 【請求項4】 前記電源電圧が接地電圧であり、前記第
1チャネル型のMOSトランジスタがNチャネル型であ
り、前記第2チャネル型のMOSトランジスタがPチャ
ネル型である請求項1に記載の昇圧回路。 - 【請求項5】 外部から電池による電源電圧が供給され
る電源端子と、 上記電源端子に供給される電源電圧を昇圧する昇圧回路
と、 通常のデータ読み出し時には上記電源電圧に基づいて動
作し、データのプログラム時には上記昇圧回路から出力
される昇圧電圧を用いてデータのプログラム動作が行わ
れるデータのプログラム可能なメモリ回路とを具備し、 上記昇圧回路は、上記電源端子に接続された第1のノー
ドと、 ドレイン端子が上記第1のノードに接続され、ソース端
子が第2のノードに接続された第1チャネル型の第1の
MOSトランジスタと、 ソース端子が上記第2のノードに接続され、ドレイン端
子が上記第1のMOSトランジスタのゲート端子に接続
され、第1のクロック信号が供給される第1のクロック
端子にゲート端子が接続された第1チャネル型の第2の
MOSトランジスタと、 ドレイン端子が上記第2のMOSトランジスタのドレイ
ン端子に接続され、基準電圧が供給される第3のノード
にソース端子が接続され、ゲート端子が上記第1のクロ
ック端子に接続された第2チャネル型の第3のMOSト
ランジスタと、 ドレイン端子が上記第1のノードに接続され、ソース端
子が第4のノードに接続された第1チャネル型の第4の
MOSトランジスタと、 ソース端子が上記第4のノードに接続され、ドレイン端
子が上記第4のMOSトランジスタのゲート端子に接続
され、上記第1のクロック信号とは位相が逆の第2のク
ロック信号が供給される第2のクロック端子にゲート端
子が接続された第1チャネル型の第5のMOSトランジ
スタと、 ドレイン端子が上記第5のMOSトランジスタのドレイ
ン端子に接続され、上記第3のノードにソース端子が接
続され、ゲート端子が上記第2のクロック端子に接続さ
れた第2チャネル型の第6のMOSトランジスタと、 上記第2のノードと上記第2のクロック端子との間に接
続された第1のコンデンサと、 上記第4のノードと上記第1のクロック端子との間に接
続された第2のコンデンサと、 ドレイン端子が上記第2のノードに接続され、ソース端
子が昇圧電圧を得る第5のノードに接続され、ゲート端
子が上記第4のノードに接続された第1チャネル型の第
7のMOSトランジスタと、 ドレイン端子が上記第4のノードに接続され、ソース端
子が上記第5のノードに接続され、ゲート端子が上記第
2のノードに接続された第1チャネル型の第8のMOS
トランジスタとを具備したことを特徴とするICカー
ド。 - 【請求項6】 前記昇圧回路内の各MOSトランジスタ
のバックゲート端子がそれぞれのソース端子に接続され
ていることを特徴とする請求項5に記載のICカード。 - 【請求項7】 前記電源電圧が正極性の電圧であり、前
記第1チャネル型のMOSトランジスタがPチャネル型
であり、前記第2チャネル型のMOSトランジスタがN
チャネル型である請求項5に記載のICカード。 - 【請求項8】 前記電源電圧が接地電圧であり、前記第
1チャネル型のMOSトランジスタがNチャネル型であ
り、前記第2チャネル型のMOSトランジスタがPチャ
ネル型である請求項5に記載のICカード。
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