JP3319994B2 - 半導体記憶素子 - Google Patents
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
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- H01L28/60—Electrodes
- H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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-
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶素子、
更に詳しくは強誘電体及び高誘電体を誘電膜とするキャ
パシタを備えた半導体記憶素子に関するものである。
更に詳しくは強誘電体及び高誘電体を誘電膜とするキャ
パシタを備えた半導体記憶素子に関するものである。
【０００２】
【従来の技術】現在、ＤＲＡＭでは、１つのＭＯＳトラ
ンジスタと１つのキャパシタとから構成されたメモリセ
ルを有するものが主流である。この１トランジスタ・１
キャパシタ型のＤＲＡＭにおいて、近年の高集積化及び
微細化の要請に従い、セルの容量を確保することが年々
困難になって来ている。このため、電極面積を稼ぐこと
により、容量を確保しようというのが、一般的な動向で
ある。すなわち、電極構造を立体化し電極面積を稼ぐわ
けであるが、これはプロセスを非常に複雑にしており、
この方法での容量確保は困難になる。また、誘電体自身
の薄膜化にも限界が来ている。そこで、誘電体をＳｒＴ
ｉＯ3や（Ｂａ，Ｓｒ）ＴｉＯ3等の酸化物高誘電体材料
に置き換えて容量を確保しようという方法が検討されて
いる。
ンジスタと１つのキャパシタとから構成されたメモリセ
ルを有するものが主流である。この１トランジスタ・１
キャパシタ型のＤＲＡＭにおいて、近年の高集積化及び
微細化の要請に従い、セルの容量を確保することが年々
困難になって来ている。このため、電極面積を稼ぐこと
により、容量を確保しようというのが、一般的な動向で
ある。すなわち、電極構造を立体化し電極面積を稼ぐわ
けであるが、これはプロセスを非常に複雑にしており、
この方法での容量確保は困難になる。また、誘電体自身
の薄膜化にも限界が来ている。そこで、誘電体をＳｒＴ
ｉＯ3や（Ｂａ，Ｓｒ）ＴｉＯ3等の酸化物高誘電体材料
に置き換えて容量を確保しようという方法が検討されて
いる。
【０００３】一方、近年の薄膜化技術の進展に伴って、
半導体メモリとの組み合わせにより、高密度で且つ高速
に動作する強誘電体不揮発性メモリ（ＦｅＲＡＭ）の開
発が盛んである。強誘電体薄膜を用いた不揮発性メモリ
はその高速書き込み／読み出し、低電圧動作及び書き込
み／読み出しの繰り返し耐性の高さ等の点から、従来の
不揮発性メモリであるＥＰＲＯＭ、ＥＥＰＲＯＭ、フラ
ッシュメモリへの置き換えだけでなく、ＳＲＡＭ、ＤＲ
ＡＭ分野への置き換えも可能なメモリとして、実用化に
向けての研究開発が盛んに行われている。
半導体メモリとの組み合わせにより、高密度で且つ高速
に動作する強誘電体不揮発性メモリ（ＦｅＲＡＭ）の開
発が盛んである。強誘電体薄膜を用いた不揮発性メモリ
はその高速書き込み／読み出し、低電圧動作及び書き込
み／読み出しの繰り返し耐性の高さ等の点から、従来の
不揮発性メモリであるＥＰＲＯＭ、ＥＥＰＲＯＭ、フラ
ッシュメモリへの置き換えだけでなく、ＳＲＡＭ、ＤＲ
ＡＭ分野への置き換えも可能なメモリとして、実用化に
向けての研究開発が盛んに行われている。
【０００４】強誘電体材料としては、ＰｂＺｒＴｉＯ3
（ＰＺＴ）やＰＺＴに比べて疲労特性が良く低電圧駆動
が可能なＳｒＢｉ2Ｔａ2Ｏ9やＢｉ4Ｔｉ3Ｏ12が検討さ
れている。しかしながら、これらの高誘電体や強誘電体
の特性を引き出すためには、４００〜８００℃での高温
の酸化雰囲気中での熱処理プロセスが必要となる。
（ＰＺＴ）やＰＺＴに比べて疲労特性が良く低電圧駆動
が可能なＳｒＢｉ2Ｔａ2Ｏ9やＢｉ4Ｔｉ3Ｏ12が検討さ
れている。しかしながら、これらの高誘電体や強誘電体
の特性を引き出すためには、４００〜８００℃での高温
の酸化雰囲気中での熱処理プロセスが必要となる。
【０００５】上述のような材料を用いて、高集積化した
スタック型のＤＲＡＭやＦｅＲＡＭを作成する際、ＭＯ
Ｓ部とキャパシタ部とのコンタクトをとるため、ポリシ
リコン等のプラグを用いて電気的に接続する方法が一般
的である。キャパシタ部の下部電極としては高温成膜プ
ロセス時に高い酸化反応耐性を持つ白金が用いられてい
る。図２に示すように、この場合、下部電極２９とプラ
グ２５との間にバリアメタル２８を設ける必要がある。
そして、バリアメタル２８は下部電極２９として用いら
れている白金とプラグ２５のシリコンとの反応を防ぎ、
また、高誘電体膜や強誘電体膜を構成する各元素が熱処
理工程中に下部電極２９を通して他の膜中へ拡散するの
を防ぐために必要である。尚、図２は第１の従来技術に
よる半導体記憶素子の構造断面図であり、図２におい
て、２１はシリコン基板、２２はゲート電極、２３はソ
ース領域、２４はドレイン領域、２５はポリシリコンプ
ラグ、２６はロコス酸化膜、２７は層間絶縁膜、２８は
バリアメタル、２９は下部電極、３０は強誘電体薄膜、
３１は層間絶縁膜、３２は上部電極、３３はビットライ
ンを示す。
スタック型のＤＲＡＭやＦｅＲＡＭを作成する際、ＭＯ
Ｓ部とキャパシタ部とのコンタクトをとるため、ポリシ
リコン等のプラグを用いて電気的に接続する方法が一般
的である。キャパシタ部の下部電極としては高温成膜プ
ロセス時に高い酸化反応耐性を持つ白金が用いられてい
る。図２に示すように、この場合、下部電極２９とプラ
グ２５との間にバリアメタル２８を設ける必要がある。
そして、バリアメタル２８は下部電極２９として用いら
れている白金とプラグ２５のシリコンとの反応を防ぎ、
また、高誘電体膜や強誘電体膜を構成する各元素が熱処
理工程中に下部電極２９を通して他の膜中へ拡散するの
を防ぐために必要である。尚、図２は第１の従来技術に
よる半導体記憶素子の構造断面図であり、図２におい
て、２１はシリコン基板、２２はゲート電極、２３はソ
ース領域、２４はドレイン領域、２５はポリシリコンプ
ラグ、２６はロコス酸化膜、２７は層間絶縁膜、２８は
バリアメタル、２９は下部電極、３０は強誘電体薄膜、
３１は層間絶縁膜、３２は上部電極、３３はビットライ
ンを示す。
【０００６】また、第２の従来技術として、図３に示す
ような特開平９−４５８７２号公報に記載の技術があ
る。以下、図３を用いて、この技術を説明する。尚、図
３は第２の従来技術の説明に供する図である。
ような特開平９−４５８７２号公報に記載の技術があ
る。以下、図３を用いて、この技術を説明する。尚、図
３は第２の従来技術の説明に供する図である。
【０００７】まず、シリコン基板４１上に誘電体薄膜素
子の下層膜として熱酸化ＳｉＯ2膜４２を形成し、次
に、Ｒｈを重量比で５〜５０％含有したＰｔターゲット
若しくはＰｔターゲットとＲｈターゲットを用いた２元
スパッタ法によって、Ｒｈを５〜５０％含有したＰｔか
ら成る下部電極材料層４３を０．２〜０．４μｍ成膜す
る。次に、強誘電体材料層４４をスピンコーティング、
ＣＶＤ法等で０．２〜０．５μｍ成膜した後、６００〜
８００℃の熱処理を行った。次に、上部電極材料層４５
として、Ｐｔをスパッタ法を用いて０．２〜０．４μｍ
成膜した。その後、イオンミリング若しくはＲＩＥ法を
用いて、上部電極材料層４５、強誘電体膜材料層４４及
び下部電極材料層４３を順次所望の形状に形成する。
子の下層膜として熱酸化ＳｉＯ2膜４２を形成し、次
に、Ｒｈを重量比で５〜５０％含有したＰｔターゲット
若しくはＰｔターゲットとＲｈターゲットを用いた２元
スパッタ法によって、Ｒｈを５〜５０％含有したＰｔか
ら成る下部電極材料層４３を０．２〜０．４μｍ成膜す
る。次に、強誘電体材料層４４をスピンコーティング、
ＣＶＤ法等で０．２〜０．５μｍ成膜した後、６００〜
８００℃の熱処理を行った。次に、上部電極材料層４５
として、Ｐｔをスパッタ法を用いて０．２〜０．４μｍ
成膜した。その後、イオンミリング若しくはＲＩＥ法を
用いて、上部電極材料層４５、強誘電体膜材料層４４及
び下部電極材料層４３を順次所望の形状に形成する。
【０００８】尚、該誘電体薄膜素子において、下部電極
材料層４３とシリコン基板４１との間にＴｉＮからなる
密着層を形成してもよい。これにより、下部電極材料層
４３とシリコン基板４１と間の密着性が向上する。
材料層４３とシリコン基板４１との間にＴｉＮからなる
密着層を形成してもよい。これにより、下部電極材料層
４３とシリコン基板４１と間の密着性が向上する。
【０００９】
【発明が解決しようとする課題】しかしながら、バリア
メタルとして、ＴｉＮを用いると、高誘電体や強誘電体
の熱処理時に下部電極の白金を通して熱処理雰囲気の酸
素によりＴｉＮが容易に酸化され体積変化や膜ストレス
によって、ＴｉＮと白金との間で剥離が生じたり、白金
自体のヒロックやクラックの原因となることがある。ま
た、ＰＺＴに比べ疲労特性の非常に良いＳｒＢｉ2Ｔａ2
Ｏ12（ＳＢＴ）を不揮発性メモリに使用する場合、ＰＺ
Ｔに比べ更に高温（７００℃）の熱処理が必要となるの
で、白金とＴｉＮとを組み合わせた構造は適用できな
い。
メタルとして、ＴｉＮを用いると、高誘電体や強誘電体
の熱処理時に下部電極の白金を通して熱処理雰囲気の酸
素によりＴｉＮが容易に酸化され体積変化や膜ストレス
によって、ＴｉＮと白金との間で剥離が生じたり、白金
自体のヒロックやクラックの原因となることがある。ま
た、ＰＺＴに比べ疲労特性の非常に良いＳｒＢｉ2Ｔａ2
Ｏ12（ＳＢＴ）を不揮発性メモリに使用する場合、ＰＺ
Ｔに比べ更に高温（７００℃）の熱処理が必要となるの
で、白金とＴｉＮとを組み合わせた構造は適用できな
い。
【００１０】また、第２の従来技術に示すように、ポリ
シリコンプラグに直接下部電極としてＰｔＲｈとしても
十分な酸素バリア性を得ることができない。
シリコンプラグに直接下部電極としてＰｔＲｈとしても
十分な酸素バリア性を得ることができない。
【００１１】本発明は、高温酸化雰囲気の熱処理におい
ても、十分な酸素バリア性を備え、良好なオーミック特
性が得られる電極構造を有する半導体記憶素子を提供す
ることを目的とする。
ても、十分な酸素バリア性を備え、良好なオーミック特
性が得られる電極構造を有する半導体記憶素子を提供す
ることを目的とする。
【００１２】
【課題を解決するための手段】請求項１記載の本発明の
半導体記憶素子は、半導体基板に形成されたＭＯＳトラ
ンジスタのドレイン領域とプラグ及びバリアメタル或い
は該バリアメタルを介して電気的に接続される、下部電
極、誘電体膜及び上部電極からなるキャパシタ部を有す
る半導体記憶素子であって、上記下部電極が少なくとも
上記誘電体膜に接する側に白金とロジウムとの合金酸化
膜を有する複数膜からなることを特徴とするものであ
る。
半導体記憶素子は、半導体基板に形成されたＭＯＳトラ
ンジスタのドレイン領域とプラグ及びバリアメタル或い
は該バリアメタルを介して電気的に接続される、下部電
極、誘電体膜及び上部電極からなるキャパシタ部を有す
る半導体記憶素子であって、上記下部電極が少なくとも
上記誘電体膜に接する側に白金とロジウムとの合金酸化
膜を有する複数膜からなることを特徴とするものであ
る。
【００１３】また、請求項２記載の本発明の半導体記憶
素子は、上記下部電極が下層に白金とロジウムとの合金
膜又は白金、且つ、上層に白金とロジウムとの合金酸化
膜の２層膜からなることを特徴とする、請求項１記載の
半導体記憶素子である。
素子は、上記下部電極が下層に白金とロジウムとの合金
膜又は白金、且つ、上層に白金とロジウムとの合金酸化
膜の２層膜からなることを特徴とする、請求項１記載の
半導体記憶素子である。
【００１４】更に、請求項３記載の本発明の半導体記憶
素子は、上記白金とロジウムとの合金酸化膜の全構成元
素の内、酸素の含有率が２％以上で且つ、３０％以下で
あることを特徴とする、請求項１又は請求項２に記載の
半導体記憶素子である。
素子は、上記白金とロジウムとの合金酸化膜の全構成元
素の内、酸素の含有率が２％以上で且つ、３０％以下で
あることを特徴とする、請求項１又は請求項２に記載の
半導体記憶素子である。
【００１５】
【発明の実施の形態】以下、実施の形態に基づいて本発
明について詳細に説明する。
明について詳細に説明する。
【００１６】図１は本発明の一実施の形態の半導体記憶
素子の構造断面図であり、図１において、１はシリコン
基板、２はゲート電極、３はソース領域、４はドレイン
領域、５はポリシリコンプラグ、６はロコス酸化膜、７
は第１層間絶縁膜、８はバリアメタル、９は強誘電体薄
膜、１０は第２層間絶縁膜、１１はビットライン、１２
はＴｉ膜からなる密着層、１３は窒化チタン（ＴｉＮ）
膜、１４は第１の白金とロジウムとの合金膜（ＰｔＲ
ｈ）、１５は第１の白金とロジウムとの合金酸化膜（Ｐ
ｔＲｈＯx）、１６は第２の白金とロジウムとの合金酸
化膜（ＰｔＲｈＯx）、１７は第２の白金とロジウムと
の合金膜（ＰｔＲｈ）である。
素子の構造断面図であり、図１において、１はシリコン
基板、２はゲート電極、３はソース領域、４はドレイン
領域、５はポリシリコンプラグ、６はロコス酸化膜、７
は第１層間絶縁膜、８はバリアメタル、９は強誘電体薄
膜、１０は第２層間絶縁膜、１１はビットライン、１２
はＴｉ膜からなる密着層、１３は窒化チタン（ＴｉＮ）
膜、１４は第１の白金とロジウムとの合金膜（ＰｔＲ
ｈ）、１５は第１の白金とロジウムとの合金酸化膜（Ｐ
ｔＲｈＯx）、１６は第２の白金とロジウムとの合金酸
化膜（ＰｔＲｈＯx）、１７は第２の白金とロジウムと
の合金膜（ＰｔＲｈ）である。
【００１７】以下、本発明の一実施の形態の半導体記憶
素子の製造工程を説明する。
素子の製造工程を説明する。
【００１８】まず、Ｐ型シリコン基板１に素子分離のた
めのロコス酸化膜６を５０００Å形成し、イオン注入に
より、ソース領域３及びドレイン領域４を形成し、その
後、ゲート電極２を形成した。次に、スタック型のキャ
パシタを形成するため、第１層間絶縁膜７を５０００Å
の厚さに形成し、続いて、ドレイン領域４とキャパシタ
部とを電気的に接続するための直径０．５μｍのコンタ
クトホールを形成する。
めのロコス酸化膜６を５０００Å形成し、イオン注入に
より、ソース領域３及びドレイン領域４を形成し、その
後、ゲート電極２を形成した。次に、スタック型のキャ
パシタを形成するため、第１層間絶縁膜７を５０００Å
の厚さに形成し、続いて、ドレイン領域４とキャパシタ
部とを電気的に接続するための直径０．５μｍのコンタ
クトホールを形成する。
【００１９】次に、ＣＶＤ法により、ポリシリコンを全
面に堆積した後、ケミカルメカニカルポリッシング（Ｃ
ＭＰ）法で表面を平坦化し、コンタクトホール内に、ド
レイン領域４とキャパシタ部とを接続するポリシリコン
プラグ５を形成する。
面に堆積した後、ケミカルメカニカルポリッシング（Ｃ
ＭＰ）法で表面を平坦化し、コンタクトホール内に、ド
レイン領域４とキャパシタ部とを接続するポリシリコン
プラグ５を形成する。
【００２０】このポリシリコンプラグ５上に、ＤＣマグ
ネトロンスパッタ法で、密着層１２となるＴｉ膜を２０
０〜３００Å、バリアメタルとなるＴｉＮ膜１３をＤＣ
マグネトロン反応性スパッタ法で約２０００Åを各々２
００℃で連続的に形成し、続いて、ラミッドサーマルア
ニーリング（ＲＴＡ）装置により、６００℃でＴｉＮ膜
１３を結晶化させる。このバリアメタルを形成せずに、
直接ポリシリコンプラグ上に下部電極を形成した場合、
下部電極のＰｔとポリシリコンとが反応し、良好なコン
タクト特性が得られず、また、強誘電体膜がＳＢＴの場
合、７００℃の熱処理が必要となるが、この際、酸素が
透過してしまうという問題がある。
ネトロンスパッタ法で、密着層１２となるＴｉ膜を２０
０〜３００Å、バリアメタルとなるＴｉＮ膜１３をＤＣ
マグネトロン反応性スパッタ法で約２０００Åを各々２
００℃で連続的に形成し、続いて、ラミッドサーマルア
ニーリング（ＲＴＡ）装置により、６００℃でＴｉＮ膜
１３を結晶化させる。このバリアメタルを形成せずに、
直接ポリシリコンプラグ上に下部電極を形成した場合、
下部電極のＰｔとポリシリコンとが反応し、良好なコン
タクト特性が得られず、また、強誘電体膜がＳＢＴの場
合、７００℃の熱処理が必要となるが、この際、酸素が
透過してしまうという問題がある。
【００２１】その上に、ＤＣマグネトロンスパッタ法で
膜厚１００〜１０００Å（好ましくは２００Å程度）の
第１のＰｔＲｈ膜１４を成膜温度２５０℃にて形成し、
その上にＤＣマグネトロン反応性スパッタ法で膜厚１０
０〜８００Å（好ましくは８００Å程度）の第１のＰｔ
ＲｈＯx膜１５を成膜温度２５０℃にて形成した。第１
のＰｔＲｈ膜１４及び第１のＰｔＲｈＯx膜１５が下部
電極を構成する。
膜厚１００〜１０００Å（好ましくは２００Å程度）の
第１のＰｔＲｈ膜１４を成膜温度２５０℃にて形成し、
その上にＤＣマグネトロン反応性スパッタ法で膜厚１０
０〜８００Å（好ましくは８００Å程度）の第１のＰｔ
ＲｈＯx膜１５を成膜温度２５０℃にて形成した。第１
のＰｔＲｈ膜１４及び第１のＰｔＲｈＯx膜１５が下部
電極を構成する。
【００２２】ＴｉＮ膜１３の膜厚を２０００Å以下にす
ると、第１のＰｔＲｈ膜１４の白金とシリコンとが反応
してしまうが、ＴｉＮ膜１３の膜厚を増加させると全体
の膜厚を増加させることになるので、好ましくない。し
たがって、上述のようにＴｉＮ膜１３の膜厚は２０００
Å程度が望ましい。
ると、第１のＰｔＲｈ膜１４の白金とシリコンとが反応
してしまうが、ＴｉＮ膜１３の膜厚を増加させると全体
の膜厚を増加させることになるので、好ましくない。し
たがって、上述のようにＴｉＮ膜１３の膜厚は２０００
Å程度が望ましい。
【００２３】また、第１のＰｔＲｈ膜１４の膜厚を１０
０Å以下にすると、強誘電体膜を成膜する際の酸素ガス
雰囲気がＰｔＲｈ膜１４を透過してしまい、ＴｉＮ膜１
３が酸化され、良好なコンタクト特性が得られなかっ
た。また、ＰｔＲｈ膜１４が１０００Å以上となると、
全体の膜厚を増加させることになるので好ましくない。
０Å以下にすると、強誘電体膜を成膜する際の酸素ガス
雰囲気がＰｔＲｈ膜１４を透過してしまい、ＴｉＮ膜１
３が酸化され、良好なコンタクト特性が得られなかっ
た。また、ＰｔＲｈ膜１４が１０００Å以上となると、
全体の膜厚を増加させることになるので好ましくない。
【００２４】また、第１のＰｔＲｈＯx膜１５の膜厚を
１００Å以下にすると強誘電体を成膜する際の酸素ガス
雰囲気が第１のＰｔＲｈＯx膜１５を透過してしまい、
ＴｉＮ膜１３が酸化され、良好なコンタクト特性が得ら
れなかった。また、ＰｔＲｈＯx膜１５が８００Å以上
となると、全体の膜厚を増加させることになるので好ま
しくない。
１００Å以下にすると強誘電体を成膜する際の酸素ガス
雰囲気が第１のＰｔＲｈＯx膜１５を透過してしまい、
ＴｉＮ膜１３が酸化され、良好なコンタクト特性が得ら
れなかった。また、ＰｔＲｈＯx膜１５が８００Å以上
となると、全体の膜厚を増加させることになるので好ま
しくない。
【００２５】形成された第１のＰｔＲｈ膜１４の元素組
成比はＰｔ：Ｒｈ＝９０：１０であった。第１のＰｔＲ
ｈＯx膜１５の全元素に対する酸素元素の含有率が３０
％を越えると、ＰｔＲｈＯx膜のモフォロジーが急激に
悪化し、その上に形成する強誘電膜の結晶性が悪くなっ
た。その結果キャパシタリーク電流特性も非常に悪くな
った。また、２％以下になると強誘電体を成膜する際の
酸素ガス雰囲気が透過してしまい良好なコンタクト特性
を得ることができない。
成比はＰｔ：Ｒｈ＝９０：１０であった。第１のＰｔＲ
ｈＯx膜１５の全元素に対する酸素元素の含有率が３０
％を越えると、ＰｔＲｈＯx膜のモフォロジーが急激に
悪化し、その上に形成する強誘電膜の結晶性が悪くなっ
た。その結果キャパシタリーク電流特性も非常に悪くな
った。また、２％以下になると強誘電体を成膜する際の
酸素ガス雰囲気が透過してしまい良好なコンタクト特性
を得ることができない。
【００２６】上述のようにして下部電極を形成した後、
強誘電体薄膜９である、ＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9）
膜を形成する。このＳＢＴ膜は有機金属分解成膜法（Ｍ
ｅｔａｌ Ｏｒｇａｎｉｃ Ｄｅｃｏｍｐｏｓｉｔｉｏ
ｎ：ＭＯＤ法）にて行った。このＭＯＤ法においては、
第一焼成を大気圧の酸素雰囲気中、６００℃、３０分間
行った。その後、第２の層間絶縁膜１０として、ＣＶＤ
法によりシリコン酸化膜を形成し、キャパシタの上部に
コンタクトホールをドライエッチング法により形成し、
その後、上部電極を形成した。上部電極は、ＤＣマグネ
トロン反応性スパッタ法で、膜厚１００〜８００Å（好
ましくは８００Å程度）の第２のＰｔＲｈＯx膜１６を
成膜温度２５０℃で形成し、更にその上にＤＣマグネト
ロンスパッタ法で膜厚１００〜１０００Å（好ましくは
２００Å程度）のＰｔＲｈ膜１７を成膜温度２５０℃に
て形成した。その後、上部電極を所望の寸法に加工して
その後第二焼成として大気圧の酸素雰囲気中、７５０℃
で３０分間の熱処理を行った。
強誘電体薄膜９である、ＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9）
膜を形成する。このＳＢＴ膜は有機金属分解成膜法（Ｍ
ｅｔａｌ Ｏｒｇａｎｉｃ Ｄｅｃｏｍｐｏｓｉｔｉｏ
ｎ：ＭＯＤ法）にて行った。このＭＯＤ法においては、
第一焼成を大気圧の酸素雰囲気中、６００℃、３０分間
行った。その後、第２の層間絶縁膜１０として、ＣＶＤ
法によりシリコン酸化膜を形成し、キャパシタの上部に
コンタクトホールをドライエッチング法により形成し、
その後、上部電極を形成した。上部電極は、ＤＣマグネ
トロン反応性スパッタ法で、膜厚１００〜８００Å（好
ましくは８００Å程度）の第２のＰｔＲｈＯx膜１６を
成膜温度２５０℃で形成し、更にその上にＤＣマグネト
ロンスパッタ法で膜厚１００〜１０００Å（好ましくは
２００Å程度）のＰｔＲｈ膜１７を成膜温度２５０℃に
て形成した。その後、上部電極を所望の寸法に加工して
その後第二焼成として大気圧の酸素雰囲気中、７５０℃
で３０分間の熱処理を行った。
【００２７】最後に、ＭＯＳトランジスタのソース領域
にコンタクトホールを形成し、スパッタ法によりアルミ
ニウムを形成し、更にドライエッチング法により加工
し、ビットラインとした。
にコンタクトホールを形成し、スパッタ法によりアルミ
ニウムを形成し、更にドライエッチング法により加工
し、ビットラインとした。
【００２８】上述の工程により形成されたキャパシタの
強誘電体特性を測定した結果、Ｐｒ＝１３μＣ／ｃ
ｍ2、Ｅｃ＝４０ｋＶ／ｃｍのヒステリシスループが得
られ、その対称性が崩れていないことから、ポリシリコ
ンプラグとバリアメタル、下部電極との間に良好なオー
ミック特性が取れていることが示された。また、周波数
１００ｋＨｚ、デューティー比５％のストレスパルス電
圧５Ｖ印加による、分極反転に伴う疲労特性を測定した
結果、１０11サイクル後で初期値と比べてその変化が
０．０３であった。
強誘電体特性を測定した結果、Ｐｒ＝１３μＣ／ｃ
ｍ2、Ｅｃ＝４０ｋＶ／ｃｍのヒステリシスループが得
られ、その対称性が崩れていないことから、ポリシリコ
ンプラグとバリアメタル、下部電極との間に良好なオー
ミック特性が取れていることが示された。また、周波数
１００ｋＨｚ、デューティー比５％のストレスパルス電
圧５Ｖ印加による、分極反転に伴う疲労特性を測定した
結果、１０11サイクル後で初期値と比べてその変化が
０．０３であった。
【００２９】上記実施の形態において、バリアメタルと
してＴｉＮを用いたが、同様なバリア性を有するタンタ
ルとシリコンとの合金の窒化物（ＴａxＳｉ1-xＮy）を
用いても同様な効果が得られた。尚、この際、ＴａxＳ
ｉ1-xＮyの組成は、１＞ｘ＞０．２、１≧ｙ＞０である
ことが望ましい。また、シリコン基板の直上にキャパシ
タを形成する場合において、キャパシタの下部電極とシ
リコン基板との間にバリアメタルを形成する場合でも同
様な効果が得られる。また、本実施の形態において、上
部電極が下部電極と同じ構造、即ち対称性を有すること
により、強誘電体の特性（ヒステリシス）の対称性を保
っているが、本発明は、上述の実施の形態に限定される
ものではなく、ヒステリシスの対称性が保たれれば、Ｐ
ｔ等の従来用いられていた電極材料を用いてもよい。
してＴｉＮを用いたが、同様なバリア性を有するタンタ
ルとシリコンとの合金の窒化物（ＴａxＳｉ1-xＮy）を
用いても同様な効果が得られた。尚、この際、ＴａxＳ
ｉ1-xＮyの組成は、１＞ｘ＞０．２、１≧ｙ＞０である
ことが望ましい。また、シリコン基板の直上にキャパシ
タを形成する場合において、キャパシタの下部電極とシ
リコン基板との間にバリアメタルを形成する場合でも同
様な効果が得られる。また、本実施の形態において、上
部電極が下部電極と同じ構造、即ち対称性を有すること
により、強誘電体の特性（ヒステリシス）の対称性を保
っているが、本発明は、上述の実施の形態に限定される
ものではなく、ヒステリシスの対称性が保たれれば、Ｐ
ｔ等の従来用いられていた電極材料を用いてもよい。
【００３０】
【発明の効果】以上、詳細に説明したように、本発明を
用いることにより、７５０℃程度の高温酸化雰囲気での
熱処理においても、バリアメタル表面が酸化されること
なく、また、下部電極構成元素である白金とプラグのシ
リコンとの反応も抑制でき、良好なオーミックコンタク
ト特性を有する半導体記憶素子が得られる。
用いることにより、７５０℃程度の高温酸化雰囲気での
熱処理においても、バリアメタル表面が酸化されること
なく、また、下部電極構成元素である白金とプラグのシ
リコンとの反応も抑制でき、良好なオーミックコンタク
ト特性を有する半導体記憶素子が得られる。
【図１】本発明の実施の形態の半導体記憶素子の構造断
面図である。
面図である。
【図２】第１の従来技術による半導体記憶素子の構造断
面図である。
面図である。
【図３】第２の従来技術の説明に供する図である。
１ シリコン基板 ２ ゲート電極 ３ ソース領域 ４ ドレイン領域 ５ ポリシリコンプラグ ６ ロコス酸化膜 ７ 第１層間絶縁膜 ８ バリアメタル ９ 強誘電体薄膜 １０ 第２層間絶縁膜 １１ ビットライン １２ Ｔｉ膜からなる密着層 １３ 窒化チタン（ＴｉＮ）膜 １４ 第１の白金とロジウムとの合金膜 １５ 第１の白金とロジウムとの合金酸化膜 １６ 第２の白金とロジウムとの合金酸化膜 １７ 第２の白金とロジウムとの合金膜
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平８−139293（ＪＰ，Ａ) 特開 平９−162372（ＪＰ，Ａ) 特開 平11−74488（ＪＰ，Ａ) 特開 平11−68056（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/105
Claims (3)
- 【請求項１】 半導体基板に形成されたＭＯＳトランジ
スタのドレイン領域とプラグ及びバリアメタル或いは該
バリアメタルを介して電気的に接続される、下部電極、
誘電体膜及び上部電極からなるキャパシタ部を有する半
導体記憶素子であって、 上記下部電極が少なくとも上記誘電体膜に接する側に白
金とロジウムとの合金酸化膜を有する複数膜からなり、
上記白金とロジウムとの合金酸化膜の全構成元素の内、
酸素の組成含有率が２％より大きく、且つ、３０％以下
であることを特徴とする半導体記憶素子。 - 【請求項２】 上記下部電極が下層に白金とロジウムと
の合金膜又は白金、且つ、上層に白金とロジウムとの合
金酸化膜の２層膜からなることを特徴とする、請求項１
記載の半導体記憶素子。 - 【請求項３】 上記白金とロジウムとの合金酸化膜の膜
厚が１００Åより大きい範囲であることを特徴とする、
請求項１又は請求項２に記載の半導体記憶素子。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26331997A JP3319994B2 (ja) | 1997-09-29 | 1997-09-29 | 半導体記憶素子 |
| US09/161,483 US6046469A (en) | 1997-09-29 | 1998-09-28 | Semiconductor storage device having a capacitor and a MOS transistor |
| KR1019980040226A KR19990030200A (ko) | 1997-09-29 | 1998-09-28 | 커패시터와 ｍｏｓ 트랜지스터를 갖는 반도체 기억소자 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26331997A JP3319994B2 (ja) | 1997-09-29 | 1997-09-29 | 半導体記憶素子 |
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| Publication Number | Publication Date |
|---|---|
| JPH11103023A JPH11103023A (ja) | 1999-04-13 |
| JP3319994B2 true JP3319994B2 (ja) | 2002-09-03 |
Family
ID=17387837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26331997A Expired - Fee Related JP3319994B2 (ja) | 1997-09-29 | 1997-09-29 | 半導体記憶素子 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6046469A (ja) |
| JP (1) | JP3319994B2 (ja) |
| KR (1) | KR19990030200A (ja) |
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| US6191443B1 (en) | 1998-02-28 | 2001-02-20 | Micron Technology, Inc. | Capacitors, methods of forming capacitors, and DRAM memory cells |
| US6156638A (en) | 1998-04-10 | 2000-12-05 | Micron Technology, Inc. | Integrated circuitry and method of restricting diffusion from one material to another |
| US6730559B2 (en) | 1998-04-10 | 2004-05-04 | Micron Technology, Inc. | Capacitors and methods of forming capacitors |
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