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JP3306210B2 - Ｃｒｃコードの確認方法及び装置 - Google Patents

Ｃｒｃコードの確認方法及び装置

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JP3306210B2
JP3306210B2 JP03293894A JP3293894A JP3306210B2 JP 3306210 B2 JP3306210 B2 JP 3306210B2 JP 03293894 A JP03293894 A JP 03293894A JP 3293894 A JP3293894 A JP 3293894A JP 3306210 B2 JP3306210 B2 JP 3306210B2
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/09—Error detection only, e.g. using cyclic redundancy check [CRC] codes or single parity bit
    • H03M13/091—Parallel or block-wise CRC computation

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  • Engineering & Computer Science (AREA)
  • Computing Systems (AREA)
  • Physics & Mathematics (AREA)
  • Probability & Statistics with Applications (AREA)
  • Theoretical Computer Science (AREA)
  • Detection And Correction Of Errors (AREA)
  • Error Detection And Correction (AREA)
  • Detection And Prevention Of Errors In Transmission (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、巡回符号検査（ＣＲ
Ｃ）コードの確認方法及び装置に関するものである。
【０００２】
【従来技術と問題点】ＣＲＣコードは、通信プロセス時
に生じる可能性のあるエラーを検出するために、デジタ
ル・データ通信の広範囲にわたって利用されている。通
信すべきメッセージは、２進デジタル形式で組み立てら
れ、符号化されるのが普通であり、ＣＲＣコードは、所
定の多ビット数と所定のアルゴリズムを利用して導き出
される。次数が３２の下記多項式によって、この目的の
ために広く用いられている多ビッ数の１つを表すことが
できる： ｇ（ｘ）＝ｘ32＋ｘ26＋ｘ23＋ｘ22＋ｘ16＋ｘ12＋ｘ11＋ｘ10＋ｘ8 ＋ｘ7 + ｘ5 ＋ｘ4 ＋ｘ2 ＋ｘ＋１ この技法の実施例の１つでは、出力段（ゼロから付番し
て、段３１）に排他的ＯＲゲートを設け、レジスタの内
容のシフトと同期して、通信すべきメッセージの順次ビ
ットに対して出力信号の排他的ＯＲ演算を施すようにし
た３２段のシフト・レジスタをもちいる。この排他的Ｏ
Ｒゲートの出力は、直接初段（段０）に送られ、さら
に、ｇ（ｘ）の項に対応する残りの段のそれぞれ（すな
わち、段２６、２３、．．．、２、及び、１）をその先
行段に結合する、後続の排他的ＯＲゲートに送られる
（図１参照）。シフト・レジスタは、最初に、全て１の
ローディングが施され、次に、解説のように通信すべき
メッセージを受信し、全メッセージが入力されると、シ
フト・レジスタの内容が、出力され、反転されて、ＣＲ
Ｃコードが生じ、従来どおり、メッセージに付加され
る。受信すると、メッセージ及びその付属ＣＲＣコード
は、同様に、あらかじめ全てが１のローディングを施さ
れた、同様の構成のシフト・レジスタに入力され、全て
のメッセージ及びＣＲＣコードが入力されると、シフト
・レジスタには、多項式ｘ63＋ｘ62＋．．．．＋ｘ33＋
ｘ32を多項式ｇ（ｘ）で割った剰余に対応する２進値１
１００ ０１１１ ００００ ０１００ １１０１ １
１０１ ０１１１ １０１１（Ｃ７０４ＤＤ７ＢH ）が
納められるはずである。結果が他の値になったとする
と、メッセージは、１つ以上のエラーを有していること
になる。
【０００３】こうした実施例は、有効であり、信頼でき
るが、不利な環境もある。現在高速データ転送のために
実施されている技法の１つに、非同期転送モード（ＡＴ
Ｍ）として知られるものがある。例えば、建物内におけ
る「局所」使用のためにＡＴＭを実施する場合、単一の
メッセージが、比較的大きくなる可能性がある（例え
ば、６５５６８バイトまで）。送信目的の場合、このメ
ッセージは、長さが正確に４８バイトの倍数になるまで
埋め込まれ、次に、連続した４８バイトのセグメントに
分割される。ＡＴＭプロトコルによれば、これらのセグ
メントは、送信の場合と同じ順序で受信されるが、同じ
または別の受信者を意図した別の送信からのセグメント
を散在させることも可能である。
【０００４】受信メッセージに関してＣＲＣコードを確
認するための、可能性のあるアプローチの１つは、メッ
セージの一般処理の一部として、ＣＲＣ確認結果を導き
出すことである。ただし、こうした処理は、一般に、ソ
フトウェア・プログラムの制御下において、データ処理
装置によって実施され、各メッセージの処理速度が時間
的にかなり不利になる。
【０００５】原理上は、メッセージの受信時に、その順
次セグメントをシフト・レジスタに供給することによっ
て、各メッセージ毎に、リアル・タイムでＣＲＣの確認
結果を導き出すことが可能であり、散在する他のメッセ
ージに関するセグメントは、別個の各メッセージ毎に、
別個のシフト・レジスタを設けるか、あるいは、異なる
メッセージに関するセグメントを受信する毎に、シフト
・レジスタの内容を保管及び復元することによって処理
可能である。しかし、前者では、回路ハードウェアが極
めて高価となり、後者では、１つのメッセージに関する
シフト・レジスタの内容及びメッセージのＩＤを保管
し、次のセグメントが到着したメッセージを識別して、
そのメッセージに関する既に保管されている内容を検索
し、レジスタにロードするので、望ましくない遅延を生
じる。さらに、両方のアプローチとも、同時に受信可能
な異なるメッセージの数に制限がある。
【０００６】
【発明の目的】新規なＣＲＣ確認装置と方法により前記
の問題点を解決する、特に、少ないハードウェアで高
速、メッセージの数の制限を除くことを目的とする。
【０００７】
【発明の概要】本発明の態様の１つによれば、受信した
各データ・サブブロック毎に、所定の初期設定値からそ
れぞれの部分ＣＲＣコードを導き出すステップと、前記
部分ＣＲＣコードを組み合わせて、受信した完全なデー
タ・ブロックに関するＣＲＣ確認値を導き出すステップ
と、受信した完全なデータ・ブロックに関する前記ＣＲ
Ｃ確認値の妥当性をテストするステップから構成され
る、通信媒体を介して複数のサブブロックとして転送さ
れるデータ・ブロックに関するＣＲＣコードを確認する
ための方法が得られる。
【０００８】この方法を利用して、各ＡＴＭセグメント
毎に、独立した部分ＣＲＣコードが、導き出され、それ
に関連づけて保管され、次に、ＣＲＣコード生成に関す
る開始値（例えば、上述のシフト・レジスタの内容）
が、所定の初期設定値（例えば、全てゼロ）にリセット
される。引き続き、完全なメッセージを構成する全セグ
メントに関する部分ＣＲＣコードを上述のように組み合
わせることによって、完全なメッセージに関連してお
り、メッセージがエラーの影響を受けているか否かを検
査するために用いることが可能な、ＣＲＣ確認値が、導
き出される。部分ＣＲＣコードの導出は、好都合なこと
に、専用ハードウェアによって高速度で行うことが可能
であり、一方、部分ＣＲＣコードの組み合わせは、あま
り時間的に不利にならないように、ソフトウェア・プロ
グラムの制御を受ける回路を用いて行うことが可能であ
る。本発明の場合、あるセグメントが、ＣＲＣコードの
導出の一部として、どのメッセージに属しているかを識
別する必要はなく、原理上、同時に受信可能なメッセー
ジ数には制限がない。
【０００９】本発明のもう１つの態様によれば、受信し
た各データ・サブブロック毎に、所定の初期設定値から
それぞれの部分ＣＲＣコードを導き出すための手段と、
前記部分ＣＲＣコードを組み合わせて、受信した完全な
データ・ブロックに関するＣＲＣ確認値を導き出すため
の手段と、受信した完全なデータ・ブロックに関する前
記ＣＲＣ確認値の妥当性をテストするための手段から構
成される、通信媒体を介して複数のサブブロックとして
転送されるデータ・ブロックに関するＣＲＣコードを確
認するための装置が得られる。
【００１０】
【実施例】図２を参照すると、光ファイバ入力ライン１
０によってＡＴＭデータ・ストリームを受信し、該デー
タ・ストリームにおけるメッセージのＣＲＣコードを確
認するための装置には、ライン１０に結合された入力イ
ンターフェイス１２が備わっている。図２に示すよう
に、ＡＴＭデータ・ストリームは、各セルが、システム
操作情報を有する５バイトのヘッダＨと、完全なＡＴＭ
メッセージのセグメントの１つを構成する４８バイトの
ペイロードを備えた、セル・シーケンスから構成される
ものとして取り扱われる。順次セルには、異なるメッセ
ージに関するセグメントを含むことが可能であり、その
セグメントを含むセルのヘッダＨにおける情報には、セ
グメントが属しているメッセージのＩＤが含まれてい
る。
【００１１】入力インターフェイス１２は、ライン１０
からの光信号を電気信号に変換し、各セルにセグメント
・データを納めたデータ信号を発生し、該信号の２進ビ
ットの生起に同期したクロック信号を発生し（クロック
回復）、受信したデータ・ストリームのＡＴＭセル間に
おける境界を突き止めて、セル開始（ＳＯＣ）信号を発
生し、セルのヘッダから、各セグメントが属しているメ
ッセージのＩＤを抽出する。これらの機能を実施する技
法及び回路構成は、当該技術の熟練者にとって周知のと
ころであり、本発明の一部をなすものではないので、こ
こでは、これ以上の説明を行わない。
【００１２】データ信号、クロック信号、及び、ＳＯＣ
信号が、上述のように、かつ、図１に示すように、ＣＲ
Ｃコード発生を実施するように構成された３２ビットの
シフト・レジスタ１４に供給される。図１に示す接続に
加えて、シフト・レジスタ１４は、さらに２つの入力、
すなわち、クロック信号を受信してレジスタ内のデータ
のシフトを同期化するクロック入力、及び、ＳＯＣ信号
を受信してシフト・レジスタの現在の入力を出力させ
（記憶し）、シフト・レジスタをリセットして、全てゼ
ロの所定の初期設定値にする制御入力とを備えている。
これらの入力の実施についても、当該技術の熟練者には
明らかである。
【００１３】シフト・レジスタ１４の出力は、記憶装置
１６に結合され、該記憶装置は、入力インターフェイス
１２からのデータ信号、クロック信号、及び、メッセー
ジＩＤも受信する。ＳＯＣ信号が生じると、シフト・レ
ジスタ１４の現在の内容（「部分」ＣＲＣコード、すな
わち、ＰＣＲＣ）が、記憶装置１６に対して出力され、
該記憶装置に、対応するセグメント・データ（セル・デ
ータ）、及び、そのセグメントが属しているメッセージ
のＩＤ（ＭｓｇＩＤ）と関連づけて記憶される。記憶装
置１６は、所望の大きさの容量を備えることができる
が、数千のセグメント及び関連のＰＣＲＣ及びＭｓｇＩ
Ｄといったところが普通である。
【００１４】分かりやすくするため、シフト・レジスタ
１４による部分ＣＲＣコードの導出、及び、回路要素に
よるデータ転送の説明及び例示を直列的に行ってきた
が、当該技術の熟練者には明らかなように、これらの操
作は、所望の場合には、数ビットについて同時に機能す
る並列メカニズムを利用して、等しく実施することが可
能である。
【００１５】メッセージを構成する全てのセグメントを
受信すると、完全なメッセージが組み立てられ、そのＣ
ＲＣコードは、確認装置１８によって確認される。この
装置は、好都合なことに、適合するソフトウェア・プロ
グラムの制御を受けるデータ・プロセッサ装置によって
実現可能であるが、データ・プロセッサ装置は、例え
ば、さらに高レベルの通信プロトコルに基づいて、受信
メッセージの後続処理を実施するために利用することも
可能である。
【００１６】確認装置１８は、そのメッセージに関する
ＭｓｇＩＤを備えた各セグメント毎に、記憶装置１６か
らＰＣＲＣを抽出し、図３に示す手順に従って、同一メ
ッセージの他のセグメントに関するＰＣＲＣと組み合わ
せる。
【００１７】図３を参照すると、該手順は、カウンタｓ
を１に等しくなるようにセットし、４バイトの変数ＣＲ
Ｃを１６進数ＦＦＦＦＦＦＦＦH （末尾のH は１６進数
であることを示す添字）に初期設定するステップ３０か
ら開始される。
【００１８】該手順では、次のステップ３２において、
変数ＣＲＣのそれぞれのバイトの値から、４つのルック
・アップ・テーブルのそれぞれに対する索引Ｉの値を導
き出す。例えば、索引Ｉ408 は、ＣＲＣの最上位バイト
の値に等しくなるようにセットされ、索引Ｉ400 は、次
に上位のバイトに等しくなるようにセットされ、索引Ｉ
392 は、３番目に上位のバイトに等しくなるようにセッ
トされ、索引Ｉ384 は、最下位バイトに等しくなるよう
にセットされる。
【００１９】各ルック・アップ・テーブルは、２５６個
のエントリを備えており、それらの値は、後述するよう
に、ＣＲＣコードのアルゴリズムが準拠する特定の多項
式によって計算可能である。多項式ｇ（ｘ）に関する１
組のテーブルＴ384 、Ｔ392、Ｔ400 、及び、Ｔ408
が、図４ａ〜図７ｂに示されている。
【００２０】該手順では、ステップ３４において、セグ
メントｓに関するＰＣＲＣの値を検索するが、セグメン
トには、受信順に付番されており、従って、最初に検索
するＰＣＲＣ（ｓ）（ｓ＝１）は、最初に受信した最上
位のセグメントに関するものであり、最後に検索するセ
グメントは、最下位のセグメントであり、そのｓはメッ
セージにおけるセグメントの総数に等しくなる。
【００２１】変数ＣＲＣの値の更新は、ステップ３６に
おいて、下記関係式に基づいておこなわれる： ＣＲＣ＝ＰＣＲＣ（ｓ）XOR Ｔ408 （Ｉ408 ）XOR Ｔ400 （Ｉ400 ）XOR Ｔ 392 （Ｉ392 ）XOR Ｔ384 （Ｉ384 ） （２） ここで、XOR は、ビットに関する排他的ＯＲ演算を表
し、Ｔ408 （Ｉ408 ）は、索引Ｉ408 の現在値に関する
テーブルＴ408 のエントリを表している。
【００２２】ステップ３８において、ｓの値がインクリ
メントされ、インクリメントした値は、ステップ４０に
おいてテストを受ける。ｓがメッセージにおけるセグメ
ント総数以下の場合、該手順は、ステップ３２に戻り、
ＣＲＣの更新値を構成するそれぞれのバイトに基づい
て、索引Ｉ384 、Ｉ392 、Ｉ400 、及び、Ｉ408 に関す
る新しい値を導き出す。
【００２３】ｓのインクリメント値が、メッセージにお
けるセグメントの総数を超える場合、ＣＲＣの値は、完
全なメッセージに関するＣＲＣ確認値になる。ステップ
４２では、この確認値が、エラーのないメッセージに関
するＣ７０４ＤＤ７ＢH の予測値と等しくなるか否かに
ついてテストされる。ＣＲＣがこの値を備えている場合
には、ステップ４４において、有効ＣＲＣコードが表示
されるが、別様であれば、無効ＣＲＣコードが、即ち受
信メッセージに１つ以上のエラーが生じたことが、ステ
ップ４６で表示される。後者の場合、用いられる特定の
通信プロトコルに基づいて、メッセージの再送信を要求
するといった、適当な措置がとられる。
【００２４】メッセージ全体の受信を完了してから全Ｃ
ＲＣ確認値の導出を開始する場合に関連して、図３の手
順の説明を行ってきたが、留意すべきは、該手順は、各
順次セグメントの受信と同時に行われるＣＲＣ確認値の
導出にも等しく適用することができるという点である。
【００２５】例えば、順次セグメントと下記のようにシ
フト・レジスタ１４によって導き出される部分ＣＲＣを
備えた、３セグメントのメッセージ及び付属のＣＲＣを
受信することができる： ＰＣＲＣ（１）＝Ａ０７Ｃ４ＤＤ８H ＰＣＲＣ（２）＝０７２ＦＥＢＯ３H ＰＣＲＣ（３）＝２Ｅ２４Ｆ３５ＤH ＦＦＦＦＦＦＦＦH の初期ＣＲＣ値に関するＩ384 、Ｉ
392 、Ｉ400 、及び、Ｉ408 の値はＩ384 ＝Ｉ392 ＝Ｉ
400 ＝Ｉ408 ＝ＦＦH になり、これらに関するルック・
アップ・テーブルのエントリは、Ｔ384 ＝５８０ＦＡ９
１ＥH 、Ｔ392 ＝５１３６５８ＢＦH 、Ｔ400 ＝４Ａ０
Ｅ０９Ｂ０H 、及び、Ｔ408 ＝１５０５１６Ａ１Hとな
る。ステップ３６における最初の計算によって、ＣＲＣ
＝Ａ０７Ｃ４ＤＤ８XOR ５８０ＦＡ９１ＥXOR ５１３６
５８ＢＦXOR４Ａ０Ｅ０９Ｂ０XOR１５０５１６Ａ１＝Ｆ
６４ＥＡ３６８H が得られる。Ｉ384 、Ｉ392 、Ｉ400
、Ｉ408 の次の値は、Ｉ384 ＝６８H 、Ｉ392 ＝Ａ３H
、Ｉ400 ＝４ＥH 、及び、Ｉ408 ＝Ｆ６Hになり、ルッ
ク・アップ・テーブルのエントリは、Ｔ384 ＝２６７Ａ
５Ａ６２H 、Ｔ392 ＝Ｄ５Ｂ６０Ｄ４４H 、Ｔ400 ＝８
５９２５０ＡＣH 、及び、Ｔ408 ＝１ＥＥ６０９８ＣH
である。従って、ステップ３６における次の計算によっ
て、ＣＲＣ＝０７２ＦＥＢ０３XOR ２６７Ａ５Ａ６２XO
R Ｄ５Ｂ６０Ｄ４４XOR ８５９２５０ＡＣXOR １ＥＥ６
０９８Ｃ＝６Ｆ９７Ｅ５０５H が得られる。従って、Ｉ
384 、Ｉ392 、Ｉ400 、Ｉ408 の新しい値は、Ｉ384 ＝
０５H 、Ｉ392 ＝Ｅ５H 、Ｉ400 ＝９７H 、及び、Ｉ40
8 ＝６ＦHになり、対応するルック・アップ・テーブル
のエントリは、Ｔ384 ＝Ｂ５５ＡＢ１６６H 、Ｔ392 ＝
ＥＤ６９３０３０H 、Ｔ400 ＝１Ａ２７４Ｂ０１H 、
及び、Ｔ408 ＝ＡＢ３４Ｅ４７１H となる。従って、ス
テップ３６における最終計算によって、ＣＲＣ＝２Ｅ２
４Ｆ３５ＤXOR Ｂ５５ＡＢ１６６XOR ＥＤ６９３０３０
XOR １Ａ２７４Ｂ０１XOR ＡＢ３４Ｅ４７１＝Ｃ７０４
ＤＤ７ＢH が得られる。これは、ＣＲＣ確認値に関して
予測された値であり、従って、ＣＲＣプロセスは、送信
エラーを示さない。
【００２６】ルック・アップ・テーブルＴ384 、Ｔ392
、Ｔ400 、及び、Ｔ408 には、０＜ｉ＜２５６の場合
に、下記関係式に基づいて計算された値が含まれてい
る： Ｔ384 ［ｉ］＝（ｘ384 ｉ（ｘ））ｍｏｄ ｇ（ｘ） （３） Ｔ392 ［ｉ］＝（ｘ392 ｉ（ｘ））ｍｏｄ ｇ（ｘ） （４） Ｔ400 ［ｉ］＝（ｘ400 ｉ（ｘ））ｍｏｄ ｇ（ｘ） （５） Ｔ408 ［ｉ］＝（ｘ408 ｉ（ｘ））ｍｏｄ ｇ（ｘ） （６） ここで、ｉ（ｘ）は、８ビット値ｉに対応する多項式で
ある。この目的には、Ｃ言語で記載した図８ａ，図８ｂ
のルーチンを順次利用することが可能である。
【００２７】本発明の実施例について詳述したが、その
態様や細部には本発明の精神と範囲を逸脱することな
く、種々の変更が可能である。以下に本発明の実施態様
の数例を示す。
【００２８】実施態様の１は、通信媒体を介して複数の
サブブロックとして転送されるデータ・ブロックに関す
るＣＲＣコードを確認するための方法において、受信し
た各データ・サブブロック毎に、所定の初期設定値から
それぞれの部分ＣＲＣコードを導き出すステップと、前
記部分ＣＲＣコードを組み合わせて、受信した完全なデ
ータ・ブロックに関するＣＲＣ確認値を導き出すステッ
プと、受信した完全なデータ・ブロックに関する前記Ｃ
ＲＣ確認値の妥当性をテストするステップとから構成さ
れる、ＣＲＣコードの確認方法である。
【００２９】実施態様の２は、前記部分ＣＲＣコード
は、該目的専用のハードウェア回路要素を利用して、導
き出され、完全なデータ・ブロックに関する確認値は、
プログラム命令によって制御される汎用ハードウェア回
路要素を利用して、導き出されるということを特徴とす
る、実施態様の１に記載のＣＲＣコードの確認方法であ
る。
【００３０】実施態様の３は、前記部分ＣＲＣコード
が、排他的ＯＲゲートを介してその出力から所定のシフ
ト・レジスタ段へフィードバックを行う、シフト・レジ
スタに前記初期設定値をプリセットするステップと、前
記シフト・レジスタに１つのデータ・サブブロックをシ
フト・インするステップと、結果得られる前記シフト・
レジスタの内容を記憶するステップによって、導き出さ
れるということを特徴とする、実施態様の１または２に
記載のＣＲＣコードの確認方法である。
【００３１】実施態様の４は、前記初期設定値がゼロで
あることを特徴とする、先行実施態様の任意の１つに記
載のＣＲＣコードの確認方法である。
【００３２】実施態様の５は、前記ＣＲＣ確認値が、第
２のデータ・サブブロック及び後続の各データ・サブブ
ロックに関する部分ＣＲＣコードと、先行部分ＣＲＣコ
ードに関する前記組み合わせステップの結果に基づい
て、１つ以上の所定のテーブルから選択された１つ以上
の値を組み合わせることによって導き出されるというこ
とと、第１のデータ・サブブロックに関する部分ＣＲＣ
コードが、所定の開始値に基づいて、前記１つまたは複
数のテーブルから選択されるということを特徴とする、
先行実施態様の任意の１つに記載のＣＲＣコードの確認
方法である。
【００３３】実施態様の６は、複数の所定のテーブル
が、存在することと、値の選択は、先行部分ＣＲＣコー
ドに関する前記組み合わせステップの結果のそれぞれの
部分に関する値、及び、前記所定の開始値に基づいて、
前記テーブルから行われるということを特徴とする、実
施態様の５に記載のＣＲＣコードの確認方法である。
【００３４】実施態様の７は、前記部分ＣＲＣコード及
び前記１つまたは複数のテーブルは、１６進数として記
憶されていることと、前記それぞれの部分は、隣接対を
なす１６進数であることと、前記組み合わせステップ
が、ビットに関する排他的ＯＲ演算を利用して、実施さ
れることを特徴とする、実施態様の６に記載のＣＲＣコ
ードの確認方法である。
【００３５】実施態様の８は、前記所定の開始値が、全
て、１６進数のＦであることと、前記ＣＲＣコードは、
多項式 ｇ（ｘ）＝ｘ32＋ｘ26＋ｘ23＋ｘ22＋ｘ16＋ｘ12＋ｘ11＋ｘ10＋ｘ8 ＋ｘ7 + ｘ5 ＋ｘ4 ＋ｘ2 ＋ｘ＋１ に基づいて、導き出されるということと、前記組み合わ
せステップに関して、図４ａ〜図７ｂのテーブルから値
が選択されるということを特徴とする、実施態様の７に
記載のＣＲＣコードの確認方法である。
【００３６】実施態様の９は、通信媒体を介して複数の
サブブロックとして転送されるデータ・ブロックに関す
るＣＲＣコードを確認するための装置において、受信し
た各データ・サブブロック毎に、所定の初期設定値から
それぞれの部分ＣＲＣコードを導き出すための手段と、
前記部分ＣＲＣコードを組み合わせて、受信した完全な
データ・ブロックに関するＣＲＣ確認値を導き出すため
の手段と、受信した完全なデータ・ブロックに関する前
記ＣＲＣ確認値の妥当性をテストするための手段から構
成される、ＣＲＣコードの確認装置である。
【００３７】実施態様の１０は、前記部分ＣＲＣコード
導き出すための専用ハードウェア回路要素と、プログラ
ム命令に制御されて、完全なデータ・ブロックに関する
確認値を導き出す汎用ハードウェア回路要素が設けられ
ていることを特徴とする、実施態様９に記載のＣＲＣコ
ードの確認装置である。
【００３８】
【発明の効果】以上詳述したように、本願発明の実施に
より、少ないハードウェアで高速、且つメッセージの数
の制限が実質的に存在しないＣＲＣ確認装置が得られ
る。
【図面の簡単な説明】
【図１】多項式ｇ（ｘ）に基づいてＣＲＣコードを導き
出すシフト・レジスタを示す図である。
【図２】本発明に基づいてＣＲＣコードの確認を行う装
置のブロック図である。
【図３】図２の装置の一部で実施される手順のフローチ
ャートである。
【図４ａ】図３の手順に用いられる１６進数値のルック
・アップ・テーブルを示す図である。
【図４ｂ】図３の手順に用いられる１６進数値のルック
・アップ・テーブルを示す図である。
【図５ａ】図３の手順に用いられる１６進数値のルック
・アップ・テーブルを示す図である。
【図５ｂ】図３の手順に用いられる１６進数値のルック
・アップ・テーブルを示す図である。
【図６ａ】図３の手順に用いられる１６進数値のルック
・アップ・テーブルを示す図である。
【図６ｂ】図３の手順に用いられる１６進数値のルック
・アップ・テーブルを示す図である。
【図７ａ】図３の手順に用いられる１６進数値のルック
・アップ・テーブルを示す図である。
【図７ｂ】図３の手順に用いられる１６進数値のルック
・アップ・テーブルを示す図である。
【図８ａ】ルック・アップ・テーブルＴ384 、Ｔ392 、
Ｔ400 、及び、Ｔ408 の計算を実行するためのＣ言語で
記載したルーチンを示す図である。
【図８ｂ】ルック・アップ・テーブルＴ384 、Ｔ392 、
Ｔ400 、及び、Ｔ408 の計算を実行するためのＣ言語で
記載したルーチンを示す図である。
【符号の説明】
１０ 光ファイバ入力ライン １２ 入力インターフェイス １４ シフト・レジスタ １６ 記憶装置 １８ 確認装置
───────────────────────────────────────────────────── フロントページの続き (73)特許権者 399117121 395 Ｐａｇｅ Ｍｉｌｌ Ｒｏａｄ Ｐａｌｏ Ａｌｔｏ，Ｃａｌｉｆｏｒｎ ｉａ Ｕ．Ｓ．Ａ. (56)参考文献 特開 平４−150631（ＪＰ，Ａ) 特開 平４−284753（ＪＰ，Ａ) 特開 平５−191430（ＪＰ，Ａ) 特開 昭64−61124（ＪＰ，Ａ) 特開 平６−152437（ＪＰ，Ａ) 欧州特許609595（ＥＰ，Ｂ１) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 13/00 G06F 11/10 330 H04L 1/00

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】通信媒体を介して複数のデータ・サブブロ
    ックとして転送されたデータ・ブロックに関するＣＲＣ
    コードを確認するための方法において、 前記ＣＲＣコードは前記データ・ブロックから導出され
    たデータを所定の多項式により割ったあとの剰余を有
    し、 受信した各前記データ・サブブロック毎に、前記所定の
    多項式を用い所定の初期設定値からそれぞれの部分ＣＲ
    Ｃコードを導き出すステップと、 前記部分ＣＲＣコードを組み合わせて、前記受信したデ
    ータ・ブロック全体が該データ・ブロック全体に対して
    前記所定の多項式を用いて導き出されるべきCRCコード
    を備えるかどうかを示す、受信した完全な前記データ・
    ブロックに関するＣＲＣ確認値を導き出すステップと、 受信した完全なデータ・ブロックに関する前記ＣＲＣ確
    認値の妥当性をテストするステップとから構成される、 ＣＲＣコードの確認方法。
  2. 【請求項２】前記部分ＣＲＣコードは、該部分ＣＲＣコ
    ード導出専用のハードウェア回路要素を利用して導き出
    され、前記完全なデータ・ブロックに関するCRC確認値
    は、プログラム命令によって制御される汎用ハードウェ
    ア回路要素を利用して、導き出されるということを特徴
    とする、請求項１に記載のＣＲＣコードの確認方法。
  3. 【請求項３】前記所定の初期設定値がゼロであることを
    特徴とする、請求項１あるいは請求項２のいずれかに記
    載のＣＲＣコードの確認方法。
  4. 【請求項４】第１の前記データ・サブブロックに関する
    部分ＣＲＣコードが、所定の開始値に基づいて、所定の
    テーブルから選択され、 前記ＣＲＣ確認値が、第２の前記データ・サブブロック
    及び後続の各前記データ・サブブロックに関する部分Ｃ
    ＲＣコードと、先行部分ＣＲＣコードに関する前記組み
    合わせステップの結果に基づいて、前記所定のテーブル
    から選択された１つ以上の値を組み合わせることによっ
    て導き出されることを特徴とする、請求項１〜請求項３
    のいずれかに記載のＣＲＣコードの確認方法。
  5. 【請求項５】複数の所定のテーブルが存在し、前記値の
    選択は、先行部分ＣＲＣコードに関する前記組み合わせ
    ステップの結果のそれぞれの部分に関する値、及び、前
    記所定の開始値に基づいて、前記テーブルから行われる
    ことを特徴とする、請求項４に記載のＣＲＣコードの確
    認方法。
  6. 【請求項６】通信媒体を介して複数のデータ・サブブロ
    ックとして転送されるデータ・ブロックに関するＣＲＣ
    コードを確認するための装置において、 前記ＣＲＣコードは前記データ・ブロックから導出され
    たデータを所定の多項式により割ったあとの剰余を有
    し、 受信した各前記データ・サブブロック毎に、前記所定の
    多項式を用い所定の初期設定値からそれぞれの部分ＣＲ
    Ｃコードを導き出すための手段と、 前記部分ＣＲＣコードを組み合わせて、、前記前記受信
    したデータ・ブロック全体が該データ・ブロック全体に
    対して前記所定の多項式を用いて導き出されるべきCRC
    コードを備えるかどうかを示す、受信した完全な前記デ
    ータ・ブロックに関するＣＲＣ確認値を導き出すための
    手段と、 受信した完全なデータ・ブロックに関する前記ＣＲＣ確
    認値の妥当性をテストするための手段とから構成され
    る、 ＣＲＣコードの確認装置。
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Families Citing this family (69)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5878057A (en) * 1995-10-06 1999-03-02 Tektronix, Inc. Highly parallel cyclic redundancy code generator
FR2747869A1 (fr) * 1996-04-17 1997-10-24 Canon Kk Procede et dispositif de correction d'erreurs de transmission de suites de nombres
US6161207A (en) * 1996-11-15 2000-12-12 Motorola, Inc. Communications unit and method of communicating having efficient packet acknowledgement
GB2322526A (en) * 1997-02-22 1998-08-26 The Technology Partnership Plc Encoding and decoding data
EP0976221B1 (de) * 1997-04-14 2004-04-14 Siemens Aktiengesellschaft Verfahren und anordnung zur bildung und überprüfung einer prüfsumme für digitale daten, die in mehrere datensegmente gruppiert sind
US7167927B2 (en) 1997-10-14 2007-01-23 Alacritech, Inc. TCP/IP offload device with fast-path TCP ACK generating and transmitting mechanism
US6434620B1 (en) 1998-08-27 2002-08-13 Alacritech, Inc. TCP/IP offload network interface device
US7133940B2 (en) * 1997-10-14 2006-11-07 Alacritech, Inc. Network interface device employing a DMA command queue
US8539112B2 (en) 1997-10-14 2013-09-17 Alacritech, Inc. TCP/IP offload device
US7089326B2 (en) * 1997-10-14 2006-08-08 Alacritech, Inc. Fast-path processing for receiving data on TCP connection offload devices
US7076568B2 (en) * 1997-10-14 2006-07-11 Alacritech, Inc. Data communication apparatus for computer intelligent network interface card which transfers data between a network and a storage device according designated uniform datagram protocol socket
US6757746B2 (en) 1997-10-14 2004-06-29 Alacritech, Inc. Obtaining a destination address so that a network interface device can write network data without headers directly into host memory
US8782199B2 (en) 1997-10-14 2014-07-15 A-Tech Llc Parsing a packet header
US6697868B2 (en) 2000-02-28 2004-02-24 Alacritech, Inc. Protocol processing stack for use with intelligent network interface device
US7185266B2 (en) 2003-02-12 2007-02-27 Alacritech, Inc. Network interface device for error detection using partial CRCS of variable length message portions
US6658480B2 (en) 1997-10-14 2003-12-02 Alacritech, Inc. Intelligent network interface system and method for accelerated protocol processing
US7237036B2 (en) 1997-10-14 2007-06-26 Alacritech, Inc. Fast-path apparatus for receiving data corresponding a TCP connection
US6687758B2 (en) * 2001-03-07 2004-02-03 Alacritech, Inc. Port aggregation for network connections that are offloaded to network interface devices
US6226680B1 (en) 1997-10-14 2001-05-01 Alacritech, Inc. Intelligent network interface system method for protocol processing
US8621101B1 (en) 2000-09-29 2013-12-31 Alacritech, Inc. Intelligent network storage interface device
US7174393B2 (en) 2000-12-26 2007-02-06 Alacritech, Inc. TCP/IP offload network interface device
US6029186A (en) * 1998-01-20 2000-02-22 3Com Corporation High speed calculation of cyclical redundancy check sums
US6223320B1 (en) * 1998-02-10 2001-04-24 International Business Machines Corporation Efficient CRC generation utilizing parallel table lookup operations
US7664883B2 (en) 1998-08-28 2010-02-16 Alacritech, Inc. Network interface device that fast-path processes solicited session layer read commands
US6405340B1 (en) * 1999-07-02 2002-06-11 Ericsson Inc. Flexible method of error protection in communications systems
US6681364B1 (en) * 1999-09-24 2004-01-20 International Business Machines Corporation Cyclic redundancy check for partitioned frames
CN1411630A (zh) * 2000-02-17 2003-04-16 模拟装置公司 用于生成循环余数核对代码以及生成其他基于余数的编码的方法、设备和产品
US6763492B1 (en) * 2000-09-26 2004-07-13 Qualcomm Incorporated Method and apparatus for encoding of linear block codes
US8019901B2 (en) 2000-09-29 2011-09-13 Alacritech, Inc. Intelligent network storage interface system
US6720074B2 (en) * 2000-10-26 2004-04-13 Inframat Corporation Insulator coated magnetic nanoparticulate composites with reduced core loss and method of manufacture thereof
US7065702B2 (en) * 2001-04-12 2006-06-20 Siliquent Technologies Ltd. Out-of-order calculation of error detection codes
US6804220B2 (en) * 2001-05-07 2004-10-12 Qualcomm Incorporated Method and apparatus for generating control information for packet data
GB2375463A (en) * 2001-05-08 2002-11-13 Ubinetics Ltd Configurable encoder
US20020191938A1 (en) * 2001-06-13 2002-12-19 Ethicon Endo-Surgery, Inc. Fiberoptic coil tray and carrier package
US6928608B2 (en) * 2001-08-14 2005-08-09 Optix Networks Ltd. Apparatus and method for accelerating cyclic redundancy check calculations
US20030121835A1 (en) * 2001-12-31 2003-07-03 Peter Quartararo Apparatus for and method of sieving biocompatible adsorbent beaded polymers
US7174498B2 (en) 2002-02-15 2007-02-06 Intel Corporation Obtaining cyclic redundancy code
US7543087B2 (en) 2002-04-22 2009-06-02 Alacritech, Inc. Freeing transmit memory on a network interface device prior to receiving an acknowledgement that transmit data has been received by a remote device
EP1499024B1 (en) * 2002-04-22 2010-06-30 Fujitsu Limited Error-detection encoder and decoder
US7496689B2 (en) 2002-04-22 2009-02-24 Alacritech, Inc. TCP/IP offload device
US20040153935A1 (en) * 2002-07-19 2004-08-05 Niesen Joseph W. Reduced overhead CRC functionality for packets and link layer superframes
US20040158794A1 (en) * 2002-07-19 2004-08-12 Niesen Joseph W. Reduced overhead CRC functionality for packets and link layer superframes
US7337241B2 (en) * 2002-09-27 2008-02-26 Alacritech, Inc. Fast-path apparatus for receiving data corresponding to a TCP connection
US20040088262A1 (en) * 2002-11-06 2004-05-06 Alacritech, Inc. Enabling an enhanced function of an electronic device
US7343541B2 (en) * 2003-01-14 2008-03-11 Broadcom Corporation Data integrity in protocol offloading
US7181671B2 (en) * 2003-09-23 2007-02-20 Macronix International Co., Ltd. Parallelized CRC calculation method and system
US6996070B2 (en) * 2003-12-05 2006-02-07 Alacritech, Inc. TCP/IP offload device with reduced sequential processing
US7360142B1 (en) 2004-03-03 2008-04-15 Marvell Semiconductor Israel Ltd. Methods, architectures, circuits, software and systems for CRC determination
US7434150B1 (en) 2004-03-03 2008-10-07 Marvell Israel (M.I.S.L.) Ltd. Methods, circuits, architectures, software and systems for determining a data transmission error and/or checking or confirming such error determinations
US8248939B1 (en) 2004-10-08 2012-08-21 Alacritech, Inc. Transferring control of TCP connections between hierarchy of processing mechanisms
US20060168495A1 (en) * 2005-01-25 2006-07-27 Analog Devices, Inc. Computation of cyclic redundancy check
US7738500B1 (en) 2005-12-14 2010-06-15 Alacritech, Inc. TCP timestamp synchronization for network connections that are offloaded to network interface devices
US7958436B2 (en) 2005-12-23 2011-06-07 Intel Corporation Performing a cyclic redundancy checksum operation responsive to a user-level instruction
US7925957B2 (en) 2006-03-20 2011-04-12 Intel Corporation Validating data using processor instructions
US7937643B1 (en) 2006-09-18 2011-05-03 Mediatek Inc. Mobile communication device and data reception method
US8379738B2 (en) * 2007-03-16 2013-02-19 Samsung Electronics Co., Ltd. Methods and apparatus to improve performance and enable fast decoding of transmissions with multiple code blocks
DE102007032659A1 (de) * 2007-07-13 2009-01-15 Knick Elektronische Messgeräte GmbH & Co. KG Verfahren zur telegrammweisen Datenübertragung in einem seriellen Kommunikationsprotokoll sowie dieses nutzende Datenübertragungsvorrichtung
KR101286238B1 (ko) * 2007-08-01 2013-07-15 삼성전자주식회사 데이터 병렬화 수신기
JP4831018B2 (ja) * 2007-08-28 2011-12-07 日本電気株式会社 並列巡回符号生成装置および並列巡回符号検査装置
US8539513B1 (en) 2008-04-01 2013-09-17 Alacritech, Inc. Accelerating data transfer in a virtual computer system with tightly coupled TCP connections
US8341286B1 (en) 2008-07-31 2012-12-25 Alacritech, Inc. TCP offload send optimization
US9306793B1 (en) 2008-10-22 2016-04-05 Alacritech, Inc. TCP offload device that batches session layer headers to reduce interrupts as well as CPU copies
US9081700B2 (en) 2013-05-16 2015-07-14 Western Digital Technologies, Inc. High performance read-modify-write system providing line-rate merging of dataframe segments in hardware
US9542261B2 (en) * 2013-07-01 2017-01-10 Ixia Methods, systems, and computer readable media for multi-packet cyclic redundancy check engine
DE102013214855A1 (de) * 2013-07-30 2015-02-05 Robert Bosch Gmbh Verfahren und Vorrichtungen zur Verwaltung von Messdaten einer Batterie
US9304709B2 (en) 2013-09-06 2016-04-05 Western Digital Technologies, Inc. High performance system providing selective merging of dataframe segments in hardware
US9684580B2 (en) 2013-11-05 2017-06-20 Ixia Methods, systems, and computer readable media for efficient scrambling of data for line rate transmission in high speed communications networks
CN105095726B (zh) 2014-05-08 2018-05-11 阿里巴巴集团控股有限公司 生成验证码的方法及装置
DE112016006791B4 (de) 2016-06-07 2020-02-06 Mitsubishi Electric Corporation Datenverarbeitungsvorrichtung, Datenverarbeitungsverfahren und Datenverarbeitungsprogramm

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4703485A (en) * 1986-02-10 1987-10-27 International Business Machines Corporation Method and apparatus for computing and implementing error detection check bytes
EP0276991B1 (en) * 1987-01-30 1992-05-13 Sony Corporation Encoding method and apparatus for recording data with an identification code and an error check code
GB8704883D0 (en) * 1987-03-03 1987-04-08 Hewlett Packard Co Secure information storage
US5247524A (en) * 1990-06-29 1993-09-21 Digital Equipment Corporation Method for generating a checksum
US5321704A (en) * 1991-01-16 1994-06-14 Xilinx, Inc. Error detection structure and method using partial polynomial check
US5303302A (en) * 1992-06-18 1994-04-12 Digital Equipment Corporation Network packet receiver with buffer logic for reassembling interleaved data packets
JP2821324B2 (ja) * 1992-11-04 1998-11-05 三菱電機株式会社 誤り訂正回路
US5410546A (en) * 1993-11-01 1995-04-25 Storage Technology Corporation Apparatus and method for CRC computation over fixed length blocks containing variable length packets of data received out of order

Also Published As

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DE69320321T2 (de) 1998-12-24
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DE69320321D1 (de) 1998-09-17
US5778013A (en) 1998-07-07

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