JP3398580B2 - Semiconductor device manufacturing method and substrate frame - Google Patents
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Landscapes
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置に係
り、とくに銅張積層板などから構成され、改良されたプ
ッシュバック方式による基板フレーム、この基板フレー
ムを用いた半導体装置の製造方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to an improved pushback type substrate frame composed of a copper clad laminate or the like, and a method of manufacturing a semiconductor device using this substrate frame. is there.
【０００２】[0002]
【従来の技術】従来半導体装置には、樹脂封止体を使用
したプラスチックタイプの非気密封止型とセラミックや
金属などのパッケージを使用した気密封止型に大別され
る。前者は、信頼性で若干見劣りするが、後者に比べ量
産性や経済性に優れているのでその実用性は高い。樹脂
封止型半導体装置の多くは、金属製のリードフレームと
これに搭載された半導体チップをエポキシ樹脂などのモ
ールド樹脂により樹脂封止されている。しかし、リード
フレームでは外部取出し電極となるアウターリードが変
形しやすかったり、複数の半導体素子を搭載するのには
適さなかったりなどの理由により、近年、銅張積層板等
から構成されたプリント配線板（ＰＣＢ：Printed Circ
uit Board)などの絶縁基板からなる配線基板を使用して
この上に半導体素子を搭載し、ワイヤボンデングなどに
より半導体素子の接続電極と配線基板の配線部とを電気
的に接続した後、従来技術の樹脂成形を施す手法が試み
られている。この銅張積層板は、配線基板が通常基板フ
レームで保持された状態か配線基板の個片の形で供給さ
れる。2. Description of the Related Art Conventional semiconductor devices are roughly classified into a plastic type non-hermetically sealed type using a resin sealing body and a hermetically sealed type using a package such as ceramic or metal. The former is slightly inferior in reliability, but is more practical because it is superior to the latter in mass productivity and economy. In many resin-sealed semiconductor devices, a metal lead frame and a semiconductor chip mounted on the lead frame are resin-sealed with a mold resin such as epoxy resin. However, in recent years, printed wiring boards composed of copper-clad laminates and the like have been recently used because the outer leads that serve as external extraction electrodes in a lead frame are easily deformed and are not suitable for mounting multiple semiconductor elements. (PCB: Printed Circ
After mounting the semiconductor element on this using a wiring board made of an insulating substrate such as a uit board) and electrically connecting the connection electrode of the semiconductor element and the wiring section of the wiring board by wire bonding, etc. Techniques for resin molding have been tried. The copper clad laminate is supplied in a state in which the wiring board is usually held by the board frame or in the form of individual wiring board.
【０００３】半導体素子をパッケージングする樹脂封止
体を形成する方法には、例えば、ポッティング法やトラ
ンスファモールド法などが知られている。ポッティング
法は、配線基板上に載置固定され、この配線基板の配線
部と電気的に接続された接続電極を有する半導体素子の
上からエポキシ系やシリコーン系などの液状樹脂を一定
量滴下し、これを加熱硬化させる方法である。この方法
により成形された樹脂封止体は、高価であり、製造時に
おいて定められた領域以上に広がる恐れがある。また、
望むような厚さにすることが困難である。トランスファ
モールド法は、熱硬化性樹脂の成形法であり、配線基板
上に載置固定された接続電極を有する半導体素子と半導
体素子が搭載された配線基板とを加熱された金型キャビ
ティ内に配置し、このキャビティ内に材料（熱硬化性樹
脂）を圧入して可塑化・硬化させ、樹脂封止体を成形す
る方法である。Known methods for forming a resin sealing body for packaging a semiconductor element include, for example, a potting method and a transfer molding method. The potting method is mounted and fixed on a wiring board, and a certain amount of liquid resin such as epoxy or silicone is dropped on a semiconductor element having a connection electrode electrically connected to the wiring portion of the wiring board, This is a method of heat curing. The resin encapsulant molded by this method is expensive, and there is a risk that it will spread over a region defined during manufacturing. Also,
It is difficult to obtain the desired thickness. The transfer molding method is a method of molding a thermosetting resin, in which a semiconductor element having a connection electrode mounted and fixed on a wiring board and a wiring board on which the semiconductor element is mounted are placed in a heated mold cavity. Then, a material (thermosetting resin) is press-fitted into this cavity to be plasticized and hardened to mold the resin sealing body.
【０００４】図１５を参照して従来のポッティング法に
より形成され、配線基板に支持された半導体素子を有す
る半導体装置を説明する。図は、半導体素子を搭載した
配線基板の断面図である。図１５（ａ）の配線基板１
は、銅張積層板を成形して主面に配線パターンと接続電
極（インナーリード）を形成したプリント配線板（ＰＣ
Ｂ）からなる。銅張積層板は、ガラス繊維布にエポキシ
樹脂を含浸させ、積層させてなる積層体を加圧加熱して
製造する。積層板の表面に形成した銅箔は、エッチング
されて配線パターンに成形される。配線基板１の側面に
は接続電極に電気的に接続され、外部回路と電気的接続
される複数の外部接続電極３が形成されている。外部接
続電極３は、ニッケル鍍金層又はニッケル鍍金層に金も
しくは半田層を形成した導電層から構成されている。半
導体素子２の主面にも接続電極が形成されており、この
接続電極は、金やアルミニウム（Ａｌ）などのボンディ
ングワイヤ４によって前記配線パターンと電気的に接続
されている。配線基板１の外部接続電極３は、前記配線
パターンと接続され、前記外部回路が半導体素子２と電
気的に接続されるようになっている。この半導体素子２
とボンディングワイヤ４の上にエポキシ樹脂などの液状
樹脂が滴下される。液状樹脂は、硬化されて樹脂封止体
２０となる。この他に、配線基板１の裏面に接続電極に
電気的に接続され外部回路と電気的接続されたハンダな
どのバンプ電極５が形成されているもの（図１５
（ｂ））、配線基板１主面の接続電極に、この配線基板
に形成したスルーホールの内表面にまで延在する外部接
続電極３が電気的に接続されているもの（図１５
（ｃ））などが知られている。A semiconductor device having a semiconductor element formed by a conventional potting method and supported by a wiring substrate will be described with reference to FIG. The figure is a cross-sectional view of a wiring board on which a semiconductor element is mounted. Wiring board 1 of FIG. 15 (a)
Is a printed wiring board (PC) in which a copper clad laminate is molded and a wiring pattern and connection electrodes (inner leads) are formed on the main surface.
B). The copper clad laminate is manufactured by impregnating a glass fiber cloth with an epoxy resin and laminating the laminated body under pressure and heating. The copper foil formed on the surface of the laminate is etched to form a wiring pattern. A plurality of external connection electrodes 3 electrically connected to the connection electrodes and electrically connected to an external circuit are formed on the side surface of the wiring board 1. The external connection electrode 3 is composed of a nickel plating layer or a conductive layer in which a gold or solder layer is formed on the nickel plating layer. A connection electrode is also formed on the main surface of the semiconductor element 2, and the connection electrode is electrically connected to the wiring pattern by a bonding wire 4 such as gold or aluminum (Al). The external connection electrode 3 of the wiring board 1 is connected to the wiring pattern, and the external circuit is electrically connected to the semiconductor element 2. This semiconductor element 2
A liquid resin such as an epoxy resin is dropped on the bonding wire 4. The liquid resin is cured to form the resin sealing body 20. In addition, bump electrodes 5 such as solder, which are electrically connected to the connection electrodes and electrically connected to an external circuit, are formed on the back surface of the wiring board 1 (FIG. 15).
(B), one in which an external connection electrode 3 extending to the inner surface of a through hole formed in this wiring board is electrically connected to the connection electrode on the main surface of the wiring board 1 (FIG. 15).
(C)) and the like are known.
【０００５】上記従来技術を用いた半導体装置には、例
えば、チップサイズパッケージ（ＣＳＰ:Chip Size Pac
kage）がある。従来技術ではＣＳＰの薄型のフィルムに
半導体素子を取付け、ワイヤボンディング、封止するな
どの方法やチップ上に微細配線を行い樹脂封止するなど
の処理が行われている。しかし、従来技術によるＣＳＰ
には、次のような問題があった。先ず、フィルムなどを
用いたＣＳＰの場合、実装する配線基板との線膨脹係数
の差による信頼性低下を起こすことがある。そのため公
知文献にも明記されているように熱衝撃を和らげる座布
団が必要であり、価格低下の隘路となっている。またこ
のフィルムを使用する場合、薄いので反りやうねりが有
り、特別な治具に取付けたり、外したりしなければなら
ず、工程が繁雑であった。しかも、肝心なトランスファ
モールド工程では、どうしてもこの特別な治具を外さな
ければ作業ができず、搬送や成形の歩留に大きな支障に
なっていた。一方、チップ上に微細配線する方式では構
造や製造方法が複雑で量産化に適せず、高価な半導体装
置になっていた。A semiconductor device using the above-mentioned prior art is, for example, a chip size package (CSP: Chip Size Pac).
There is a kage). In the prior art, a method of attaching a semiconductor element to a thin film of CSP, wire bonding, encapsulation, or the like, fine wiring on a chip and resin encapsulation are performed. However, conventional CSP
Had the following problems. First, in the case of a CSP using a film or the like, the reliability may decrease due to the difference in the coefficient of linear expansion from the mounted wiring board. Therefore, a cushion that absorbs thermal shock is required as specified in the known literature, which is a bottleneck for price reduction. Further, when this film is used, since it is thin, there is warpage and undulation, and it has to be attached to or removed from a special jig, and the process is complicated. Moreover, in the essential transfer molding process, the work cannot be performed without removing this special jig, which greatly hinders the yield of transportation and molding. On the other hand, the method of fine wiring on a chip has a complicated structure and manufacturing method and is not suitable for mass production, resulting in an expensive semiconductor device.
【０００６】かかる従来のＣＳＰの信頼性の問題や価格
の問題を解消すべく、プッシュバック加工をした耐熱性
両面銅張積層板を配線基板に用い、トランスファモール
ドで樹脂封止した低価格で高信頼な小型・薄型ファイン
ピッチの半導体装置が開発された。すなわち、プッシュ
バック方式により形成された配線基板を有する半導体装
置は、耐熱性両面銅張積層板に配線加工や鍍金加工、外
形加工を施した基板フレームをプッシュバック加工した
後、半導体素子を搭載、内部配線をし、しかる後、トラ
ンスファモールドで樹脂封止し、その後基板フレームか
ら半導体素子を搭載した配線基板を分離させて低価格で
小型・薄型なファインピッチの半導体装置を製造すると
いうものである。In order to solve the reliability problem and the price problem of the conventional CSP, a push-back heat-resistant double-sided copper clad laminate is used as a wiring board, and it is resin-molded by transfer molding at a low price. Reliable small and thin fine pitch semiconductor devices have been developed. That is, a semiconductor device having a wiring board formed by a pushback method is mounted on a heat-resistant double-sided copper-clad laminate after a wiring process, a plating process, and a push-back process on a substrate frame that has been subjected to an outer shape process. Internal wiring is performed, and after that, it is resin-molded by transfer molding, and then the wiring board on which the semiconductor element is mounted is separated from the board frame to manufacture a low-priced, compact and thin fine-pitch semiconductor device. .
【０００７】[0007]
【発明が解決しようとする課題】前述のプッシュバック
方式により形成された半導体装置は、前記配線基板の主
面上に形成され、前記半導体素子を被覆するトランスフ
ァモールドにより形成された側面に所定のテーパ角度を
持つ樹脂封止体を備え、前記配線基板の主面に接する前
記樹脂封止体の側面端部が前記配線基板の各辺の端部と
接している構造を有している。すなわち、プッシュバッ
ク方式では、基板フレームの材料となるプリント配線板
にプッシュバックにより配線基板を形成し、この領域に
半導体素子を搭載し、内部結線を行い、樹脂封止を施し
て半導体装置を組み立てる処理を行う。そしてこの処理
を行ってから基板フレームから配線基板を分離して配線
基板毎に半導体素子が搭載された複数の半導体装置を形
成する。この様な従来の方法により上記のような構造の
半導体装置が形成される。The semiconductor device formed by the push-back method described above is formed on the main surface of the wiring board and has a predetermined taper on the side surface formed by transfer molding that covers the semiconductor element. The resin sealing body having an angle is provided, and the side surface end portion of the resin sealing body contacting the main surface of the wiring board is in contact with the end portion of each side of the wiring board. That is, in the pushback method, a wiring board is formed by pushback on a printed wiring board that is a material for a board frame, semiconductor elements are mounted in this area, internal wiring is performed, and resin sealing is performed to assemble a semiconductor device. Perform processing. Then, after performing this process, the wiring substrate is separated from the substrate frame to form a plurality of semiconductor devices on each of which the semiconductor element is mounted. A semiconductor device having the above structure is formed by such a conventional method.
【０００８】しかしながら、このプッシュバック方式を
用いると配線基板上に形成されたフォトレジストなどの
ソルダーレジスト膜が白く濁るという白化現象が生じる
ことがある。つまり、接続電極などを形成するためのメ
ッキ処理に必要なソルダーレジストは、プッシュバック
処理を行う前に塗布形成される。したがってプッシュバ
ックする際にソルダーレジスト膜も切断される。このと
き白化現象が生じる。レジストの粘度が関係しているも
のと思われるが、白化現象によりソルダーレジスト膜は
脆くなってしまうという問題があった。本発明は、この
ような事情によりなされたものであり、配線基板に樹脂
封止された半導体素子を搭載する半導体装置において、
最も自動化し易く、量産性・低価格性・信頼性の高いト
ランスファモールド工程に供与して最適である半導体装
置の製造方法及びこの製造方法に用いられるプッシュバ
ック方式の基板フレームを提供する。However, when this pushback method is used, a whitening phenomenon may occur in which a solder resist film such as a photoresist formed on a wiring board becomes cloudy. That is, the solder resist required for the plating process for forming the connection electrodes and the like is applied and formed before the pushback process. Therefore, the solder resist film is also cut when the push back is performed. At this time, a whitening phenomenon occurs. It seems that the viscosity of the resist is related, but there was a problem that the solder resist film became brittle due to the whitening phenomenon. The present invention has been made under such circumstances, and in a semiconductor device in which a resin-sealed semiconductor element is mounted on a wiring board,
(EN) Provided is a semiconductor device manufacturing method that is most suitable for a transfer molding process that is most automated, mass-productive, low-priced, and highly reliable, and a pushback type substrate frame used in this manufacturing method.
【０００９】[0009]
【課題を解決するための手段】本発明は、プッシュバッ
ク方式の基板フレームにソルダーレジストを塗布形成す
る場合において、少なくとも第１の面のプッシュバック
ラインに沿ってその近傍に熱硬化性レジスト膜を形成
し、その他の領域にはフォトレジスト膜を形成するとと
もに、前記半導体素子を載置固定する前に、前記基板フ
レームとこのフレームに配置された配線基板との境界領
域上の前記配線パターンが形成されていない領域内の所
定の領域（つまりプッシュバックラインの一部）に前記
配線基板の保持を強化する仮止め部を形成することを特
徴とする。また、本発明は、プッシュバック方式の基板
フレームに形成された配線基板に対向し、且つプッシュ
バックラインに近接してプッシュバック時の歪みを緩和
する手段を設けることを特徴とする。基板フレームの配
線基板を保持する能力を高く維持することができ、ま
た、プッシュバック時に、ポンチに当接する配線基板の
第１の面の周辺領域に形成される熱硬化性レジストを用
いることによりポンチが基板フレームを切断してもソル
ダーレジストに用いる熱硬化性レジスト膜は、フォトレ
ジストに比較して粘性が高いので、白化現象が発生する
ことが少ない。スリットなどの前記歪み緩和手段を形成
することによりプッシュバック処理が迅速に行われる。According to the present invention, when a solder resist is applied and formed on a pushback type substrate frame, a thermosetting resist film is formed at least along the pushback line on the first surface in the vicinity thereof. And the photoresist film is formed in the other regions, and the wiring pattern is formed on the boundary region between the substrate frame and the wiring substrate arranged in the frame before the semiconductor element is mounted and fixed. It is characterized in that a temporary fixing portion for strengthening the holding of the wiring board is formed in a predetermined area (that is, a part of the pushback line) in the non-formed area. Further, the present invention is characterized in that means for facing the wiring substrate formed on the push-back type substrate frame and proximate to the push-back line is provided with a means for alleviating distortion during push-back. The ability of the board frame to hold the wiring board can be maintained high, and the punch can be formed by using the thermosetting resist formed in the peripheral region of the first surface of the wiring board that abuts the punch during pushback. However, even if the substrate frame is cut, the thermosetting resist film used as the solder resist has a higher viscosity than the photoresist, so that the whitening phenomenon rarely occurs. By forming the strain relaxation means such as a slit, the pushback process is performed quickly.
【００１０】[0010]
【発明の実施の形態】以下、図面を参照して発明の実施
の形態を説明する。まず、図１及び図２を参照して配線
基板を有する半導体装置を説明する。図１は、部分的に
切り欠いて内部を示した半導体装置の斜視図及びＡ−
Ａ′線に沿う部分の断面図、図２は、半導体装置の平面
図及び下方からみた底面図である。プッシュバックによ
り基板フレームから形成された本発明に係る配線基板１
は、例えば、１１．００×１１．００ｍｍの正方形であ
り、第１の面に半導体素子２が搭載されている。半導体
素子２は、エポキシ樹脂などの絶縁性接着剤により第１
の面に接合されている。第１の面には配線（図示せず）
と配線に接続された接続電極（パッド）３２が複数配置
形成されている。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to the drawings. First, a semiconductor device having a wiring board will be described with reference to FIGS. FIG. 1 is a perspective view of a semiconductor device in which the inside is partially cut away to show the inside and FIG.
FIG. 2 is a plan view of the semiconductor device and a bottom view seen from below, taken along the line A ′. Wiring board 1 according to the present invention formed from a board frame by pushback
Is, for example, a square of 11.00 × 11.00 mm, and the semiconductor element 2 is mounted on the first surface. The semiconductor element 2 is made of an insulating adhesive such as an epoxy resin so that the first
Is bonded to the surface. Wiring on the first surface (not shown)
A plurality of connection electrodes (pads) 32 connected to the wiring are arranged and formed.
【００１１】第１の面において、パッド３２は、露出し
ているが、配線やその他の領域は、ソルダーレジストに
より被覆されている。詳細な構成は後述するが、第１の
面は、配線基板１の周辺に沿った領域は、熱硬化性レジ
スト膜で構成され、その他の領域にはフォトレジスト膜
が形成されている。つまり、第１の面のプッシュバック
ラインに沿った領域は、熱硬化性レジスト膜で覆われて
いる。逆に、裏面である第２の面のプッシュラインに沿
った領域を熱硬化性レジスト膜で被覆しても良い。配線
基板１の裏面である第２の面もパッド（図示せず）以外
はソルダーレジストにより被覆されている。第２の面の
ソルダーレジストは、例えば、フォトレジスト膜２９か
らなり、パッドには半田バンプ端子（半田ボール）５が
接合されている。第２の面に形成されたパッドとこの主
面上に形成された配線と接続されており、第１の面の配
線と第２の面の配線とは、配線基板１に形成したスルー
ホール孔内面に形成した配線を介して互いに電気的に接
続されている。半田ボール５は、例えば、１２×１２個
が整列配置されている。第１の面のパッド３２と半導体
素子２に形成されたパッド３１とは、ＡｕやＡｌなどの
ボンディングワイヤ４により電気的に接続されている。
半導体素子２、ボンディングワイヤ４、絶縁性接着剤
６、第１の面のパッド等は、エポキシ樹脂などから形成
された樹脂封止体１３により被覆されている。樹脂封止
体１３底面の一辺の長さは、１０．８ｍｍである。樹脂
封止体１３は、配線基板１より幾分小さいが実質的には
同じ大きさである。前記一辺の長さを配線基板１と全く
一致させても良い。樹脂封止体１３の表面にはインデッ
クスマーク（丸印）が付されている。樹脂封止体１３の
側面は、例えば、垂直に対して１０〜３０度程度のテー
パ角を有するように傾斜している。On the first surface, the pad 32 is exposed, but the wiring and other areas are covered with a solder resist. Although the detailed configuration will be described later, in the first surface, a region along the periphery of the wiring substrate 1 is formed of a thermosetting resist film, and in the other regions, a photoresist film is formed. That is, the region along the pushback line on the first surface is covered with the thermosetting resist film. Conversely, the area along the push line on the second surface, which is the back surface, may be covered with a thermosetting resist film. The second surface, which is the back surface of the wiring board 1, is also covered with a solder resist except for the pads (not shown). The solder resist on the second surface is, for example, a photoresist film 29, and the solder bump terminals (solder balls) 5 are bonded to the pads. The pads formed on the second surface are connected to the wiring formed on the main surface, and the wiring on the first surface and the wiring on the second surface are through-hole holes formed in the wiring board 1. They are electrically connected to each other via wiring formed on the inner surface. For example, 12 × 12 solder balls 5 are arranged and arranged. The pads 32 on the first surface and the pads 31 formed on the semiconductor element 2 are electrically connected by the bonding wires 4 of Au, Al, or the like.
The semiconductor element 2, the bonding wires 4, the insulating adhesive 6, the pads on the first surface, etc. are covered with a resin encapsulant 13 made of epoxy resin or the like. The length of one side of the bottom surface of the resin sealing body 13 is 10.8 mm. The resin encapsulant 13 is slightly smaller than the wiring board 1 but is substantially the same in size. The length of the one side may be exactly the same as that of the wiring board 1. Index marks (circles) are attached to the surface of the resin encapsulant 13. The side surface of the resin sealing body 13 is inclined so as to have a taper angle of about 10 to 30 degrees with respect to the vertical, for example.
【００１２】次に、図３を参照して両面銅張積層板から
外枠を取り除きスリット処理を施す外形加工までの基板
形成工程を説明する。図３は、プッシュバック方式用プ
リント配線板（基板フレーム）を形成するまでの工程を
説明するフローチャートである。基板フレームには耐熱
性ガラス布を基材にして、これにＢＴレジンを含浸さ
せ、この基材を積層し、両面に銅箔を張り付けたＴＧ点
摂氏１７５度以上の耐熱性両面銅張積層板（例えば、三
菱瓦斯化学社製ＣＣＬ−ＨＬ８３２ ＢＴ基板）を任意
の大きさに切断加工して使用する。
（１） この両面銅張積層板にまず穴開け加工を施して
スルーホールや位置決め孔などを形成する。この工程で
は搬送用に用いる送り孔を必要に応じて形成するが、こ
の実施例では基板フレームをホルダーで把持して搬送す
る。図４（ａ）は、この工程により形成された前記積層
板の概略平面図である。積層板には、あらかじめ定めら
れた配線基板領域３３が設けられており、位置決め孔７
やスルーホール（図示せず）が形成されている。この積
層板の基材厚は０．２から０．４ｍｍが最適である。ス
ルーホール孔の穴開け加工に使用する錐は、０．１〜
０．２ｍｍ径のものを使用する。Next, with reference to FIG. 3, a description will be given of the substrate forming process up to the outer shape processing in which the outer frame is removed from the double-sided copper clad laminate and slit processing is performed. FIG. 3 is a flow chart for explaining steps up to formation of a pushback type printed wiring board (board frame). Heat-resistant double-sided copper clad laminate with a TG point of 175 degrees Celsius or more in which a substrate frame is made of heat-resistant glass cloth, which is impregnated with BT resin, and the base material is laminated and copper foil is attached to both surfaces. (For example, CCL-HL832 BT substrate manufactured by Mitsubishi Gas Chemical Co., Inc.) is cut into an arbitrary size and used. (1) This double-sided copper-clad laminate is first subjected to perforation processing to form through holes and positioning holes. In this step, a feed hole used for carrying is formed if necessary, but in this embodiment, the substrate frame is held by a holder and carried. FIG. 4A is a schematic plan view of the laminated plate formed by this step. The laminated board is provided with a predetermined wiring board region 33, and the positioning hole 7
And through holes (not shown) are formed. The optimum substrate thickness of this laminate is 0.2 to 0.4 mm. The cone used for drilling through holes is 0.1
Use one with a diameter of 0.2 mm.
【００１３】（２） その後、銅箔をパターニングし、
さらに、スルーホールメッキ（１０μｍ程度のＣｕ膜）
を施して積層板両面の配線が接続された配線パターンを
形成する。図４（ｂ）は、この工程により形成された積
層板の概略平面図であり、配線基板領域３３には配線パ
ターン（図示せず）と接続電極３２が半導体素子が搭載
される予定の領域であるアイランド部９の周辺に近接し
て形成されている。
（３） その後、ソルダーレジストを所定のパターン形
状で積層板両面及びスルーホール内に形成する。図５
（ａ）は、積層板表面の平面図、図５（ｂ）は、積層板
裏面の平面図である。この時使用するソルダーレジスト
は、少なくともプッシュバック加工面に該当する表裏の
いずれか一方を比較的粘性の高い熱硬化性レジスト膜２
８、例えば、ＣＣＲ２３２ＣＦＶ（アサヒ化研製）で被
覆し、他の面は製版性の優れたフォトレジスト膜２９を
用いるのが最適であった。熱硬化性レジスト膜は、スク
リーン印刷により形成され、粘性は高いが加工性が悪く
極力その使用を少なくしなければならない。そのため、
プッシュバック加工面の表裏いずれか１方のプッシュバ
ックライン上の狭い範囲にのみ熱硬化性レジスト膜を形
成する。(2) Then, patterning the copper foil,
Furthermore, through-hole plating (Cu film of about 10 μm)
Then, a wiring pattern in which the wirings on both surfaces of the laminated plate are connected is formed. FIG. 4B is a schematic plan view of the laminated plate formed by this process. In the wiring board region 33, the wiring pattern (not shown) and the connection electrodes 32 are regions where semiconductor elements are to be mounted. It is formed near the periphery of a certain island portion 9. (3) After that, a solder resist is formed in a predetermined pattern on both sides of the laminate and in the through holes. Figure 5
FIG. 5A is a plan view of the front surface of the laminate, and FIG. 5B is a plan view of the back surface of the laminate. The solder resist used at this time has at least one of the front and back surfaces corresponding to the pushback processed surface, which is a thermosetting resist film 2 having a relatively high viscosity.
8. For example, it was optimal to coat with CCR232CFV (made by Asahi Kaken Co., Ltd.) and use a photoresist film 29 having excellent plate making property on the other surface. The thermosetting resist film is formed by screen printing and has high viscosity but poor workability, and its use must be reduced as much as possible. for that reason,
The thermosetting resist film is formed only in a narrow area on one of the front and back sides of the pushback processed surface on the pushback line.
【００１４】他の領域にはフォトレジスト膜２９を形成
する。熱硬化性レジスト膜は、例えば、特殊エポキシ樹
脂及び特殊硬化剤を用いた黒色艶消しタイプのペースト
状二液性熱硬化型ソルダーレジストから形成される。こ
の熱硬化型ソルダーレジストは、粘度（２５℃）が２８
０ｐｓ、スクリーン印刷時の適用スクリーンが１５０〜
２５０メッシュ、硬化条件が１３０℃−１０分、電気絶
縁性が２．０×１０12Ωの条件でスクリーン印刷され
る。フォトレジスト膜は、現像型ソルダーレジストイン
キから形成される。このレジストインキは、例えば、不
揮発成分が７０〜８０ｗｔ％、粘度（２５℃）が２００
〜２２０ｐｓ、露光量が４００〜８００ｍＪ／ｃｍ2 、
現像時間が６０〜９０秒、熱風循環炉によりポストキュ
アが６０分（１５０℃）、処理前の電気絶縁性が≧１×
１０13Ωの条件で基板フレームに塗布される。
（４） 次に、積層板にＣｕ層、Ｎｉ／Ａｕ層のメッキ
処理を行ってソルダーレジストの被覆されていない領域
に図５（ａ）及び図５（ｂ）に示すようにパッド３２、
３５を形成する。A photoresist film 29 is formed on the other regions. The thermosetting resist film is formed of, for example, a black matte type paste-like two-component thermosetting solder resist using a special epoxy resin and a special curing agent. This thermosetting solder resist has a viscosity (25 ° C) of 28.
0 ps, the applicable screen for screen printing is 150-
Screen printing is performed under the conditions of 250 mesh, curing conditions of 130 ° C. for 10 minutes, and electrical insulation of 2.0 × 10 12 Ω. The photoresist film is formed from a developable solder resist ink. This resist ink has, for example, a nonvolatile component of 70 to 80 wt% and a viscosity (25 ° C.) of 200.
~ 220 ps, exposure amount 400 ~ 800 mJ / cm 2 ,
Development time is 60 to 90 seconds, post cure is 60 minutes (150 ° C.) by hot air circulation furnace, and electrical insulation before processing is ≧ 1 ×
It is applied to the substrate frame under the condition of 10 13 Ω. (4) Next, the laminated plate is plated with a Cu layer and a Ni / Au layer to form a pad 32, as shown in FIGS. 5 (a) and 5 (b), on the uncoated region of the solder resist.
35 is formed.
【００１５】（５） その後スリット加工など外形加工
を行って、基板フレームを形成する。スリット３０は、
基板フレーム１０の配線基板領域３３に近接した周囲に
形成するものでありプッシュバック時の歪みを緩和する
手段として用いられる。したがって、外形加工は、プッ
シュバック工程の予備的工程でもある。スリット加工は
支持体幅として０．５〜０．８ｍｍ程度、スリット加工
幅（スリット長さ）としては、プッシュバック幅（１辺
の長さ）と同等又は０．３ｍｍ以内にあるのが最適であ
った。スリット加工後、個々の基板フレーム１０に切断
分離される。図６（ａ）は、基板フレーム１０の表面状
態を示す平面図、図６（ｂ）は、基板フレーム１０の裏
面を示す平面図である。この実施例において、配線基板
領域３３は、１辺が１１．０ｍｍの正方形であり、スリ
ット３０は、この配線基板領域３３の各辺に対向してそ
の長さ方向が平行に配置されており、この領域から１．
０ｍｍ離れている。また、スリット長さは、１０．７ｍ
ｍであり、配線基板領域３３の１辺より０．３ｍｍ短く
なっている。スリット幅は、２．０ｍｍである。次に、
図７、図８乃至図１３を参照して図６に示された基板フ
レーム１０に半導体素子を搭載し、プッシュバック処理
を施し半導体装置を製造するまでの工程を説明する。(5) Thereafter, the outer shape processing such as slit processing is performed to form the substrate frame. The slit 30 is
It is formed around the wiring board region 33 of the substrate frame 10 and is used as a means for alleviating distortion during pushback. Therefore, the outer shape processing is also a preliminary step of the pushback step. It is optimal that the slit processing is about 0.5 to 0.8 mm as the support width, and the slit processing width (slit length) is equal to or less than 0.3 mm as the pushback width (length of one side). there were. After the slit processing, the individual substrate frames 10 are cut and separated. FIG. 6A is a plan view showing the surface state of the substrate frame 10, and FIG. 6B is a plan view showing the back surface of the substrate frame 10. In this embodiment, the wiring board area 33 is a square having one side of 11.0 mm, and the slits 30 are arranged in parallel with each other so as to face each side of the wiring board area 33. From this area
0 mm apart. The slit length is 10.7m
m, which is 0.3 mm shorter than one side of the wiring board region 33. The slit width is 2.0 mm. next,
With reference to FIGS. 7 and 8 to 13, steps of mounting a semiconductor element on the substrate frame 10 shown in FIG. 6 and performing a pushback process to manufacture a semiconductor device will be described.
【００１６】図７は、この基板フレームの平面図であ
る。基板フレーム１０には、その両側には位置決め孔７
が形成されている。基板フレーム１０の中央部分には、
所定間隔に配線基板１が配置されている。この配線基板
１は、基板フレーム１０を打ち抜いて形成され、そして
この打ち抜きにより形成された開口部に再びプッシュバ
ックされている。基板フレーム１０の厚さは、約０．４
５ｍｍである。配線基板１と基板フレーム１０との境界
にはプッシュバックライン８が形成されている。配線基
板１は、中心部分に半導体素子が配置される領域である
アイランド部９が形成され、このアイランド部９から少
し離れて配線パターンと接続電極３２が形成されてい
る。各配線基板１を囲むように配線基板の各辺に沿って
スリット３０が形成されている。これは、プッシュバッ
ク処理時の歪みを緩和するために設けられている。この
実施例では、プッシュバックラインの一部に仮止め部を
設けていないが、本発明においては、このような仮止め
を形成しても良い。すなわち、仮止めは、必要に応じて
なされる。仮止めは、仮止め部を圧したり叩いたりする
ことにより形成される。仮止め部は、配線パターンが形
成されない領域（マージン部）、例えば、配線基板のコ
ーナー部近傍に形成するのが良い。この存在により、境
界領域が互いに接近するので、基板フレームが配線基板
を保持する力を向上させることができる。仮止め部は、
１か所に限らず、複数箇所に形成できる。その数は必要
とする保持力により決められる。FIG. 7 is a plan view of this substrate frame. The board frame 10 has positioning holes 7 on both sides thereof.
Are formed. In the central part of the substrate frame 10,
Wiring board 1 is arranged at a predetermined interval. The wiring board 1 is formed by punching out the board frame 10, and is pushed back again to the opening formed by this punching. The thickness of the substrate frame 10 is about 0.4.
It is 5 mm. A pushback line 8 is formed at the boundary between the wiring board 1 and the board frame 10. In the wiring board 1, an island portion 9 which is a region where a semiconductor element is arranged is formed in a central portion, and a wiring pattern and a connection electrode 32 are formed slightly apart from the island portion 9. Slits 30 are formed so as to surround each wiring board 1 along each side of the wiring board. This is provided to alleviate distortion during pushback processing. In this embodiment, a temporary fixing portion is not provided on a part of the pushback line, but such a temporary fixing may be formed in the present invention. That is, temporary fixing is performed as needed. The temporary fixing is formed by pressing or striking the temporary fixing portion. The temporary fixing portion is preferably formed in a region (margin portion) where the wiring pattern is not formed, for example, in the vicinity of a corner portion of the wiring board. Due to this existence, the boundary regions are brought close to each other, so that the force with which the substrate frame holds the wiring substrate can be improved. The temporary fixing part is
It can be formed not only in one place but in a plurality of places. The number is determined by the holding force required.
【００１７】樹脂封止体は、この配線基板１の上に形成
され、その処理は、配線基板が搭載された基板フレーム
が搬送された自動機で行われる。次に、図８乃至図１１
を参照しながら図１に示す半導体装置の製造工程を説明
する。図８及び図９は、この半導体装置の製造工程断面
図、図１０は、この製造工程で用いられる金型の断面
図、図１１は、金型キャビティ内の配線基板の配置を説
明する平面図である。まず、基板フレーム１０には図７
に示すプリント配線板を用意する（図８（ａ））。基板
フレーム１０には間隔をおいて配置された複数の配線基
板領域が存在している。この領域の主面には接続電極や
配線パターン（図示せず）が形成されている。次に、基
板フレーム１０に外形パンチングを施し、ダイ／ポンチ
により配線基板領域を打ち抜き、複数の配線基板１を形
成する（図８（ｂ））。打ち抜かれた配線基板１は、所
定の力（Ｆ）で基板フレーム１０にプッシュバックされ
る（図８（ｃ））。この後、必要に応じてプッシュバッ
クライン８に沿った配線パターンが形成されていない配
線基板１のコーナー部などの領域を押圧して仮止め部を
形成する（仮止め部を形成しない場合も当然ある）。次
に、半導体素子２を配線基板１のアイランド部に載置
し、絶縁性接着剤などで固定する。半導体素子２の表面
に露出する接続電極（図示せず）と配線基板１の主面上
の接続電極（図示せず）とを金細線などのボンディング
ワイヤ４で電気的に接続する（図９（ａ））。The resin encapsulant is formed on the wiring board 1, and its processing is performed by an automatic machine in which the board frame on which the wiring board is mounted is transported. Next, FIGS.
A manufacturing process of the semiconductor device shown in FIG. 1 will be described with reference to FIG. 8 and 9 are cross-sectional views of the manufacturing process of this semiconductor device, FIG. 10 is a cross-sectional view of the mold used in this manufacturing process, and FIG. 11 is a plan view illustrating the arrangement of the wiring board in the mold cavity. Is. First, as shown in FIG.
The printed wiring board shown in is prepared (FIG. 8A). The board frame 10 has a plurality of wiring board regions arranged at intervals. Connection electrodes and wiring patterns (not shown) are formed on the main surface of this region. Next, the board frame 10 is subjected to contour punching, and the wiring board region is punched by a die / punch to form a plurality of wiring boards 1 (FIG. 8B). The punched wiring board 1 is pushed back to the board frame 10 with a predetermined force (F) (FIG. 8C). Thereafter, if necessary, a region such as a corner portion of the wiring board 1 where the wiring pattern along the pushback line 8 is not formed is pressed to form a temporary fixing portion (even if the temporary fixing portion is not formed, it is natural. is there). Next, the semiconductor element 2 is placed on the island portion of the wiring board 1 and fixed with an insulating adhesive or the like. A connection electrode (not shown) exposed on the surface of the semiconductor element 2 and a connection electrode (not shown) on the main surface of the wiring board 1 are electrically connected by a bonding wire 4 such as a gold wire (FIG. 9 ( a)).
【００１８】次に、基板フレーム１０を金型に配置固定
してから液状化されたモールド樹脂をそのキャビティ内
にトランスファモールドにより充填させ、硬化させて樹
脂封止体１３を形成する（図９（ｂ））。次に、配線基
板１の裏面に接続電極に電気的に接続され、外部回路と
電気的に接続される半田などのバンプ電極（半田ボー
ル）５が形成される。この配線基板１の主面の接続電極
と裏面に取り付けられた半田ボール５とは、配線基板１
に形成したスルーホール（図示せず）の内表面に形成し
た接続電極（図示せず）を介して電気的に接続される。
この半田ボール５は、他の配線基板が取り付けられた回
路基板（図示せず）の配線パターンに接続される（図９
（ｃ））。このように半導体装置は、配線基板が基板フ
レームに保持された状態で完成する。半田ボール５は、
配線基板１を基板フレーム１０から取り外してから取り
付けても良い。半田ボールは、仕様によっては、半田印
刷で行ったり、鍍金電極そのままで済ませる場合もあ
る。その後、社名、製品名、製造番号捺印後、基板フレ
ーム１０から取り外し（この時、プッシュバック加工な
ので簡単に外れる）て本発明に係る製品が完成する。Next, after the substrate frame 10 is arranged and fixed in a mold, the liquefied mold resin is filled in the cavity by transfer molding and cured to form a resin encapsulant 13 (FIG. 9 ( b)). Next, bump electrodes (solder balls) 5 such as solder, which are electrically connected to the connection electrodes and electrically connected to an external circuit, are formed on the back surface of the wiring board 1. The connection electrodes on the main surface of the wiring board 1 and the solder balls 5 attached to the back surface of the wiring board 1 are
Is electrically connected via a connection electrode (not shown) formed on the inner surface of the through hole (not shown) formed in.
The solder balls 5 are connected to a wiring pattern of a circuit board (not shown) to which another wiring board is attached (FIG. 9).
(C)). In this way, the semiconductor device is completed with the wiring substrate held by the substrate frame. Solder ball 5 is
The wiring board 1 may be attached after being removed from the board frame 10. Depending on the specifications, solder balls may be printed by soldering, or the plating electrodes may be left as they are. After that, after stamping the company name, product name, and manufacturing number, the product according to the present invention is completed by removing it from the substrate frame 10 (at this time, it is easily removed due to pushback processing).
【００１９】次に、図１０及び図１１を参照してトラン
スファモールド工程で用いる金型を説明する。金型のキ
ャビティ１８は、下型キャビティブロック１４及び上型
キャビティブロック１５により形成される。キャビティ
１８内には、配線基板１が保持された基板フレーム１０
が載置固定されている。下型及び上型キャビティブロッ
クは、下型キャビティホルダー１６及び上型キャビティ
ブロック１７により固定されている。キャビティ１８内
の配線基板１の上には半導体素子２及びボンディングワ
イヤ４が載置されている。ボンディングワイヤ４は、半
導体素子２の接続電極（図示せず）と配線基板１の主面
に形成された接続電極３２とを電気的に接続する。上型
キャビティブロック１５のキャビティ１８を構成する凹
部の周辺部は、プッシュバックライン８の上に乗るよう
に基板フレーム１０を固定する。図１１において、プッ
シュバックライン８と点線で示したキャビティ１８の領
域を示すラインとは一致する筈であるが、位置関係を明
らかにするためにキャビティ１８のラインを幾分小さく
表示した。エポキシ樹脂などからなるモールド樹脂は、
ランナー２７、ゲート１９からキャビティ１８内へ圧入
されて樹脂封止体が形成される。Next, the mold used in the transfer molding process will be described with reference to FIGS. The mold cavity 18 is formed by the lower mold cavity block 14 and the upper mold cavity block 15. A substrate frame 10 in which the wiring substrate 1 is held in the cavity 18
Is placed and fixed. The lower mold and the upper mold cavity block are fixed by a lower mold cavity holder 16 and an upper mold cavity block 17. A semiconductor element 2 and a bonding wire 4 are placed on the wiring board 1 in the cavity 18. The bonding wire 4 electrically connects the connection electrode (not shown) of the semiconductor element 2 and the connection electrode 32 formed on the main surface of the wiring board 1. The substrate frame 10 is fixed so that the peripheral portion of the recess forming the cavity 18 of the upper mold cavity block 15 rides on the pushback line 8. In FIG. 11, the pushback line 8 and the line indicating the region of the cavity 18 shown by the dotted line should match, but the line of the cavity 18 is shown somewhat smaller in order to clarify the positional relationship. Mold resin such as epoxy resin,
The resin sealant is formed by being press-fitted into the cavity 18 from the runner 27 and the gate 19.
【００２０】次に、図１２を参照して半導体素子を配線
基板にフリップチップ接続する半導体装置を説明する。
図は、半導体装置の断面図である。配線基板１は、図７
の基板フレームから形成される。配線基板１にはスルー
ホール２５が形成されている。そして、配線基板１の主
面及び裏面のスルーホール２５周辺及びスルーホール内
表面には、ニッケル鍍金膜などからなる接続電極２６が
形成されている。配線基板１の裏面には接続電極２６に
電気的に接続され、外部回路と電気的接続される０．２
〜０．４ｍｍ径程度の半田ボール５が形成されている。
一方、半導体素子２の主面にもその接続電極（図示せ
ず）の上に８０μｍ径程度の半田ボール２４が取り付け
られている。この半田ボール５は、他の配線基板が取り
付けられた回路基板（図示せず）の配線パターンに接続
される。半導体素子２の主面側にも接続電極２６は延在
しており、半導体素子２の半田ボール２４と接合されて
いる。この半導体素子２にトランスファモールドにより
形成されたエポキシ樹脂などの樹脂封止体１３が被覆さ
れる。樹脂封止体１３は、トランスファモールドにより
金型で形成されるので、その側面はテーパ状になってい
る。例えば、テーパ角は、垂直方向に対して１０〜３０
度傾斜している。Next, a semiconductor device for flip-chip connecting a semiconductor element to a wiring board will be described with reference to FIG.
The figure is a cross-sectional view of a semiconductor device. The wiring board 1 is shown in FIG.
Is formed from the substrate frame. Through holes 25 are formed in the wiring board 1. A connection electrode 26 made of a nickel-plated film or the like is formed around the through hole 25 on the main surface and the back surface of the wiring substrate 1 and on the inner surface of the through hole. 0.2 is electrically connected to the connection electrode 26 on the back surface of the wiring board 1 and electrically connected to an external circuit.
Solder balls 5 having a diameter of about 0.4 mm are formed.
On the other hand, on the main surface of the semiconductor element 2, solder balls 24 having a diameter of about 80 μm are attached on the connection electrodes (not shown). The solder balls 5 are connected to a wiring pattern of a circuit board (not shown) to which another wiring board is attached. The connection electrode 26 also extends to the main surface side of the semiconductor element 2 and is joined to the solder ball 24 of the semiconductor element 2. The semiconductor element 2 is covered with a resin sealing body 13 such as an epoxy resin formed by transfer molding. Since the resin encapsulant 13 is formed by a transfer mold in a mold, its side surface is tapered. For example, the taper angle is 10 to 30 with respect to the vertical direction.
Is inclined.
【００２１】樹脂封止体１３の底面の各辺は、配線基板
１の各辺に沿って配置されている。つまり、配線基板１
の主面と樹脂封止体１３の底面とは実質的に同じ形状で
あり同サイズである。樹脂封止体の底面が少しでも配線
基板の主面を越えると、樹脂封止体が欠けたりするなど
破損しやすくなるので、この底面が前記主面より後退し
ても越えないようにすることが大事である。次に、図１
３を参照して外部接続電極を配線基板の側面に形成した
半導体装置を説明する。図は、半導体装置の平面図及び
そのＡ−Ａ′線に沿う部分の断面図である。配線基板１
は、プッシュバック方式の基板フレームから形成され
る。配線基板１には、プッシュバックライン８に沿って
ニッケル鍍金膜などからなる外部接続電極３が形成され
ている。接続電極３２は、配線基板１の第１の面に形成
され、この接続電極と一体に形成されている配線パター
ン３４と電気的に接続されている。配線基板１の中央部
分には半導体素子２が形成されており、半導体素子２の
接続電極（パッド）と配線基板１上の配線パターン３４
と一体に形成された接続電極３２とはボンディングワイ
ヤ４で電気的に接続されている。樹脂封止体１３の配線
基板１と接する底面の端部は、配線基板１の辺に沿って
形成されている。即ち、樹脂封止体の底面の各辺と配線
基板の各辺とは一致しているかもしくは近接している。Each side of the bottom surface of the resin encapsulant 13 is arranged along each side of the wiring board 1. That is, the wiring board 1
The main surface and the bottom surface of the resin sealing body 13 have substantially the same shape and the same size. If the bottom surface of the resin encapsulant exceeds the main surface of the wiring board by a small amount, the resin encapsulant may be easily damaged such as chipped. Therefore, do not exceed the bottom surface even if it recedes from the main surface. Is important. Next, FIG.
A semiconductor device in which external connection electrodes are formed on the side surface of the wiring board will be described with reference to FIG. The figure is a plan view of the semiconductor device and a cross-sectional view of a portion along the line AA '. Wiring board 1
Is formed from a push-back type substrate frame. External connection electrodes 3 made of a nickel-plated film or the like are formed on the wiring board 1 along the pushback lines 8. The connection electrode 32 is formed on the first surface of the wiring board 1 and is electrically connected to the wiring pattern 34 formed integrally with the connection electrode. The semiconductor element 2 is formed in the central portion of the wiring board 1, and the connection electrodes (pads) of the semiconductor element 2 and the wiring pattern 34 on the wiring board 1 are formed.
Is electrically connected to the connection electrode 32 integrally formed with the bonding wire 4. The end portion of the bottom surface of the resin sealing body 13 that contacts the wiring board 1 is formed along the side of the wiring board 1. That is, each side of the bottom surface of the resin encapsulant and each side of the wiring board are coincident with or close to each other.
【００２２】さらに、本発明では、プッシュバック方式
の基板フレームを用いるので、半導体装置の組み立て工
程において配線基板を搬送する１つの基板フレームに良
品だけを集めたり、同一品位の配線基板を集めることが
できる。したがって、前記組み立て工程が効率化する。
次に、図１４を参照して基板フレーム上に形成されたソ
ルダーレジストについて説明する。図１４は、基板フレ
ームのＡ部（図７）の部分断面図であり、基板フレーム
に半導体素子が搭載された状態を示している。図に示す
基板フレーム１０のプッシュバックライン８の左が配線
基板１の領域である。配線基板１の第１及び第２の面及
び穴開け工程（１）により形成されたスルーホール２５
内部にそれぞれ配線パターン３４及びメッキ膜３６が形
成されている。配線パターン３４及びスルーホールメッ
キ膜３６は、ソルダーレジストにより被覆されている。
ソルダーレジストは、従来では製版性の良いフォトレジ
ストのみを用いていた。プッシュバック加工は、ダイ／
ポンチを搭載したプレス加工で行うのが経済的だが、切
断面の基板フレーム上のソルダーレジストが硬質の場
合、ひび割れが入り易いので、本発明においては少なく
とも表裏一方のプッシュバック加工面を前述の粘性の高
い熱硬化型レジスト膜にしている。Further, in the present invention, since the push-back type board frame is used, it is possible to collect only non-defective products or wiring boards of the same quality in one board frame which carries the wiring boards in the assembly process of the semiconductor device. it can. Therefore, the assembling process becomes efficient.
Next, the solder resist formed on the substrate frame will be described with reference to FIG. FIG. 14 is a partial cross-sectional view of a portion A (FIG. 7) of the substrate frame, showing a state in which a semiconductor element is mounted on the substrate frame. The left side of the pushback line 8 of the board frame 10 shown in the figure is the area of the wiring board 1. Through holes 25 formed in the first and second surfaces of the wiring board 1 and in the boring step (1)
A wiring pattern 34 and a plating film 36 are formed inside, respectively. The wiring pattern 34 and the through hole plating film 36 are covered with a solder resist.
Conventionally, as the solder resist, only a photoresist having a good plate-making property has been used. Pushback processing is a die /
It is economical to carry out by pressing with a punch, but if the solder resist on the substrate frame of the cut surface is hard, cracks are likely to occur, so in the present invention, at least one of the front and back pushback processed surfaces should have the above-mentioned viscosity. It has a high thermosetting resist film.
【００２３】そこで、この実施例では、第１の面のプッ
シュバックライン８を含む部分に熱硬化性レジスト膜２
８を形成し、その他の領域にはフォトレジスト膜２９を
形成する。この熱硬化性レジスト膜２８が形成されてい
る部分は、図８に示すようにポンチが当接され最初に切
断される所であるので、熱硬化性レジスト膜のように粘
性の高いものを用いる。第１の面のパッド３２と第２の
面に形成され半田ボール５が接合されたパッド３５は、
配線基板１のスルーホール２５に形成されているメッキ
膜３６を介して電気的に接続される。パッド３５は、ボ
ンディングワイヤ４により半導体素子２のパッド（図示
せず）と電気的に接続されている。半導体素子２は絶縁
性接着剤６により配線基板１に接合されている。半導体
素子２、ボンディングワイヤ４、パッド３２等はエポキ
シ樹脂などの樹脂封止体１３内に封止されている。Therefore, in this embodiment, the thermosetting resist film 2 is formed on the portion including the pushback line 8 on the first surface.
8 is formed, and a photoresist film 29 is formed in the other regions. Since the portion where the thermosetting resist film 28 is formed is where the punch comes into contact and is first cut as shown in FIG. 8, a thermosetting resist film having a high viscosity is used. . The pad 32 on the first surface and the pad 35 formed on the second surface and bonded to the solder ball 5 are
The wiring board 1 is electrically connected via the plated film 36 formed in the through hole 25. The pad 35 is electrically connected to the pad (not shown) of the semiconductor element 2 by the bonding wire 4. The semiconductor element 2 is bonded to the wiring board 1 with an insulating adhesive 6. The semiconductor element 2, the bonding wires 4, the pads 32, etc. are sealed in a resin sealing body 13 made of epoxy resin or the like.
【００２４】本発明は、半導体装置を搭載する実装基板
と同等な材質の基板で半導体装置を提供し、しかも、予
めデバイス基板制作時にプッシュバック加工を施すこと
により、信頼性の高い封止方法のトランスファモールド
なのに、トランスファモールドとほぼ同一寸法で取り出
せる、いわゆるＣＳＰが提供出来ることにある。従来の
工法によれば、この実装基板と同質な材質で半導体装置
を提供しようと試みる場合、少なくとも、トランスファ
モールド寸法より板厚＋トランスファモールド位置精度
＋プレス切断精度を加味して、片側０．７〜１．０ｍｍ
程度の余裕を持つ、いわゆるフランジタイプの半導体し
か提供できなかった。又これらをルータやレーザで最終
段で切断する方法も有るが、ＣＳＰのコストが掛かるば
かりでなく、プッシュバック法まで小さくは出来ない。
この発明の最大のポイントは、資源やリ・ソースの浪費
を考え、従来の技術や材料、方法を工夫し、従来の枯れ
た工程や設備を使用して安価に簡単に小型・薄型のＣＳ
Ｐを提供することにある。これには、製品に許容される
寸法に対し、スリット形状をほぼ同一にし、プッシュバ
ック加工を行いトランスファモールドを行うことで解決
する。The present invention provides a semiconductor device with a substrate made of the same material as that of a mounting substrate on which the semiconductor device is mounted, and further, by performing a push-back process in advance when the device substrate is manufactured, a highly reliable sealing method is provided. Although it is a transfer mold, it is possible to provide a so-called CSP that can be taken out with substantially the same dimensions as the transfer mold. According to the conventional method, when an attempt is made to provide a semiconductor device with the same material as that of the mounting board, at least the plate thickness + transfer mold position accuracy + press cutting accuracy is added to the transfer mold size, and 0.7 ~ 1.0 mm
We were able to provide only so-called flange type semiconductors with a certain margin. There is also a method of cutting these at the final stage with a router or a laser, but not only the cost of CSP is high, but also the pushback method cannot be reduced.
The main point of this invention is to consider the waste of resources and resources, devise the conventional technology, materials, and methods, and use the existing dead processes and equipment to make it inexpensive and easy.
To provide P. This can be solved by making the slit shape almost the same as the size allowed for the product, performing pushback processing, and performing transfer molding.
【００２５】本願発明によるこのようなＣＳＰは、実装
する基板と同等であるので特に熱衝撃を受けることなく
信頼性が著しく高くなった。又そのコストも開発に掛か
るものも特になく、製造工程も従来の設備がそのまま使
え、技術的にも安定して低価格な小型・薄型のＣＳＰを
提供することができる。以上の説明で耐熱性銅張積層板
によるＣＰＳを述べたが他の有機材料からなる基板でも
本発明を達成することが可能である。また、本発明は、
ボールグリットアレーで述べたが、ＬＧＡ（リード・グ
リット・アレー）に適用しても良く効果は変わらない。
この場合、周囲の四つ角に実装の信頼性を更に強化すべ
く補強パッドを設けることができる。Since such a CSP according to the present invention is equivalent to the substrate to be mounted, the reliability is remarkably improved without being particularly subjected to thermal shock. Moreover, there is no particular cost for development, and the conventional equipment can be used as it is for the manufacturing process, and it is possible to provide a small and thin CSP that is technically stable and inexpensive. Although the CPS using the heat-resistant copper-clad laminate has been described in the above description, the present invention can be achieved by using a substrate made of another organic material. Further, the present invention is
Although the ball grit array is described above, the same effect can be obtained by applying it to an LGA (lead grit array).
In this case, reinforcing pads can be provided on the four corners to further enhance the mounting reliability.
【００２６】[0026]
【発明の効果】本発明の配線基板上に樹脂封止されたプ
ッシュバック方式の半導体装置は、プッシュバック時の
ソルダーレジストの劣化もなく十分小形化を達成するこ
とができるとともにプッシュバック方式の基板フレーム
を用いて組み立て工程を処理していくので、効率良く自
動化を進めることができる。また、基板フレームに形成
した歪み緩和手段により、プッシュバックを迅速に行う
ことができ、さらに、前記仮止め部により、プッシュバ
ック方式の基板フレームの配線基板を保持する能力を大
きく向上させることができる。The pushback type semiconductor device which is resin-sealed on the wiring board of the present invention can be sufficiently miniaturized without deterioration of the solder resist at the time of pushback and the pushback type substrate. Since the assembly process is processed using the frame, automation can be efficiently advanced. Further, the strain mitigating means formed on the substrate frame allows the pushback to be performed quickly, and further, the temporary fixing portion can greatly improve the ability to hold the wiring substrate of the pushback type substrate frame. .
【図１】本発明の半導体装置の斜視図及びＡ−Ａ′線に
沿う部分の断面図。FIG. 1 is a perspective view of a semiconductor device of the present invention and a sectional view of a portion taken along the line AA ′.
【図２】図１の半導体装置の平面図及び底面図。2A and 2B are a plan view and a bottom view of the semiconductor device of FIG.
【図３】本発明の基板フレームを製造するまでの工程を
示す製造工程図。FIG. 3 is a manufacturing process drawing showing the process up to manufacturing of the substrate frame of the present invention.
【図４】本発明の基板フレームの平面図。FIG. 4 is a plan view of a substrate frame of the present invention.
【図５】本発明の基板フレームの平面図。FIG. 5 is a plan view of a substrate frame of the present invention.
【図６】本発明の基板フレームの平面図。FIG. 6 is a plan view of a substrate frame of the present invention.
【図７】本発明の基板フレームの平面図及び断面図。7A and 7B are a plan view and a cross-sectional view of a substrate frame of the present invention.
【図８】本発明の半導体装置の製造を説明する製造工程
断面図。FIG. 8 is a sectional view of a manufacturing step illustrating the manufacturing of the semiconductor device of the present invention.
【図９】本発明の半導体装置の製造を説明する製造工程
断面図。FIG. 9 is a cross-sectional view of a manufacturing process illustrating the manufacturing of the semiconductor device of the present invention.
【図１０】本発明の半導体装置の製造に用いる金型の断
面図。FIG. 10 is a cross-sectional view of a mold used for manufacturing the semiconductor device of the present invention.
【図１１】図１０の金型のキャビティ部分の平面図。11 is a plan view of a cavity portion of the mold shown in FIG.
【図１２】本発明の半導体装置の断面図。FIG. 12 is a cross-sectional view of a semiconductor device of the present invention.
【図１３】本発明の半導体装置の平面図及びＡ−Ａ′線
に沿う部分の断面図。FIG. 13 is a plan view of a semiconductor device of the present invention and a cross-sectional view of a portion taken along the line AA ′.
【図１４】図７のＡ部を示す基板フレームの部分断面
図。FIG. 14 is a partial cross-sectional view of the substrate frame showing a portion A of FIG.
【図１５】従来の半導体装置の断面図。FIG. 15 is a cross-sectional view of a conventional semiconductor device.
１・・・配線基板、 ２・・・半導体素子、 ３・
・・外部接続電極、４・・・ボンディングワイヤ、５、
２４・・・半田バンプ端子（半田ボール）、 ６・・・
絶縁性接着剤、７・・・位置決め孔、 ８・・・プッ
シュバックライン、９・・・アイランド部、 １０・
・・基板フレーム、１３、２０・・・樹脂封止体、
１４・・・下型キャビティブロック、１５・・・上型キ
ャビティブロック、 １６・・・下型キャビティホルダ
ー、１７・・・上型キャビティホルダー、 １８・・
・キャビティ、１９・・・ゲート、 ２５・・・スル
ーホール、 ２６・・・接続電極、２７・・・ランナ
ー、 ２８・・・熱硬化性レジスト膜、２９・・・フ
ォトレジスト膜、 ３０・・・スリット、３１・・・
チップ上のパッド、 ３２、３５・・・接続電極（パ
ッド）、３３・・・配線基板領域、 ３４・・・配線
パターン、３６・・・スルーホールメッキ膜。1 ... Wiring board, 2 ... Semiconductor element, 3.
..External connection electrodes, 4 ... Bonding wires, 5,
24 ... Solder bump terminals (solder balls), 6 ...
Insulating adhesive, 7 ... Positioning hole, 8 ... Push back line, 9 ... Island part, 10.
..Substrate frame, 13, 20 ... Resin sealing body,
14 ... Lower mold cavity block, 15 ... Upper mold cavity block, 16 ... Lower mold cavity holder, 17 ... Upper mold cavity holder, 18 ...
・ Cavity, 19 ... Gate, 25 ... Through hole, 26 ... Connection electrode, 27 ... Runner, 28 ... Thermosetting resist film, 29 ... Photoresist film, 30 ...・ Slits, 31 ...
Pads on the chip, 32, 35 ... Connection electrodes (pads), 33 ... Wiring board region, 34 ... Wiring pattern, 36 ... Through-hole plating film.
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/56 H01L 23/12 H01L 23/28 H05K 3/00 ─────────────────────────────────────────────────── --Continued from the front page (58) Fields surveyed (Int.Cl. 7 , DB name) H01L 21/56 H01L 23/12 H01L 23/28 H05K 3/00
Claims (6)
形成領域が複数形成された基板フレームを用意する工程
と、 前記基板フレームの所定領域にレジスト膜を形成する工
程と、 前記基板フレームの前記レジスト膜が形成された所定領
域以外の領域に前記配線パターンに電気的に接続された
複数の接続電極を形成する工程と、 前記基板フレームを前記配線基板形成領域に沿って打ち
抜く工程と、 前記打ち抜いた配線基板を前記基板フレームの元の位置
にプッシュバックする工程と、 前記配線基板の第１の面上に半導体素子を搭載する工程
と、 前記半導体素子と前記配線パターンとを電気的に接続す
る工程と、 前記配線基板の第１の面及びその上の前記半導体素子を
被覆しその側面に所定のテーパ角度を持つ樹脂封止体を
トランスファモールドにより形成する工程と、 前記配線基板を前記基板フレームから外す工程とを備
え、 前記配線基板の第１の面に接する前記樹脂封止体の側面
端部は、前記配線基板の各辺の端部と実質的に接してい
るかもしくは近接しており、前記基板フレームに形成さ
れた配線基板形成領域の第１の面側の境界上を中心にこ
の領域内外に沿って形成された前記レジスト膜は、熱硬
化性レジスト膜から構成され、それ以外の領域に形成さ
れた前記レジスト膜は、フォトレジスト膜から構成され
ており、前記配線基板を前記基板フレームの元の位置に
プッシュバックする工程に続いて前記半導体素子を載置
固定する前に、前記基板フレームと前記配線基板との境
界領域上の前記配線パターンが形成されていない領域内
の所定の領域に前記配線基板の保持を強化する仮止め部
を形成することを特徴とする半導体装置の製造方法。1. A step of preparing a substrate frame in which a plurality of wiring board formation regions having wiring patterns are formed, a step of forming a resist film in a predetermined area of the substrate frame, and the resist of the substrate frame. Forming a plurality of connection electrodes electrically connected to the wiring pattern in a region other than the predetermined region where the film is formed; punching the substrate frame along the wiring substrate forming region; A step of pushing back the wiring board to the original position of the board frame; a step of mounting a semiconductor element on the first surface of the wiring board; and a step of electrically connecting the semiconductor element and the wiring pattern. And a resin encapsulant that covers the first surface of the wiring board and the semiconductor element on the first surface and has a predetermined taper angle on the side surface. And a step of removing the wiring board from the board frame, wherein the side surface end of the resin encapsulant in contact with the first surface of the wiring board is an end of each side of the wiring board. The resist film which is substantially in contact with or close to the portion, and which is formed along the inside and outside of this area around the boundary on the first surface side of the wiring board formation area formed in the board frame. The thermosetting resist film is formed, and the resist film formed in the other region is formed of a photoresist film, and the wiring substrate is placed at the original position of the substrate frame.
The semiconductor element is mounted following the pushback process.
Before fixing, the boundary between the board frame and the wiring board
In the area where the wiring pattern is not formed on the boundary area
Temporary fixing portion for strengthening the holding of the wiring board in a predetermined area of
A method of manufacturing a semiconductor device, comprising:
を前記基板フレームから外す工程の前又は後に前記配線
基板の第２の面に前記各接続電極を介してハンダバンプ
を形成する工程をさらに備えていることを特徴とする請
求項１に記載の半導体装置の製造方法。2. A step of forming solder bumps on the second surface of the wiring board via the connection electrodes after the resin encapsulant is formed and before or after the step of removing the wiring board from the substrate frame. The method for manufacturing a semiconductor device according to claim 1, further comprising:
により形成する工程において、前記トランスファモール
ドは、金型内で行われ、前記基板フレームは、前記配線
基板の辺に沿ってキャビティの辺が配置されるようにこ
の金型に装着されていることを特徴とする請求項１又は
請求項２に記載の半導体装置の製造方法。3. In the step of forming the resin encapsulant by transfer molding, the transfer molding is performed in a mold, and the substrate frame has a side of a cavity arranged along a side of the wiring board. The method for manufacturing a semiconductor device according to claim 1, wherein the semiconductor device is mounted on the mold as described above.
る絶縁基板と、 前記開口部にプッシュバックされ、所定領域に形成され
たレジスト膜、配線パターン及び前記レジスト膜が形成
された所定領域以外の領域にこの配線パターンに電気的
に接続された複数の接続電極が形成された複数の配線基
板とを備え、 前記基板フレームに形成された前記配線基板の第１の面
側の境界上を中心にこの領域内外に沿って形成された前
記レジスト膜は、熱硬化性レジスト膜から構成され、そ
れ以外の領域に形成された前記レジスト膜は、フォトレ
ジスト膜から構成されており、前記絶縁基板と前記開口
部内の前記配線基板との境界領域上の前記配線パターン
が形成されていない領域内の所定の領域には前記配線基
板の保持を強化する仮止め部が形成されていることを特
徴とする基板フレーム。4. An insulating substrate having a plurality of punched openings, and a resist film, a wiring pattern, and a resist pattern formed in a predetermined area by being pushed back into the opening, except for a predetermined area in which the resist film is formed. A plurality of wiring boards in which a plurality of connection electrodes electrically connected to this wiring pattern are formed in a region, centering on a boundary on the first surface side of the wiring boards formed in the board frame The resist film formed along the inside and outside of this region is composed of a thermosetting resist film, the resist film formed in the other region is composed of a photoresist film , the insulating substrate and the Opening
The wiring pattern on the boundary area with the wiring board in the part
The wiring board is provided in a predetermined area in the area where no wiring is formed.
A substrate frame, wherein a temporary fixing portion for strengthening the holding of the plate is formed .
バック時の歪みを緩和する手段が形成されていることを
特徴とする請求項４に記載の基板フレーム。5. The board frame according to claim 4, wherein means for relaxing strain during pushback is formed near the periphery of the wiring board.
各辺に設けられたスリットであることを特徴とする請求
項５に記載の基板フレーム。6. The board frame according to claim 5, wherein the strain reducing means is a slit provided on each side of the wiring board.
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