JP3272193B2 - 半導体装置およびその動作方法 - Google Patents
半導体装置およびその動作方法Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置及びその
使用方法に関する。特に、ダイナミック型ランダムアク
セスメモリ（以下ＤＲＡＭと称する）において、ダミー
ワード線を用いて、ＤＲＡＭセルの読み出し特性ないし
データ保持特性を補償することにより、読み出しマージ
ンを向上させた半導体記憶装置及びその使用方法に関す
る。
使用方法に関する。特に、ダイナミック型ランダムアク
セスメモリ（以下ＤＲＡＭと称する）において、ダミー
ワード線を用いて、ＤＲＡＭセルの読み出し特性ないし
データ保持特性を補償することにより、読み出しマージ
ンを向上させた半導体記憶装置及びその使用方法に関す
る。
【０００２】
【従来の技術】ＤＲＡＭは１トランジスタ及び１キャパ
シタを単位とするメモリセルを行列状に配列してなるメ
モリセルアレイを有する。ＤＲＡＭはキャパシタに蓄積
される電荷量により情報を記憶し、電源電位であるＶＤ
Ｄ（例えば３Ｖ）をキャパシタの蓄積ノードに保持する
場合を“１”、接地電位であるＶＳＳ（０Ｖ）を蓄積ノ
ードに保持する場合を“０”と称される。
シタを単位とするメモリセルを行列状に配列してなるメ
モリセルアレイを有する。ＤＲＡＭはキャパシタに蓄積
される電荷量により情報を記憶し、電源電位であるＶＤ
Ｄ（例えば３Ｖ）をキャパシタの蓄積ノードに保持する
場合を“１”、接地電位であるＶＳＳ（０Ｖ）を蓄積ノ
ードに保持する場合を“０”と称される。
【０００３】ＤＲＡＭのキャパシタは多くの場合、ＭＯ
Ｓキャパシタ、すなわち少なくとも一方の電極が不純物
をドープしたシリコン基板やポリシリコン等の半導体で
構成されるため、蓄積ノードに与えられる電荷量によ
り、その容量が変動する。この結果、“１”読みと
“０”読みとで読み出し感度が異なる。例えば、ＤＲＡ
ＭセルのキャパシタをＰ型半導体基板表面のＮ型拡散領
域とこれに絶縁膜を介して対向するポリシリコンにより
構成し、Ｎ型拡散領域を蓄積ノード、ポリシリコン層を
所定電位（例えば１／２・ＶＤＤ）が印加されるプレー
ト電極として用いた場合、“１”データを保持した場合
の方が“０”データを保持した場合よりもキャパシタの
実効的な容量が小さくなる。この結果、一定の寄生容量
を有するビット線と該メモリセルを接続した場合、ビッ
ト線においては、“０”データが保持されているときに
はやや大きめの負の電位変動が観測されるのに対し、
“１”データが保持されているときにはやや少なめの正
の電位変動が観測される。
Ｓキャパシタ、すなわち少なくとも一方の電極が不純物
をドープしたシリコン基板やポリシリコン等の半導体で
構成されるため、蓄積ノードに与えられる電荷量によ
り、その容量が変動する。この結果、“１”読みと
“０”読みとで読み出し感度が異なる。例えば、ＤＲＡ
ＭセルのキャパシタをＰ型半導体基板表面のＮ型拡散領
域とこれに絶縁膜を介して対向するポリシリコンにより
構成し、Ｎ型拡散領域を蓄積ノード、ポリシリコン層を
所定電位（例えば１／２・ＶＤＤ）が印加されるプレー
ト電極として用いた場合、“１”データを保持した場合
の方が“０”データを保持した場合よりもキャパシタの
実効的な容量が小さくなる。この結果、一定の寄生容量
を有するビット線と該メモリセルを接続した場合、ビッ
ト線においては、“０”データが保持されているときに
はやや大きめの負の電位変動が観測されるのに対し、
“１”データが保持されているときにはやや少なめの正
の電位変動が観測される。
【０００４】以上のように、“１”読みと“０”読みと
で感度のアンバランスが生ずるため、感度の低い側のデ
ータを読み出す際には若干の「ゲタ」をはかして、アン
バランスを補償する必要がある。上述の例では、“１”
データの読み出しをより容易にする必要がある。すなわ
ち、読み出そうとするメモリセルが接続されるビット線
の電位を、センスアンプによるセンス動作開始以前に、
高いレベルに持ち上げておく。このように、センス動作
開始以前にビット線電位を所望の方向に変動させるた
め、ダミーワード線が用いられる。
で感度のアンバランスが生ずるため、感度の低い側のデ
ータを読み出す際には若干の「ゲタ」をはかして、アン
バランスを補償する必要がある。上述の例では、“１”
データの読み出しをより容易にする必要がある。すなわ
ち、読み出そうとするメモリセルが接続されるビット線
の電位を、センスアンプによるセンス動作開始以前に、
高いレベルに持ち上げておく。このように、センス動作
開始以前にビット線電位を所望の方向に変動させるた
め、ダミーワード線が用いられる。
【０００５】図１３はダミーワード線を用いて読み出そ
うとするメモリセルが接続されているビット線ＢＬの電
位を若干上昇させ、“１”読みを行ったときの、ワード
線ＷＬ、ダミーワード線ＤＷＬ、ビット線対ＢＬ、／Ｂ
Ｌの波形を示した図である。“１”が保持されているキ
ャパシタは“０”が保持されているキャパシタの１／３
の容量を持つものと仮定する。本来ならば、“１”読み
により、例えば０．２Ｖ分の電位上昇がビット線ＢＬに
見られるところ、ダミーワード線ＤＷＬとビット線ＢＬ
との容量結合によりさらに０．２Ｖ分の電以上昇が観測
される。この結果、本来ならば“１”読みにおいては
０．２Ｖの電位差をセンスアンプはセンスしなければな
らないところ、０．４Ｖの電位差をセンスすれば良いこ
ととなり、センスマージンが非常に向上する。
うとするメモリセルが接続されているビット線ＢＬの電
位を若干上昇させ、“１”読みを行ったときの、ワード
線ＷＬ、ダミーワード線ＤＷＬ、ビット線対ＢＬ、／Ｂ
Ｌの波形を示した図である。“１”が保持されているキ
ャパシタは“０”が保持されているキャパシタの１／３
の容量を持つものと仮定する。本来ならば、“１”読み
により、例えば０．２Ｖ分の電位上昇がビット線ＢＬに
見られるところ、ダミーワード線ＤＷＬとビット線ＢＬ
との容量結合によりさらに０．２Ｖ分の電以上昇が観測
される。この結果、本来ならば“１”読みにおいては
０．２Ｖの電位差をセンスアンプはセンスしなければな
らないところ、０．４Ｖの電位差をセンスすれば良いこ
ととなり、センスマージンが非常に向上する。
【０００６】図１４はダミーワード線を用いて読み出そ
うとするメモリセルが接続されているビット線ＢＬの電
位を若干上昇させ、“０”読みを行ったときの、ワード
線ＷＬ、ダミーワード線ＤＷＬ、ビット線対ＢＬ、／Ｂ
Ｌの波形を示した図である。“１”が保持されているキ
ャパシタは“０”が保持されているキャパシタの１／３
の容量を持つものと仮定されているので、本来ならば
“０”読みにより、例えば０．６Ｖ分の電位降下がビッ
ト線ＢＬに見られるところである。しかし、ダミーワー
ド線ＤＷＬとビット線ＢＬとの容量結合によりさらに
０．２Ｖ分の電以上昇すでに存在するため、結果的に、
０．４Ｖの電位降下となる。本来ならば“０”読みにお
いては０．６Ｖの電位差をセンスアンプはセンスするこ
とができたはずであるが、ダミーワード線の働きによ
り、０．４Ｖの電位差をセンスすることとなる。
うとするメモリセルが接続されているビット線ＢＬの電
位を若干上昇させ、“０”読みを行ったときの、ワード
線ＷＬ、ダミーワード線ＤＷＬ、ビット線対ＢＬ、／Ｂ
Ｌの波形を示した図である。“１”が保持されているキ
ャパシタは“０”が保持されているキャパシタの１／３
の容量を持つものと仮定されているので、本来ならば
“０”読みにより、例えば０．６Ｖ分の電位降下がビッ
ト線ＢＬに見られるところである。しかし、ダミーワー
ド線ＤＷＬとビット線ＢＬとの容量結合によりさらに
０．２Ｖ分の電以上昇すでに存在するため、結果的に、
０．４Ｖの電位降下となる。本来ならば“０”読みにお
いては０．６Ｖの電位差をセンスアンプはセンスするこ
とができたはずであるが、ダミーワード線の働きによ
り、０．４Ｖの電位差をセンスすることとなる。
【０００７】以上説明したように、読み出し易いレベル
が保持されているセルの感度を低下させることにより、
読み出しにくいレベルが保持されているセルの感度を上
昇させることが、読み出し特性のアンバランスを補償す
るのに好適である。上述の例では、“０”読みの感度を
犠牲にしつつ、“１”読みの感度を向上させた。これは
メモリセルの構造（スタック型、トレンチ型、リバース
トレンチ型、基板プレート型等）により異なるが、一般
的に、ダミーワード線を用いてアンバランスを補償する
ことの技術思想は同様である。
が保持されているセルの感度を低下させることにより、
読み出しにくいレベルが保持されているセルの感度を上
昇させることが、読み出し特性のアンバランスを補償す
るのに好適である。上述の例では、“０”読みの感度を
犠牲にしつつ、“１”読みの感度を向上させた。これは
メモリセルの構造（スタック型、トレンチ型、リバース
トレンチ型、基板プレート型等）により異なるが、一般
的に、ダミーワード線を用いてアンバランスを補償する
ことの技術思想は同様である。
【０００８】しかし、ダミーワード線を用いる従来の手
法にも問題点が存在する。それは、読み出しが終了し、
センスアンプの共通ソースノードないし駆動ノード（以
下、／ＳＡＮと称す）をＶＳＳからプリチャージレベル
（１／２・ＶＤＤ）にイコライズするときに存在する。
すなわち、“０”読みを行った時はビット線ＢＬはＶＳ
Ｓ、ビット線／ＢＬはＶＤＤとなっているが、ビット線
ＢＬに接続されたセンストランジスタは導通状態であり
チャネルが形成されているが、このセンストランジスタ
が容量素子として作用し、ビット線／ＢＬの電位をＶＤ
Ｄ側へより押し上げるのである。つまりイコライズ開始
タイミングよりビット線ＢＬばＶＳＳよりプリチャージ
レベル（１／２・ＶＤＤ）側へと変化し、同時に／ＳＡ
Ｎも同様にプリチャージレベル（１／２・ＶＤＤ）側へ
と変化するため、ビット線／ＢＬはより高電位側へと押
し上げられる。この結果、リカバリ動作が遅延してしま
い、プリチャージ時間の増大を招き、サイクルタイムが
長くなる。これは高速動作に不適である。
法にも問題点が存在する。それは、読み出しが終了し、
センスアンプの共通ソースノードないし駆動ノード（以
下、／ＳＡＮと称す）をＶＳＳからプリチャージレベル
（１／２・ＶＤＤ）にイコライズするときに存在する。
すなわち、“０”読みを行った時はビット線ＢＬはＶＳ
Ｓ、ビット線／ＢＬはＶＤＤとなっているが、ビット線
ＢＬに接続されたセンストランジスタは導通状態であり
チャネルが形成されているが、このセンストランジスタ
が容量素子として作用し、ビット線／ＢＬの電位をＶＤ
Ｄ側へより押し上げるのである。つまりイコライズ開始
タイミングよりビット線ＢＬばＶＳＳよりプリチャージ
レベル（１／２・ＶＤＤ）側へと変化し、同時に／ＳＡ
Ｎも同様にプリチャージレベル（１／２・ＶＤＤ）側へ
と変化するため、ビット線／ＢＬはより高電位側へと押
し上げられる。この結果、リカバリ動作が遅延してしま
い、プリチャージ時間の増大を招き、サイクルタイムが
長くなる。これは高速動作に不適である。
【０００９】以上の問題点は、内部電源電圧が低くなっ
たときに顕著となる。イコライズするのに必要な時間が
さらに長くなり、極端な場合、次サイクルでの読み出し
が不可能となってしまうこともある。これは低電圧での
動作マージンの低下につながる。
たときに顕著となる。イコライズするのに必要な時間が
さらに長くなり、極端な場合、次サイクルでの読み出し
が不可能となってしまうこともある。これは低電圧での
動作マージンの低下につながる。
【００１０】また、ＶＢＬ電位（ビット線のイコライズ
電位）の上昇は、メモリセル読み出し時のビット線の初
期電位差を変化させる。これは、“１”読みのセンス感
度を減少させ、データ“１”に起因するポーズタイム特
性（リフレッシュせずにデータを保持することのできる
時間に比例する）、リフレッシュタイム特性の劣化を招
く。
電位）の上昇は、メモリセル読み出し時のビット線の初
期電位差を変化させる。これは、“１”読みのセンス感
度を減少させ、データ“１”に起因するポーズタイム特
性（リフレッシュせずにデータを保持することのできる
時間に比例する）、リフレッシュタイム特性の劣化を招
く。
【００１１】
【発明が解決しようとする課題】以上説明したように、
従来のＤＲＡＭにおいてダミーワード線ＤＷＬを用いて
“１”読み及び“０”読みの感度のアンバランスを補償
する場合、プリチャージ時間、サイクルタイム等が増大
し、高速動作に不適であった。また、低電圧動作におけ
る動作マージンの低下、ポーズタイム特性、リフレッシ
ュタイム特性等の劣化を招いていた。
従来のＤＲＡＭにおいてダミーワード線ＤＷＬを用いて
“１”読み及び“０”読みの感度のアンバランスを補償
する場合、プリチャージ時間、サイクルタイム等が増大
し、高速動作に不適であった。また、低電圧動作におけ
る動作マージンの低下、ポーズタイム特性、リフレッシ
ュタイム特性等の劣化を招いていた。
【００１２】本発明は上記欠点にかんがみてなされたも
のであり、読み出しのアンバランスを補償しつつ、高速
化に好適で、低電圧動作にも適し、ポーズタイム、リフ
レッシュタイム等の各種特性の劣化を招かない半導体記
憶装置を提供することを目的とする。
のであり、読み出しのアンバランスを補償しつつ、高速
化に好適で、低電圧動作にも適し、ポーズタイム、リフ
レッシュタイム等の各種特性の劣化を招かない半導体記
憶装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】上記課題を解決するため
に、本発明では、複数のメモリセル及びセンスアンプが
接続されたビット線対及びこのビット線対にそれぞれ容
量結合された２本のダミーワード線を有する半導体記憶
装置において、センスアンプがセンス動作を開始する以
前にダミーワード線の１本を第１のレベルに駆動させ、
センスアンプがセンス動作を開始した以後にダミーワー
ド線の残りの１本を第１のレベルに駆動させ、センスア
ンプがセンス動作を終了したときに（すなわち、／ＲＡ
Ｓ信号が“Ｌ”から“Ｈ”へと変化し、プリチャージ期
間が開始しようとする時に）２本のダミーワード線を第
２のレベルに駆動させることを特徴とする半導体記憶装
置を提供する。ここで、第１のレベルは前記第２のレベ
ルよりも高電位であり、メモリセルは所定電位が印加さ
れるプレート電極と不純物をドープした半導体から構成
される蓄積ノードとを有するキャパシタを具備する。
に、本発明では、複数のメモリセル及びセンスアンプが
接続されたビット線対及びこのビット線対にそれぞれ容
量結合された２本のダミーワード線を有する半導体記憶
装置において、センスアンプがセンス動作を開始する以
前にダミーワード線の１本を第１のレベルに駆動させ、
センスアンプがセンス動作を開始した以後にダミーワー
ド線の残りの１本を第１のレベルに駆動させ、センスア
ンプがセンス動作を終了したときに（すなわち、／ＲＡ
Ｓ信号が“Ｌ”から“Ｈ”へと変化し、プリチャージ期
間が開始しようとする時に）２本のダミーワード線を第
２のレベルに駆動させることを特徴とする半導体記憶装
置を提供する。ここで、第１のレベルは前記第２のレベ
ルよりも高電位であり、メモリセルは所定電位が印加さ
れるプレート電極と不純物をドープした半導体から構成
される蓄積ノードとを有するキャパシタを具備する。
【００１４】以上の手段を言い替えると、本発明におい
ては、第１のビット線と第２のビット線とから構成され
るビット線対と、前記第１及び第２のビット線にそれぞ
れ接続され、複数のワード線のいずれか一つにより選択
される複数のメモリセルと、前記第１及び第２のビット
線を所定電位にイコライズするイコライズ回路と、前記
第１のビット線にドレインが接続され前記第２のビット
線にゲートが接続された第１のＮチャネル型ＭＯＳトラ
ンジスタと、前記第２のビット線にドレインが接続され
前記第１のビット線にゲートが接続された第２のＮチャ
ネル型ＭＯＳトランジスタとから構成されたＮチャネル
型センスアンプ回路と、 前記第１のビット線にドレイ
ンが接続され前記第２のビット線にゲートが接続された
第１のＰチャネル型ＭＯＳトランジスタと、前記第２の
ビット線にドレインが接続され前記第１のビット線にゲ
ートが接続された第２のＰチャネル型ＭＯＳトランジス
タとから構成されたＰチャネル型センスアンプ回路と、
前記第１のビット線と容量結合された第１のダミーワー
ド線と、前記第２のビット線と容量結合された第２のダ
ミーワード線と、前記複数のワード線のうちいずれか一
つを選択するデコード回路と、動作時には、前記第１の
Ｎチャネル型ＭＯＳトランジスタのソース及び前記第２
のＮチャネル型ＭＯＳトランジスタのソースの接続点に
接続された／ＳＡＮ、及び前記第１のＰチャネル型ＭＯ
Ｓトランジスタのソース及び前記第２のＰチャネル型Ｍ
ＯＳトランジスタのソースの接続点に接続されたＳＡＰ
等の信号のレベルが変化し、前記Ｎチャネル型センスア
ンプ回路及びＰチャネル型センスアンプ回路が動作する
第１の駆動動作と、前記動作が終了すると前記／ＳＡ
Ｎ、ＳＡＰ等の信号のレベルのイコライズ動作がなされ
る第２の駆動動作とを行うセンスアンプ駆動回路と、前
記第１のビット線に接続されたメモリセルを読み出す際
には前記第１の駆動動作以前に前記第１のダミーワード
線のレベルを第１の方向に変化させ、前記第１の駆動動
作以後前記第２の駆動動作より前に前記第２のダミーワ
ード線のレベルを前記第１の方向に変化させ、前記第２
の駆動動作と同時もしくは相前後して前記第１及び前記
第２のダミーワード線のレベルを前記第１の方向と反対
の第２の方向に変化させるダミーワード線駆動回路とか
ら構成されることを特徴とする半導体記憶装置を提供す
る。ここで、ダミーワード線駆動回路は、さらに、第２
のビット線に接続されたメモリセルを読み出す際には第
１の駆動動作以前に第２のダミーワード線のレベルを第
１の方向に変化させ、第１の駆動動作以後第２の駆動動
作より前に第１のダミーワード線のレベルを第１の方向
に変化させ、第２の駆動動作と同時もしくは相前後して
第１及び第２のダミーワード線のレベルを第２の方向に
変化させる。さらに、第１及び第２のビット線はメモリ
セルと接続される第１の領域と第１及び第２のＭＯＳト
ランジスタと接続される第２の領域の２つの領域にそれ
ぞれ区分されており、間に転送ゲートが挿入されてい
る。
ては、第１のビット線と第２のビット線とから構成され
るビット線対と、前記第１及び第２のビット線にそれぞ
れ接続され、複数のワード線のいずれか一つにより選択
される複数のメモリセルと、前記第１及び第２のビット
線を所定電位にイコライズするイコライズ回路と、前記
第１のビット線にドレインが接続され前記第２のビット
線にゲートが接続された第１のＮチャネル型ＭＯＳトラ
ンジスタと、前記第２のビット線にドレインが接続され
前記第１のビット線にゲートが接続された第２のＮチャ
ネル型ＭＯＳトランジスタとから構成されたＮチャネル
型センスアンプ回路と、 前記第１のビット線にドレイ
ンが接続され前記第２のビット線にゲートが接続された
第１のＰチャネル型ＭＯＳトランジスタと、前記第２の
ビット線にドレインが接続され前記第１のビット線にゲ
ートが接続された第２のＰチャネル型ＭＯＳトランジス
タとから構成されたＰチャネル型センスアンプ回路と、
前記第１のビット線と容量結合された第１のダミーワー
ド線と、前記第２のビット線と容量結合された第２のダ
ミーワード線と、前記複数のワード線のうちいずれか一
つを選択するデコード回路と、動作時には、前記第１の
Ｎチャネル型ＭＯＳトランジスタのソース及び前記第２
のＮチャネル型ＭＯＳトランジスタのソースの接続点に
接続された／ＳＡＮ、及び前記第１のＰチャネル型ＭＯ
Ｓトランジスタのソース及び前記第２のＰチャネル型Ｍ
ＯＳトランジスタのソースの接続点に接続されたＳＡＰ
等の信号のレベルが変化し、前記Ｎチャネル型センスア
ンプ回路及びＰチャネル型センスアンプ回路が動作する
第１の駆動動作と、前記動作が終了すると前記／ＳＡ
Ｎ、ＳＡＰ等の信号のレベルのイコライズ動作がなされ
る第２の駆動動作とを行うセンスアンプ駆動回路と、前
記第１のビット線に接続されたメモリセルを読み出す際
には前記第１の駆動動作以前に前記第１のダミーワード
線のレベルを第１の方向に変化させ、前記第１の駆動動
作以後前記第２の駆動動作より前に前記第２のダミーワ
ード線のレベルを前記第１の方向に変化させ、前記第２
の駆動動作と同時もしくは相前後して前記第１及び前記
第２のダミーワード線のレベルを前記第１の方向と反対
の第２の方向に変化させるダミーワード線駆動回路とか
ら構成されることを特徴とする半導体記憶装置を提供す
る。ここで、ダミーワード線駆動回路は、さらに、第２
のビット線に接続されたメモリセルを読み出す際には第
１の駆動動作以前に第２のダミーワード線のレベルを第
１の方向に変化させ、第１の駆動動作以後第２の駆動動
作より前に第１のダミーワード線のレベルを第１の方向
に変化させ、第２の駆動動作と同時もしくは相前後して
第１及び第２のダミーワード線のレベルを第２の方向に
変化させる。さらに、第１及び第２のビット線はメモリ
セルと接続される第１の領域と第１及び第２のＭＯＳト
ランジスタと接続される第２の領域の２つの領域にそれ
ぞれ区分されており、間に転送ゲートが挿入されてい
る。
【００１５】さらに別の言葉で言い替えると、本発明に
おいては、ＤＲＡＭセルが接続された第１のビット線
と、第２のビット線と、第１のビット線と容量結合した
第１の信号線と、第２のビット線と容量結合した第２の
信号線と、第１及び第２のビット線をイコライズするイ
コライズ手段と、第１及び第２のビット線の電位差を検
出し増幅するセンスアンプ手段とから構成され、ＤＲＡ
Ｍ中のデータを第１のビット線に読み出し、センスアン
プの動作前に第１の信号線を活性化し、センスアンプの
動作開始後に第２の信号線を活性化し、ブリチャージサ
イクルで第１及び第２の信号線を非活性化する半導体記
憶装置を提供する。ここで、第１及び第２の信号線はイ
コライズ手段のイコライズ動作と同時に非活性化され
る。
おいては、ＤＲＡＭセルが接続された第１のビット線
と、第２のビット線と、第１のビット線と容量結合した
第１の信号線と、第２のビット線と容量結合した第２の
信号線と、第１及び第２のビット線をイコライズするイ
コライズ手段と、第１及び第２のビット線の電位差を検
出し増幅するセンスアンプ手段とから構成され、ＤＲＡ
Ｍ中のデータを第１のビット線に読み出し、センスアン
プの動作前に第１の信号線を活性化し、センスアンプの
動作開始後に第２の信号線を活性化し、ブリチャージサ
イクルで第１及び第２の信号線を非活性化する半導体記
憶装置を提供する。ここで、第１及び第２の信号線はイ
コライズ手段のイコライズ動作と同時に非活性化され
る。
【００１６】さらに、本発明においては、複数のメモリ
セル及びセンスアンプが接続されたビット線対及びこの
ビット線対にそれぞれ容量結合された２本のダミーワー
ド線を有する半導体記憶装置の動作方法において、セン
スアンプがセンス動作を開始する以前にダミーワード線
の１本を第１のレベルに駆動し、センスアンプがセンス
動作を開始した以後にダミーワード線の残りの１本を第
１のレベルに駆動し、センスアンプがセンス動作を終了
したときに２本のダミーワード線を第２のレベルに駆動
することを特徴とする半導体記憶装置の動作方法を提供
する。
セル及びセンスアンプが接続されたビット線対及びこの
ビット線対にそれぞれ容量結合された２本のダミーワー
ド線を有する半導体記憶装置の動作方法において、セン
スアンプがセンス動作を開始する以前にダミーワード線
の１本を第１のレベルに駆動し、センスアンプがセンス
動作を開始した以後にダミーワード線の残りの１本を第
１のレベルに駆動し、センスアンプがセンス動作を終了
したときに２本のダミーワード線を第２のレベルに駆動
することを特徴とする半導体記憶装置の動作方法を提供
する。
【００１７】
【作用】以上のように構成することにより、第１のダミ
ーワード線がメモリセルの読み出しにおけるアンバラン
スを調整し、第２のダミーワード線の駆動ないし活性化
はセンスアンプ動作中に駆動されるため、読み出し動作
に影響を与えず、さらに、第１及び第２の２本のダミー
ワード線が非活性化することにより、第２のビット線の
電位の「浮き」ないし変動を防止する。この結果、読み
出しのアンバランスを補償しつつ、高速化に好適で、低
電圧動作にも適し、ポーズタイム、リフレッシュタイム
等の各種特性の劣化を招くことがない半導体記憶装置が
提供される。
ーワード線がメモリセルの読み出しにおけるアンバラン
スを調整し、第２のダミーワード線の駆動ないし活性化
はセンスアンプ動作中に駆動されるため、読み出し動作
に影響を与えず、さらに、第１及び第２の２本のダミー
ワード線が非活性化することにより、第２のビット線の
電位の「浮き」ないし変動を防止する。この結果、読み
出しのアンバランスを補償しつつ、高速化に好適で、低
電圧動作にも適し、ポーズタイム、リフレッシュタイム
等の各種特性の劣化を招くことがない半導体記憶装置が
提供される。
【００１８】
【実施例】以下、図面を参照して本発明の実施例を説明
する。図１は本発明の実施例にかかわるＤＲＡＭのコア
部の回路構成図である。ビット線対はそれぞれ２つの領
域に分割されている。メモリセルが接続される第１領域
のビット線対ＢＬ’、／ＢＬ’、センスアンプが接続さ
れる第２領域のビット線対ＢＬ、／ＢＬとに分割され、
両者の間には、ゲートにＶＤＤまたはトランジスタを介
してＶＤＤ電位が印加されるＮチャネルＭＯＳトランジ
スタＱ0、Ｑ1 が挿入されている。
する。図１は本発明の実施例にかかわるＤＲＡＭのコア
部の回路構成図である。ビット線対はそれぞれ２つの領
域に分割されている。メモリセルが接続される第１領域
のビット線対ＢＬ’、／ＢＬ’、センスアンプが接続さ
れる第２領域のビット線対ＢＬ、／ＢＬとに分割され、
両者の間には、ゲートにＶＤＤまたはトランジスタを介
してＶＤＤ電位が印加されるＮチャネルＭＯＳトランジ
スタＱ0、Ｑ1 が挿入されている。
【００１９】ビット線対ＢＬ’、／ＢＬ’には図示した
ように、転送トランジスタとキャパシタとから構成され
るＤＲＡＭセルＭＣが千鳥状に接続されている。これら
ＤＲＡＭセルのキャパシタは、半導体基板に拡散層によ
り形成した蓄積ノードとこれと絶縁膜を介して対向する
ポリシリコンからなるプレート電極とから構成される。
各メモリセルの転送ゲートトランジスタはそれぞれワー
ド線ＷＬが接続されている。これらＤＲＡＭセル等が行
列状に配置されることにより、メモリセルアレイ１０が
構成される。
ように、転送トランジスタとキャパシタとから構成され
るＤＲＡＭセルＭＣが千鳥状に接続されている。これら
ＤＲＡＭセルのキャパシタは、半導体基板に拡散層によ
り形成した蓄積ノードとこれと絶縁膜を介して対向する
ポリシリコンからなるプレート電極とから構成される。
各メモリセルの転送ゲートトランジスタはそれぞれワー
ド線ＷＬが接続されている。これらＤＲＡＭセル等が行
列状に配置されることにより、メモリセルアレイ１０が
構成される。
【００２０】ビット線対ＢＬ’、／ＢＬ’にはＰ型セン
スアンプ１１が接続されている。これは、Ｐチャネル型
ＭＯＳトランジスタを２つ交差状に直列に接続し、共通
ソースノードをＰチャネルセンスアンプ駆動線ＳＡＰに
接続したものである。
スアンプ１１が接続されている。これは、Ｐチャネル型
ＭＯＳトランジスタを２つ交差状に直列に接続し、共通
ソースノードをＰチャネルセンスアンプ駆動線ＳＡＰに
接続したものである。
【００２１】ビット線対ＢＬ’、／ＢＬ’にはイコライ
ズ回路１２が接続されている。これは、ゲートが共通に
接続された３つのＮチャネルＭＯＳトランジスタからな
り、イコライズ信号線ＥＱのレベルに応じてビット線対
をピット線電位（中間電位）供給線ＶＢＬに選択的に接
続する。
ズ回路１２が接続されている。これは、ゲートが共通に
接続された３つのＮチャネルＭＯＳトランジスタからな
り、イコライズ信号線ＥＱのレベルに応じてビット線対
をピット線電位（中間電位）供給線ＶＢＬに選択的に接
続する。
【００２２】ビット線対ＢＬ、／ＢＬにはダミー容量部
１３が接続されている。これは、ビット線対ＢＬにキャ
パシタＣ0 を介して接続されたダミーワード線ＤＷＬ0
とビット線対／ＢＬにキャパシタＣ1 を介して接続され
たダミーワード線ＤＷＬ1 とから構成されている。
１３が接続されている。これは、ビット線対ＢＬにキャ
パシタＣ0 を介して接続されたダミーワード線ＤＷＬ0
とビット線対／ＢＬにキャパシタＣ1 を介して接続され
たダミーワード線ＤＷＬ1 とから構成されている。
【００２３】ビット線対ＢＬ、／ＢＬにはＮ型センスア
ンプ１４が接続されている。これは、Ｎチャネル型ＭＯ
Ｓトランジスタを２つ交差状に直列に接続し、共通ソー
スノードをＮチャネルセンスアンプ駆動線／ＳＡＮに接
続したものである。
ンプ１４が接続されている。これは、Ｎチャネル型ＭＯ
Ｓトランジスタを２つ交差状に直列に接続し、共通ソー
スノードをＮチャネルセンスアンプ駆動線／ＳＡＮに接
続したものである。
【００２４】ビット線対は図示しないカラム選択ゲート
を介して図示しないデータ線に接続されており、データ
線を介して読み出しデータが出力パッファに転送され、
データ線を介して書き込みデータが入力バッファから転
送される。
を介して図示しないデータ線に接続されており、データ
線を介して読み出しデータが出力パッファに転送され、
データ線を介して書き込みデータが入力バッファから転
送される。
【００２５】また、これら制御信号線の制御回路とし
て、ワード線ＷＬを選択的に駆動するロウデコード回路
２１、ＳＡＰを選択的に駆動するＰチャネル型センスア
ンプ駆動回路２２、ＶＢＬに中間電位である１／２・Ｖ
ＤＤを駆動するＶＢＬ発生回路２３、イコライズ回路を
制御するイコライズ制御回路２４、ダミーワード線ＤＷ
Ｌを駆動制御するダミーワード線制御回路２５、／ＳＡ
Ｎを選択的に駆動するＮチャネル型センスアンプ駆動回
路２６等がコア部の周囲に配置されている。
て、ワード線ＷＬを選択的に駆動するロウデコード回路
２１、ＳＡＰを選択的に駆動するＰチャネル型センスア
ンプ駆動回路２２、ＶＢＬに中間電位である１／２・Ｖ
ＤＤを駆動するＶＢＬ発生回路２３、イコライズ回路を
制御するイコライズ制御回路２４、ダミーワード線ＤＷ
Ｌを駆動制御するダミーワード線制御回路２５、／ＳＡ
Ｎを選択的に駆動するＮチャネル型センスアンプ駆動回
路２６等がコア部の周囲に配置されている。
【００２６】図２は、本発明の動作を説明する動作波形
図である。外部から／ＲＡＳ信号等の内部動作制御信号
（ロウ系制御信号）が入力されることにより開始される
読み出し動作における、ワード線ＷＬ0 、ダミーワード
線ＤＷＬ0 、ＤＷＬ1 、センスアンプ制御信号線ＳＥＮ
（この信号に伴って／ＳＡＮ、ＳＡＰ等の信号のレベル
が変化し、ＳＥＮが“Ｈ”レベルないしＶＤＤレベルの
時にＰ型及びＮ型センスアンプ回路１１、１４が動作す
る）、ビット線対ＢＬ、／ＢＬ等の時間変化を示したも
のである。読み出しデータは“０”であることを仮定し
ている。
図である。外部から／ＲＡＳ信号等の内部動作制御信号
（ロウ系制御信号）が入力されることにより開始される
読み出し動作における、ワード線ＷＬ0 、ダミーワード
線ＤＷＬ0 、ＤＷＬ1 、センスアンプ制御信号線ＳＥＮ
（この信号に伴って／ＳＡＮ、ＳＡＰ等の信号のレベル
が変化し、ＳＥＮが“Ｈ”レベルないしＶＤＤレベルの
時にＰ型及びＮ型センスアンプ回路１１、１４が動作す
る）、ビット線対ＢＬ、／ＢＬ等の時間変化を示したも
のである。読み出しデータは“０”であることを仮定し
ている。
【００２７】時刻ｔ1 において、ワード線ＷＬ0 がＶＳ
Ｓから昇圧レベルであるＶＰＰ（例えば５Ｖ、ＶＰＰ＞
ＶＤＤ）に変化し、ダミーワード線ＤＷＬ0 がＶＳＳか
らＶＤＤに変化する。この結果、メモリセルＭＣ0 のデ
ータが読み出され、図１４に示したのと同様、ビット線
対ＢＬ、／ＢＬのレベルが変化する。例えば、あらかじ
め１．５Ｖにプリチャージされていた両ビット線対はＢ
Ｌが１．１Ｖに、／ＢＬが１．５Ｖに変化する。
Ｓから昇圧レベルであるＶＰＰ（例えば５Ｖ、ＶＰＰ＞
ＶＤＤ）に変化し、ダミーワード線ＤＷＬ0 がＶＳＳか
らＶＤＤに変化する。この結果、メモリセルＭＣ0 のデ
ータが読み出され、図１４に示したのと同様、ビット線
対ＢＬ、／ＢＬのレベルが変化する。例えば、あらかじ
め１．５Ｖにプリチャージされていた両ビット線対はＢ
Ｌが１．１Ｖに、／ＢＬが１．５Ｖに変化する。
【００２８】続いて、時刻ｔ2 において、ＳＥＮがＶＳ
ＳからＶＤＤに変化し、これ伴って／ＳＡＮ、ＳＡＰ等
の信号のレベルが変化し、Ｐ型及びＮ型センスアンプ回
路１１、１４が動作する。この結果、ビット線対の微少
な電位差０．４Ｖが増幅される。ところで、ビット線Ｂ
Ｌ、／ＢＬはＰチャネル型センスアンプとはＭＯＳトラ
ンジスタＱ0 、Ｑ1 を介して接続されているため、該ト
ランジスタにおいてしきい値相当分だけの電圧降下が生
じ、／ＢＬは最大例えば２．５Ｖまで上昇し、ＢＬはＶ
ＳＳまで下降する。
ＳからＶＤＤに変化し、これ伴って／ＳＡＮ、ＳＡＰ等
の信号のレベルが変化し、Ｐ型及びＮ型センスアンプ回
路１１、１４が動作する。この結果、ビット線対の微少
な電位差０．４Ｖが増幅される。ところで、ビット線Ｂ
Ｌ、／ＢＬはＰチャネル型センスアンプとはＭＯＳトラ
ンジスタＱ0 、Ｑ1 を介して接続されているため、該ト
ランジスタにおいてしきい値相当分だけの電圧降下が生
じ、／ＢＬは最大例えば２．５Ｖまで上昇し、ＢＬはＶ
ＳＳまで下降する。
【００２９】センスアンプ回路が動作を開始した後（完
全にセンスが終了していなくても良い）、時刻ｔ3 にお
いて、ダミーワード線ＤＷＬ1 がＶＳＳからＶＤＤに変
化する。しかし、センス動作が開始しているため、もは
やセンス動作には影響を与えない。
全にセンスが終了していなくても良い）、時刻ｔ3 にお
いて、ダミーワード線ＤＷＬ1 がＶＳＳからＶＤＤに変
化する。しかし、センス動作が開始しているため、もは
やセンス動作には影響を与えない。
【００３０】その後、読み出し動作におけるカラムゲー
トを介してのデータ転送（以上は読み出し動作を説明し
ているが、リフレッシュ動作であれば、データ転送は省
略される。書き込み動作であれば、書き込みデータが転
送される。）がなされる。
トを介してのデータ転送（以上は読み出し動作を説明し
ているが、リフレッシュ動作であれば、データ転送は省
略される。書き込み動作であれば、書き込みデータが転
送される。）がなされる。
【００３１】続いて、外部から入力されるロウ系制御信
号（／ＲＡＳ等）に応じて、時刻ｔ4 にワード線ＷＬ0
がＶＰＰからＶＳＳへと戻される。時刻ｔ5 において、
ビット線対のイコライズ動作がなされ、同時にセンスア
ンプ駆動線ＳＡＰ、／ＳＡＮのイコライズ動作がなされ
ると共に、既に活性化されＶＤＤレベルに設定された２
本のダミーワード線が同時にＶＳＳに戻される。
号（／ＲＡＳ等）に応じて、時刻ｔ4 にワード線ＷＬ0
がＶＰＰからＶＳＳへと戻される。時刻ｔ5 において、
ビット線対のイコライズ動作がなされ、同時にセンスア
ンプ駆動線ＳＡＰ、／ＳＡＮのイコライズ動作がなされ
ると共に、既に活性化されＶＤＤレベルに設定された２
本のダミーワード線が同時にＶＳＳに戻される。
【００３２】以上のような動作により、１サイクルのア
クティブ動作が完了する。ここで、ＤＷＬ1 が時刻ｔ5
においてＶＤＤからＶＳＳに戻されるため、従来ならば
ＶＤＤ方向への電位の「浮き」が生じていた／ＢＬは、
ＤＷＬ1 との容量結合によりこの「浮き」が抑制され、
中間電位方向へと変動する。図３にその詳細を示した。
クティブ動作が完了する。ここで、ＤＷＬ1 が時刻ｔ5
においてＶＤＤからＶＳＳに戻されるため、従来ならば
ＶＤＤ方向への電位の「浮き」が生じていた／ＢＬは、
ＤＷＬ1 との容量結合によりこの「浮き」が抑制され、
中間電位方向へと変動する。図３にその詳細を示した。
【００３３】なお、実施例では、ビット線イコライズの
タイミングとセンスアンプイコライズのタイミングと、
２本のダミーワード線降下タイミングとを全て一致させ
たが、これらは相前後してもかまわない。
タイミングとセンスアンプイコライズのタイミングと、
２本のダミーワード線降下タイミングとを全て一致させ
たが、これらは相前後してもかまわない。
【００３４】このように、２本のダミーワード線を時間
をずらして活性化駆動制御することにより、／ＢＬの
「浮き」をほぼなくすことができる。以上をまとめる
と、複数のメモリセル及びセンスアンプが接続されたビ
ット線対及びこのビット線対にそれぞれ容量結合された
２本のダミーワード線を有する半導体記憶装置におい
て、センスアンプがセンス動作を開始する以前にダミー
ワード線の１本をＶＤＤに駆動させ、センスアンプがセ
ンス動作を開始した以後にダミーワード線の残りの１本
をＶＤＤに駆動させ、センスアンプがセンス動作を終了
したときに２本のダミーワード線をＶＳＳに戻すことに
より、第１のダミーワード線がメモリセルの読み出しに
おけるアンバランスを調整し、第２のダミーワード線の
駆動ないし活性化はセンスアンプ動作中に駆動されるた
め、読み出し動作に影響を与えず、さらに、第２のダミ
ーワード線が非活性化することにより、第２のビット線
の電位の「浮き」ないし変動を防止することができると
いうことによる。この結果、読み出しのアンバランスを
補償しつつ、高速化に好適で、低電圧動作にも適し、ポ
ーズタイム、リフレッシュタイム等の各種特性の劣化を
招くことがない。
をずらして活性化駆動制御することにより、／ＢＬの
「浮き」をほぼなくすことができる。以上をまとめる
と、複数のメモリセル及びセンスアンプが接続されたビ
ット線対及びこのビット線対にそれぞれ容量結合された
２本のダミーワード線を有する半導体記憶装置におい
て、センスアンプがセンス動作を開始する以前にダミー
ワード線の１本をＶＤＤに駆動させ、センスアンプがセ
ンス動作を開始した以後にダミーワード線の残りの１本
をＶＤＤに駆動させ、センスアンプがセンス動作を終了
したときに２本のダミーワード線をＶＳＳに戻すことに
より、第１のダミーワード線がメモリセルの読み出しに
おけるアンバランスを調整し、第２のダミーワード線の
駆動ないし活性化はセンスアンプ動作中に駆動されるた
め、読み出し動作に影響を与えず、さらに、第２のダミ
ーワード線が非活性化することにより、第２のビット線
の電位の「浮き」ないし変動を防止することができると
いうことによる。この結果、読み出しのアンバランスを
補償しつつ、高速化に好適で、低電圧動作にも適し、ポ
ーズタイム、リフレッシュタイム等の各種特性の劣化を
招くことがない。
【００３５】続いて、本発明の半導体記憶装置のロウ制
御系の一例を図４ないし図１２を参照して詳細に説明す
る。図４はロウ制御系の全体回路構成を示す図である。
このロウ制御系は外部から入力される／ＲＡＳ及びアド
レス信号Ａｄｄ．により動作する。ワード線ＷＬを選択
的に駆動するロウデコード回路２１、ＳＡＰを選択的に
駆動するＰチャネル型センスアンプ駆動回路２２、ＶＢ
Ｌに中間電位である１／２・ＶＤＤを駆動するＶＢＬ発
生回路２３、イコライズ回路を制御するイコライズ制御
回路２４、ダミーワード線ＤＷＬを駆動制御するダミー
ワード線制御回路２５、／ＳＡＮを選択的に駆動するＮ
チャネル型センスアンプ駆動回路２６については、上述
した。さらにロウ制御系は、ブロック選択信号ＢＬＳに
基づいて選択ブロックにおける部分デコード信号ＰＷＤ
ＲＶ（ワード線ＷＬの駆動信号として用いられる）を発
生させるブロック選択回路３１、外部から入力されるア
ドレス信号に基づいて部分デコード信号ＷＤＲＶ（ワー
ド線ＷＬの駆動信号として用いられる）を発生させるロ
ウ部分デコード回路３２、ワード線駆動時にＶＤＤレベ
ルのワード線駆動制御信号ＷＬＥを発生させるとともに
ＶＰＰレベルのワード線駆動信号ＷＫＭを発生させる昇
圧制御回路３３、疑似ロウ系を内部に有するタイマー回
路３４、センスアンプ制御回路３５等から構成される。
御系の一例を図４ないし図１２を参照して詳細に説明す
る。図４はロウ制御系の全体回路構成を示す図である。
このロウ制御系は外部から入力される／ＲＡＳ及びアド
レス信号Ａｄｄ．により動作する。ワード線ＷＬを選択
的に駆動するロウデコード回路２１、ＳＡＰを選択的に
駆動するＰチャネル型センスアンプ駆動回路２２、ＶＢ
Ｌに中間電位である１／２・ＶＤＤを駆動するＶＢＬ発
生回路２３、イコライズ回路を制御するイコライズ制御
回路２４、ダミーワード線ＤＷＬを駆動制御するダミー
ワード線制御回路２５、／ＳＡＮを選択的に駆動するＮ
チャネル型センスアンプ駆動回路２６については、上述
した。さらにロウ制御系は、ブロック選択信号ＢＬＳに
基づいて選択ブロックにおける部分デコード信号ＰＷＤ
ＲＶ（ワード線ＷＬの駆動信号として用いられる）を発
生させるブロック選択回路３１、外部から入力されるア
ドレス信号に基づいて部分デコード信号ＷＤＲＶ（ワー
ド線ＷＬの駆動信号として用いられる）を発生させるロ
ウ部分デコード回路３２、ワード線駆動時にＶＤＤレベ
ルのワード線駆動制御信号ＷＬＥを発生させるとともに
ＶＰＰレベルのワード線駆動信号ＷＫＭを発生させる昇
圧制御回路３３、疑似ロウ系を内部に有するタイマー回
路３４、センスアンプ制御回路３５等から構成される。
【００３６】図５（ａ）はＷＬＥ信号を／ＲＡＳに応じ
て発生させる回路３３−１である。／ＲＡＳの立ち下が
りを所定時間遅延させる遅延回路３３１、及びＮＡＮＤ
ゲート３３２、インバータ３３３等から構成される。
て発生させる回路３３−１である。／ＲＡＳの立ち下が
りを所定時間遅延させる遅延回路３３１、及びＮＡＮＤ
ゲート３３２、インバータ３３３等から構成される。
【００３７】図６は昇圧制御回路３３の一部である昇圧
回路３３−２、昇圧ノードをプリチャージする回路３３
−３及び部分デコード回路３２の詳細な回路構成を示し
ている。昇圧回路３３−２はインバータチェイン３３
４、キャパシタＣ5 から構成され、昇圧ノードをプリチ
ャージする回路３３−３はキャパシタＣ6 、充電回路３
３５、プリチャージトランジスタＱ5 等から構成され
る。部分デコード回路３２はアドレス信号をデコード
し、これをレベル変換するレベル変換回路３３６、ＷＤ
ＲＶ信号線を駆動する駆動回路（ＣＭＯＳインバータに
より構成される）３３７等から構成される。
回路３３−２、昇圧ノードをプリチャージする回路３３
−３及び部分デコード回路３２の詳細な回路構成を示し
ている。昇圧回路３３−２はインバータチェイン３３
４、キャパシタＣ5 から構成され、昇圧ノードをプリチ
ャージする回路３３−３はキャパシタＣ6 、充電回路３
３５、プリチャージトランジスタＱ5 等から構成され
る。部分デコード回路３２はアドレス信号をデコード
し、これをレベル変換するレベル変換回路３３６、ＷＤ
ＲＶ信号線を駆動する駆動回路（ＣＭＯＳインバータに
より構成される）３３７等から構成される。
【００３８】図７はブロック選択信号ＢＬＳにより制御
されるブロック選択回路３１の詳細を示している。ＷＤ
ＲＶ信号を受けてＰＷＤＲＶ信号を出力するブートスト
ラッブ型の転送ゲートにより構成される。
されるブロック選択回路３１の詳細を示している。ＷＤ
ＲＶ信号を受けてＰＷＤＲＶ信号を出力するブートスト
ラッブ型の転送ゲートにより構成される。
【００３９】図８はロウデコード回路２１の回路構成の
詳細を示している。これは、それぞれがブートストラッ
プ型の転送ゲートからなる複数のワード線駆動回路２１
１と、アドレス信号Ａ、Ｂ、Ｃおよびプリチャージ信号
ＰＲＥにより制御されるロウアドレスデコード回路２１
２から構成される。
詳細を示している。これは、それぞれがブートストラッ
プ型の転送ゲートからなる複数のワード線駆動回路２１
１と、アドレス信号Ａ、Ｂ、Ｃおよびプリチャージ信号
ＰＲＥにより制御されるロウアドレスデコード回路２１
２から構成される。
【００４０】図９は疑似ロウ系を内部に有するタイマー
回路３４の詳細を示す。これは、疑似ワード線駆動回路
３４−１、疑似ワード線３４−２、及び２つのワード線
電位検出回路３４−３、３４−４から構成される。疑似
ワード線駆動回路３４−１はＷＬＥ信号及び昇圧信号で
あるＷＫＭ信号等を受け、疑似ワード線を駆動する。真
正なワード線駆動回路系と同様の遅延時間を得るため、
昇圧回路から疑似ワード線迄の間のトランジスタの挿入
個数は真正な系と同数である。疑似ワード線３４−２は
ワード線ＷＬと同等のキャパシタ及び抵抗成分が付され
ている。検出回路３４−３は２つのインバータ回路から
構成され、信号ＰＷＬを出力する。検出回路３４−４は
比較回路３４１、レベル降下回路３４２、波形整形回路
３４３から構成され、疑似ワード線よりＭＯＳトランジ
スタのしきい値分だけ電圧降下させた電位とビット線プ
リチャージ電位であるＶＢＬとを比較し前者の方が高け
ればＷＬＵＰにＶＤＤレベルを出力する。ＶＢＬを発生
させる中間電位発生回路は図１２に示してある。これ
は、参照電位発生回路部２３１と駆動部２３２から構成
される。
回路３４の詳細を示す。これは、疑似ワード線駆動回路
３４−１、疑似ワード線３４−２、及び２つのワード線
電位検出回路３４−３、３４−４から構成される。疑似
ワード線駆動回路３４−１はＷＬＥ信号及び昇圧信号で
あるＷＫＭ信号等を受け、疑似ワード線を駆動する。真
正なワード線駆動回路系と同様の遅延時間を得るため、
昇圧回路から疑似ワード線迄の間のトランジスタの挿入
個数は真正な系と同数である。疑似ワード線３４−２は
ワード線ＷＬと同等のキャパシタ及び抵抗成分が付され
ている。検出回路３４−３は２つのインバータ回路から
構成され、信号ＰＷＬを出力する。検出回路３４−４は
比較回路３４１、レベル降下回路３４２、波形整形回路
３４３から構成され、疑似ワード線よりＭＯＳトランジ
スタのしきい値分だけ電圧降下させた電位とビット線プ
リチャージ電位であるＶＢＬとを比較し前者の方が高け
ればＷＬＵＰにＶＤＤレベルを出力する。ＶＢＬを発生
させる中間電位発生回路は図１２に示してある。これ
は、参照電位発生回路部２３１と駆動部２３２から構成
される。
【００４１】信号ＰＷＬとＷＬＵＰによりセンスアンプ
の駆動制御信号であるＳＥＮが発生される。図１０にこ
のセンスアンプ制御回路３５を示す。ＮＡＮＤゲート３
５１、インバータチェィン３５２等から構成される。Ｓ
ＡＰを選択的に駆動するＰチャネル型センスアンプ駆動
回路２２、／ＳＡＮを選択的に駆動するＮチャネル型セ
ンスアンプ駆動回路２６も図１０に併せて示した。これ
らは何れも充放電回路２２１、２２２と、イコライズ回
路２２３とから構成される。
の駆動制御信号であるＳＥＮが発生される。図１０にこ
のセンスアンプ制御回路３５を示す。ＮＡＮＤゲート３
５１、インバータチェィン３５２等から構成される。Ｓ
ＡＰを選択的に駆動するＰチャネル型センスアンプ駆動
回路２２、／ＳＡＮを選択的に駆動するＮチャネル型セ
ンスアンプ駆動回路２６も図１０に併せて示した。これ
らは何れも充放電回路２２１、２２２と、イコライズ回
路２２３とから構成される。
【００４２】図５（ｂ）はイコライズ信号ＥＱを発生さ
せるイコライズ制御回路２４の詳細を示している。これ
はインバータ回路２４１、２４２、ＮＡＮＤゲート２４
３等から構成される。
せるイコライズ制御回路２４の詳細を示している。これ
はインバータ回路２４１、２４２、ＮＡＮＤゲート２４
３等から構成される。
【００４３】図１１はダミーワード線ＤＷＬを駆動制御
するダミーワード線制御回路２５の詳細を示している。
これは、セスンアンプのセンス動作が開始された後のタ
イミング（図２におけるｔ3 に相当）を規定するＤＷＬ
Ｅ信号を発生させるタイミング発生回路２５−１及びダ
ミーワード線を駆動する駆動回路２５−２から構成され
る。図２に即して説明すると、時刻ｔ1 においてＷＤＲ
Ｖの何れか一方がＶＤＤに変化しダミーワード線ＤＷＬ
の何れか一方がＶＤＤに駆動され、センスアンプが活性
化された後、時刻ｔ3 においてＤＷＬＥがＶＤＤに変化
するため２本のダミーワード線ＤＷＬが共にＶＤＤに駆
動される。
するダミーワード線制御回路２５の詳細を示している。
これは、セスンアンプのセンス動作が開始された後のタ
イミング（図２におけるｔ3 に相当）を規定するＤＷＬ
Ｅ信号を発生させるタイミング発生回路２５−１及びダ
ミーワード線を駆動する駆動回路２５−２から構成され
る。図２に即して説明すると、時刻ｔ1 においてＷＤＲ
Ｖの何れか一方がＶＤＤに変化しダミーワード線ＤＷＬ
の何れか一方がＶＤＤに駆動され、センスアンプが活性
化された後、時刻ｔ3 においてＤＷＬＥがＶＤＤに変化
するため２本のダミーワード線ＤＷＬが共にＶＤＤに駆
動される。
【００４４】以上説明したようなロウ系制御回路は以下
のような利点が存在する。疑似ワード線を内部に持つタ
イマー回路３４を用いているため、この疑似ワード線の
電位により真正ワード線の電位を正確にモニタでき、適
切なタイミングで各種制御信号を発生することができ
る。このように発生された制御信号であるＰＷＬ、ＷＬ
ＵＰ信号等を用いて、時刻ｔ3 を決定しているため、２
本目のダミーワード線の駆動タイミングを正確に規定で
きる。これは、本発明のように２本のダミーワード線を
タイミングをずらして駆動する場合に好適である。
のような利点が存在する。疑似ワード線を内部に持つタ
イマー回路３４を用いているため、この疑似ワード線の
電位により真正ワード線の電位を正確にモニタでき、適
切なタイミングで各種制御信号を発生することができ
る。このように発生された制御信号であるＰＷＬ、ＷＬ
ＵＰ信号等を用いて、時刻ｔ3 を決定しているため、２
本目のダミーワード線の駆動タイミングを正確に規定で
きる。これは、本発明のように２本のダミーワード線を
タイミングをずらして駆動する場合に好適である。
【００４５】以上、本発明の実施例を詳細に説明した
が、本発明は上記実施例に限定されることなく、発明の
趣旨を逸脱しない限り、各種の変更が可能であることは
言うまでもない。例えば、ワード線駆動をＶＰＰレベル
にするとともに、ダミーワード線の駆動をＶＰＰレベル
に設定することも差し支えない。
が、本発明は上記実施例に限定されることなく、発明の
趣旨を逸脱しない限り、各種の変更が可能であることは
言うまでもない。例えば、ワード線駆動をＶＰＰレベル
にするとともに、ダミーワード線の駆動をＶＰＰレベル
に設定することも差し支えない。
【００４６】また、上記説明では、“１”読みの感度を
向上させる例を示したが、これは、メモリセルの構造に
応じて、“０”読みの感度を向上させることも可能であ
る。この場合でも実施例の大勢に変更は不要であろう。
“０”読みの感度を向上させるための具体的な手法は以
下の通りである。すなわち、ビット線センス前に、読み
出そうとするビット線に接続されているダミーワード線
を“Ｈ”レベルから“Ｌ”レベルに落とし、ビット線セ
ンス開始後に、反対のビット線に接続されたダミーワー
ド線を“Ｈ”レベルから“Ｌ”レベルに落とし、／ＲＡ
Ｓのアクティブ期間が終了し、プリチャージ期間に入る
ときに、両ダミーワード線を“Ｌ”から“Ｈ”へと立ち
あげることで達成できる。
向上させる例を示したが、これは、メモリセルの構造に
応じて、“０”読みの感度を向上させることも可能であ
る。この場合でも実施例の大勢に変更は不要であろう。
“０”読みの感度を向上させるための具体的な手法は以
下の通りである。すなわち、ビット線センス前に、読み
出そうとするビット線に接続されているダミーワード線
を“Ｈ”レベルから“Ｌ”レベルに落とし、ビット線セ
ンス開始後に、反対のビット線に接続されたダミーワー
ド線を“Ｈ”レベルから“Ｌ”レベルに落とし、／ＲＡ
Ｓのアクティブ期間が終了し、プリチャージ期間に入る
ときに、両ダミーワード線を“Ｌ”から“Ｈ”へと立ち
あげることで達成できる。
【００４７】また、上記説明では、／ＲＡＳ信号に内部
動作が同期して動作する例を用いたが、これは、外部ク
ロックにより制御される構成を排除する趣旨ではなく、
このような構成が可能であることは言うまでもない。
動作が同期して動作する例を用いたが、これは、外部ク
ロックにより制御される構成を排除する趣旨ではなく、
このような構成が可能であることは言うまでもない。
【００４８】
【発明の効果】以上説明したように、本発明によれば、
読み出しのアンバランスを補償しつつ、高速化に好適
で、低電圧動作にも適し、ポーズタイム、リフレッシュ
タイム等の各種特性の劣化を招かない半導体記憶装置を
提供することができる。
読み出しのアンバランスを補償しつつ、高速化に好適
で、低電圧動作にも適し、ポーズタイム、リフレッシュ
タイム等の各種特性の劣化を招かない半導体記憶装置を
提供することができる。
【図１】本発明の実施例にかかわるＤＲＡＭのコア部の
回路構成図である。
回路構成図である。
【図２】本発明の動作を説明する動作波形図である。
【図３】本発明の動作を説明する動作波形図である。
【図４】ロウ制御系の全体回路構成を示す図である。
【図５】ロウ制御系の部分的な回路構成を示す回路図で
ある。
ある。
【図６】昇圧回路の一部及び部分デコード回路の詳細を
示す回路構成図である。
示す回路構成図である。
【図７】ブロック選択回路の詳細を示す回路構成図であ
る。
る。
【図８】ロウデコード回路の詳細を示す回路構成図であ
る。
る。
【図９】タイマー回路の詳細を示す回路構成図である。
【図１０】センスアンプ駆動回路等の詳細を示す回路構
成図である。
成図である。
【図１１】ダミーワード線の選択・駆動回路等の詳細を
示す回路構成図である。
示す回路構成図である。
【図１２】中間電位発生回路の詳細を示す回路構成図で
ある。
ある。
【図１３】ダミーワード線を用いたＤＲＡＭの読み出し
動作波形を示す波形図である。
動作波形を示す波形図である。
【図１４】ダミーワード線を用いたＤＲＡＭの読み出し
動作波形を示す波形図である。
動作波形を示す波形図である。
【図１５】ダミーワード線を用いたＤＲＡＭのイコライ
ズ動作波形を示す波形図である。
ズ動作波形を示す波形図である。
１０ メモリセルアレイ １１ Ｐチャネル型センスアンプ １２ イコライズ回路 １３ ダミー容量部 １４ Ｎチャネル型センスアンプ ２１ ロウデコード回路 ２２、２６ センスアンプ駆動回路 ２３ ＶＢＬ発生回路 ２４ イコライズ制御回路 ２５ ダミーワード線駆動回路 ＷＬ ワード線 ＢＬ ビット線 ＭＣ メモリセル ＳＡＰ、／ＳＡＮ センスアンプ駆動信号線 ＥＱ イコライズ回路駆動信号線 Ｑ ＭＯＳトランジスタ Ｃ キャパシタ
Claims (11)
- 【請求項１】第１のビット線と第２のビット線とから構
成されるビット線対と、 前記第１及び第２のビット線にそれぞれ接続され、複数
のワード線のいずれか一つにより選択される複数のメモ
リセルと、 前記第１及び第２のビット線を所定電位にイコライズす
るイコライズ回路と、 前記第１のビット線にドレインが接続され前記第２のビ
ット線にゲートが接続された第１のＮチャネル型ＭＯＳ
トランジスタと、前記第２のビット線にドレインが接続
され前記第１のビット線にゲートが接続された第２のＮ
チャネル型ＭＯＳトランジスタとから構成されたＮチャ
ネル型センスアンプ回路と、 前記第１のビット線にドレインが接続され前記第２のビ
ット線にゲートが接続された第１のＰチャネル型ＭＯＳ
トランジスタと、前記第２のビット線にドレインが接続
され前記第１のビット線にゲートが接続された第２のＰ
チャネル型ＭＯＳトランジスタとから構成されたＰチャ
ネル型センスアンプ回路と、 前記第１のビット線と容量結合された第１のダミーワー
ド線と、 前記第２のビット線と容量結合された第２のダミーワー
ド線と、 前記複数のワード線のうちいずれか一つを選択するデコ
ード回路と、 動作時には、前記第１のＮチャネル型ＭＯＳトランジス
タのソース及び前記第２のＮチャネル型ＭＯＳトランジ
スタのソースの接続点に接続された／ＳＡＮ、及び前記
第１のＰチャネル型ＭＯＳトランジスタのソース及び前
記第２のＰチャネル型ＭＯＳトランジスタのソースの接
続点に接続されたＳＡＰ等の信号のレベルが変化し、前
記Ｎチャネル型センスアンプ回路及びＰチャネル型セン
スアンプ回路が動作する第１の駆動動作と、前記動作が
終了すると前記／ＳＡＮ、ＳＡＰ等の信号のレベルのイ
コライズ動作がなされる第２の駆動動作とを行うセンス
アンプ駆動回路と、 前記第１のビット線に接続されたメモリセルを読み出す
際には前記第１の駆動動作以前に前記第１のダミーワー
ド線のレベルを第１の方向に変化させ、前記第１の駆動
動作以後前記第２の駆動動作より前に前記第２のダミー
ワード線のレベルを前記第１の方向に変化させ、前記第
２の駆動動作と同時もしくは相前後して前記第１及び前
記第２のダミーワード線のレベルを前記第１の方向と反
対の第２の方向に変化させるダミーワード線駆動回路と
から構成されることを特徴とする半導体記憶装置。 - 【請求項２】前記ダミーワード線駆動回路は、さらに、
前記第２のビット線に接続されたメモリセルを読み出す
際には前記第１の駆動動作以前に前記第２のダミーワー
ド線のレベルを前記第１の方向に変化させ、前記第１の
駆動動作以後前記第２の駆動動作より前に前記第１のダ
ミーワード線のレベルを前記第１の方向に変化させ、前
記第２の駆動動作と同時もしくは相前後して前記第１及
び前記第２のダミーワード線のレベルを前記第２の方向
に変化させることを特徴とする請求項１記載の半導体記
憶装置。 - 【請求項３】前記第１及び第２のビット線は前記メモリ
セルと接続される第１の領域と前記第１及び第２のＭＯ
Ｓトランジスタと接続される第２の領域の２つの領域に
それぞれ区分されており、前記第１の領域と前記第２の
領域との間には転送ゲート回路が挿入されていることを
特徴とする請求項１ないし２記載の半導体記憶装置。 - 【請求項４】複数のメモリセル及びセンスアンプが接続
されたビット線対及びこのビット線対にそれぞれ容量結
合された２本のダミーワード線を有する半導体記憶装置
において、 前記センスアンプがセンス動作を開始する以前に前記ダ
ミーワード線の１本を第１のレベルに駆動させ、前記セ
ンスアンプがセンス動作を開始した以後に前記ダミーワ
ード線の残りの１本を前記第１のレベルに駆動させ、前
記センスアンプがセンス動作を終了したときに前記２本
のダミーワード線を第２のレベルに駆動させることを特
徴とする半導体記憶装置。 - 【請求項５】前記第１のレベルは前記第２のレベルより
も高電位であることを特徴とする請求項４記載の半導体
記憶装置。 - 【請求項６】前記メモリセルは所定電位が印加されるプ
レート電極と不純物をドープした半導体から構成される
蓄積ノードとを有するキャパシタを具備することを特徴
とする請求項５記載の半導体装置。 - 【請求項７】ＤＲＡＭセルが接続された第１のビット線
と、 第２のビット線と、 前記第１のビット線と容量結合した第１の信号線と、 前記第２のビット線と容量結合した第２の信号線と、 前記第１及び第２のビット線をイコライズするイコライ
ズ手段と、 前記第１及び第２のビット線の電位差を検出し増幅する
センスアンプ手段とから構成され、 前記ＤＲＡＭ中のデータを前記第１のビット線に読み出
し、前記センスアンプの動作前に前記第１の信号線を活
性化し、前記センスアンプの動作開始後に前記第２の信
号線を活性化し、ブリチャージサイクルで前記第１及び
第２の信号線を非活性化する半導体記憶装置。 - 【請求項８】前記第１及び前記第２の信号線は前記イコ
ライズ手段のイコライズ動作と共に非活性化されること
を特徴とする請求項７記載の半導体記憶装置。 - 【請求項９】複数のメモリセル及びセンスアンプが接続
されたビット線対及びこのビット線対にそれぞれ容量結
合された２本のダミーワード線を有する半導体記憶装置
の使用方法において、 前記センスアンプがセンス動作を開始する以前に前記ダ
ミーワード線の１本を第１のレベルに駆動し、前記セン
スアンプがセンス動作を開始した以後に前記ダミーワー
ド線の残りの１本を前記第１のレベルに駆動し、前記セ
ンスアンプがセンス動作を終了したときに前記２本のダ
ミーワード線を第２のレベルに駆動することを特徴とす
る半導体記憶装置の動作方法。 - 【請求項１０】前記第１のレベルは前記第２のレベルよ
りも高電位であることを特徴とする請求項９記載の半導
体記憶装置の動作方法。 - 【請求項１１】前記メモリセルは所定電位が印加される
プレート電極と不純物をドープした半導体から構成され
る蓄積ノードとを有するキャパシタを具備することを特
徴とする請求項１０記載の半導体記憶装置の動作方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14432995A JP3272193B2 (ja) | 1995-06-12 | 1995-06-12 | 半導体装置およびその動作方法 |
| US08/661,948 US5768204A (en) | 1995-06-12 | 1996-06-11 | Semiconductor memory device having dummy word lines and method for controlling the same |
| KR1019960020791A KR100244862B1 (ko) | 1995-06-12 | 1996-06-11 | 반도체 기억 장치 및 그 제어 방법 |
| TW085109967A TW307871B (ja) | 1995-06-12 | 1996-08-15 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14432995A JP3272193B2 (ja) | 1995-06-12 | 1995-06-12 | 半導体装置およびその動作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08339681A JPH08339681A (ja) | 1996-12-24 |
| JP3272193B2 true JP3272193B2 (ja) | 2002-04-08 |
Family
ID=15359582
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14432995A Expired - Fee Related JP3272193B2 (ja) | 1995-06-12 | 1995-06-12 | 半導体装置およびその動作方法 |
Country Status (4)
| Country | Link |
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| JP (1) | JP3272193B2 (ja) |
| KR (1) | KR100244862B1 (ja) |
| TW (1) | TW307871B (ja) |
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| JP2006179048A (ja) | 2004-12-21 | 2006-07-06 | Sanyo Electric Co Ltd | 半導体装置 |
| US7768813B2 (en) * | 2007-04-24 | 2010-08-03 | Novelics, Llc. | DRAM with word line compensation |
| US8067803B2 (en) * | 2008-10-16 | 2011-11-29 | Micron Technology, Inc. | Memory devices, transistor devices and related methods |
| KR20120034268A (ko) * | 2010-10-01 | 2012-04-12 | 삼성전자주식회사 | 반도체 장치, 이의 동작 방법, 및 이를 포함하는 메모리 시스템들 |
| KR20160069147A (ko) * | 2014-12-08 | 2016-06-16 | 에스케이하이닉스 주식회사 | 데이터 감지 증폭기 및 이를 포함하는 메모리 장치 |
| US9858988B1 (en) * | 2016-07-08 | 2018-01-02 | Qualcomm Incorporated | Timing circuit for memories |
| KR20190047217A (ko) * | 2017-10-27 | 2019-05-08 | 삼성전자주식회사 | 메모리 셀 어레이에 대한 테스트를 수행하는 메모리 장치 및 이의 동작 방법 |
Family Cites Families (6)
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|---|---|---|---|---|
| JPH0713858B2 (ja) * | 1988-08-30 | 1995-02-15 | 三菱電機株式会社 | 半導体記憶装置 |
| JP2640543B2 (ja) * | 1989-11-01 | 1997-08-13 | 日鉄セミコンダクター株式会社 | 半導体記憶装置 |
| JP3107556B2 (ja) * | 1990-06-01 | 2000-11-13 | 株式会社東芝 | ダイナミック型半導体記憶装置 |
| US5377152A (en) * | 1991-11-20 | 1994-12-27 | Kabushiki Kaisha Toshiba | Semiconductor memory and screening test method thereof |
| JP3189540B2 (ja) * | 1992-12-02 | 2001-07-16 | 松下電器産業株式会社 | 半導体メモリ装置 |
| JPH06302189A (ja) * | 1993-02-22 | 1994-10-28 | Toshiba Corp | 半導体記憶装置 |
-
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- 1995-06-12 JP JP14432995A patent/JP3272193B2/ja not_active Expired - Fee Related
-
1996
- 1996-06-11 KR KR1019960020791A patent/KR100244862B1/ko not_active IP Right Cessation
- 1996-06-11 US US08/661,948 patent/US5768204A/en not_active Expired - Fee Related
- 1996-08-15 TW TW085109967A patent/TW307871B/zh active
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| Publication number | Publication date |
|---|---|
| JPH08339681A (ja) | 1996-12-24 |
| KR100244862B1 (ko) | 2000-03-02 |
| KR970003210A (ko) | 1997-01-28 |
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| US5768204A (en) | 1998-06-16 |
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