JP3028080B2 - 半導体装置の構造およびその製造方法 - Google Patents
半導体装置の構造およびその製造方法Info
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- H01—ELECTRIC ELEMENTS
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の構造お
よび製造方法に関し、詳しくは金属酸化物誘電体容量を
有する半導体集積回路の構造およびその製造方法に関す
る。
よび製造方法に関し、詳しくは金属酸化物誘電体容量を
有する半導体集積回路の構造およびその製造方法に関す
る。
【０００２】
【従来の技術】従来の技術の説明のために、次の従来例
３例について最初に説明する。 （１）H. Koie, et.al., IEEE J. Solid-state Circui
t, Vol.31, No.11 従来例１ （２）特開平６−２７５７９２（図１３）従来例２ （３）特開平５−９０６０６（図１）従来例３ 従来、金属酸化物誘電体は高誘電性や強誘電性を示すこ
とから、半導体メモリデバイスの容量絶縁膜として用い
られている。例えば、強誘電性を示すものとして、チタ
ンジルコン酸鉛（Ｐｂ（Ｔｉ，Ｚｒ）Ｏ3 ）やＳｒＢｉ
2 Ｔａ2 Ｏ9 の層状ビスマス酸化物がある。これらの金
属酸化物誘電体は還元雰囲気に曝されると、結晶中の金
属イオンが還元されると同時に酸素イオンが抜け出して
酸素欠陥を形成する。この結果、リーク電流の増大や残
留分極の低下といった特性劣化を示す。金属酸化物誘電
体を用いた容量をシリコン集積回路に搭載する場合、デ
バイス製造プロセス中に容量部が可能なかぎり還元雰囲
気に曝されないように配慮することが肝要である。
３例について最初に説明する。 （１）H. Koie, et.al., IEEE J. Solid-state Circui
t, Vol.31, No.11 従来例１ （２）特開平６−２７５７９２（図１３）従来例２ （３）特開平５−９０６０６（図１）従来例３ 従来、金属酸化物誘電体は高誘電性や強誘電性を示すこ
とから、半導体メモリデバイスの容量絶縁膜として用い
られている。例えば、強誘電性を示すものとして、チタ
ンジルコン酸鉛（Ｐｂ（Ｔｉ，Ｚｒ）Ｏ3 ）やＳｒＢｉ
2 Ｔａ2 Ｏ9 の層状ビスマス酸化物がある。これらの金
属酸化物誘電体は還元雰囲気に曝されると、結晶中の金
属イオンが還元されると同時に酸素イオンが抜け出して
酸素欠陥を形成する。この結果、リーク電流の増大や残
留分極の低下といった特性劣化を示す。金属酸化物誘電
体を用いた容量をシリコン集積回路に搭載する場合、デ
バイス製造プロセス中に容量部が可能なかぎり還元雰囲
気に曝されないように配慮することが肝要である。
【０００３】さらに、金属酸化物誘電体の容量電極とし
て耐酸化性であるＰｔ等の貴金属を用いる必要があった
が、容量電極金属と配線金属との金属間反応を抑制する
ための配慮も必要である。
て耐酸化性であるＰｔ等の貴金属を用いる必要があった
が、容量電極金属と配線金属との金属間反応を抑制する
ための配慮も必要である。
【０００４】（従来例１）第１の従来例として、図１９
に示すように、金属酸化物誘電体に強誘電性を示すチタ
ンジルコン酸鉛（以後、ＰＺＴと呼ぶ）を用いた強誘電
体メモリデバイスの製造方法を示す。図１９に示すよう
に、強誘電体メモリデバイスは大別して強誘電体容量が
規則的に配列したメモリセルアレー部３４と、ｐ型ＭＯ
Ｓトランジスタとｎ型ＭＯＳトランジスタとからなるＣ
ＭＯＳゲートを単位とする周辺ＣＭＯＳ回路部３３から
なる。
に示すように、金属酸化物誘電体に強誘電性を示すチタ
ンジルコン酸鉛（以後、ＰＺＴと呼ぶ）を用いた強誘電
体メモリデバイスの製造方法を示す。図１９に示すよう
に、強誘電体メモリデバイスは大別して強誘電体容量が
規則的に配列したメモリセルアレー部３４と、ｐ型ＭＯ
Ｓトランジスタとｎ型ＭＯＳトランジスタとからなるＣ
ＭＯＳゲートを単位とする周辺ＣＭＯＳ回路部３３から
なる。
【０００５】まず、図２０に示すようにシリコン基板の
メモリセルアレー部のｎ型ＭＯＳＦＥＴと周辺ＣＭＯＳ
回路部のｐ型ＭＯＳトランジスタおよびｎ型ＭＯＳトラ
ンジスタを形成する。ＭＯＳトランジスタはゲート電極
５、シリコン拡散層あるいはその表面がシリサイド化さ
れたソース・ドレインから構成される。かかるＭＯＳト
ランジスタ上にＣＶＤ法でシリコン酸化膜（ＮＳＧ膜）
９とボロン燐添加シリコン酸化膜（ＢＰＳＧ膜）１０を
成長し、ＢＰＳＧ膜をリフローした後、化学機械研磨法
（ＣＭＰ法）でＢＰＳＧ膜１０を平坦化する。
メモリセルアレー部のｎ型ＭＯＳＦＥＴと周辺ＣＭＯＳ
回路部のｐ型ＭＯＳトランジスタおよびｎ型ＭＯＳトラ
ンジスタを形成する。ＭＯＳトランジスタはゲート電極
５、シリコン拡散層あるいはその表面がシリサイド化さ
れたソース・ドレインから構成される。かかるＭＯＳト
ランジスタ上にＣＶＤ法でシリコン酸化膜（ＮＳＧ膜）
９とボロン燐添加シリコン酸化膜（ＢＰＳＧ膜）１０を
成長し、ＢＰＳＧ膜をリフローした後、化学機械研磨法
（ＣＭＰ法）でＢＰＳＧ膜１０を平坦化する。
【０００６】次に（図２１）、Ｔｉ電極密着膜１１とＰ
ｔ下部容量電極膜１２を連続スパッタ成膜した後、スピ
ンコーティング法によりＰＺＴ前駆体を成膜する。６０
０℃程度のアニールでＰＺＴ膜１３を結晶化させた後、
プレート線となるＰｔ下部容量電極のフォトレジストパ
ターン１５を形成し、ＰＺＴ膜１３／Ｐｔ下部容量電極
膜１２／Ｔｉ電極密着膜１１をイオンミリングでパター
ニングし、フォトレジストを剥離し、エッチングダメー
ジを除去するために酸素雰囲気中で、第１の回復アニー
ルを行う（図２２）。Ｐｔ上部容量電極膜１４をスパッ
タ成膜した後フォトレジストパターン１５をマスクとし
て（図２３）、イオンミリングで上部電極パターンを形
成し、さらに酸素雰囲気中で第２の回復アニールを行
う。シランガス（ＳｉＨ4 ）と酸素ガスを原料とするプ
ラズマＣＶＤ法で、容量カバー絶縁膜（酸化シリコン
膜）１９を成長する（図２４）。しかる後、フォトレジ
ストをマスクとして、ＭＯＳトランジスタのゲート電極
およびソース・ドレインに至るトランジスタコンタクト
ホール（第１のコンタクトホール）２０と上部容量電極
および下部容量電極に至る容量コンタクトホール（第２
のコンタクトホール）とを形成し、スパッタ法によりＴ
ｉ密着膜／ＴｉＮの第１バリア膜を形成する（図２
５）。Ａｌ配線金属膜およびＴｉＮ反射防止膜を連続成
膜し、Ｃｌ2 とＢＣｌ 3 の混合ガスプラズマによるドラ
イエッチングで第１層目Ａｌ配線２６を形成すること
で、強誘電体メモリデバイスを形成していた（図２
６）。
ｔ下部容量電極膜１２を連続スパッタ成膜した後、スピ
ンコーティング法によりＰＺＴ前駆体を成膜する。６０
０℃程度のアニールでＰＺＴ膜１３を結晶化させた後、
プレート線となるＰｔ下部容量電極のフォトレジストパ
ターン１５を形成し、ＰＺＴ膜１３／Ｐｔ下部容量電極
膜１２／Ｔｉ電極密着膜１１をイオンミリングでパター
ニングし、フォトレジストを剥離し、エッチングダメー
ジを除去するために酸素雰囲気中で、第１の回復アニー
ルを行う（図２２）。Ｐｔ上部容量電極膜１４をスパッ
タ成膜した後フォトレジストパターン１５をマスクとし
て（図２３）、イオンミリングで上部電極パターンを形
成し、さらに酸素雰囲気中で第２の回復アニールを行
う。シランガス（ＳｉＨ4 ）と酸素ガスを原料とするプ
ラズマＣＶＤ法で、容量カバー絶縁膜（酸化シリコン
膜）１９を成長する（図２４）。しかる後、フォトレジ
ストをマスクとして、ＭＯＳトランジスタのゲート電極
およびソース・ドレインに至るトランジスタコンタクト
ホール（第１のコンタクトホール）２０と上部容量電極
および下部容量電極に至る容量コンタクトホール（第２
のコンタクトホール）とを形成し、スパッタ法によりＴ
ｉ密着膜／ＴｉＮの第１バリア膜を形成する（図２
５）。Ａｌ配線金属膜およびＴｉＮ反射防止膜を連続成
膜し、Ｃｌ2 とＢＣｌ 3 の混合ガスプラズマによるドラ
イエッチングで第１層目Ａｌ配線２６を形成すること
で、強誘電体メモリデバイスを形成していた（図２
６）。
【０００７】さらに、Ａｌ配線上の配線層間絶縁膜に下
地配線に至るスルーホールを形成し、メタルＣＶＤ法に
よるタングステン成長とそのエッチバックによりタング
ステン３２を埋め込んだ後、第２層目Ａｌ配線３０を形
成していた（図１９）。
地配線に至るスルーホールを形成し、メタルＣＶＤ法に
よるタングステン成長とそのエッチバックによりタング
ステン３２を埋め込んだ後、第２層目Ａｌ配線３０を形
成していた（図１９）。
【０００８】（従来例２）第２の従来例では、ＭＯＳト
ランジスタ上のＢＰＳＧ膜１０を平坦化した後、Ｔｉ容
量密着膜１１とＰｔ下部容量電極膜１２からなるプレー
ト電極膜を加工した後（図２７）、ＰＺＴ膜とＰｔ上部
電極膜を成長する（図２８）。ＰＺＴ膜１３とＰｔ上部
容量電極膜１４を加工することで、ＢＰＳＧ膜１０上に
Ｐｔ下部容量電極膜１２とＰｔ上部容量電極膜１４に挟
まれた強誘電体容量部１６を形成する（図２９）。その
後、全面にＴｉを成膜し、ドライエッチングによりＰｔ
下部容量電極膜１２上およびＰｔ上部容量電極膜１４上
にＴｉバリアメタルパターン３５を形成する（図３
０）。ＣＶＤ法で容量カバー絶縁膜を形成後、容量コン
タクトホールおよびトランジスタコンタクトホールを形
成し、さらに約１μｍのＡｌ−Ｓｉを全面にスパッタ成
長し、ドライエッチングにより第１層目Ａｌ配線２６を
形成して強誘電体メモリデバイスを形成していた（図３
１）。
ランジスタ上のＢＰＳＧ膜１０を平坦化した後、Ｔｉ容
量密着膜１１とＰｔ下部容量電極膜１２からなるプレー
ト電極膜を加工した後（図２７）、ＰＺＴ膜とＰｔ上部
電極膜を成長する（図２８）。ＰＺＴ膜１３とＰｔ上部
容量電極膜１４を加工することで、ＢＰＳＧ膜１０上に
Ｐｔ下部容量電極膜１２とＰｔ上部容量電極膜１４に挟
まれた強誘電体容量部１６を形成する（図２９）。その
後、全面にＴｉを成膜し、ドライエッチングによりＰｔ
下部容量電極膜１２上およびＰｔ上部容量電極膜１４上
にＴｉバリアメタルパターン３５を形成する（図３
０）。ＣＶＤ法で容量カバー絶縁膜を形成後、容量コン
タクトホールおよびトランジスタコンタクトホールを形
成し、さらに約１μｍのＡｌ−Ｓｉを全面にスパッタ成
長し、ドライエッチングにより第１層目Ａｌ配線２６を
形成して強誘電体メモリデバイスを形成していた（図３
１）。
【０００９】この第２の従来例では、Ｐｔ下部容量電極
膜１２、Ｐｔ上部容量電極膜１４上にＴｉバリアメタル
パターン３５を形成することで、第１層目Ａｌ配線２６
がＰｔ下部容量電極膜１２、Ｐｔ上部容量電極膜１４と
直接接触することを回避している。
膜１２、Ｐｔ上部容量電極膜１４上にＴｉバリアメタル
パターン３５を形成することで、第１層目Ａｌ配線２６
がＰｔ下部容量電極膜１２、Ｐｔ上部容量電極膜１４と
直接接触することを回避している。
【００１０】（従来例３）第３の実施例では、ＭＯＳト
ランジスタ上に層間絶縁膜３６を形成した後、Ｔｉ電極
密着膜１１とＰｔ下部容量電極膜１２を形成し、さらに
全面にＰＺＴ膜１３を成長する。しかる後、Ｐｔ下部容
量電極膜１２のパターンよりわずかに大きくＰＺＴ膜１
３をエッチングする（図３２）。その後、全面にＰｔ上
部容量電極膜１４とＴｉＮ上部電極バリア膜３７を成長
し、ドライエッチングして積層構造の上部電極を形成す
る（図３３）。容量カバー絶縁膜１９を成長後、上部容
量電極およびＭＯＳトランジスタへのコンタクトホール
を形成し、Ａｌをスパッタし、ドライエッチングにより
第１層目Ａｌ配線２６を形成している（図３４）。この
第３の実施例の場合、上部容量電極をあらかじめＴｉＮ
／Ｐｔの積層膜とし、Ａｌ配線が直接Ｐｔ上部容量電極
と接触することを回避している。
ランジスタ上に層間絶縁膜３６を形成した後、Ｔｉ電極
密着膜１１とＰｔ下部容量電極膜１２を形成し、さらに
全面にＰＺＴ膜１３を成長する。しかる後、Ｐｔ下部容
量電極膜１２のパターンよりわずかに大きくＰＺＴ膜１
３をエッチングする（図３２）。その後、全面にＰｔ上
部容量電極膜１４とＴｉＮ上部電極バリア膜３７を成長
し、ドライエッチングして積層構造の上部電極を形成す
る（図３３）。容量カバー絶縁膜１９を成長後、上部容
量電極およびＭＯＳトランジスタへのコンタクトホール
を形成し、Ａｌをスパッタし、ドライエッチングにより
第１層目Ａｌ配線２６を形成している（図３４）。この
第３の実施例の場合、上部容量電極をあらかじめＴｉＮ
／Ｐｔの積層膜とし、Ａｌ配線が直接Ｐｔ上部容量電極
と接触することを回避している。
【００１１】
【発明が解決しようとする課題】しかしながら、上記の
従来例には、それぞれ以下に述べる課題がある。 （従来例１の課題）まず、従来例１の方法では、容量カ
バー絶縁膜１９形成後に、第１のコンタクトホール（ト
ランジスタコンタクトホール）２０と第２のコンタクト
ホール（容量コンタクトホール）２２を同時に一括して
形成している（図２４〜図２５）。この場合、シリコン
酸化膜とシリコン拡散層との選択比を確保するため、Ｃ
ＨＦ 3 プラズマガスを使用する必要がある。この際、Ｃ
ＨＦ3 プラズマガス中の水素ラジカルあるいは水素イオ
ンが容量コンタクトホールから強誘電体容量部１６に達
して、ＰＺＴ膜１３を還元させて特性を劣化させてしま
う。
従来例には、それぞれ以下に述べる課題がある。 （従来例１の課題）まず、従来例１の方法では、容量カ
バー絶縁膜１９形成後に、第１のコンタクトホール（ト
ランジスタコンタクトホール）２０と第２のコンタクト
ホール（容量コンタクトホール）２２を同時に一括して
形成している（図２４〜図２５）。この場合、シリコン
酸化膜とシリコン拡散層との選択比を確保するため、Ｃ
ＨＦ 3 プラズマガスを使用する必要がある。この際、Ｃ
ＨＦ3 プラズマガス中の水素ラジカルあるいは水素イオ
ンが容量コンタクトホールから強誘電体容量部１６に達
して、ＰＺＴ膜１３を還元させて特性を劣化させてしま
う。
【００１２】第２の課題として（図２４〜図２５）、フ
ォトレジスト剥離後に通常のＬＳＩ製造においては、硫
酸と過酸化水素水の混合液によるＳＰＭ洗浄とアンモニ
ア水と過酸化水素水の混合液によるＡＭＰ洗浄を行う。
しかしながら、第１の従来例の場合、第２のコンタクト
ホール（容量コンタクトホール）２２の底部にはＰｔ下
部容量電極膜１２、Ｐｔ上部容量電極膜１４が現れてい
るため、ＳＰＭ洗浄やＡＭＰ洗浄を行うことができな
い。このため、メチルエチルケトン等の有機溶剤による
有機洗浄を使用したが、第１のコンタクトホール（トラ
ンジスタコンタクトホール）２０の底部にはＣＨＦ3 プ
ラズマガスエッチングの際に析出する有機フッ化物（図
示せず）を十分に除去することができず、第１のコンタ
クトホール（トランジスタコンタクトホール）２０の導
通不良が認められた。
ォトレジスト剥離後に通常のＬＳＩ製造においては、硫
酸と過酸化水素水の混合液によるＳＰＭ洗浄とアンモニ
ア水と過酸化水素水の混合液によるＡＭＰ洗浄を行う。
しかしながら、第１の従来例の場合、第２のコンタクト
ホール（容量コンタクトホール）２２の底部にはＰｔ下
部容量電極膜１２、Ｐｔ上部容量電極膜１４が現れてい
るため、ＳＰＭ洗浄やＡＭＰ洗浄を行うことができな
い。このため、メチルエチルケトン等の有機溶剤による
有機洗浄を使用したが、第１のコンタクトホール（トラ
ンジスタコンタクトホール）２０の底部にはＣＨＦ3 プ
ラズマガスエッチングの際に析出する有機フッ化物（図
示せず）を十分に除去することができず、第１のコンタ
クトホール（トランジスタコンタクトホール）２０の導
通不良が認められた。
【００１３】第３の課題として（図２４〜図２５）、第
１のコンタクトホール（トランジスタコンタクトホー
ル）２０と第２のコンタクトホール（容量コンタクトホ
ール）２２とを形成後、Ｔｉ密着膜／第１のバリア膜
（ＴｉＮ）積層膜２１とを全面にスパッタ成長させた
後、Ａｌ配線膜とＴｉＮ反射防止膜とを成長させてい
る。この場合、第２のコンタクトホール（容量コンタク
トホール）２２の底部のＰｔ容量電極膜とＴｉ密着膜が
接触するが、特にＰｔ上部容量電極膜１４中をＴｉが拡
散してＰＺＴ膜１３の表面に至り、ＰＺＴ結晶中の酸素
と反応してＴｉＯx を形成し、その結果ＰＺＴ膜１３の
結晶内に酸素欠陥を発生させて特性を劣化させていた。
１のコンタクトホール（トランジスタコンタクトホー
ル）２０と第２のコンタクトホール（容量コンタクトホ
ール）２２とを形成後、Ｔｉ密着膜／第１のバリア膜
（ＴｉＮ）積層膜２１とを全面にスパッタ成長させた
後、Ａｌ配線膜とＴｉＮ反射防止膜とを成長させてい
る。この場合、第２のコンタクトホール（容量コンタク
トホール）２２の底部のＰｔ容量電極膜とＴｉ密着膜が
接触するが、特にＰｔ上部容量電極膜１４中をＴｉが拡
散してＰＺＴ膜１３の表面に至り、ＰＺＴ結晶中の酸素
と反応してＴｉＯx を形成し、その結果ＰＺＴ膜１３の
結晶内に酸素欠陥を発生させて特性を劣化させていた。
【００１４】第４の課題として（図２４〜図２５）、か
かる第１および第２のコンタクトホール（容量コンタク
トホール）２０、第２のコンタクトホール（容量コンタ
クトホール）２２形成のマスクであるフォトレジスト
を、マイクロ波による酸素プラズマに直接曝すことで除
去していた。この場合、フォトレジストパターン１５を
構成する有機化合物に含まれる水素がマイクロ波により
水素ラジカルあるいは水素イオン化されて強誘電体容量
部１６に達し、ＰＺＴを還元させて特性劣化が生じた。
かる第１および第２のコンタクトホール（容量コンタク
トホール）２０、第２のコンタクトホール（容量コンタ
クトホール）２２形成のマスクであるフォトレジスト
を、マイクロ波による酸素プラズマに直接曝すことで除
去していた。この場合、フォトレジストパターン１５を
構成する有機化合物に含まれる水素がマイクロ波により
水素ラジカルあるいは水素イオン化されて強誘電体容量
部１６に達し、ＰＺＴを還元させて特性劣化が生じた。
【００１５】さらに、第５の課題として（図１９）、容
量部上に多層配線を形成する際、多層配線間を接続する
スルーホールにメタルＣＶＤ法を用いたタングステンを
埋め込んだＷプラグ３２を形成する際、ＷＦ6 を還元さ
せるシランガスや水素ガスにより金属酸化物誘電体であ
るＰＺＴ膜も還元されて、特性劣化が生じた。 （従来例２の課題）従来例２では、Ｐｔ上部容量電極膜
１４とＰｔ下部容量電極膜１２との挟まれたＰＺＴ容量
１６を形成後、全面にＴｉをスパッタ成膜し、ドライエ
ッチングによりＰｔ電極上にＴｉの容量バリア膜パター
ン３５を形成している（図２９〜図３０）。このＴｉバ
リアメタルパターン３５により、第１層目Ａｌ配線２６
とＰｔ下部容量電極膜１２、Ｐｔ上部容量電極膜１４と
の直接接触を回避しているわけであるが、Ｔｉ拡散によ
るＰＺＴ結晶内の酸素欠陥発生といった問題に加え、強
誘電体容量部１６上にＴｉバリアメタルパターン３５を
成長する際にも、ＰＺＴ結晶を劣化させるといった課題
がある。また、Ｔｉバリア膜メタルパターンを形成する
ための領域をＰｔ電極上に確保しておく必要があり、容
量の微細化には適さない。 （従来例３の課題）従来例３の場合、パターニングされ
たＰＺＴ膜１３上に、Ｐｔ上部容量電極膜１４と上部電
極バリア膜３７からなる積層膜を成長し、一括してパタ
ーニングすることでＰｔ上部容量電極膜１４上に上部電
極バリア膜３７が自己整合的に位置する構造を得ている
（図３３）。しかしながら、一般にはＰＺＴ容量をパタ
ーニングした後、エッチングダメージを取り除くための
酸素雰囲気アニールを行う。この際、上部電極バリア膜
３７が酸化されてしまうため、強誘電体容量部１６形成
後の酸素アニール工程を行うことができないといった課
題があった。
量部上に多層配線を形成する際、多層配線間を接続する
スルーホールにメタルＣＶＤ法を用いたタングステンを
埋め込んだＷプラグ３２を形成する際、ＷＦ6 を還元さ
せるシランガスや水素ガスにより金属酸化物誘電体であ
るＰＺＴ膜も還元されて、特性劣化が生じた。 （従来例２の課題）従来例２では、Ｐｔ上部容量電極膜
１４とＰｔ下部容量電極膜１２との挟まれたＰＺＴ容量
１６を形成後、全面にＴｉをスパッタ成膜し、ドライエ
ッチングによりＰｔ電極上にＴｉの容量バリア膜パター
ン３５を形成している（図２９〜図３０）。このＴｉバ
リアメタルパターン３５により、第１層目Ａｌ配線２６
とＰｔ下部容量電極膜１２、Ｐｔ上部容量電極膜１４と
の直接接触を回避しているわけであるが、Ｔｉ拡散によ
るＰＺＴ結晶内の酸素欠陥発生といった問題に加え、強
誘電体容量部１６上にＴｉバリアメタルパターン３５を
成長する際にも、ＰＺＴ結晶を劣化させるといった課題
がある。また、Ｔｉバリア膜メタルパターンを形成する
ための領域をＰｔ電極上に確保しておく必要があり、容
量の微細化には適さない。 （従来例３の課題）従来例３の場合、パターニングされ
たＰＺＴ膜１３上に、Ｐｔ上部容量電極膜１４と上部電
極バリア膜３７からなる積層膜を成長し、一括してパタ
ーニングすることでＰｔ上部容量電極膜１４上に上部電
極バリア膜３７が自己整合的に位置する構造を得ている
（図３３）。しかしながら、一般にはＰＺＴ容量をパタ
ーニングした後、エッチングダメージを取り除くための
酸素雰囲気アニールを行う。この際、上部電極バリア膜
３７が酸化されてしまうため、強誘電体容量部１６形成
後の酸素アニール工程を行うことができないといった課
題があった。
【００１６】発明の目的 本発明の第１の目的は、ＭＯＳトランジスタへの金属配
線の接続信頼性を確保すると同時に、金属酸化物誘電体
膜を劣化させることなく容量電極膜への金属配線の接続
を可能とする半導体装置の構造と製造方法を提供するこ
とにある。
線の接続信頼性を確保すると同時に、金属酸化物誘電体
膜を劣化させることなく容量電極膜への金属配線の接続
を可能とする半導体装置の構造と製造方法を提供するこ
とにある。
【００１７】本発明の第２の目的は、容量電極へのコン
タクトホール（第２のコンタクトホール）の形成の際、
金属酸化物誘電体膜に対する還元反応を回避する半導体
装置の製造方法を提供することにある。
タクトホール（第２のコンタクトホール）の形成の際、
金属酸化物誘電体膜に対する還元反応を回避する半導体
装置の製造方法を提供することにある。
【００１８】本発明の第３の目的は、金属酸化物誘電体
膜への還元劣化のない多層配線構造を提供することにあ
る。
膜への還元劣化のない多層配線構造を提供することにあ
る。
【００１９】
【課題を解決するための手段】第１の発明は、半導体基
板に形成されたソース・ドレイン領域およびゲート電極
を有するＭＯＳ型トランジスタと、上部容量電極および
下部容量電極に金属酸化物誘電体膜が挟まれた容量部
と、前記容量部上の容量カバー絶縁膜上の金属配線とか
ら構成される半導体装置において、前記容量カバー絶縁
膜と前記金属配線との界面および前記ソース・ドレイン
あるいはそれらに接続されている導電膜およびゲート電
極と前記金属配線との界面には密着金属膜と金属酸化膜
のバリア膜が形成され、前記容量電極と前記金属配線と
の界面には前記金属酸化膜のバリア膜のみが形成されて
いることを特徴とする半導体装置である。
板に形成されたソース・ドレイン領域およびゲート電極
を有するＭＯＳ型トランジスタと、上部容量電極および
下部容量電極に金属酸化物誘電体膜が挟まれた容量部
と、前記容量部上の容量カバー絶縁膜上の金属配線とか
ら構成される半導体装置において、前記容量カバー絶縁
膜と前記金属配線との界面および前記ソース・ドレイン
あるいはそれらに接続されている導電膜およびゲート電
極と前記金属配線との界面には密着金属膜と金属酸化膜
のバリア膜が形成され、前記容量電極と前記金属配線と
の界面には前記金属酸化膜のバリア膜のみが形成されて
いることを特徴とする半導体装置である。
【００２０】第２の発明は、同様の半導体装置の製造方
法において、ソース・ドレイン領域あるいはそれらに接
続されている導電膜とゲート電極とに至る第１のコンタ
クトホールを形成する工程と、密着金属膜と第１のバリ
ア膜を形成する工程と、前記密着金属膜と前記第１のバ
リア膜と容量カバー絶縁膜を貫く第２のコンタクトホー
ルを形成する工程と、第２のバリア膜を形成する工程
と、配線金属膜を成長する工程と、前記密着金属膜と前
記第１のバリア膜と前記第２のバリア膜と配線金属膜と
をエッチングすることで配線を形成することを特徴とす
る半導体装置の製造方法である。
法において、ソース・ドレイン領域あるいはそれらに接
続されている導電膜とゲート電極とに至る第１のコンタ
クトホールを形成する工程と、密着金属膜と第１のバリ
ア膜を形成する工程と、前記密着金属膜と前記第１のバ
リア膜と容量カバー絶縁膜を貫く第２のコンタクトホー
ルを形成する工程と、第２のバリア膜を形成する工程
と、配線金属膜を成長する工程と、前記密着金属膜と前
記第１のバリア膜と前記第２のバリア膜と配線金属膜と
をエッチングすることで配線を形成することを特徴とす
る半導体装置の製造方法である。
【００２１】第３の発明は、半導体基板に形成されたソ
ース・ドレイン領域およびゲート電極を有するＭＯＳ型
トランジスタ上に、上部容量電極および下部容量電極と
に金属酸化物誘電体膜が挟まれた容量部と前記容量部を
覆う容量カバー絶縁膜と金属配線が形成されている半導
体装置の製造方法において、前記ソース・ドレイン領域
あるいはそれらに接続されている導電膜とゲート電極と
に至る第１のコンタクトホールを形成する工程後、水素
を含まないプラズマガスで前記容量電極に至る第２のコ
ンタクトホールを形成することを特徴とする前記第２の
発明の半導体装置の製造方法である。
ース・ドレイン領域およびゲート電極を有するＭＯＳ型
トランジスタ上に、上部容量電極および下部容量電極と
に金属酸化物誘電体膜が挟まれた容量部と前記容量部を
覆う容量カバー絶縁膜と金属配線が形成されている半導
体装置の製造方法において、前記ソース・ドレイン領域
あるいはそれらに接続されている導電膜とゲート電極と
に至る第１のコンタクトホールを形成する工程後、水素
を含まないプラズマガスで前記容量電極に至る第２のコ
ンタクトホールを形成することを特徴とする前記第２の
発明の半導体装置の製造方法である。
【００２２】第４の発明は、第３の発明による第１のコ
ンタクトホールを形成する工程において、主なる第１段
階で水素を含まないプラズマガスによるシリコン酸化膜
エッチングを行い、第２段階でソース・ドレイン領域ま
たはそれらに接続されている導電膜あるいはゲート電極
との選択比の高い水素を含むプラズマガスに切り替える
ことを特徴とする第２の発明に記載の半導体装置の製造
方法である。
ンタクトホールを形成する工程において、主なる第１段
階で水素を含まないプラズマガスによるシリコン酸化膜
エッチングを行い、第２段階でソース・ドレイン領域ま
たはそれらに接続されている導電膜あるいはゲート電極
との選択比の高い水素を含むプラズマガスに切り替える
ことを特徴とする第２の発明に記載の半導体装置の製造
方法である。
【００２３】第５の発明は、第３の発明による一連の製
造工程において、第１のコンタクトホール形成後でかつ
第２のコンタクトホール形成前に少なくとも酸洗浄工程
を行うことを特徴とする第２の発明の半導体装置の製造
方法である。
造工程において、第１のコンタクトホール形成後でかつ
第２のコンタクトホール形成前に少なくとも酸洗浄工程
を行うことを特徴とする第２の発明の半導体装置の製造
方法である。
【００２４】第６の発明は、第３の発明による一連の製
造工程において、エッチングマスクであるフォトレジス
トを除去する際、酸素ラジカルに曝すことで前記フォト
レジストの灰化処理を行うことを特徴とする第３の発明
の半導体装置の製造方法である。
造工程において、エッチングマスクであるフォトレジス
トを除去する際、酸素ラジカルに曝すことで前記フォト
レジストの灰化処理を行うことを特徴とする第３の発明
の半導体装置の製造方法である。
【００２５】第７の製造方法では、半導体基板に形成さ
れたソース・ドレイン領域およびゲート電極を有するＭ
ＯＳ型トランジスタ上に、上部容量電極および下部容量
電極とに金属酸化物誘電体膜が挟まれた容量部と前記容
量部を覆う容量カバー絶縁膜と金属配線が形成されてい
る半導体装置の製造方法において、第１段階で水素を含
まないプラズマガスによるシリコン酸化膜エッチングを
行い第２段階で水素を含むプラズマガスに切り替えて前
記ソース・ドレイン領域あるいはそれらに接続されてい
る導電膜とゲート電極とに至る第１のコンタクトホール
を形成する工程と、酸洗浄を行う工程と、密着金属膜と
第１のバリア膜を形成する工程と、水素を含まないプラ
ズマガスで前記密着金属膜と前記第１のバリア膜と容量
カバー絶縁膜を貫き容量電極に至る第２のコンタクトホ
ールを形成する工程と、エッチングマスクであるフォト
レジストを酸素ラジカルのみを照射することで灰化処理
する工程と、第２のバリア膜を形成する工程と、窒素雰
囲気でアニールする工程と、配線金属膜を成長する工程
と、前記密着金属膜と前記第１のバリア膜と前記第２の
バリア膜と配線金属膜とをエッチングすることで配線形
成する工程からなる半導体装置の製造方法である。
れたソース・ドレイン領域およびゲート電極を有するＭ
ＯＳ型トランジスタ上に、上部容量電極および下部容量
電極とに金属酸化物誘電体膜が挟まれた容量部と前記容
量部を覆う容量カバー絶縁膜と金属配線が形成されてい
る半導体装置の製造方法において、第１段階で水素を含
まないプラズマガスによるシリコン酸化膜エッチングを
行い第２段階で水素を含むプラズマガスに切り替えて前
記ソース・ドレイン領域あるいはそれらに接続されてい
る導電膜とゲート電極とに至る第１のコンタクトホール
を形成する工程と、酸洗浄を行う工程と、密着金属膜と
第１のバリア膜を形成する工程と、水素を含まないプラ
ズマガスで前記密着金属膜と前記第１のバリア膜と容量
カバー絶縁膜を貫き容量電極に至る第２のコンタクトホ
ールを形成する工程と、エッチングマスクであるフォト
レジストを酸素ラジカルのみを照射することで灰化処理
する工程と、第２のバリア膜を形成する工程と、窒素雰
囲気でアニールする工程と、配線金属膜を成長する工程
と、前記密着金属膜と前記第１のバリア膜と前記第２の
バリア膜と配線金属膜とをエッチングすることで配線形
成する工程からなる半導体装置の製造方法である。
【００２６】第８の発明では、ＭＯＳトランジスタの形
成された半導体基板上に、上部容量電極および下部容量
電極とに金属酸化物誘電体膜が挟まれた容量部と前記容
量部を覆う容量カバー絶縁膜が形成されている半導体装
置において、少なくとも前記容量部上に位置するスルー
ホールと配線とが一体となった構造を有するスパッタ法
による金属配線層が２層以上形成されていることを特徴
とする半導体装置の構造である。
成された半導体基板上に、上部容量電極および下部容量
電極とに金属酸化物誘電体膜が挟まれた容量部と前記容
量部を覆う容量カバー絶縁膜が形成されている半導体装
置において、少なくとも前記容量部上に位置するスルー
ホールと配線とが一体となった構造を有するスパッタ法
による金属配線層が２層以上形成されていることを特徴
とする半導体装置の構造である。
【００２７】〔作用〕第１の発明および第２の発明で
は、ＭＯＳトランジスタのソース・ドレイン領域である
拡散層あるいはそれらと接続する導電膜であるリンやヒ
素をドープしたポリシリコンとに接続する金属配線であ
るアルミ配線との接続界面に、Ｔｉ等の密着金属とＴｉ
Ｎ等のバリア膜とを形成した構造とすることで、密着性
とバリア性とに優れたコンタクトが得られる。同様に、
アルミ配線の主なる部分を占める容量カバー絶縁膜との
界面にも、密着金属膜とバリア膜とが存在することで密
着性に優れ、かつ信頼性の高い配線を実現できる。一
方、Ｐｔ等の貴金属膜から構成される容量電極膜に対す
るコンタクト領域では、ＴｉＮ等のバリア膜のみを接触
させることで、Ｔｉ等の活性な金属が容量電極中を拡散
して金属酸化物誘電体膜との界面に至り、酸素欠陥を形
成させる等の反応が生じないように配慮されている。こ
のように、トランジスタコンタクトホール（第１のコン
タクトホール）と容量コンタクトホール（第２のコンタ
クトホール）と金属配線との接触界面の構造をそれぞれ
最適化することで、ＭＯＳトランジスタへの金属配線の
接続信頼性を確保すると同時に、金属酸化物誘電体膜を
劣化させることなく容量電極膜へ金属配線の接続を実現
する。
は、ＭＯＳトランジスタのソース・ドレイン領域である
拡散層あるいはそれらと接続する導電膜であるリンやヒ
素をドープしたポリシリコンとに接続する金属配線であ
るアルミ配線との接続界面に、Ｔｉ等の密着金属とＴｉ
Ｎ等のバリア膜とを形成した構造とすることで、密着性
とバリア性とに優れたコンタクトが得られる。同様に、
アルミ配線の主なる部分を占める容量カバー絶縁膜との
界面にも、密着金属膜とバリア膜とが存在することで密
着性に優れ、かつ信頼性の高い配線を実現できる。一
方、Ｐｔ等の貴金属膜から構成される容量電極膜に対す
るコンタクト領域では、ＴｉＮ等のバリア膜のみを接触
させることで、Ｔｉ等の活性な金属が容量電極中を拡散
して金属酸化物誘電体膜との界面に至り、酸素欠陥を形
成させる等の反応が生じないように配慮されている。こ
のように、トランジスタコンタクトホール（第１のコン
タクトホール）と容量コンタクトホール（第２のコンタ
クトホール）と金属配線との接触界面の構造をそれぞれ
最適化することで、ＭＯＳトランジスタへの金属配線の
接続信頼性を確保すると同時に、金属酸化物誘電体膜を
劣化させることなく容量電極膜へ金属配線の接続を実現
する。
【００２８】第３の発明では、トランジスタコンタクト
ホール（第１のコンタクトホール）のエッチングの際、
下地拡散層やポリシリコン膜との選択性を向上させるた
めＣＨＦ3 ガスやＣＯガス等の還元性ガスを含むプラズ
マガスを用い、その後ＣＦ4ガス等の還元性ガスを含ま
ないガスでＰｔ等の容量電極へのコンタクトホール（第
２のコンタクトホール）を形成する。このように、トラ
ンジスタコンタクト形成と容量電極コンタクト形成とを
分けることで、トランジスタコンタクト形成に対しては
下地シリコン拡散層やポリシリコン膜に対して選択比の
高いエッチングが可能となり、一方、容量コンタクトホ
ール（第２のコンタクトホール）形成時には、金属酸化
物誘電体膜の還元反応による特性劣化を回避することが
できる。第４の発明では、トランジスタコンタクトホー
ル（第１のコンタクトホール）を形成する際、第１段階
としてＣＦ4 等の還元性ガスを含まないプラズマガスで
シリコン酸化膜の大部分をエッチングし、第２段階で下
地シリコン拡散層あるいはポリシリコン層（シリサイド
層も含む）に達する直前に下地に対する選択比の高い還
元性ガスを含むプラズマでエッチングすることで、還元
性ガスによるエッチング時間を極力少なくし、金属酸化
物誘電体膜への還元反応が進行することを回避できる。
ホール（第１のコンタクトホール）のエッチングの際、
下地拡散層やポリシリコン膜との選択性を向上させるた
めＣＨＦ3 ガスやＣＯガス等の還元性ガスを含むプラズ
マガスを用い、その後ＣＦ4ガス等の還元性ガスを含ま
ないガスでＰｔ等の容量電極へのコンタクトホール（第
２のコンタクトホール）を形成する。このように、トラ
ンジスタコンタクト形成と容量電極コンタクト形成とを
分けることで、トランジスタコンタクト形成に対しては
下地シリコン拡散層やポリシリコン膜に対して選択比の
高いエッチングが可能となり、一方、容量コンタクトホ
ール（第２のコンタクトホール）形成時には、金属酸化
物誘電体膜の還元反応による特性劣化を回避することが
できる。第４の発明では、トランジスタコンタクトホー
ル（第１のコンタクトホール）を形成する際、第１段階
としてＣＦ4 等の還元性ガスを含まないプラズマガスで
シリコン酸化膜の大部分をエッチングし、第２段階で下
地シリコン拡散層あるいはポリシリコン層（シリサイド
層も含む）に達する直前に下地に対する選択比の高い還
元性ガスを含むプラズマでエッチングすることで、還元
性ガスによるエッチング時間を極力少なくし、金属酸化
物誘電体膜への還元反応が進行することを回避できる。
【００２９】第５の発明では、容量電極コンタクトホー
ル（第２のコンタクトホール）形成前にＳＰＭ洗浄やＡ
ＭＰ洗浄をすることで、容量コンタクトホール底部に存
在するＰｔ等の電極金属からの汚染もなく、トランジス
タコンタクトホール底部のシリコン拡散層やポリシリコ
ン膜（シリサイド膜も含む）表面を清浄化することがで
き、その結果アルミ配線との接続信頼性を向上できる。
ル（第２のコンタクトホール）形成前にＳＰＭ洗浄やＡ
ＭＰ洗浄をすることで、容量コンタクトホール底部に存
在するＰｔ等の電極金属からの汚染もなく、トランジス
タコンタクトホール底部のシリコン拡散層やポリシリコ
ン膜（シリサイド膜も含む）表面を清浄化することがで
き、その結果アルミ配線との接続信頼性を向上できる。
【００３０】第６の発明では、ドライエッチングのマス
クであるフォトレジストを酸素ラジカル雰囲気に曝すこ
とでＣＯ2 やＨ2 Ｏといった生成物に分解させるだけで
あり、反応生成物であるＨ2 Ｏが再びプラズマ中に拡散
して水素イオンや水素ラジカルに分解され、これらの水
素イオンや水素ラジカルが容量部に打ち込まれて金属酸
化物誘電体膜を還元劣化させる反応を生じさせることは
ない。すなわち、特に、容量コンタクトホール形成後に
レジストからの水素イオンあるいは水素ラジカルによる
金属酸化物誘電体膜の劣化を回避することができる。
クであるフォトレジストを酸素ラジカル雰囲気に曝すこ
とでＣＯ2 やＨ2 Ｏといった生成物に分解させるだけで
あり、反応生成物であるＨ2 Ｏが再びプラズマ中に拡散
して水素イオンや水素ラジカルに分解され、これらの水
素イオンや水素ラジカルが容量部に打ち込まれて金属酸
化物誘電体膜を還元劣化させる反応を生じさせることは
ない。すなわち、特に、容量コンタクトホール形成後に
レジストからの水素イオンあるいは水素ラジカルによる
金属酸化物誘電体膜の劣化を回避することができる。
【００３１】第７の発明では、第２の発明から第６の発
明を組み合わせた製造工程の発明であって、容量電極へ
のコンタクトホール（第２のコンタクトホール）の形成
の際、金属酸化物誘電体膜に対する還元反応を回避し、
ＭＯＳトランジスタへの金属配線の接続信頼性を確保す
ると同時に、金属酸化物誘電体膜を劣化させることなく
容量電極膜への金属配線の接続を可能とする。
明を組み合わせた製造工程の発明であって、容量電極へ
のコンタクトホール（第２のコンタクトホール）の形成
の際、金属酸化物誘電体膜に対する還元反応を回避し、
ＭＯＳトランジスタへの金属配線の接続信頼性を確保す
ると同時に、金属酸化物誘電体膜を劣化させることなく
容量電極膜への金属配線の接続を可能とする。
【００３２】第８の発明では、メタルＣＶＤ工程を使用
しないで多層配線を形成することで、金属酸化物誘電体
膜の還元劣化を回避できる構造を可能としている。
しないで多層配線を形成することで、金属酸化物誘電体
膜の還元劣化を回避できる構造を可能としている。
【００３３】
（第１の実施例）本発明の第１の実施の形態について、
［図１］〜［図１３］を参照して詳細に説明する。ここ
では、金属酸化物誘電体膜としてＲＦスパッタ法による
ＰＺＴ膜、容量電極膜としてＰｔ膜、金属配線としてア
ルミ膜、配線との密着膜をＴｉ、バリア膜をＴｉＮ膜と
した場合を例にして説明を行う。
［図１］〜［図１３］を参照して詳細に説明する。ここ
では、金属酸化物誘電体膜としてＲＦスパッタ法による
ＰＺＴ膜、容量電極膜としてＰｔ膜、金属配線としてア
ルミ膜、配線との密着膜をＴｉ、バリア膜をＴｉＮ膜と
した場合を例にして説明を行う。
【００３４】まず、［図１］に示すように、シリコン基
板１にリンをイオン注入してＮウエル２を形成し、引き
続きボロンを注入してＰウエル３を形成する。シリコン
基板表面を１０ｎｍ程度表面酸化し１００ｎｍ程度の第
１シリコン窒化膜（図示せず）を成長する。かかるシリ
コン窒化膜とシリコン基板１をエッチングして深さ３０
０ｎｍ程度のトレンチを形成する。シリコントレンチの
表面に１０ｎｍ程度の熱酸化膜（図示せず）を形成した
後、チャネルストップボロンを斜めイオン注入し、バイ
アスＥＲＣ−ＣＶＤ法によりシリコントレンチを埋め込
みながら、６００ｎｍ程度の第１シリコン酸化膜を成長
する。シリコントレンチパターンを形成したレチクルの
反転パターンを用いて、第１シリコン窒化膜上の第１シ
リコン酸化膜をドライエッチングで除去した後、化学機
械研磨法（ＣＭＰ法）で第１シリコン窒化膜表面と第１
シリコン酸化膜表面とが一致するまで、選択的に第１シ
リコン酸化膜を平坦化研磨し、セルロースを含有させた
水溶液で親水性処理をした後スクラブ洗浄し、第１シリ
コン窒化膜をウエットエッチングする。かかる一連の工
程でシリコン基板に埋め込まれたトレンチ分離酸化膜４
を形成する。ゲートボロンをイオン注入後、熱酸化によ
り１０ｎｍのゲート酸化膜（図示せず）を形成する。Ｃ
ＶＤ法で１５０ｎｍのゲートポリシリコンを成長し、ス
パッタ法で１５０ｎｍのゲートタングステンシリサイド
を成長する。ゲートポリシリコンとゲートタングステン
シリサイドをエッチングして、ポリサイドゲート電極５
を形成する。ゲート電極の側壁に側壁酸化膜６を形成
後、ｎＭＯＳトランジスタ７のソース・ドレイン領域に
リンおよびヒ素をイオン注入し、ｐＭＯＳトランジスタ
８のソース・ドレイン領域にボロンをイオン注入する。
ＣＶＤ法で１５０ｎｍ程度のＮＳＧ膜９（ノンドープ・
シリコン酸化膜）を成長後、ＣＶＤ法で１０００ｎｍの
ＢＰＳＧ膜１０（ボロン・リンシリカガラス膜）を成長
し、９００℃のリフローアニール後ＣＭＰ法でＢＰＳＧ
膜を平坦化する。
板１にリンをイオン注入してＮウエル２を形成し、引き
続きボロンを注入してＰウエル３を形成する。シリコン
基板表面を１０ｎｍ程度表面酸化し１００ｎｍ程度の第
１シリコン窒化膜（図示せず）を成長する。かかるシリ
コン窒化膜とシリコン基板１をエッチングして深さ３０
０ｎｍ程度のトレンチを形成する。シリコントレンチの
表面に１０ｎｍ程度の熱酸化膜（図示せず）を形成した
後、チャネルストップボロンを斜めイオン注入し、バイ
アスＥＲＣ−ＣＶＤ法によりシリコントレンチを埋め込
みながら、６００ｎｍ程度の第１シリコン酸化膜を成長
する。シリコントレンチパターンを形成したレチクルの
反転パターンを用いて、第１シリコン窒化膜上の第１シ
リコン酸化膜をドライエッチングで除去した後、化学機
械研磨法（ＣＭＰ法）で第１シリコン窒化膜表面と第１
シリコン酸化膜表面とが一致するまで、選択的に第１シ
リコン酸化膜を平坦化研磨し、セルロースを含有させた
水溶液で親水性処理をした後スクラブ洗浄し、第１シリ
コン窒化膜をウエットエッチングする。かかる一連の工
程でシリコン基板に埋め込まれたトレンチ分離酸化膜４
を形成する。ゲートボロンをイオン注入後、熱酸化によ
り１０ｎｍのゲート酸化膜（図示せず）を形成する。Ｃ
ＶＤ法で１５０ｎｍのゲートポリシリコンを成長し、ス
パッタ法で１５０ｎｍのゲートタングステンシリサイド
を成長する。ゲートポリシリコンとゲートタングステン
シリサイドをエッチングして、ポリサイドゲート電極５
を形成する。ゲート電極の側壁に側壁酸化膜６を形成
後、ｎＭＯＳトランジスタ７のソース・ドレイン領域に
リンおよびヒ素をイオン注入し、ｐＭＯＳトランジスタ
８のソース・ドレイン領域にボロンをイオン注入する。
ＣＶＤ法で１５０ｎｍ程度のＮＳＧ膜９（ノンドープ・
シリコン酸化膜）を成長後、ＣＶＤ法で１０００ｎｍの
ＢＰＳＧ膜１０（ボロン・リンシリカガラス膜）を成長
し、９００℃のリフローアニール後ＣＭＰ法でＢＰＳＧ
膜を平坦化する。
【００３５】次に、［図２］に示すように、Ｔｉ（１０
ｎｍ）電極密着１１／Ｐｔ（２００ｎｍ）下部容量電極
膜１２、ＰＺＴ膜（５０ｎｍ〜２００ｎｍ）１３および
Ｐｔ上部容量電極膜１４を大気に曝すことなく連続的に
スパッタ成長する。下部電極膜スパッタにはＡｒガスプ
ラズマ、ＰＺＴ膜スパッタにはＰＺＴターゲットを用い
たＡｒ／Ｏ2 ＲＦプラズマガス、上部容量電極スパッタ
にはＡｒ／Ｏ2 プラズマガスを用いた。上部容量電極膜
の成膜に酸素を含むプラズマガスを用いたのは、下地と
なるＰＺＴ膜表面に十分な酸素を供給して、ＰＺＴ膜と
上部電極膜界面で酸素欠損を無くすためである。この下
部容量電極膜／ＰＺＴ膜／上部容量電極膜の連続スパッ
タ法では、容量電極／ＰＺＴ界面に異物の混入を避ける
ことができるといった特徴を有する。しかる後、上部容
量電極を形成するためのフォトレジストパターン１５を
形成する。
ｎｍ）電極密着１１／Ｐｔ（２００ｎｍ）下部容量電極
膜１２、ＰＺＴ膜（５０ｎｍ〜２００ｎｍ）１３および
Ｐｔ上部容量電極膜１４を大気に曝すことなく連続的に
スパッタ成長する。下部電極膜スパッタにはＡｒガスプ
ラズマ、ＰＺＴ膜スパッタにはＰＺＴターゲットを用い
たＡｒ／Ｏ2 ＲＦプラズマガス、上部容量電極スパッタ
にはＡｒ／Ｏ2 プラズマガスを用いた。上部容量電極膜
の成膜に酸素を含むプラズマガスを用いたのは、下地と
なるＰＺＴ膜表面に十分な酸素を供給して、ＰＺＴ膜と
上部電極膜界面で酸素欠損を無くすためである。この下
部容量電極膜／ＰＺＴ膜／上部容量電極膜の連続スパッ
タ法では、容量電極／ＰＺＴ界面に異物の混入を避ける
ことができるといった特徴を有する。しかる後、上部容
量電極を形成するためのフォトレジストパターン１５を
形成する。
【００３６】次に、［図３］に示すように、まずＣｌ2
ガスプラズマでＰｔ上部電極膜をドライエッチングし、
真空中を搬送してＣＦ4 ガスでＰＺＴ膜をドライエッチ
ングする。さらに、［図４］に示すように、下部容量電
極のフォトレジストパターンを形成し、Ｃｌ2 ガスプラ
ズマで下部容量電極をドライエッチングすることで、Ｐ
ｔ下部容量電極とＰｔ上部容量電極とに挟まれた領域の
みにＰＺＴ膜が存在する強誘電体膜容量部１６が形成さ
れる（［図５］）。
ガスプラズマでＰｔ上部電極膜をドライエッチングし、
真空中を搬送してＣＦ4 ガスでＰＺＴ膜をドライエッチ
ングする。さらに、［図４］に示すように、下部容量電
極のフォトレジストパターンを形成し、Ｃｌ2 ガスプラ
ズマで下部容量電極をドライエッチングすることで、Ｐ
ｔ下部容量電極とＰｔ上部容量電極とに挟まれた領域の
みにＰＺＴ膜が存在する強誘電体膜容量部１６が形成さ
れる（［図５］）。
【００３７】次に、［図６］に示すように、強誘電体容
量部上に、ＴＥＯＳ（テトラエチルオルソシリケイト）
とオゾンを見料ガスとした熱ＣＶＤ法（基板温度：３５
０℃４５０℃）で２００ｎｍ〜３００ｎｍの熱ＣＶＤ・
シリコン酸化膜１７を成長し、さらにＴＥＯＳを酸素プ
ラズマ中で分解するプラズマＣＶＤ法（基板温度：３０
０℃〜３５０℃）で１５０ｎｍプラズマＣＶＤ・シリコ
ン酸化膜１８を成長して、容量カバー絶縁膜１９を形成
する。ここで、まず容量部上にＴＥＯＳのオゾン酸化に
よる熱ＣＶＤ・シリコン酸化膜１７を成長したのは、Ｔ
ＥＯＳの分解の反応生成物であるＨ2 Ｏがプラズマ中で
再分解されて活性化水素の発生を回避するためである。
この活性化した水素は、ＰＺＴ膜を還元させて特性を著
しく劣化させる。一方、熱ＣＶＤ法によるシリコン酸化
膜１７は吸湿性が高い。従って、プラズマＣＶＤ法によ
りシリコン酸化膜１８を成長させた。この際、ＴＥＯＳ
分解の反応生成物であるＨ2 Ｏのプラズマ分解による活
性化水素が発生するが、下地に存在する熱ＣＶＤ・シリ
コン酸化膜１７の厚さが１００ｎｍ以上であれば影響は
なかった。
量部上に、ＴＥＯＳ（テトラエチルオルソシリケイト）
とオゾンを見料ガスとした熱ＣＶＤ法（基板温度：３５
０℃４５０℃）で２００ｎｍ〜３００ｎｍの熱ＣＶＤ・
シリコン酸化膜１７を成長し、さらにＴＥＯＳを酸素プ
ラズマ中で分解するプラズマＣＶＤ法（基板温度：３０
０℃〜３５０℃）で１５０ｎｍプラズマＣＶＤ・シリコ
ン酸化膜１８を成長して、容量カバー絶縁膜１９を形成
する。ここで、まず容量部上にＴＥＯＳのオゾン酸化に
よる熱ＣＶＤ・シリコン酸化膜１７を成長したのは、Ｔ
ＥＯＳの分解の反応生成物であるＨ2 Ｏがプラズマ中で
再分解されて活性化水素の発生を回避するためである。
この活性化した水素は、ＰＺＴ膜を還元させて特性を著
しく劣化させる。一方、熱ＣＶＤ法によるシリコン酸化
膜１７は吸湿性が高い。従って、プラズマＣＶＤ法によ
りシリコン酸化膜１８を成長させた。この際、ＴＥＯＳ
分解の反応生成物であるＨ2 Ｏのプラズマ分解による活
性化水素が発生するが、下地に存在する熱ＣＶＤ・シリ
コン酸化膜１７の厚さが１００ｎｍ以上であれば影響は
なかった。
【００３８】次に、［図７］に示すように、ｐＭＯＳト
ランジスタ８およびｎＭＯＳトランジスタ７のソース・
ドレインおよびゲート電極５に至る第１のコンタクトホ
ール２０（トランジスタコンタクトホール）を形成す
る。なお、この実施例にはないが、ソース・ドレインに
接続しているシリサイド配線（ビット線）やポリシリコ
ン局所配線に対するコンタクトホールも第１のコンタク
トホールに含まれる。今回の場合、ＭＯＳトランジスタ
上に１０００ｎｍのシリコン酸化膜（ＢＰＳＧ膜も含
む）が形成されているが、第１段階としＣＦ4 ガス（５
ｍＴｏｒｒ、ＲＦ＝２５０Ｗ）で７００ｎｍ〜８００ｎ
ｍをドライエッチングした後、第２段階としてＣＨＦ3
／ＣＨ4 の混合ガスを用いて下地シリコン層に至るコン
タクトホールを形成する。第２段階では、下地シリコン
界面が現れるとＣＨＦ3 ガスから分解したフッ素化カー
ボン膜が析出してシリコンのエッチングが抑制される。
シリコンエッチングの際に、ＣＨＦ3 のような分解して
水素ラジカルを発生させる還元性ガスを用いると、シリ
コン酸化膜エッチング中に発生する酸素が水素と選択的
に結合し、カーボン（Ｃ）が析出しやすくなる。この第
２段階では、ＣＯ等の還元性ガスを導入してもよい。こ
の第２段階に用いる還元性エッチングガスでＰＺＴ膜の
還元劣化が懸念されたが、この第１のコンタクトホール
形成時には強誘電体容量部１６は完全に容量カバー絶縁
膜１９に覆われているために影響はなかった。
ランジスタ８およびｎＭＯＳトランジスタ７のソース・
ドレインおよびゲート電極５に至る第１のコンタクトホ
ール２０（トランジスタコンタクトホール）を形成す
る。なお、この実施例にはないが、ソース・ドレインに
接続しているシリサイド配線（ビット線）やポリシリコ
ン局所配線に対するコンタクトホールも第１のコンタク
トホールに含まれる。今回の場合、ＭＯＳトランジスタ
上に１０００ｎｍのシリコン酸化膜（ＢＰＳＧ膜も含
む）が形成されているが、第１段階としＣＦ4 ガス（５
ｍＴｏｒｒ、ＲＦ＝２５０Ｗ）で７００ｎｍ〜８００ｎ
ｍをドライエッチングした後、第２段階としてＣＨＦ3
／ＣＨ4 の混合ガスを用いて下地シリコン層に至るコン
タクトホールを形成する。第２段階では、下地シリコン
界面が現れるとＣＨＦ3 ガスから分解したフッ素化カー
ボン膜が析出してシリコンのエッチングが抑制される。
シリコンエッチングの際に、ＣＨＦ3 のような分解して
水素ラジカルを発生させる還元性ガスを用いると、シリ
コン酸化膜エッチング中に発生する酸素が水素と選択的
に結合し、カーボン（Ｃ）が析出しやすくなる。この第
２段階では、ＣＯ等の還元性ガスを導入してもよい。こ
の第２段階に用いる還元性エッチングガスでＰＺＴ膜の
還元劣化が懸念されたが、この第１のコンタクトホール
形成時には強誘電体容量部１６は完全に容量カバー絶縁
膜１９に覆われているために影響はなかった。
【００３９】次に、フォトレジストを除去した後、ＳＰ
Ｍ洗浄とＡＭＰ洗浄を行う。強誘電体容量部１６は容量
カバー絶縁膜に埋め込まれているため、ＳＰＭ洗浄やＡ
ＭＰ洗浄を行っても容量電極膜であるＰｔにより第１の
コンタクトホール底部が汚染されることはない。３０ｎ
ｍ程度の保護シリコン酸化膜を成長後、ｎＭＯＳトラン
ジスタに至る第１のコンタクトホールにリンをイオン注
入（５×１０15ａｔｏｍ／ｃｍ2 ）し、全面にＢＦ2 を
イオン注入（５×１０14ａｔｍ／ｃｍ2 ）する。その
後、［図８］に示すように、希フッ酸水溶液で保護シリ
コン酸化膜を除去した後、Ｔｉ密着膜（３０ｎｍ）とＴ
ｉＮの第１のバリア膜（５００ｎｍ）からなる積層膜２
１を成長する。
Ｍ洗浄とＡＭＰ洗浄を行う。強誘電体容量部１６は容量
カバー絶縁膜に埋め込まれているため、ＳＰＭ洗浄やＡ
ＭＰ洗浄を行っても容量電極膜であるＰｔにより第１の
コンタクトホール底部が汚染されることはない。３０ｎ
ｍ程度の保護シリコン酸化膜を成長後、ｎＭＯＳトラン
ジスタに至る第１のコンタクトホールにリンをイオン注
入（５×１０15ａｔｏｍ／ｃｍ2 ）し、全面にＢＦ2 を
イオン注入（５×１０14ａｔｍ／ｃｍ2 ）する。その
後、［図８］に示すように、希フッ酸水溶液で保護シリ
コン酸化膜を除去した後、Ｔｉ密着膜（３０ｎｍ）とＴ
ｉＮの第１のバリア膜（５００ｎｍ）からなる積層膜２
１を成長する。
【００４０】次に、［図９］に示すように、Ｐｔ上部容
量電極およびＰｔ下部容量電極に至る第２のコンタクト
ホール２２（容量コンタクトホール）を形成する。この
際、ＣＦ4 等の還元性ガスを含まないエッチングガスを
用いる。これにより、ＰＺＴ膜の還元劣化を回避するこ
とができる。その後、フォトレジストパターン１５を灰
化除去する。酸素ガスにマイクロ波を照射すると酸素イ
オンと酸素ラジカルが発生するが、この反応性ガスを石
英管内で拡散させると酸素イオンが石英管表面との衝突
で早く消滅し、酸素ラジカルのみとなる。この酸素ラジ
カルに曝すことでフォトレジストパターン１５を灰化除
去すると、ＰＺＴ膜に対するイオン衝撃によるダメージ
やレジストと酸素との反応生成物であるＨ2 Ｏの再分解
による活性水素によるＰＺＴ膜の還元劣化を防ぐことが
できる。金属酸化物誘電体容量の形成された半導体装置
を形成する際、すべてのフォトレジストの灰化除去には
酸素ラジカルのみを照射することが望ましいが、容量コ
ンタクトホール形成後のフォトレジスト除去には特に肝
要である。
量電極およびＰｔ下部容量電極に至る第２のコンタクト
ホール２２（容量コンタクトホール）を形成する。この
際、ＣＦ4 等の還元性ガスを含まないエッチングガスを
用いる。これにより、ＰＺＴ膜の還元劣化を回避するこ
とができる。その後、フォトレジストパターン１５を灰
化除去する。酸素ガスにマイクロ波を照射すると酸素イ
オンと酸素ラジカルが発生するが、この反応性ガスを石
英管内で拡散させると酸素イオンが石英管表面との衝突
で早く消滅し、酸素ラジカルのみとなる。この酸素ラジ
カルに曝すことでフォトレジストパターン１５を灰化除
去すると、ＰＺＴ膜に対するイオン衝撃によるダメージ
やレジストと酸素との反応生成物であるＨ2 Ｏの再分解
による活性水素によるＰＺＴ膜の還元劣化を防ぐことが
できる。金属酸化物誘電体容量の形成された半導体装置
を形成する際、すべてのフォトレジストの灰化除去には
酸素ラジカルのみを照射することが望ましいが、容量コ
ンタクトホール形成後のフォトレジスト除去には特に肝
要である。
【００４１】次に、メチルエチルケトン（ＭＥＫ）等の
有機溶剤を用いた有機洗浄後、第２のバリア膜としてＴ
ｉＮ膜（５０ｎｍ）をスパッタ成長させる。その結果、
容量カバー絶縁膜上には、Ｔｉ密着膜と第１のバリア膜
との積層膜２１と第２のバリア膜２３が積層された構造
となり強固な密着構造となる。また、第１のコンタクト
ホール（トランジスタコンタクトホール）２０の底部に
存在するシリコン、ポリシリコンあるいはシリサイドと
の表面も同様に、Ｔｉ密着膜／第１のバリア膜／第２の
バリア膜が形成される。なお、ここでは第１のバリア膜
と第２のバリア膜との両方がＴｉＮとしているので、結
果的にはＴｉ／ＴｉＮ構造が実現されている。一方、第
２のコンタクトホールである容量コンタクトホ−ル底部
には、第２のバリア膜２３であるＴｉＮ膜のみが存在す
る。このため、密着膜であるＴｉが上部電極中を拡散し
てＰＺＴ膜表面に至り、ＰＺＴ膜を還元劣化させること
はない。その後、窒素雰囲気中で６００℃〜７００℃、
３０秒のランプアニールを行い、ＴｉＮ膜２３を緻密化
させると同時に第１のコンタクトホール２０底部に注入
したリンやヒ素あるいはボロンの活性化を行う。
有機溶剤を用いた有機洗浄後、第２のバリア膜としてＴ
ｉＮ膜（５０ｎｍ）をスパッタ成長させる。その結果、
容量カバー絶縁膜上には、Ｔｉ密着膜と第１のバリア膜
との積層膜２１と第２のバリア膜２３が積層された構造
となり強固な密着構造となる。また、第１のコンタクト
ホール（トランジスタコンタクトホール）２０の底部に
存在するシリコン、ポリシリコンあるいはシリサイドと
の表面も同様に、Ｔｉ密着膜／第１のバリア膜／第２の
バリア膜が形成される。なお、ここでは第１のバリア膜
と第２のバリア膜との両方がＴｉＮとしているので、結
果的にはＴｉ／ＴｉＮ構造が実現されている。一方、第
２のコンタクトホールである容量コンタクトホ−ル底部
には、第２のバリア膜２３であるＴｉＮ膜のみが存在す
る。このため、密着膜であるＴｉが上部電極中を拡散し
てＰＺＴ膜表面に至り、ＰＺＴ膜を還元劣化させること
はない。その後、窒素雰囲気中で６００℃〜７００℃、
３０秒のランプアニールを行い、ＴｉＮ膜２３を緻密化
させると同時に第１のコンタクトホール２０底部に注入
したリンやヒ素あるいはボロンの活性化を行う。
【００４２】次に、［図１１］に示すように、配線金属
膜として５００ｎｍ〜８００ｎｍのＡｌ−Ｃｕ膜２４と
反射防止膜２５として５０ｎｍのＴｉＮ膜をスパッタ成
長し、配線パターンのフォトレジストパターン１５を形
成し、塩素等の酸化性プラズマガスにより反射防止膜２
５／配線金属膜２４／第２のバリア膜／第１のバリア膜
・密着金属膜２１とを一括エッチングして第１層目Ａｌ
配線２６を形成する（［図１２］）。さらに、必要に応
じてＴＥＯＳとオゾンを原料とする熱ＣＶＤ法による３
００ｎｍのシリコン酸化膜とＴＥＯＳを酸素プラズマ中
で熱分解するプラズマＣＶＤ法による５００ｎｍのシリ
コン酸化膜を成膜した配線層間絶縁膜２７を成長し、Ｃ
Ｆ4 等の還元性ガスが発生しないプラズマガスで第１層
目配線に至るスルーホールを形成後、第２密着膜である
１５０ｎｍのＴｉ２９を成長後高温アルミスパッタ法
（基板温度：４００℃〜４８０℃）でスルーホール２８
を埋め込みながら５００ｎｍの第２層目Ａｌ−Ｃｕ配線
３０を成長する。その後、反射防止膜２５を成膜後、フ
ォトレジストをマスクとして第２層目配線をドライエッ
チングする（［図１３］）。
膜として５００ｎｍ〜８００ｎｍのＡｌ−Ｃｕ膜２４と
反射防止膜２５として５０ｎｍのＴｉＮ膜をスパッタ成
長し、配線パターンのフォトレジストパターン１５を形
成し、塩素等の酸化性プラズマガスにより反射防止膜２
５／配線金属膜２４／第２のバリア膜／第１のバリア膜
・密着金属膜２１とを一括エッチングして第１層目Ａｌ
配線２６を形成する（［図１２］）。さらに、必要に応
じてＴＥＯＳとオゾンを原料とする熱ＣＶＤ法による３
００ｎｍのシリコン酸化膜とＴＥＯＳを酸素プラズマ中
で熱分解するプラズマＣＶＤ法による５００ｎｍのシリ
コン酸化膜を成膜した配線層間絶縁膜２７を成長し、Ｃ
Ｆ4 等の還元性ガスが発生しないプラズマガスで第１層
目配線に至るスルーホールを形成後、第２密着膜である
１５０ｎｍのＴｉ２９を成長後高温アルミスパッタ法
（基板温度：４００℃〜４８０℃）でスルーホール２８
を埋め込みながら５００ｎｍの第２層目Ａｌ−Ｃｕ配線
３０を成長する。その後、反射防止膜２５を成膜後、フ
ォトレジストをマスクとして第２層目配線をドライエッ
チングする（［図１３］）。
【００４３】一般に半導体装置の多層配線のスルーホー
ル埋め込みにはメタルＣＶＤ法によるタングステンが用
いられる。例えば、Ｗ−ＣＶＤ法の場合、基板温度を３
８０℃〜４５０℃とし、ＷＦ6 ／ＳｉＨ4 ／Ｈ2 の混合
ガスを用いてＷＦ6 をシランと水素で還元させ金属タン
グステンを成長している。この際、容量部のＰＺＴ膜が
還元劣化してしまうのである。このように、金属酸化物
容量部を有する半導体装置の配線形成に、高温スパッタ
法でスルーホールを埋め込みながら配線金属を成長する
方法は極めて重要である。なお、配線金属の埋め込み方
法として、還元性ガスを用いるメタルＣＶＤ法以外であ
ればよく、例えば高真空中でアルミ膜を成長後に高温・
高圧にしてガス圧力でスルーホール内にアルミを埋め込
む高圧スパッタ法を用いてもよい。また、配線金属とし
てアルミに限られるものでなく、銅のリフロースパッタ
法を用いてもよい。
ル埋め込みにはメタルＣＶＤ法によるタングステンが用
いられる。例えば、Ｗ−ＣＶＤ法の場合、基板温度を３
８０℃〜４５０℃とし、ＷＦ6 ／ＳｉＨ4 ／Ｈ2 の混合
ガスを用いてＷＦ6 をシランと水素で還元させ金属タン
グステンを成長している。この際、容量部のＰＺＴ膜が
還元劣化してしまうのである。このように、金属酸化物
容量部を有する半導体装置の配線形成に、高温スパッタ
法でスルーホールを埋め込みながら配線金属を成長する
方法は極めて重要である。なお、配線金属の埋め込み方
法として、還元性ガスを用いるメタルＣＶＤ法以外であ
ればよく、例えば高真空中でアルミ膜を成長後に高温・
高圧にしてガス圧力でスルーホール内にアルミを埋め込
む高圧スパッタ法を用いてもよい。また、配線金属とし
てアルミに限られるものでなく、銅のリフロースパッタ
法を用いてもよい。
【００４４】なお、第１の実施例では金属酸化物誘電体
に強誘電体であるＰＺＴ膜を適用した場合を示したが、
チタン酸ビスマスやＢｉＳｒ2 Ｔａ2 Ｏ9 （ＳＢＴ）で
もよい。（Ｂａ、Ｓｒ）ＴｉＯ3 膜やＴａ2 Ｏ5 膜等の
高誘電体膜でもよい。さらに、容量電極膜として、Ｐｔ
以外のＩｒ、Ｒｕあるいはそれらの酸化物でもよい。 （第２の実施例）第２の実施例として、［図１４］から
［図１８］を用いて、容量膜にＳＢＴ膜を用いた実施例
について説明する。ＳＢＴ膜の場合、上部容量電極から
のＴｉの拡散に対してＰＺＴ膜のように敏感でないた
め、上部容量電極上にもＴｉ密着膜が存在してもよい場
合に対応する。まず、［図１４］に示したように、Ｐｔ
電極に挟まれたＳＢＴ膜からなる強誘電体容量部１６上
の容量カバー絶縁膜１９にＭＯＳトランジスタへの第１
のコンタクトホールを形成する。フォトレジストパター
ン１５を灰化除去し、ＳＰＭ洗浄とＡＭＰ洗浄を行う。
この工程で、第１のコンタクトホール底部は清浄とな
る。
に強誘電体であるＰＺＴ膜を適用した場合を示したが、
チタン酸ビスマスやＢｉＳｒ2 Ｔａ2 Ｏ9 （ＳＢＴ）で
もよい。（Ｂａ、Ｓｒ）ＴｉＯ3 膜やＴａ2 Ｏ5 膜等の
高誘電体膜でもよい。さらに、容量電極膜として、Ｐｔ
以外のＩｒ、Ｒｕあるいはそれらの酸化物でもよい。 （第２の実施例）第２の実施例として、［図１４］から
［図１８］を用いて、容量膜にＳＢＴ膜を用いた実施例
について説明する。ＳＢＴ膜の場合、上部容量電極から
のＴｉの拡散に対してＰＺＴ膜のように敏感でないた
め、上部容量電極上にもＴｉ密着膜が存在してもよい場
合に対応する。まず、［図１４］に示したように、Ｐｔ
電極に挟まれたＳＢＴ膜からなる強誘電体容量部１６上
の容量カバー絶縁膜１９にＭＯＳトランジスタへの第１
のコンタクトホールを形成する。フォトレジストパター
ン１５を灰化除去し、ＳＰＭ洗浄とＡＭＰ洗浄を行う。
この工程で、第１のコンタクトホール底部は清浄とな
る。
【００４５】次に、［図１５］に示すように、熱ＣＶＤ
法により３０ｎｍの保護シリコン酸化膜３１を形成す
る。この保護シリコン酸化膜３１により、ＳＰＭ洗浄と
ＡＭＰ洗浄された第１のコンタクトホール底部の清浄度
を保持する。その後、第１のコンタクトホールにリン、
ヒ素あるいはボロン等のコンタクトイオン注入を行い、
ＣＦ4 ガスを用いたドライエッチングで第２のコンタク
トホール（容量コンタクトホール）を形成する（［図１
６］）。
法により３０ｎｍの保護シリコン酸化膜３１を形成す
る。この保護シリコン酸化膜３１により、ＳＰＭ洗浄と
ＡＭＰ洗浄された第１のコンタクトホール底部の清浄度
を保持する。その後、第１のコンタクトホールにリン、
ヒ素あるいはボロン等のコンタクトイオン注入を行い、
ＣＦ4 ガスを用いたドライエッチングで第２のコンタク
トホール（容量コンタクトホール）を形成する（［図１
６］）。
【００４６】次に、フォトレジストパターン１５を酸素
ラジカルに曝すことで除去し、希フッ酸水溶液で保護シ
リコン酸化膜３１を除去する。その後、１５ｎｍのＴｉ
密着層と５０ｎｍのＴｉＮ／第１のバリア膜２１をスパ
ッタ成長する（［図１７］）。窒素雰囲気中での６５０
℃、３０秒のランプアニールでＴｉＮ膜を緻密化させた
後、基板温度４５０℃の高温スパッタ法で第１のコンタ
クトホールおよび第２のコンタクトホールを埋め込みな
がらＡｌ−Ｃｕ膜を成長し、５０ｎｍの反射防止膜２５
をスパッタ成膜する。しかる後（［図１８］）、Ｔｉ／
ＴｉＮ／Ａｌ−Ｃｕ／ＴｉＮ膜を塩素ガスを用いてエッ
チングすることでアルミ配線を形成した。
ラジカルに曝すことで除去し、希フッ酸水溶液で保護シ
リコン酸化膜３１を除去する。その後、１５ｎｍのＴｉ
密着層と５０ｎｍのＴｉＮ／第１のバリア膜２１をスパ
ッタ成長する（［図１７］）。窒素雰囲気中での６５０
℃、３０秒のランプアニールでＴｉＮ膜を緻密化させた
後、基板温度４５０℃の高温スパッタ法で第１のコンタ
クトホールおよび第２のコンタクトホールを埋め込みな
がらＡｌ−Ｃｕ膜を成長し、５０ｎｍの反射防止膜２５
をスパッタ成膜する。しかる後（［図１８］）、Ｔｉ／
ＴｉＮ／Ａｌ−Ｃｕ／ＴｉＮ膜を塩素ガスを用いてエッ
チングすることでアルミ配線を形成した。
【００４７】
【発明の効果】第１の効果は、ＭＯＳトランジスタに至
る第１のコンタクトホール底部には下地シリコン層との
密着性に優れたＴｉ密着膜とＴｉＮバリア膜を形成し、
一方、容量部に至る第２のコンタクトホール底部にはＰ
ｔ容量電極膜中を拡散するような金属成分を含まないＴ
ｉＮバリア膜のみが存在することで、下地容量膜の特性
劣化を生じさせない効果がある。
る第１のコンタクトホール底部には下地シリコン層との
密着性に優れたＴｉ密着膜とＴｉＮバリア膜を形成し、
一方、容量部に至る第２のコンタクトホール底部にはＰ
ｔ容量電極膜中を拡散するような金属成分を含まないＴ
ｉＮバリア膜のみが存在することで、下地容量膜の特性
劣化を生じさせない効果がある。
【００４８】第２の効果は、ＭＯＳトランジスタに至る
第１のコンタクトホールの形成後に、Ｐｔ容量電極膜に
至る第２のコンタクトホールを形成することで、第１の
コンタクトホール形成には下地シリコン層に対して選択
比の高いドライエッチングガスを用い、一方、第２のコ
ンタクトホール形成には下地容量部への還元劣化を回避
するための還元性ガスを含まないドライエッチングを適
用することが可能となる。
第１のコンタクトホールの形成後に、Ｐｔ容量電極膜に
至る第２のコンタクトホールを形成することで、第１の
コンタクトホール形成には下地シリコン層に対して選択
比の高いドライエッチングガスを用い、一方、第２のコ
ンタクトホール形成には下地容量部への還元劣化を回避
するための還元性ガスを含まないドライエッチングを適
用することが可能となる。
【００４９】第３の効果は、第１のコンタクトホールを
形成後、ＳＰＭ洗浄やＡＭＰ洗浄が可能となったことか
ら、下地シリコン層表面を清浄にすることが可能とな
り、アルミ配線との接続信頼性を著しく向上させる。
形成後、ＳＰＭ洗浄やＡＭＰ洗浄が可能となったことか
ら、下地シリコン層表面を清浄にすることが可能とな
り、アルミ配線との接続信頼性を著しく向上させる。
【００５０】第４の効果は、エッチングマスクとなるフ
ォトレジストを酸素ラジカルに曝して灰化除去すること
で、金属酸化物容量にダメージを与えることなく、特性
劣化のない容量部をえることができる。
ォトレジストを酸素ラジカルに曝して灰化除去すること
で、金属酸化物容量にダメージを与えることなく、特性
劣化のない容量部をえることができる。
【００５１】上述した第１から第４の効果を統合化する
ことで、ＭＯＳトランジスタへの金属配線の接続信頼性
を確保すると同時に、金属酸化物誘電体膜の劣化なく容
量電極膜への金属配線の接続を可能とする半導体装置の
製造が可能となる。さらに、水素ガスによる還元反応を
用いるメタルＣＶＤ法を配線形成に用いないことで、金
属酸化物誘電体容量を劣化させることなく、多層配線を
形成できる。このことから、例えば強誘電体メモリと大
規模ＣＭＯＳロジックが４層〜６層程度多層配線で接続
された不揮発性メモリ内蔵のマイクロプロセッサーが実
現される。
ことで、ＭＯＳトランジスタへの金属配線の接続信頼性
を確保すると同時に、金属酸化物誘電体膜の劣化なく容
量電極膜への金属配線の接続を可能とする半導体装置の
製造が可能となる。さらに、水素ガスによる還元反応を
用いるメタルＣＶＤ法を配線形成に用いないことで、金
属酸化物誘電体容量を劣化させることなく、多層配線を
形成できる。このことから、例えば強誘電体メモリと大
規模ＣＭＯＳロジックが４層〜６層程度多層配線で接続
された不揮発性メモリ内蔵のマイクロプロセッサーが実
現される。
【図１】本発明の第１の実施の形態を説明する断面工程
図である。
図である。
【図２】本発明の第１の実施の形態を説明する断面工程
図である。
図である。
【図３】本発明の第１の実施例の製造方法を説明するた
めの工程断面図である。
めの工程断面図である。
【図４】本発明の第１の実施例の製造方法を説明するた
めのエッチング特性図である。
めのエッチング特性図である。
【図５】本発明の第１の実施例の製造方法を説明するた
めのエッチング特性図である。
めのエッチング特性図である。
【図６】本発明の第１の実施例の製造方法を説明するた
めのエッチング特性図である。
めのエッチング特性図である。
【図７】本発明の第１の実施例の製造方法を説明するた
めのエッチング特性図である。
めのエッチング特性図である。
【図８】本発明の第１の実施例の製造方法を説明するた
めのエッチング特性図である。
めのエッチング特性図である。
【図９】本発明の第１の実施例の製造方法を説明するた
めのエッチング特性図である。
めのエッチング特性図である。
【図１０】本発明の第１の実施例の製造方法を説明する
ためのエッチング特性図である。
ためのエッチング特性図である。
【図１１】本発明の第１の実施例の製造方法を説明する
ためのエッチング特性図である。
ためのエッチング特性図である。
【図１２】本発明の第１の実施例の製造方法を説明する
ためのエッチング特性図である。
ためのエッチング特性図である。
【図１３】本発明の第１の実施例の製造方法を説明する
ためのエッチング特性図である。
ためのエッチング特性図である。
【図１４】本発明の第２の実施の形態を説明する工程断
面図である。
面図である。
【図１５】本発明の第２の実施の形態を説明する工程断
面図である。
面図である。
【図１６】本発明の第２の実施の形態を説明する工程断
面図である。
面図である。
【図１７】本発明の第２の実施の形態を説明する工程断
面図である。
面図である。
【図１８】本発明の第２の実施の形態を説明する工程断
面図である。
面図である。
【図１９】第１の従来例の断面図である。
【図２０】第１の従来例を説明するための工程断面図で
ある。
ある。
【図２１】第１の従来例を説明するための工程断面図で
ある。
ある。
【図２２】第１の従来例を説明するための工程断面図で
ある。
ある。
【図２３】第１の従来例を説明するための工程断面図で
ある。
ある。
【図２４】第１の従来例を説明するための工程断面図で
ある。
ある。
【図２５】第１の従来例を説明するための工程断面図で
ある。
ある。
【図２６】第１の従来例を説明するための工程断面図で
ある。
ある。
【図２７】第２の従来例を説明するための工程断面図で
ある。
ある。
【図２８】第２の従来例を説明するための工程断面図で
ある。
ある。
【図２９】第２の従来例を説明するための工程断面図で
ある。
ある。
【図３０】第２の従来例を説明するための工程断面図で
ある。
ある。
【図３１】第２の従来例を説明するための工程断面図で
ある。
ある。
【図３２】第３の従来例を説明するための工程断面図で
ある。
ある。
【図３３】第３の従来例を説明するための工程断面図で
ある。
ある。
【図３４】第３の従来例を説明するための工程断面図で
ある。
ある。
１ シリコン基板 ２ Ｎウエル ３ Ｐウエル ４ トレンチ分離酸化膜 ５ ゲート電極 ６ 側壁酸化膜 ７ ｎＭＯＳトランジスタ ８ ｐＭＯＳトランジスタ ９ ＮＳＧ膜（ノンドープ・シリカガラス膜） １０ ＢＰＳＧ膜 １１ Ｔｉ電極密着膜 １２ Ｐｔ下部容量電極膜 １３ ＰＺＴ膜 １４ Ｐｔ上部容量電極膜 １５ フォトレジストパターン １６ 強誘電体容量部 １７ 熱ＣＶＤ・シリコン酸化膜 １８ プラズマＣＶＤ・シリコン酸化膜 １９ 容量カバー絶縁膜 ２０ 第１のコンタクトホール（トランジスタコンタ
クトホール） ２１ Ｔｉ密着膜／第１のバリア膜（ＴｉＮ）の積層
膜 ２２ 第２のコンタクトホール（容量コンタクトホー
ル） ２３ 第２のバリア膜（ＴｉＮ膜） ２４ 配線金属膜（Ａｌ−Ｃｕ） ２５ 反射防止膜（ＴｉＮ膜） ２６ 第１層目Ａｌ配線 ２７ 配線層間絶縁膜 ２８ スルーホール ２９ 第２の密着膜（Ｔｉ） ３０ 第２層目Ａｌ配線 ３１ 保護シリコン酸化膜 ３２ タングステンプラグ ３３ 周辺ＣＭＯＳ回路部 ３４ メモリセルアレー部 ３５ Ｔｉバリアメタルパターン ３６ 層間絶縁膜 ３７ 上部電極バリア膜
クトホール） ２１ Ｔｉ密着膜／第１のバリア膜（ＴｉＮ）の積層
膜 ２２ 第２のコンタクトホール（容量コンタクトホー
ル） ２３ 第２のバリア膜（ＴｉＮ膜） ２４ 配線金属膜（Ａｌ−Ｃｕ） ２５ 反射防止膜（ＴｉＮ膜） ２６ 第１層目Ａｌ配線 ２７ 配線層間絶縁膜 ２８ スルーホール ２９ 第２の密着膜（Ｔｉ） ３０ 第２層目Ａｌ配線 ３１ 保護シリコン酸化膜 ３２ タングステンプラグ ３３ 周辺ＣＭＯＳ回路部 ３４ メモリセルアレー部 ３５ Ｔｉバリアメタルパターン ３６ 層間絶縁膜 ３７ 上部電極バリア膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 27/04 27/10 ４５１ (56)参考文献 特開 平６−275792（ＪＰ，Ａ) 特開 平５−90606（ＪＰ，Ａ) 特開 平７−235639（ＪＰ，Ａ) 特開 平７−223852（ＪＰ，Ａ) 特開 平６−125057（ＪＰ，Ａ) 特開 平９−97883（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/28 H01L 21/768 H01L 21/822 H01L 21/8242 H01L 27/04 H01L 27/10
Claims (8)
- 【請求項１】 半導体基板に形成されたソース・ドレイ
ン領域およびゲート電極を有するＭＯＳ型トランジスタ
と、上部容量電極および下部容量電極に金属酸化物誘電
体膜が挟まれた容量部と、前記容量部上の容量カバー絶
縁膜上の金属配線とから構成される半導体装置におい
て、前記容量カバー絶縁膜と前記金属配線との界面およ
び前記ソース・ドレインあるいはそれらに接続されてい
る導電膜およびゲート電極と前記金属配線との界面には
密着金属膜と金属窒化膜のバリア膜が形成され、前記容
量電極と前記金属配線との界面には前記金属窒化膜のバ
リア膜のみが形成されていることを特徴とする半導体装
置。 - 【請求項２】 半導体基板に形成されたソース・ドレイ
ン領域およびゲート電極を有するＭＯＳ型トランジスタ
上に、上部容量電極および下部容量電極とに金属酸化物
誘電体膜が挟まれた容量部と前記容量部を覆う容量カバ
ー絶縁膜と金属配線が形成されている半導体装置の製造
方法において、前記ソース・ドレイン領域あるいはそれ
らに接続されている導電膜とゲート電極とに至る第１の
コンタクトホールを形成する工程と、密着金属膜と第１
のバリア膜を形成する工程と、前記密着金属膜と前記第
１のバリア膜と容量カバー絶縁膜を貫く第２のコンタク
トホールを形成する工程と、第２のバリア膜を形成する
工程と、配線金属膜を成長する工程と、前記密着金属膜
と前記第１のバリア膜と前記第２のバリア膜と配線金属
膜とをエッチングすることで配線を形成する工程を特徴
とする半導体装置の製造方法。 - 【請求項３】 半導体基板に形成されたソース・ドレイ
ン領域およびゲート電極を有するＭＯＳ型トランジスタ
上に、上部容量電極および下部容量電極とに金属酸化物
誘電体膜が挟まれた容量部と前記容量部を覆う容量カバ
ー絶縁膜と金属配線が形成されている半導体装置の製造
方法において、前記ソース・ドレイン領域あるいはそれ
らに接続されている導電膜とゲート電極とに至る第１の
コンタクトホールを形成する工程後、水素を含まないプ
ラズマガスで前記容量電極に至る第２のコンタクトホー
ルを形成することを特徴とする請求項２に記載の半導体
装置の製造方法。 - 【請求項４】 第１のコンタクトホールを形成する工程
において、主なる第１段階で水素を含まないプラズマガ
スによるシリコン酸化膜エッチングを行い、第２段階で
ソース・ドレイン領域またはそれらに接続されている導
電膜あるいはゲート電極との選択比の高い水素を含むプ
ラズマガスに切り替えることを特徴とする請求項２に記
載の半導体装置の製造方法。 - 【請求項５】 第１のコンタクトホール形成後でかつ第
２のコンタクトホール形成前に少なくとも酸洗浄工程を
行うことを特徴とする請求項２に記載の半導体装置の製
造方法。 - 【請求項６】 エッチングマスクであるフォトレジスト
を除去する際、酸素ラジカルに曝すことで前記フォトレ
ジストの灰化処理を行うことを特徴とする請求項３に記
載の半導体装置の製造方法。 - 【請求項７】 半導体基板に形成されたソース・ドレイ
ン領域およびゲート電極を有するＭＯＳ型トランジスタ
上に、上部容量電極および下部容量電極とに金属酸化物
誘電体膜が挟まれた容量部と前記容量部を覆う容量カバ
ー絶縁膜と金属配線が形成されている半導体装置の製造
方法において、第１段階で水素を含まないプラズマガス
によるシリコン酸化膜エッチングを行い第２段階で水素
を含むプラズマガスに切り替えて前記ソース・ドレイン
領域あるいはそれらに接続されている導電膜とゲート電
極とに至る第１のコンタクトホールを形成する工程と、
酸洗浄を行う工程と、密着金属膜と第１とバリア膜を形
成する工程と、水素を含まないプラズマガスで前記密着
金属膜と前記第１のバリア膜と容量カバー絶縁膜を貫き
容量電極に至る第２のコンタクトホールを形成する工程
と、エッチングマスクであるフォトレジストを酸素ラジ
カルのみを照射することで灰化処理する工程と、第２の
バリア膜を形成する工程と、窒素雰囲気でアニールする
工程と、配線金属膜を成長する工程と、前記密着金属膜
と前記第１のバリア膜と前記第２のバリア膜と配線金属
膜とをエッチングすることで配線形成する工程からなる
半導体装置の製造方法。 - 【請求項８】 ＭＯＳトランジスタの形成された半導体
基板上に、上部容量電極および下部容量電極とに金属酸
化物誘電体膜が挟まれた容量部と前記容量部を覆う容量
カバー絶縁膜が形成されている半導体装置において、少
なくとも前記容量部上に位置するスルーホールと配線と
が一体となった構造を有するスパッタ法による金属配線
層が２層以上形成されていることを特徴とする半導体装
置の構造。
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