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JP3099931B2 - 半導体装置 - Google Patents

半導体装置

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JP3099931B2
JP3099931B2 JP05242932A JP24293293A JP3099931B2 JP 3099931 B2 JP3099931 B2 JP 3099931B2 JP 05242932 A JP05242932 A JP 05242932A JP 24293293 A JP24293293 A JP 24293293A JP 3099931 B2 JP3099931 B2 JP 3099931B2
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Toshiba Corp
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、バーストデータ転送
を行う半導体装置に関する。
【０００２】
【従来の技術】図１０に示すような基本的な構成の従来
のＤＲＡＭにおいては、図１１に示すように、ワード線
により選択されたメモリセルから読み出されたデータは
ビット線を介してセンスアップに与えられ、センスアッ
プによってセンス増幅された１対のデータは、カラムセ
レクト線ＣＳＬの信号により導通制御される１対のＦＥ
Ｔ１０１を介して出力バッファへと読み出される。
【０００３】このようなＤＲＡＭに対して、従来のシン
クロナスＤＲＡＭ（ＳＤＲＡＭ）のひとつのアーキテク
チャの一部構成を図１２に示す。図１２に示す構成はひ
とつのデータ入出力に対してシンクロナス動作を行うた
めのデータ転送の経路を示したものである。以下簡単に
動作を説明する。
【０００４】一連のシリアルデータの出力に際して、先
頭のデータのアドレスが与えられるとカラムセレクト線
ＣＳＬ１〜２の対応する隣接した２つのＣＳＬが選択さ
れて、４つのデータが４ペアのＤＢ線に読み出される。
２クロックサイクルの内に同時に２カラムから読み出さ
れたデータがシリアルに出力されるのがＳＤＲＡＭの２
ビットプリフェッチのシステムであるから、この４ペア
のＤＢ線からシリアルアクセスのアドレッシングに合う
２ペアのＤＢ線が選択される。この選択を行うのがＤＢ
セレクトである。
【０００５】選ばれた２ペアのＤＢ線のデータは２ペア
のＲＷＤ線に転送される。２ペアのＲＷＤ線のデータ
は、最初の２サイクルのデータについてはレジスタＲ
１，Ｒ２に格納され、次の２サイクルのデータはＲ３，
Ｒ４に格納される。この際、ＲＷＤ線のデータをどの順
序でレジスタに格納するのかを決めるのがＲＷＤスイッ
チ１，２である。このスイッチを経てデータは２サイク
ル毎に交互に開くレジスタトランスファゲート１，２に
よってレジスタＲ１〜Ｒ４にアクセス順に格納されて高
速なデータ出力が実現される。
【０００６】図１２に示すＲＷＤスイッチ１，２及びレ
ジスタトランスファゲート１，２は、例えばＦＥＴから
なるゲートにより構成され、レジスタＲ１，Ｒ４に格納
されたデータは、例えば図１３に示すように、シフトレ
ジスタ１０２の各出力に対応して導通制御されるＦＥＴ
ゲート１０３を介して出力バッファへと読み出される。
【０００７】上述したデータ転送の状態を時間を追って
みたのが図１４のタイミング図である。図１４ではバー
スト長８、アドレス設定からのレイテンシー３のデータ
転送を示している。
【０００８】図１４には図１２の各部の状態が示されて
いるが、これを順を追って説明する。
【０００９】まず、クロックサイクル（ＣＬＫ）におい
て／ＣＡＳがＬになり、一連のバーストデータの先頭の
アドレスが設定されアクセスが開始される。先頭のアド
レスが決まると後はデータのバーストアクセスのアドレ
ッシング順に従って２サイクル毎に内部アドレスが発生
されて２本ずつのカラムセレクト線ＣＳＬが立ち上がり
アクセス動作を行う。
【００１０】カラムセレクト線ＣＳＬが立ち上がるとＤ
Ｂ線ペアはすぐにｂｕｓｙ状態になる。ＤＢ線ペアにデ
ータが充分確定した頃ＤＢセレクタが作用して４ペアの
ＤＢ線の２ペアからデータをＲＷＤ線ペアに転送して、
ＲＷＤ線を２サイクル毎にｂｕｓｙ状態にする。ＲＷＤ
線に充分データを確定すると、ＲＷＤスイッチ及びレジ
スタトランスファゲートの１または２の一方が動作して
レジスタにデータを格納する。
【００１１】この動作の際に、ＲＷＤスイッチはバース
トデータのアドレッシングにより１または２の適当な方
が選択されてオン、レジスタトランスファゲートの方は
常に１と２が交互にオンしてデータをレジスタに格納し
ていく。それぞれのレジスタトランスファゲートがオン
するとすぐにレジスタの内容は書き換えられてｂｕｓｙ
状態となりＯＵＴＰＵＴからデータがシリアルに出力さ
れる。
【００１２】これらのバーストデータ転送の制御の際、
内部の動作は２クロックサイクルを周期として行われる
ために、一連のデータバーストのアクセスが終了した後
の新たなバーストアクセスの開始クロックサイクルには
制限がでてくる。バースト終了後任意のサイクルから新
たなアクセスを開始しようとするには制限がでてくる。
バースト終了後任意のサイクルから新たなアクセスを開
始しようとする、クロック周期の制御を一旦リセットし
て新たに２クロックサイクルを開始する必要がある。
【００１３】このために、一連のバーストアクセスが終
了してこのバーストのアクセスの制御が不要になった時
点でデータバースト終了信号を内部で発生する。この信
号が発生しているクロックサイクルから制御系をリセッ
トする。図１４ではクロックサイクル９である。リセッ
トが終了しなければ新たなバーストサイクルは開始でき
ないのと、リセットには十数ｎｓの時間が必要であるた
め、新たな開始アドレスの設定はクロックサイクル１１
からとなる。このため、クロックサイクル９と１０は新
たなバーストアクセスの設定はできない。したがって、
図１４の太い点線からの新たなバーストデータの出力は
できず、細い点線のみからのデータ出力となる。
【００１４】
【００１５】
【００１６】
【発明が解決しようとする課題】一方、従来のシンクロ
ナスＤＲＡＭにおいては、多バンク構成のセルアレイと
データ転送系統とが最適に配置されておらず、チップ面
積の大型化を招いていた。
【００１７】本発明は、上記に鑑みてなされたものであ
り、その目的とするところは、多バンクの構成のセルア
レイとデータ転送系統との配置構成の最適化することに
より、チップ面積の大型化を防止し得る半導体装置を提
供することにある。
【００１８】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、行列状に配置されたセルからなる複数の
セルアレイと、前記複数のセルアレイとの間で同時にｎ
ビットのデータを入出力する複数の入出力（Ｉ／Ｏ）バ
スとを有し、前記複数のセルアレイは、それぞれ非同期
にアクセスできる複数のバンクに分割され、前記各バン
クは、複数のセルアレイを有するｍ個のブロックに分割
され、前記ｎビットのＩ／Ｏバスは、前記各バンクのｍ
個のブロックに対応して、ｎ／ｍビット毎にｍ個にグル
ープ化され、各グループは異なるバンクの対応するブロ
ックの相互間に配置されて共有され、前記各ブロック
は、隣接するセルアレイにより共有され、時分割で使用
されるデータバスを有し、このデータバスを介してセル
アレイと前記ｎ／ｍビットのＩ／Ｏバスとの間でデータ
が入出力される。
【００１９】前記ｎ＝８、ｍ＝２又は４として、２又は
４個のブロックに分割されてなるバンク間で８ビットの
Ｉ／Ｏバスが共通化され、それぞれのブロックに４ビッ
ト又は２ビットのＩ／Ｏバスが対応してなることを特徴
とする。
【００２０】前記それぞれのＩ／Ｏバスに対応したＩ／
Ｏバッファは、対応するＩ／Ｏパッドに隣接して配置さ
れてなることを特徴とする。
【００２１】また、本発明は、行列状に配置された複数
のセルを含む複数のセルアレイが第１の方向に配列され
たブロックが前記第１の方向にｍ個配置され、これらｍ
個のブロックが前記第１の方向と直交する第２の方向に
複数個配置された複数のバンクと、前記複数のセルアレ
イのうち隣接するセルアレイにより共有され、前記隣接
するセルアレイのうち活性化された一方のセルアレイと
データを入出力するデータバスと、前記複数のバンクの
相互間に配置され、隣接するバンクにより共有され、前
記各隣接するバンクのうち活性化された一方のバンクと
の間でデータを入出力するｎビットのＩ／Ｏバスとを有
し、前記ｎビットのＩ／Ｏバスは、前記各バンクのｍ個
のブロックに対応して、ｎ／ｍビット毎にｍ個のグルー
プとされ、各グループは各ブロックに対応して配置され
る。
【００２２】さらに、本発明は、行列状に配置されたセ
ルからなる複数のセルアレイと、前記複数のセルアレイ
との間で同時にｎビットのデータを入出力する複数の入
出力（Ｉ／Ｏ）バスとを有し、前記複数のセルアレイ
は、第１の方向にそれぞれ非同期にアクセスできる複数
のバンクに分割され、前記各バンクは、複数のセルアレ
イを有し、前記第１の方向と直交する第２の方向にのみ
ｍ個のブロックに分割され、前記ｎビットのＩ／Ｏバス
は、前記各バンクのｍ個のブロックに対応して、ｎ／ｍ
ビット毎にｍ個にグループ化され、各グループは異なる
バンクの対応するブロックで共有され、前記各ブロック
は、隣接するセルアレイにより共有され、時分割で使用
されるデータバスを有し、このデータバスを介してセル
アレイと前記ｎ／ｍビットのＩ／Ｏバスとの間でデータ
が入出力される。
【００２３】
【作用】本発明は、各バンクをｍ個のブロックに分割
し、ｎビットのＩ／Ｏバスをｍ個のブロックに対応し
て、ｎ／ｍビット毎にｍ個に分割し、各ブロックに対応
して配置している。したがって、バンク間などで時分割
使用可能なＩ／Ｏバスをセルアレイ、バンクで共有でき
るため、チップ面積の増大を防止できる。
【００２４】
【００２５】
【実施例】以下、図面を用いてこの発明の実施例を説明
する。
【００２６】図１は、本発明の一実施例に係わるシンク
ロナスＤＲＡＭの構成を示す図である。
【００２７】図１に示す実施例では、具体的に６４Ｍ
（メガ）ビット構成のシンクロナスＤＲＡＭを考え、図
１は６４ＭシンクロナスＤＲＡＭを４０９６行×５１２
列×８Ｉ／Ｏ４バンクとして構成した実施例である。
【００２８】各バンクは１Ｍビットのアレイペア１が８
つの二つのブロックから構成される。更に詳しくは、こ
の１Ｍビットのセルアレイペア１はセンスアンプを挟ん
だ１０２４列×５１２行セルアレイ２つによって構成さ
れている。各バンクにおいて、各ブロックは４Ｉ／Ｏづ
つのデータバス２を持っている。このようにバンクを２
つのブロックに分けて半分づつのＩ／Ｏに対応させるこ
とで４Ｉ／Ｏ分のバスで８Ｉ／Ｏに対応できる。
【００２９】また、セルアレイの活性化は例えばバンク
１の場合は斜線の入った１Ｍセルアレイペア１が活性化
されて、各セルアレイペア１が２Ｉ／Ｏづつのデータに
対応する。Ｉ／Ｏバス２は４Ｉ／Ｏづつで構成されてお
り、隣接する二つのバンク間で共用される。これは、シ
ンクロナスＤＲＡＭの仕様上二つのバンクと同時にデー
タ転送を行うことはないからである。
【００３０】次に、セルアレイとＩ／Ｏバスの間のデー
タ転送路についてその構成を説明する。図２は図１のセ
ルアレイペア１（斜線部）の詳細な構成を示した図であ
る。
【００３１】図２において、セルアレイ３は１０２４列
×５１２行からなり、センスアンプ（Ｓ／Ａ）４は両側
のセルアレイ３に共有されて活性化されたセルアレイ３
のセンス動作を行う。選択された活性化されたセルアレ
イ３の両側に並ぶＳ／Ａ４がこのセルアレイ３のビット
線のセンス動作を行う。データバス線のＤＢ１１、１
２、１３、１４、２１、２２、２３、２４のペアはセル
アレイ３の間に４ペアあり、これから２ペアがＤＢセレ
クタ５によって選択されてデータ転送が行われるのは図
１２の説明と同じである。
【００３２】なお、図２には示されていないが、点線で
表示したビット線６とＳ／Ａ４の接続は活性化されてい
ないセルアレイのものとは切り離されるようなスイッチ
回路がビット線とＳ／Ａの間に挿入されている。
【００３３】ひとつのセルアレイ３のビット線６は二つ
づつ左右に振り分けられて異なるＩ／Ｏを構成してい
る。カラムセレクト線ＣＳＬ１とＣＳＬ２はクロックサ
イクル毎に同時に選択される隣接した２つのカラム選択
線を表している。これによって、セルアレイ３の両側に
ある各Ｉ／Ｏに４ペアづつのＤＢ線がＳ／Ａ４と接続さ
れる。
【００３４】次に、Ｉ／Ｏバスを構成するＲＷＤ線との
接続の様子を図３に示す。図３は図１の点線で囲まれた
部分に対応している。
【００３５】図３ではバンク１とバンク２に共有の各Ｉ
／ＯのＲＷＤ線が示されている。バンク１の斜線部１が
選択活性化されているとしている。セルアレイ１の詳細
は拡大して示してあるように、一つおきに二つのセルア
レイ３が活性化されている。活性化されるＤＢセレクタ
５も斜線で示したが、バンクを構成する図示された半分
のブロックでは端から順にＩ／Ｏ１，２，３，４のＲＷ
Ｄ線に接続されている。また、図示されていないバンク
の残りの半分のブロックではＩ／Ｏ５，６，７，８のＲ
ＷＤ線に接続されている。ＤＢ線が両側のセルアレイ３
で共用されているのでセルアレイ３の活性化は一つおき
に行うことによって、このようなデータ転送経路の接続
を行えば，各Ｉ／Ｏのアドレスをセルアレイに無駄なく
割り付けることができる。
【００３６】したがって上記実施例のセルアレイ、デー
タ転送線経路の構成によれば、バンクをブロックに分け
てＩ／Ｏの割り付けを２分し、時分割使用不可能なデー
タバスは空間的になるべく局在して分離し、バンク間な
どで時分割使用可能なデータバスはデータ転送経路がセ
ルアレイ、バンクなどで共有し、データ転送経路による
システムの面積増加を最小に抑えて大容量のシンクロナ
スＤＲＡＭを構成できる。
【００３７】なお、上記実施例では１つのバンクを２分
割したが、例えば図４に示すように、１つのバンクを４
つのブロックに分割して、それぞれのブロックに２Ｉ／
Ｏバスを対応させるようにしてもよい。
【００３８】また、図１に示す配置構成において、それ
ぞれのＩ／Ｏバス２に対応したＩ／Ｏバッファ（図示せ
ず）は、図５に示すように、Ｉ／Ｏバッド（図示せず）
に隣接させてパッドの配置領域６内に設けるようにすれ
ば、Ｉ／ＯバッファとＩ／Ｏパット間の配線経路が短縮
されて、チップ面積の縮小化を図ることが可能となる。
【００３９】図６は、データの転送を制御する内部クロ
ックについて従来例において説明したリセットによる制
限の緩和のためのアーキテクチャを示すものであり、内
部動作を制御するクロックの系統のブロック図である。
【００４０】図６において、太い線で示されているのが
一つの信号経路であり、この系統の一連の動作が終わる
と点線のようにリセット及び切り替え信号が各ブロック
に伝えられる。
【００４１】外部クロックＣＬＫはスイッチＳ１を経
て、図１２に示すレジスタＲ１〜Ｒ４の出力を制御する
信号を生成する内部クロック系１に伝えられる。内部ク
ロック系１は外部信号／ＣＡＳ信号を受けて制御用の内
部クロックを外部クロックＣＬＫから発生する。内部ク
ロックはスイッチＷ１を通り、データのアクセスのバー
ストを制御するバースト制御部７を駆動する。
【００４２】一連のバーストアクセスがバースト制御部
７によって終了するか、又はバーストアクセスを途中で
中断させるバーストインタラプト信号が外部から入力さ
れると、ＥＮＤ信号がバースト制御部７からリセット及
び切り替え信号を発生するブロックＥＳ８に出力され
る。ブロックＥＳ８はＥＮＤ信号を受ける度に交互に信
号Ｒ１または信号Ｒ２を出力する。図６では、信号Ｒ１
が立ち上がる場合を示した。この時信号Ｒ２は立ち下が
る。これによって、スイッチＳ１はオフ、スイッチＳ２
はオンし、内部クロック系１はリセット状態に入り内部
クロック系２は待機状態になる。
【００４３】次に、／ＣＡＳ信号が入力されると、外部
クロックＣＬＫに従いいつでも内部クロック系２は動作
可能となる。また、スイッチＷ１はオフしスイッチＷ２
はオンとなる。これにより、次のバースト制御は内部ク
ロック系２から行われることになる。
【００４４】このように、今まで使用していた内部クロ
ック系統のリセット終了を待たずに次の動作を他の内部
クロック系統を使用して行うことができるために、従来
のような制限は生じない。
【００４５】図６に示すスイッチＳ１，Ｓ２，Ｗ１，Ｗ
２内部クロック系１，２及びバースト制御部７は、例え
ば図７に示すように構成されており、スイッチＳ１，Ｓ
２，Ｗ１，Ｗ２は相補型のＦＥＴからなり，内部ブロッ
ク系１，２は、レジスタＲ１〜Ｒ４からデータを出力制
御するトランスファゲート９を順次導通制御する制御信
号を生成するシフトレジスタ１０と、シフトレジスタ１
０で生成された内部クロック系１又は内部クロック系２
の制御信号をブロックＥＳ８から出力される切換え信号
Ｒ１又はＲ２により選択してトランスファゲート９に与
えるトランスファゲート１１とからなり、バースト制御
部７は、一連のバーストデータ転送の長さをカウントし
て終了を判別するカウンタ１２と、カウンタ１２の出力
又はバーストインタラプト信号の入力によりＥＮＤ信号
を出力するＯＲゲート１３とから構成されている。
【００４６】また、ブロックＥＳ８は、例えば図８に示
すように構成されており、図８に示すクロックトインバ
ータ１４はそこの記入されている信号が立ち上がるとイ
ンバータとして作用し、立ち下がると出力が高インピー
ダンスになる。／ＥＮＤはＥＮＤ信号の相補的な信号で
あるから、ＥＮＤ信号が供給される度に信号Ｒ１とＲ２
が図９に示すように交互に立ち上がる。
【００４７】このように、データ転送を制御する内部ク
ロック系統を２系統設け、これを交互に使用することに
よってクロック系統のリセットに掛かる時間によるデー
タ転送に関する制限を無くすことができる。また、図１
に示す構成と組み合わせることで、システムに必要な面
積を小さくすることによるコスト低下と、データ転送に
関わる制限の緩和による使い勝手のよさと合わせ持った
大容量ＳＤＲＡＭを提供できる。
【００４８】
【発明の効果】以上、詳述したように本発明によれば、
バンクを複数のブロックに分割してＩ／Ｏバスをそれぞ
れのブロックに対応して分割し、Ｉ／Ｏバスを隣接する
バンク間で共通化するとともに、データバスを隣接する
セルアレイ間で共通化するようにしたので、バンク化さ
れたセルアレイとデータ転送機構との最適な配置構成が
可能となり、構成の小型化を達成することができる。
【００４９】
【図面の簡単な説明】
【図１】本発明の一実施例に係わる半導体装置の構成を
示す図である。
【図２】図１に示すセルアレイとデータバスの関係を示
す図である。
【図３】図１に示すデータ転送経路とバンクの関係を示
す図である。
【図４】図１の変形例を示す構成図である。
【図５】本発明の一実施例に係わり、Ｉ／Ｏバッファの
配置例を示す図である。
【図６】本発明に適用される制御回路の一例を示す図で
ある。
【図７】図６に示す構成の一部の具体例を示す図であ
る。
【図８】図６に示す構成の一部の具体例を示す図であ
る。
【図９】図８に示す構成の動作タイミングを示す図であ
る。
【図１０】従来のＤＲＡＭの基本構成を示す図である。
【図１１】図１０の一部構成を示す図である。
【図１２】従来のシンクロナスＤＲＡＭのバーストデー
タ転送に係わる一部構成を示す図である。
【図１３】図１２の一部構成を示す図である。
【図１４】図１２に示す構成の動作タイミングを示す図
である。
【符号の説明】
３ セルアレイペア ２ Ｉ／Ｏバス ４ センスアンプ ５ ＤＢセレクタ ６ Ｉ／Ｏバス、Ｉ／Ｏバッドの配置領域 ７ バースト制御部 ８ ブロックＥＳ ９、１１ トランスファーゲート １０ シフトレジスタ Ｓ１、Ｓ２、Ｗ１、Ｗ２ スイッチ

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】 行列状に配置されたセルからなる複数の
    セルアレイと、前記 複数のセルアレイとの間で同時にｎビットのデータ
    を入出力する複数の入出力（Ｉ／Ｏ）バスとを有し、前記 複数のセルアレイは、それぞれ非同期にアクセスで
    きる複数のバンクに分割され、前記各 バンクは、複数のセルアレイを有するｍ個のブロ
    ックに分割され、前記ｎビットのＩ／Ｏバスは、前記各バンクのｍ個のブ
    ロックに対応して、ｎ／ｍビット毎にｍ個にグループ化
    され、各グループは異なるバンクの対応するブロックの
    相互間に配置されて共有され、 前記各ブロックは、隣接するセルアレイにより共有さ
    れ、時分割で使用されるデータバスを有し、このデータ
    バスを介してセルアレイと前記ｎ／ｍビットのＩ／Ｏバ
    スとの間でデータが入出力される ことを特徴とする半導
    体装置。
  2. 【請求項２】 前記ｎ＝８、ｍ＝２又は４として、２又
    は４個のブロックに分割されてなるバンク間で８ビット
    のＩ／Ｏバスが共通化され、それぞれのブロックに４ビ
    ット又は２ビットのＩ／Ｏバスが対応してなることを特
    徴とする請求項１記載の半導体装置。
  3. 【請求項３】 それぞれのＩ／Ｏバスに対応したＩ／Ｏ
    バッファは、対応するＩ／Ｏパッドに隣接して配置され
    てなることを特徴とする請求項１又は２記載の半導体装
    置。
  4. 【請求項４】 行列状に配置された複数のセルを含む複
    数のセルアレイが第１の方向に配列されたブロックが前
    記第１の方向にｍ個配置され、これらｍ個のブロックが
    前記第１の方向と直交する第２の方向に複数個配置され
    た複数のバンクと、 前記複数のセルアレイのうち隣接するセルアレイにより
    共有され、前記隣接するセルアレイのうち活性化された
    一方のセルアレイとデータを入出力するデータバスと、 前記複数のバンクの相互間に配置され、隣接するバンク
    により共有され、前記 各隣接するバンクのうち活性化さ
    れた一方のバンクとの間でデータを入出力するｎビット
    のＩ／Ｏバスとを有し、 前記ｎビットのＩ／Ｏバスは、前記各バンクのｍ個のブ
    ロックに対応して、ｎ／ｍビット毎にｍ個のグループと
    され、各グループは各ブロックに対応して配置される こ
    とを特徴とする半導体装置 。
  5. 【請求項５】 行列状に配置されたセルからなる複数の
    セルアレイと、 前記複数のセルアレイとの間で同時にｎビットのデータ
    を入出力する複数の入出力（Ｉ／Ｏ）バスとを有し、 前記複数のセルアレイは、第１の方向にそれぞれ非同期
    にアクセスできる複数のバンクに分割され、 前記各バンクは、複数のセルアレイを有し、前記第１の
    方向と直交する第２の方向にのみｍ個のブロックに分割
    され、 前記ｎビットのＩ／Ｏバスは、前記各バンクのｍ個のブ
    ロックに対応して、ｎ／ｍビット毎にｍ個にグループ化
    され、各グループは異なるバンクの対応するブロックで
    共有され、 前記各ブロックは、隣接するセルアレイにより共有さ
    れ、時分割で使用されるデータバスを有し、このデータ
    バスを介してセルアレイと前記ｎ／ｍビットのＩ／Ｏバ
    スとの間でデータが入出力されることを特徴とする半導
    体装置。
  6. 【請求項６】 前記Ｉ／Ｏバスは前記第２の方向に延在
    していることを特徴とする請求項５記載の半導体装置。
  7. 【請求項７】 前記各グループは異なるバンクの対応す
    るブロックの相互間に配置されて共有されていることを
    特徴とする請求項５又は６記載の半導体装置。
  8. 【請求項８】 前記ｎ＝８、ｍ＝２又は４として、２又
    は４個のブロックに分割されてなるバンク間で８ビット
    のＩ／Ｏバスが共通化され、それぞれのブロックに４ビ
    ット又は２ビットのＩ／Ｏバスが対応してなることを特
    徴とする請求項５又は７記載の半導体装置。
  9. 【請求項９】 それぞれのＩ／Ｏバスに対応したＩ／Ｏ
    バッファは、対応するＩ／Ｏパッドに隣接して配置され
    てなることを特徴とする請求項５又は８記載の半導体装
    置。
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