JP3069607B2 - Operating method of semiconductor nonvolatile memory - Google Patents
Operating method of semiconductor nonvolatile memoryInfo
- Publication number
- JP3069607B2 JP3069607B2 JP63268578A JP26857888A JP3069607B2 JP 3069607 B2 JP3069607 B2 JP 3069607B2 JP 63268578 A JP63268578 A JP 63268578A JP 26857888 A JP26857888 A JP 26857888A JP 3069607 B2 JP3069607 B2 JP 3069607B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- gate electrode
- drain region
- floating gate
- channel region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000015654 memory Effects 0.000 title claims description 23
- 239000004065 semiconductor Substances 0.000 title claims description 21
- 238000011017 operating method Methods 0.000 title 1
- 239000000758 substrate Substances 0.000 claims description 16
- 238000000034 method Methods 0.000 claims description 7
- 239000002784 hot electron Substances 0.000 description 7
- 238000002347 injection Methods 0.000 description 6
- 239000007924 injection Substances 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000010893 electron trap Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
- H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ICカードのような電子機器用の半導体不
揮発性メモリに関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor nonvolatile memory for electronic devices such as an IC card.
この発明は、電気的消去可能な半導体不揮発性メモリ
において、チャネルホットエレクトロン注入書き込み・
トンネル電流消去型の−記憶−トランジスタ構造にする
ことにより、低電圧プログラムの高集積半導体不揮発性
メモリを提供するものである。The present invention relates to a channel hot electron injection writing / writing method in an electrically erasable semiconductor nonvolatile memory.
The present invention provides a highly integrated semiconductor non-volatile memory with a low-voltage program by adopting a tunnel current erase type -memory-transistor structure.
従来、第２図に示すように、Ｐ型シリコン基板１の表
面に、N+型のドレイン領域13とＮ型のトンネル領域12と
選択ゲート電極11から成る選択トランジスタと、トンネ
ル領域12とN+型のソース領域２と浮遊ゲート電極６と制
御ゲート電極８とから成るメモリトランジスタとの２つ
のトランジスタ構成を一メモリセルとする電気的消去可
能な半導体メモリがよく知られている。Conventionally, as shown in FIG. 2, on a surface of a P-type silicon substrate 1, a selection transistor including an N + -type drain region 13, an N-type tunnel region 12, and a selection gate electrode 11, a tunnel region 12 and an N + 2. Description of the Related Art An electrically erasable semiconductor memory in which a memory cell has two transistor configurations, that is, a memory transistor including a source region 2, a floating gate electrode 6, and a control gate electrode 8, is well known.
（W.S.Johnson et al“16KEEPROM relies on tunnelin
g' for byte−erasable program storag'e"Electronic
s.Feb.28（1980）pp113〜117） 〔発明が解決しようとする課題〕 しかし、従来のこのような半導体不揮発性メモリは、
このメモリをマトリックス状に配置した場合、非選択セ
ルの誤書き込みを防止するために、選択トランジスタが
必要であり、１つの記憶に２つのトランジスタを必要と
していた。そのため、セル面積が大きく高集積化が困難
であった。(WS Johnson et al “16KEEPROM relies on tunnelin
g 'for byte-erasable program storag'e "Electronic
s. Feb. 28 (1980) pp 113-117) [Problem to be Solved by the Invention] However, such a conventional semiconductor nonvolatile memory is
When the memories are arranged in a matrix, a selection transistor is required to prevent erroneous writing of an unselected cell, and two transistors are required for one storage. Therefore, the cell area is large and high integration is difficult.
そこで、本発明は従来のこのような欠点を解決するた
めに、選択トランジスタを必要としない−トランジスタ
−メモリ型の電気的消去可能半導体不揮発性メモリを得
ることを目的としている。SUMMARY OF THE INVENTION In view of the foregoing, an object of the present invention is to provide a transistor-memory type electrically erasable semiconductor non-volatile memory which does not require a selection transistor in order to solve such a conventional disadvantage.
上記課題を解決するために、この発明は、ソース領域
とドレイン領域との間のチャネル領域を、ゲート電極で
制御される第１のチャネル領域と、浮遊ゲート電極で制
御される第２のチャネル領域とから構成するとともに、
第２のチャネル上及びドレイン領域上を薄いトンネル絶
縁膜にすることにより、第１のチャネル領域と第２のチ
ャネル領域との間からの高注入効率チャネル注入書き込
み・ドレイン領域へのトンネル絶縁膜を介したトンネル
電流消去の電気的消去可能な半導体不揮発性メモリにす
ることにより低電圧書き込み及び高集積化を可能にし
た。In order to solve the above-mentioned problems, the present invention provides a method for forming a channel region between a source region and a drain region by a first channel region controlled by a gate electrode and a second channel region controlled by a floating gate electrode. And consisting of
By forming a thin tunnel insulating film on the second channel and the drain region, the tunnel insulating film from between the first channel region and the second channel region to the channel injection writing / drain region with high injection efficiency can be formed. Low voltage writing and high integration have been made possible by using an electrically erasable semiconductor non-volatile memory through tunnel current erasure.
以下に、この発明の実施例を図面に基づいて説明す
る。第１図は、Ｎ型の半導体不揮発性メモリの断面図で
ある。Ｐ型半導体基板１に形成した場合の断面図である
が、Ｎ型に限る必要もないし、基板内の拡散領域内に形
成してもよいことは言うまでもない。Ｐ型シリコン基板
１の表面にN+型のソース領域２とN+型のドレイン領域が
間隔を置いて設けられている。ソース領域２とドレイン
領域３との間の基板１の表面であるチャネル領域は、第
１のチャネル領域L1と第２のチャネル領域との直列接続
により成り立っている。第１のチャネル領域L1の上に
は、ゲート絶縁膜９を介してゲート電極10が形成されて
いる。第２のチャネル領域L2の上には、薄い酸化膜５を
介して浮遊ゲート電極６が形成されている。浮遊ゲート
電極６の上には制御ゲート絶縁膜７を介して制御ゲート
電極８が形成されている。また、濃い濃度のN+型ドレイ
ン領域３の周囲には、濃度の濃いＮ型のドレイン領域４
が設けられている。Hereinafter, embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a sectional view of an N-type semiconductor nonvolatile memory. FIG. 3 is a cross-sectional view when formed on a P-type semiconductor substrate 1, but need not be limited to an N-type and may be formed in a diffusion region in the substrate. An N + -type source region 2 and an N + -type drain region are provided on the surface of a P-type silicon substrate 1 at an interval. The channel region is a surface of the substrate 1 between the source region 2 and drain region 3 is made up by the series connection between the first channel region L 1 and the second channel region. On the first channel region L 1, a gate electrode 10 via the gate insulating film 9 is formed. On the second channel region L 2 is the floating gate electrode 6 through the thin oxide film 5 is formed. A control gate electrode 8 is formed on the floating gate electrode 6 via a control gate insulating film 7. Further, around the heavily doped N + -type drain region 3, a heavily doped N-type drain region 4 is formed.
Is provided.
まず、読み出し方法について説明する。ゲート電極10
に第１のチャネル領域の閾値電圧以上の例えば電源電圧
を印加して、さらに、制御ゲート電極８に一定電圧を印
加した状態での、チャネル領域のコンダクタンスをモニ
タすることにより読み出すことができる。即ち、浮遊ゲ
ート電極６に電子が多数注入されている場合は、第２の
チャネル領域は低コンダクタンスであるために、ソース
領域２とドレイン領域３との間のチャネル領域は低コン
ダクタンスとなる。逆に、浮遊ゲート電極６から電子が
引き抜けれてプラスに帯電している場合は、第２のチャ
ネル領域L2は高コンダクタンスとなり、チャネル領域も
高コンダクタンスとなる。従って、浮遊ゲート電極６の
内部の電子の量に依存して、チャネル領域のコンダクタ
ンスが変化することにより読み出すことができる。First, a reading method will be described. Gate electrode 10
For example, by applying a power supply voltage equal to or higher than the threshold voltage of the first channel region, and further monitoring the conductance of the channel region in a state where a constant voltage is applied to the control gate electrode 8, reading can be performed. That is, when a large number of electrons are injected into the floating gate electrode 6, the channel region between the source region 2 and the drain region 3 has low conductance because the second channel region has low conductance. Conversely, when electrons withdrawn are in the floating gate electrode 6 is charged positively, the second channel region L 2 becomes high conductance, the channel region is also high conductance. Therefore, data can be read by changing the conductance of the channel region depending on the amount of electrons inside the floating gate electrode 6.
次にメモリのプログラム方法について述べる。ゲート
電極10に、第１のチャネル領域L1の閾値電圧に近い一定
電圧を印加する。さらに、制御ゲート電極８に約10v程
度の高電圧を印加する。この約10vの電圧は大きく電流
を必要としないために、IC内部の昇圧回路より供給でき
る。さらに、ドレイン領域３に電源電圧以下の電圧を印
加する。第１のチャネル領域L1はゲート電極10及び制御
ゲート電極８への印加電圧の差により、第２のチャネル
領域L2より低インピーダンスとなる。従って、チャネル
領域に流れるチャネル電流は、第１のチャネル領域L1の
インピーダンスによって制限される。第２のチャネル領
域L2は、低インピーダンスであるため、第１のチャネル
領域L1と第２のチャネル領域L2との間の基板１の表面
に、ドレイン領域３への印加電圧に対応する急激なポテ
ンシャルギャップが形成される。チャネル電流は、この
急激なポテンシャルギャップにより効率良くホットエレ
クトロンを発生する。さらに、このホットエレクトロン
の一部は、容易に浮遊ゲート電極６に注入されて、書き
込みが行われる。ドレイン電圧を電源電圧以下で書き込
みができる理由は、ホットエレクトロンをチャネルの中
間より行っているために、注入効率が良いからである。Next, a memory programming method will be described. The gate electrode 10, a constant voltage is applied closer to the first threshold voltage of the channel region L 1. Further, a high voltage of about 10 V is applied to the control gate electrode 8. Since this voltage of about 10 V does not require a large current, it can be supplied from a booster circuit inside the IC. Further, a voltage lower than the power supply voltage is applied to the drain region 3. The difference in the voltage applied to the first channel region L 1 is a gate electrode 10 and the control gate electrode 8, a low-impedance than the second channel region L 2. Thus, the channel current flowing through the channel region is limited by the first impedance of the channel region L 1. Second channel region L 2 are the low impedance, the surface of the substrate 1 between the first channel region L 1 and the second channel region L 2, corresponding to the voltage applied to the drain region 3 A sharp potential gap is formed. The channel current efficiently generates hot electrons due to the sharp potential gap. Further, a part of the hot electrons is easily injected into the floating gate electrode 6 and writing is performed. The reason why the writing can be performed with the drain voltage being equal to or lower than the power supply voltage is that the hot electrons are conducted from the middle of the channel, so that the injection efficiency is high.
従って、大きな電流を流す電極は全て電源電圧以下に
できるために、5v単一のメモリを達成できる。また、浮
遊ゲート電極６からの電子の抜き取りである消去は、制
御ゲート電極８を基板１と同電位にして、ドレイン領域
３に約15vの高電圧を印加することにより、浮遊ゲート
電極６とドレイン領域３との間の薄い酸化膜にトンネル
電流を流して行う。この高電圧は、電流を多く必要とし
ないので昇圧回路によりIC内部から供給できる。薄い酸
化膜の膜厚は、80〜150Åの薄い酸化膜である。制御ゲ
ート電極８は、浮遊ゲート電極６と強い容量結合してい
るため、容易にトンネル電流を流すことができる。ま
た、ドレイン領域３へ約15vの高い電圧を印加した場
合、薄い酸化膜５による表面ブレイクダウン電圧の低下
を防止するために、少なくとも表面部分に薄い濃度のＮ
型ドレイン領域４を設けている。このようなドレイン領
域構造にすることにより、表面ブレイクダウン電圧を高
くするとともに、濃いN+のドレイン領域３表面での空乏
化を防いでトンネル消去を可能にする。以上説明したよ
うに、本発明のメモリは高電圧は全て同一チップ内の昇
圧回路により供給できる構造であるため、一電源メモリ
ICを実現できる。Therefore, since all the electrodes that flow a large current can be equal to or lower than the power supply voltage, a single memory of 5v can be achieved. Erasing, which is an extraction of electrons from the floating gate electrode 6, is performed by setting the control gate electrode 8 to the same potential as the substrate 1 and applying a high voltage of about 15 V to the drain region 3 so that the floating gate electrode 6 This is performed by passing a tunnel current through a thin oxide film between the region 3. Since this high voltage does not require much current, it can be supplied from inside the IC by a booster circuit. The thin oxide film has a thickness of 80 to 150 °. Since the control gate electrode 8 is strongly capacitively coupled to the floating gate electrode 6, a tunnel current can easily flow. Further, when a high voltage of about 15 V is applied to the drain region 3, at least the surface portion has a low concentration of N to prevent a reduction in the surface breakdown voltage due to the thin oxide film 5.
A mold drain region 4 is provided. With such a drain region structure, the surface breakdown voltage is increased, and depletion on the surface of the deep N + drain region 3 is prevented to enable tunnel erasure. As described above, the memory of the present invention has a structure in which all high voltages can be supplied by the booster circuit in the same chip.
IC can be realized.
ホットエレクトロン書き込みの時に、薄い酸化膜５に
電子トラップが生ずるために書換え特性が劣化する。特
に、薄い酸化膜５の形成後のプロセスを1000℃以上にす
ると劣化しやすい。従って、950℃以下の工程にするた
めに、制御ゲート絶縁膜７をCVDあるいは酸化膜−チッ
化膜−酸化膜のような低温複合膜で形成することによ
り、高書き換えを達成できる。At the time of hot electron writing, rewriting characteristics are degraded because electron traps occur in the thin oxide film 5. In particular, if the process after the formation of the thin oxide film 5 is performed at 1000 ° C. or more, it is likely to deteriorate. Therefore, in order to perform the process at 950 ° C. or lower, high rewriting can be achieved by forming the control gate insulating film 7 by CVD or a low-temperature composite film such as an oxide film-nitride film-oxide film.
また、第１のチャネル領域L1の長さは、短い方がホッ
トエレクトロン注入が効率良くできる。従って、浮遊ゲ
ート電極６と制御ゲート電極８を同一パターンでエッチ
ング後、ゲート絶縁膜９を形成して、多結晶シリコン膜
を形成し、反応性イオンエッチングのような異方性エッ
チングにより、多結晶シリコン膜のサイドウォールを形
成して、このサイドウォールをゲート電極10として用い
ることにより、第１のチャネル領域L1のチャネル長を１
μｍ以下に制御できる。The length of the first channel region L 1 is shorter can be improved hot electron injection efficiency. Therefore, after the floating gate electrode 6 and the control gate electrode 8 are etched in the same pattern, the gate insulating film 9 is formed, a polycrystalline silicon film is formed, and the polycrystalline silicon film is formed by anisotropic etching such as reactive ion etching. forming a side wall of the silicon film, by using the side walls as the gate electrode 10, a first channel length of the channel region L 1 of 1
It can be controlled to μm or less.
本発明のメモリの場合、消去時にゲート電極10を基板
１と同電位にすることにより、不必要なチャネル電流を
流さないですむ。また、読み出し時に、消去されたメモ
リセルに無駄なドレイン電流を流さない構造になってい
る。In the case of the memory of the present invention, the gate electrode 10 is set to the same potential as the substrate 1 at the time of erasing, so that unnecessary channel current does not flow. Further, at the time of reading, the structure is such that unnecessary drain current does not flow through the erased memory cell.
本発明のメモリをマトリックス状に配置する場合、制
御ゲート電極８をワード線、ドレイン領域をビット線、
ソース領域２を基板１と同電位にすることにより、任意
のメモリセルを選択して読み出し、あるいは、書き込む
ことができる。消去は、一括して行うことにより、選択
トランジスタは必要としない。従って、セルサイズを小
さく形成できる。When the memories of the present invention are arranged in a matrix, the control gate electrode 8 is a word line, the drain region is a bit line,
By setting the source region 2 to the same potential as the substrate 1, an arbitrary memory cell can be selected and read or written. Since the erasing is performed collectively, the selection transistor is not required. Therefore, the cell size can be reduced.
この発明は以上説明したように、ゲート電極によって
制御される第１チャネル領域と浮遊ゲート電極により制
御される第２のチャネルとから成るソース・ドレイン領
域間のチャネル領域を構成しており、浮遊ゲート電極と
ドレイン領域との間にトンネル電流を流す薄い酸化膜を
設けたホットエレクトロン注入書き込み・トンネル電流
消去の一トランジスタの電気的消去可能な半導体不揮発
性メモリにすることにより、高集積化を容易にする効果
がある。また、プログラムに必要な高電圧は全て、同一
チップ内の昇圧回路により供給できるメモリであるた
め、単一電源のメモリICを実現できる。As described above, the present invention constitutes a channel region between a source / drain region composed of a first channel region controlled by a gate electrode and a second channel controlled by a floating gate electrode. Easy integration of hot electron injection writing / tunnel current erasing with one transistor electrically erasable semiconductor non-volatile memory provided with a thin oxide film for passing tunnel current between electrode and drain region Has the effect of doing Further, since all the high voltages required for programming can be supplied by the booster circuit in the same chip, a memory IC with a single power supply can be realized.
第１図はこの発明にかかる半導体不揮発性メモリの断面
図であり、第２図は従来の半導体不揮発性メモリの断面
図である。 １……半導体基板 ２……ソース領域 ３……濃い濃度のドレイン領域 ４……薄い濃度のドレイン領域 ５……薄い酸化膜 ６……浮遊ゲート電極 ８……制御ゲート電極 10……ゲート電極FIG. 1 is a sectional view of a semiconductor nonvolatile memory according to the present invention, and FIG. 2 is a sectional view of a conventional semiconductor nonvolatile memory. DESCRIPTION OF SYMBOLS 1 ... Semiconductor substrate 2 ... Source region 3 ... Dense concentration drain region 4 ... Light concentration drain region 5 ... Thin oxide film 6 ... Floating gate electrode 8 ... Control gate electrode 10 ... Gate electrode
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−5569（ＪＰ，Ａ) 特開 昭62−76676（ＪＰ，Ａ) 特開 昭61−131484（ＪＰ，Ａ) 特開 昭61−32478（ＪＰ，Ａ) 特開 昭60−246677（ＪＰ，Ａ) 特開 昭60−246676（ＪＰ，Ａ) 特開 昭60−182776（ＪＰ，Ａ) 特開 昭60−144978（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792 ──────────────────────────────────────────────────続 き Continuation of the front page (56) References JP-A-63-5569 (JP, A) JP-A-62-76676 (JP, A) JP-A-61-131484 (JP, A) JP-A-61-131484 32478 (JP, A) JP-A-60-246677 (JP, A) JP-A-60-246676 (JP, A) JP-A-60-182776 (JP, A) JP-A-60-1444978 (JP, A) (58) Field surveyed (Int.Cl. 7 , DB name) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792
Claims (1)
いて形成された第２導電型のソース領域とドレイン領域
と、前記ドレイン領域、及び前記ソース領域と前記ドレ
イン領域との間の前記半導体基板の上に薄い絶縁膜を介
して形成された浮遊ゲート電極と、前記浮遊ゲート電極
と前記ソース領域との間と前記ソース領域の前記半導体
基板上にゲート絶縁膜を介して設けられたゲート電極
と、前記ゲート電極により制御される前記半導体基板表
面部分である第１のチャネル領域と、前記浮遊ゲート電
極により制御される前記半導体基板表面部分である第２
のチャネル領域とから成り、前記ソース領域と前記ドレ
イン領域との間の前記半導体基板表面部分であるチャネ
ル領域が前記第１のチャネル領域と前記第２のチャネル
領域との直列接続により構成されるとともに、前記ドレ
イン領域は、第２導電型の薄い濃度のドレイン領域と、
前記第２導電型の薄い濃度のドレイン領域の内側に前記
浮遊ゲート電極に平面的に重なるように設けられた第２
導電型の濃いドレイン領域とからなる半導体不揮発性メ
モリの動作方法に於いて、前記浮遊ゲート電極と前記濃
度の濃いドレイン領域との間に高電圧を印加することに
より、前記浮遊ゲート電極中の電荷を前記濃度の濃いド
レイン領域に抜き取る工程を含むことを特徴とする半導
体不揮発性メモリの動作方法。A second conductive type source region and a drain region formed at intervals on a surface portion of the first conductive type semiconductor substrate; the drain region; and a region between the source region and the drain region. A floating gate electrode formed on a semiconductor substrate via a thin insulating film; and a gate provided between the floating gate electrode and the source region and on the semiconductor substrate in the source region via a gate insulating film. An electrode, a first channel region which is a surface portion of the semiconductor substrate controlled by the gate electrode, and a second channel region which is a surface portion of the semiconductor substrate controlled by the floating gate electrode.
A channel region, which is a surface portion of the semiconductor substrate between the source region and the drain region, is formed by series connection of the first channel region and the second channel region. A drain region of a second conductivity type having a low concentration;
A second conductive type is provided inside the lightly doped drain region of the second conductivity type so as to overlap the floating gate electrode in a planar manner.
In a method for operating a semiconductor nonvolatile memory comprising a conductive type deep drain region, a charge in the floating gate electrode is applied by applying a high voltage between the floating gate electrode and the high concentration drain region. Draining into the high-concentration drain region.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63268578A JP3069607B2 (en) | 1988-10-25 | 1988-10-25 | Operating method of semiconductor nonvolatile memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63268578A JP3069607B2 (en) | 1988-10-25 | 1988-10-25 | Operating method of semiconductor nonvolatile memory |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11240152A Division JP2000082755A (en) | 1999-08-26 | 1999-08-26 | Semiconductor non-volatile memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02114674A JPH02114674A (en) | 1990-04-26 |
| JP3069607B2 true JP3069607B2 (en) | 2000-07-24 |
Family
ID=17460473
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63268578A Expired - Lifetime JP3069607B2 (en) | 1988-10-25 | 1988-10-25 | Operating method of semiconductor nonvolatile memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3069607B2 (en) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0531526A4 (en) * | 1991-03-06 | 1993-08-18 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory cell having gate electrode on sidewall of gate electrode part |
| JP2901473B2 (en) * | 1993-12-09 | 1999-06-07 | 日本電気株式会社 | Nonvolatile semiconductor integrated circuit device |
| JP2993358B2 (en) * | 1994-03-11 | 1999-12-20 | 日本電気株式会社 | Operating method of nonvolatile semiconductor memory device |
| JP3402909B2 (en) * | 1996-03-12 | 2003-05-06 | アルプス電気株式会社 | Thin film transistor device and liquid crystal display device |
| US8320191B2 (en) | 2007-08-30 | 2012-11-27 | Infineon Technologies Ag | Memory cell arrangement, method for controlling a memory cell, memory array and electronic device |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0722194B2 (en) * | 1984-07-24 | 1995-03-08 | 工業技術院長 | Non-volatile memory |
-
1988
- 1988-10-25 JP JP63268578A patent/JP3069607B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02114674A (en) | 1990-04-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5586073A (en) | Semiconductor device having a multi-layer channel structure | |
| US5896315A (en) | Nonvolatile memory | |
| JP2815495B2 (en) | Semiconductor storage device | |
| US6653685B2 (en) | Nonvolatile memory device | |
| US5079603A (en) | Semiconductor memory device | |
| US4417264A (en) | Electrically alterable, nonvolatile floating gate memory device | |
| JPH0760864B2 (en) | Semiconductor integrated circuit device | |
| JPS637031B2 (en) | ||
| JP3231437B2 (en) | Nonvolatile semiconductor memory device | |
| JPH06196714A (en) | Semiconductor memory device and drive system therefor | |
| US5592003A (en) | Nonvolatile semiconductor memory and method of rewriting data thereto | |
| JP3288100B2 (en) | Nonvolatile semiconductor memory device and rewriting method thereof | |
| JPH04105368A (en) | Nonvolatile semiconductor storage device | |
| JP3069607B2 (en) | Operating method of semiconductor nonvolatile memory | |
| EP0387102A2 (en) | Semi-conductor non-volatile memory and method of writing the same | |
| JP3216230B2 (en) | Rewriting method of nonvolatile semiconductor memory cell | |
| JPH11238814A (en) | Semiconductor storage device and its control method | |
| JP2002026154A (en) | Semiconductor memory and semiconductor device | |
| JPH06302828A (en) | Nonvolatile semiconductor memory device | |
| JP3288099B2 (en) | Nonvolatile semiconductor memory device and rewriting method thereof | |
| US6642571B2 (en) | Nonvolatile semiconductor memory | |
| JPH0577189B2 (en) | ||
| JPS62183161A (en) | Semiconductor integrated circuit device | |
| JP2867267B2 (en) | Semiconductor nonvolatile memory and operation method thereof | |
| JP2877641B2 (en) | Semiconductor memory device and driving method thereof |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080526 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090526 Year of fee payment: 9 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090526 Year of fee payment: 9 |