JP3054109B2 - Logic circuit delay calculation method, delay calculation apparatus thereof, and delay data calculation method of delay library - Google Patents
Logic circuit delay calculation method, delay calculation apparatus thereof, and delay data calculation method of delay libraryInfo
- Publication number
- JP3054109B2 JP3054109B2 JP9223274A JP22327497A JP3054109B2 JP 3054109 B2 JP3054109 B2 JP 3054109B2 JP 9223274 A JP9223274 A JP 9223274A JP 22327497 A JP22327497 A JP 22327497A JP 3054109 B2 JP3054109 B2 JP 3054109B2
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- supply voltage
- delay
- current
- coefficient
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【0001】[0001]
【発明の属する技術分野】本発明は、論理回路の遅延時
間を高精度に計算する遅延計算方法、遅延計算装置及び
遅延ライブラリの遅延データ計算方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a delay calculation method for calculating a delay time of a logic circuit with high accuracy, a delay calculation device, and a delay data calculation method for a delay library.
【0002】[0002]
【従来の技術】集積回路の内部の電源電圧は、外部の電
源端子に印加される電源電圧の電圧値と内部回路に印加
される電源電圧の電圧値とが異なる場合がある。それ
は、集積回路の特性向上のために意図的に異なる電圧値
に設定する場合と、集積回路の高速化及び製造プロセス
の微細化から生ずる寄生素子によりもたらされる場合と
である。2. Description of the Related Art As for the power supply voltage inside an integrated circuit, the voltage value of the power supply voltage applied to an external power supply terminal may be different from the voltage value of the power supply voltage applied to an internal circuit. One is to intentionally set different voltage values to improve the characteristics of the integrated circuit, and the other is to be caused by a parasitic element resulting from an increase in the speed of the integrated circuit and miniaturization of the manufacturing process.
【0003】以下、それぞれの場合を説明する。[0003] Each case will be described below.
【0004】(第1の従来例)集積回路の低消費電力化
又は回路速度の高速化を図るために、内部の回路ブロッ
クに印加する電源電圧を選択的に設定する場合がある。
例えば、低消費電力化が必要とされる回路ブロックに電
源端子の印加電圧よりも低い電圧を設定し、高速化が必
要とされる回路ブロックに外部の電源電圧と同一の電源
電圧を設定する。(First Conventional Example) In order to reduce the power consumption of an integrated circuit or increase the circuit speed, a power supply voltage applied to an internal circuit block may be selectively set.
For example, a voltage lower than the voltage applied to the power supply terminal is set in a circuit block requiring low power consumption, and the same power supply voltage as an external power supply voltage is set in a circuit block requiring high speed.
【0005】このように集積回路の設計を行なう場合
に、該集積回路の信号伝搬の遅延検証と動作検証とを行
なうためには、ゲートレベルの遅延ライブラリを電源電
圧ごとに作成し、所望の遅延ライブラリを選択して使用
する必要がある。In designing an integrated circuit as described above, in order to verify delay and operation of signal propagation of the integrated circuit, a gate-level delay library is created for each power supply voltage, and a desired delay is determined. You need to select and use a library.
【0006】(第2の従来例)集積回路の回路ブロック
に電源電位を供給する電源線(以下、VDD線と略記す
る。)と、グランド電位を供給するグランド線(以下、
VSS線と略記する。)に消費電流が流れ、VDD線及
びVSS線に現われる抵抗(R)、容量(C)又はイン
ダクタンス(L)よりなる配線寄生素子によって電圧変
動が発生する。例えば、簡単のため、電源配線の配線寄
生素子は抵抗のみとする。回路ブロックに実効的に印加
される電源電圧がこの配線抵抗に起因する電圧変動によ
って小さくなるため遅延時間が増大する。しかしなが
ら、従来の遅延計算方法においては、印加される電源電
圧が変化しない理想的なVDD線及びVSS線を前提に
しているため、得られた解析結果と実測結果との誤差が
大きくなるという問題を有している。(Second Conventional Example) A power supply line (hereinafter abbreviated as a VDD line) for supplying a power supply potential to a circuit block of an integrated circuit, and a ground line (hereinafter abbreviated as VDD) for supplying a ground potential.
Abbreviated as VSS line. ), Current consumption flows, and a voltage fluctuation occurs due to a wiring parasitic element formed of a resistance (R), a capacitance (C), or an inductance (L) appearing on the VDD line and the VSS line. For example, for simplicity, the wiring parasitic element of the power supply wiring is only a resistor. The power supply voltage effectively applied to the circuit block becomes smaller due to the voltage fluctuation caused by the wiring resistance, so that the delay time increases. However, in the conventional delay calculation method, since an ideal VDD line and a VSS line in which the applied power supply voltage does not change are premised, a problem that an error between the obtained analysis result and the actual measurement result becomes large. Have.
【0007】これを解決する方法として、例えば特開平
6−124318に示されたシミュレーション方法があ
る。本シミュレーション方法によると、データ抽出部、
プロセスパラメータ格納部及び電源電圧格納部により電
源配線の抵抗を算出すると共に、利得係数算出部及びド
レイン電流算出部においてゲート素子であるMOSFE
Tのドレイン電流を算出する。電源配線の抵抗及びドレ
イン電流を用いて電源線の電圧降下量を計算した後、伝
搬遅延算出部においてドレイン電流の利得係数βと付随
容量とから遅延時間を計算している。As a method for solving this, there is a simulation method disclosed in, for example, Japanese Patent Application Laid-Open No. 6-124318. According to the simulation method, the data extraction unit,
The process parameter storage unit and the power supply voltage storage unit calculate the resistance of the power supply wiring, and the gain coefficient calculation unit and the drain current calculation unit use the MOSFE as a gate element.
The drain current of T is calculated. After calculating the voltage drop amount of the power supply line using the resistance of the power supply wiring and the drain current, the propagation delay calculation unit calculates the delay time from the gain coefficient β of the drain current and the associated capacitance.
【0008】[0008]
(第1の従来例)前記第1の従来例に示したように、セ
ルライブラリから所望の遅延データを求める遅延データ
抽出処理は電源電圧を所定の値に設定することを前提に
しているため、異なる電源電圧の設定値の回数分だけ遅
延データを抽出する必要があるので、多ビットの加算セ
ルなどの多入力ゲートの場合は抽出時間が長くかかるこ
とになり、その結果、セルライブラリの設計期間が長く
なるという問題を有している。また、遅延時間を考慮し
た電源電圧による消費電力と遅延時間との双方の最適化
を図るための電源電圧の最適解を求めるということに対
応できなかった。(First Conventional Example) As described in the first conventional example, the delay data extraction processing for obtaining desired delay data from a cell library is based on the assumption that the power supply voltage is set to a predetermined value. Since it is necessary to extract the delay data by the number of times of the set values of the different power supply voltages, the extraction time is long in the case of a multi-input gate such as a multi-bit addition cell. Has the problem that it becomes longer. Further, it has not been possible to cope with finding an optimum solution of the power supply voltage for optimizing both the power consumption by the power supply voltage and the delay time in consideration of the delay time.
【0009】(第2の従来例)前記第2の従来例に示し
た特開平6−124318においては、遅延時間の電源
電圧依存性の計算の重要なポイントである伝搬遅延算出
部での利得係数βと遅延時間との関係が開示されておら
ず、具体的な遅延時間の計算方法が示されていないとい
う問題を有している。(Second Conventional Example) In Japanese Patent Application Laid-Open No. 6-124318 shown in the second conventional example, a gain coefficient in a propagation delay calculating section, which is an important point in calculation of power supply voltage dependence of delay time, is described. There is a problem that the relationship between β and the delay time is not disclosed, and a specific calculation method of the delay time is not disclosed.
【0010】また、利得係数βの電源電圧依存性から遅
延時間を解析する方法として、トランジスタレベルやス
イッチレベルの回路シミュレーションによってMOSF
ETのドレイン電流の電圧依存性をもとにして負荷容量
若しくは負荷抵抗を充電又は放電する時間を求める方法
がある。しかしながら、この方法は、回路シミュレーシ
ョンの対象にトランジスタレベルに展開したネットリス
トを用いることから、回路素子数が多くなり、大規模回
路では解析時間がかかりすぎるため、実用的でないとい
う問題を有している。As a method of analyzing the delay time from the power supply voltage dependence of the gain coefficient β, a MOSF is analyzed by a circuit simulation at a transistor level or a switch level.
There is a method of obtaining a time for charging or discharging a load capacitance or a load resistance based on the voltage dependence of the drain current of the ET. However, this method has a problem that it is not practical because the number of circuit elements increases because a netlist expanded at the transistor level is used as a target of circuit simulation, and the analysis time is too long for a large-scale circuit. I have.
【0011】また、遅延時間の電源電圧依存性を計算す
る方法として、あらかじめ算出しておいた遅延時間の電
源電圧依存係数を遅延時間に乗ずる方法があり、第1の
従来例のように、あらかじめ動作条件ごとにVDD線及
びVSS線の電源電圧変動量分の電位を差し引いた実効
的な複数の電源電圧を求めておき、その電源電圧ごとに
抽出しておいた遅延値を用いる方法が考えられる。しか
しながら、これらの方法は、実効的な電源電圧があらか
じめ決められている必要があり、異なる電源電圧の配線
に接続された複数の回路ブロックや、異なる周波数又は
異なる頻度で動作する回路ブロックなど、実際の集積回
路内で個々の回路ブロックごとに発生する異なる電源線
の電圧変動の影響を正確に解析できないという問題を有
している。As a method of calculating the power supply voltage dependency of the delay time, there is a method of multiplying the power supply voltage dependency coefficient of the delay time calculated in advance by the delay time. A method is conceivable in which a plurality of effective power supply voltages are obtained by subtracting the potential corresponding to the power supply voltage fluctuation amount of the VDD line and the VSS line for each operating condition, and the delay values extracted for each of the power supply voltages are used. . However, these methods require an effective power supply voltage to be determined in advance, and in practice, such as a plurality of circuit blocks connected to wiring of different power supply voltages or a circuit block operating at a different frequency or a different frequency. However, there is a problem that it is not possible to accurately analyze the influence of the voltage fluctuation of the different power supply lines generated for each circuit block in the integrated circuit.
【0012】さらに、第1の従来例に示すように、複数
の異なる電源電圧で動作する回路ブロックを内蔵する集
積回路の場合は、遅延時間の電源電圧依存係数を一律に
乗ずる方法では集積回路全体の遅延計算を行なうことが
できない。Further, as shown in the first conventional example, in the case of an integrated circuit including a plurality of circuit blocks operating at different power supply voltages, a method of uniformly multiplying the power supply voltage dependency coefficient of the delay time by the entire integrated circuit is used. Cannot be calculated.
【0013】本発明は、前記従来の問題を一挙に解決
し、論理回路の遅延時間の電源電圧依存性を容易に且つ
解析的に計算して遅延時間を確実に求めることができる
ようにすることを目的とする。An object of the present invention is to solve the above-mentioned conventional problems at once, and to make it possible to easily and analytically calculate the power supply voltage dependence of the delay time of a logic circuit so that the delay time can be reliably obtained. With the goal.
【0014】[0014]
【課題を解決するための手段】前記の目的を達成するた
め、本発明は、第1の電源電圧が印加される論理回路の
遅延時間に、第1の電源電圧に対する第2の電源電圧の
比の値である電源電圧係数と、第2の電源電圧が印加さ
れたときの前記FETのドレイン飽和電流に対する第1
の電源電圧が印加されたときのFETのドレイン飽和電
流の比の値である電流係数とを乗ずることにより、第2
の電源電圧が印加される論理回路の遅延時間を算出する
ものである。In order to achieve the above-mentioned object, the present invention provides a method for controlling a delay time of a logic circuit to which a first power supply voltage is applied, by adding a ratio of the second power supply voltage to the first power supply voltage. Power supply voltage coefficient, which is the value of
Multiplied by the current coefficient which is the value of the ratio of the drain saturation current of the FET when the power supply voltage of
Of the logic circuit to which the power supply voltage is applied.
【0015】本発明に係る第1の論理回路の遅延計算方
法は、FETを含む複数の論理素子からなる論理回路の
シミュレーションを行なう際に、論理回路の電源電圧に
よる信号伝搬時間の遅延を算出する論理回路の遅延計算
方法であって、第1の電源電圧に対する第2の電源電圧
の比の値を電源電圧係数とし、第2の電源電圧が印加さ
れたときのFETのドレイン飽和電流に対する第1の電
源電圧が印加されたときのFETのドレイン飽和電流の
比の値を電流係数とし、第1の電源電圧が印加されたと
きの論理回路の遅延時間である第1の遅延時間と電源電
圧係数と電流係数との積を算出し、該算出結果を、第2
の電源電圧が印加されたときの論理回路の遅延時間であ
る第2の遅延時間とする。According to a first logic circuit delay calculation method according to the present invention, when a logic circuit including a plurality of logic elements including FETs is simulated, a delay in signal propagation time due to a power supply voltage of the logic circuit is calculated. A delay calculation method for a logic circuit, wherein a value of a ratio of a second power supply voltage to a first power supply voltage is used as a power supply voltage coefficient, and a first value with respect to a drain saturation current of the FET when the second power supply voltage is applied. The value of the ratio of the drain saturation current of the FET when the first power supply voltage is applied is defined as a current coefficient, and the first delay time and the power supply voltage coefficient which are delay times of the logic circuit when the first power supply voltage is applied. Is calculated by multiplying the product of
Is the delay time of the logic circuit when the power supply voltage is applied.
【0016】本発明に係る第2の論理回路の遅延計算方
法は、一の論理回路を構成しており、それぞれがFET
を含む複数の論理素子からなり、互いに異なる実効電源
電圧によって動作する複数の回路ブロックの各実効電源
電圧による信号伝搬時間の遅延を算出する論理回路の遅
延計算方法であって、基準電源電圧に対する各回路ブロ
ックの電源電圧の比の値である電源電圧係数を算出し、
各回路ブロックの実効電源電圧が印加されたときのFE
Tのドレイン飽和電流に対する基準電源電圧が印加され
たときのFETのドレイン飽和電流の比の値である電流
係数を算出し、基準電源電圧が印加されたときの各回路
ブロックの遅延時間である基準遅延時間と各回路ブロッ
クごとの電源電圧係数と電流係数との積を算出し、該算
出結果を、各回路ブロックの遅延時間である実効遅延時
間とする。In the second logic circuit delay calculation method according to the present invention, one logic circuit is constructed, and each of the logic circuits comprises an FET.
A logic circuit delay calculation method for calculating a signal propagation time delay due to each effective power supply voltage of a plurality of circuit blocks that operate with different effective power supply voltages, comprising a plurality of logic elements including: Calculate the power supply voltage coefficient which is the value of the power supply voltage ratio of the circuit block,
FE when the effective power supply voltage of each circuit block is applied
A current coefficient which is a value of a ratio of a drain saturation current of the FET when a reference power supply voltage is applied to a drain saturation current of T is calculated, and a reference which is a delay time of each circuit block when the reference power supply voltage is applied. The product of the delay time, the power supply voltage coefficient and the current coefficient of each circuit block is calculated, and the calculation result is set as the effective delay time which is the delay time of each circuit block.
【0017】本発明に係る第3の論理回路の遅延計算方
法は、FETを含む複数の論理素子からなる論理回路の
シミュレーションを行なう際に、論理回路の電源電圧の
電圧変動による信号伝搬時間の遅延を算出する論理回路
の遅延計算方法であって、論理回路の消費電流及び電源
線の配線寄生素子によって生ずる電圧変動による変動電
圧を算出した後、電源端子に印加される基準電源電圧と
変動電圧との差を求めることにより、論理回路に印加さ
れる実効的な電源電圧である実効電源電圧を求め、基準
電源電圧に対する実効電源電圧の比の値である電源電圧
係数を算出すると共に、実効電源電圧が印加されたとき
のFETのドレイン飽和電流に対する基準電源電圧が印
加されたときのFETのドレイン飽和電流の比の値であ
る電流係数を算出し、基準電源電圧に基づいて算出され
た論理回路の基準となる遅延時間と電源電圧係数と電流
係数との積を算出し、該算出結果を、実効電源電圧が印
加されたときの論理回路の遅延時間である実効的な遅延
時間とする。According to a third method for calculating a delay of a logic circuit according to the present invention, when simulating a logic circuit including a plurality of logic elements including an FET, a signal propagation time delay due to a voltage fluctuation of a power supply voltage of the logic circuit is provided. Is a method of calculating a delay of a logic circuit, which calculates a fluctuation voltage due to a current consumption of the logic circuit and a voltage fluctuation caused by a wiring parasitic element of a power line, and then calculates a reference power supply voltage and a fluctuation voltage applied to a power supply terminal. The effective power supply voltage, which is the ratio of the effective power supply voltage to the reference power supply voltage, is calculated by calculating the effective power supply voltage applied to the logic circuit. Calculates the current coefficient which is the value of the ratio of the drain saturation current of the FET when the reference power supply voltage is applied to the drain saturation current of the FET when is applied Calculates the product of the power supply voltage coefficient and the current coefficient as a reference delay time of the logic circuit calculated based on the reference power supply voltage, and calculates the result of the delay of the logic circuit when the effective power supply voltage is applied. The time is an effective delay time.
【0018】第3の論理回路の遅延計算方法において、
論理回路の消費電流を、複数の論理素子のうち、一の動
作時刻に合わせて共に動作する特定の論理素子ごとの消
費電流の和とし、消費電流の和に基づいて特定の論理素
子が接続される電源線の電圧変動量を算出し、電源線の
電圧変動量を変動電圧とすることが好ましい。In a third delay calculation method for a logic circuit,
The current consumption of the logic circuit is the sum of the current consumption of each of the specific logic elements operating together at one operation time among the plurality of logic elements, and the specific logic element is connected based on the sum of the current consumption. It is preferable that the amount of voltage fluctuation of the power supply line be calculated and the amount of voltage fluctuation of the power supply line be used as the fluctuation voltage.
【0019】第1〜3の論理回路の遅延計算方法におい
て、FETはPチャネルMOSFETであることが好ま
しい。In the first to third logic circuit delay calculation methods, the FET is preferably a P-channel MOSFET.
【0020】第1〜3の論理回路の遅延計算方法におい
て、FETのドレイン飽和電流を、電源電圧とFETの
しきい値電圧との差を所定の係数で累乗し、累乗して得
られた値に電流の利得係数を乗じることによって求める
ことが好ましい。In the first to third logic circuit delay calculation methods, a value obtained by raising a drain saturation current of an FET to a power of a difference between a power supply voltage and a threshold voltage of the FET by a predetermined coefficient, and raising the power to the power. Is preferably multiplied by a current gain coefficient.
【0021】本発明に係る第1の論理回路の遅延計算装
置は、FETを含む複数の論理素子からなる論理回路の
シミュレーションを行なう際に、論理回路の電源電圧に
よる信号伝搬時間の遅延を算出する論理回路の遅延計算
装置であって、論理素子の論理回路における配置を決定
するレイアウトデータを付与するレイアウトデータ付与
手段と、論理回路の接続情報を付与する接続情報付与手
段と、論理回路の配線及び論理素子の電気特性を決定す
るプロセス情報を付与するプロセスパラメータ付与手段
と、論理素子の遅延データを付与するライブラリデータ
付与手段と、第1の電源電圧に対する第2の電源電圧の
比の値である電源電圧係数を決定すると共に、第2の電
源電圧が印加されたときのFETのドレイン飽和電流に
対する第1の電源電圧が印加されたときのFETのドレ
イン飽和電流の比の値である電流係数を決定する遅延電
源係数決定手段と、遅延データ、レイアウトデータ、プ
ロセス情報及び接続情報に基づいて、第1の電源電圧が
印加されたときの論理回路の遅延時間を算出する遅延計
算手段と、遅延計算手段が算出した遅延時間と電源電圧
係数と電流係数との積を算出し、該算出結果を、第2の
電源電圧が印加されたときの論理回路の実効的な遅延時
間とする実効遅延計算手段とを備えている。A first logic circuit delay calculation device according to the present invention calculates a signal propagation time delay due to a power supply voltage of a logic circuit when simulating a logic circuit including a plurality of logic elements including FETs. A delay calculation device for a logic circuit, comprising: a layout data providing unit for providing layout data for determining an arrangement of a logic element in the logic circuit; a connection information providing unit for providing connection information of the logic circuit; A process parameter assigning unit for assigning process information for determining electrical characteristics of the logic element; a library data assigning unit for assigning delay data of the logic element; and a value of a ratio of the second power supply voltage to the first power supply voltage. A power supply voltage coefficient is determined, and a first power supply to a drain saturation current of the FET when a second power supply voltage is applied. Power supply coefficient determining means for determining a current coefficient which is a value of a ratio of a drain saturation current of the FET when a voltage is applied, and a first power supply voltage based on delay data, layout data, process information and connection information. Delay calculating means for calculating a delay time of the logic circuit when the voltage is applied, a product of the delay time calculated by the delay calculating means, the power supply voltage coefficient, and the current coefficient, and the calculation result is represented by a second power supply. Effective delay calculating means for calculating an effective delay time of the logic circuit when a voltage is applied.
【0022】第1の論理回路の遅延計算装置において、
論理回路は、互いに異なる電源電圧によって動作し、一
の論理回路を構成する複数の回路ブロックからなり、論
理回路及び回路ブロックの各電源電圧情報を付与する電
源電圧情報付与手段をさらに備え、遅延電源係数決定手
段は、基準電源電圧に対する各回路ブロックの電源電圧
の比の値を定義するブロック別電源電圧係数を決定する
手段と、各回路ブロックの電源電圧が印加されたときの
FETのドレイン飽和電流に対する基準電源電圧が印加
されたときのFETのドレイン飽和電流の比の値を定義
するブロック別電流係数を決定する手段とを有している
ことが好ましい。In the first logic circuit delay calculating device,
The logic circuit is operated by different power supply voltages from each other, is composed of a plurality of circuit blocks constituting one logic circuit, and further includes a power supply voltage information providing means for providing each power supply voltage information of the logic circuit and the circuit block, The coefficient determining means includes means for determining a power supply voltage coefficient for each block that defines a value of a power supply voltage of each circuit block with respect to a reference power supply voltage, and a drain saturation current of the FET when the power supply voltage of each circuit block is applied. And a means for determining a block-by-block current coefficient that defines the value of the ratio of the drain saturation current of the FET when the reference power supply voltage is applied.
【0023】本発明に係る第2の論理回路の遅延計算装
置は、FETを含む複数の論理素子からなる論理回路の
シミュレーションを行なう際に、論理回路の電源電圧の
電圧変動による信号伝搬時間の遅延を算出する論理回路
の遅延計算装置であって、論理素子の論理回路における
配置を決定するレイアウトデータを付与するレイアウト
データ付与手段と、論理回路の接続情報を付与する接続
情報付与手段と、論理回路の配線及び論理素子の電気特
性を決定するプロセス情報を付与するプロセスパラメー
タ付与手段と、論理素子の遅延データ及び消費電流デー
タを付与するライブラリデータ付与手段と、レイアウト
データ及びプロセスパラメータを用いて信号配線の寄生
素子を抽出する信号配線抽出手段と、レイアウトデータ
及びプロセスパラメータを用いて電源端子と論理回路と
が接続されている電源配線の配線寄生素子を抽出する電
源配線寄生素子抽出手段と、信号配線の寄生素子及び消
費電流データを用いて論理回路の消費電流を算出する消
費電流計算手段と、消費電流と電源配線の配線寄生素子
とを用いて電源配線の電圧変動量を算出し、電源端子に
印加される電源電圧と電圧変動量分の電圧との差を求め
て実効的な電源電圧である実効電源電圧を算出する実効
電源電圧計算手段と、電源電圧に対する実効電源電圧の
比の値である電源電圧係数を決定すると共に、実効電源
電圧が印加されたときのFETのドレイン飽和電流に対
する電源電圧が印加されたときのFETのドレイン飽和
電流の比の値である電流係数を決定する遅延電源係数決
定手段と、信号配線の寄生素子と論理素子の遅延データ
とを用いて電源電圧が印加されたときの遅延時間を算出
する遅延計算手段と、遅延計算手段が算出した遅延時間
と電源電圧係数と電流係数との積を算出し、該算出結果
を、論理回路の実効遅延時間とする実効遅延計算手段と
を備えている。In the second logic circuit delay calculating apparatus according to the present invention, when simulating a logic circuit including a plurality of logic elements including FETs, a delay in a signal propagation time due to a voltage fluctuation of a power supply voltage of the logic circuit. A delay calculation device for a logic circuit that calculates layout data, a layout data providing unit for providing layout data for determining an arrangement of a logic element in the logic circuit, a connection information providing unit for providing connection information of the logic circuit, Parameter assigning means for assigning process information for determining electrical characteristics of wiring and logic elements, library data assigning means for assigning delay data and current consumption data of logic elements, and signal wiring using layout data and process parameters Signal wiring extracting means for extracting parasitic elements of Power source wiring parasitic element extracting means for extracting a wiring parasitic element of a power wiring in which a power supply terminal and a logic circuit are connected with each other by using data, and a current consumption of a logic circuit using a parasitic element of a signal wiring and current consumption data. The power supply voltage fluctuation amount is calculated using the current consumption and the power supply wiring parasitic element, and the difference between the power supply voltage applied to the power supply terminal and the voltage corresponding to the voltage fluctuation amount is calculated. And an effective power supply voltage calculating means for calculating an effective power supply voltage, which is an effective power supply voltage, and a power supply voltage coefficient which is a value of a ratio of the effective power supply voltage to the power supply voltage. Delay power supply coefficient determining means for determining a current coefficient which is a value of a ratio of a drain saturation current of the FET when a power supply voltage is applied to a drain saturation current of the FET, and a parasitic element of the signal wiring. Delay calculation means for calculating a delay time when a power supply voltage is applied using the delay data of the element; and calculating a product of the delay time calculated by the delay calculation means, a power supply voltage coefficient and a current coefficient, and Effective delay calculating means for setting the result as an effective delay time of the logic circuit.
【0024】第2の論理回路の遅延計算装置において、
消費電流計算手段は、複数の論理素子のうち、一の動作
時刻に合わせて共に動作する特定の論理素子ごとの消費
電流の和を算出し、実効電源電圧計算手段は、消費電流
の和と電源配線の配線寄生素子とを用いて特定の論理素
子が接続される電源配線の電圧変動量を算出し、遅延電
源係数決定手段は、複数の論理素子のうち動作時刻の早
い論理素子から順に、該論理素子に印加される実効電源
電圧を用いて論理素子ごとに電源電圧係数と電流係数と
を算出することが好ましい。In a second logic circuit delay calculating device,
The current consumption calculation means calculates the sum of the current consumption of each of the plurality of logic elements and a specific logic element operating together at one operation time, and the effective power supply voltage calculation means calculates the sum of the current consumption and the power supply. The voltage variation of the power supply wiring to which the specific logic element is connected is calculated using the wiring parasitic element of the wiring, and the delayed power supply coefficient determining means determines the voltage variation amount of the plurality of logic elements in order from the logic element having the earliest operation time. It is preferable to calculate a power supply voltage coefficient and a current coefficient for each logic element using an effective power supply voltage applied to the logic element.
【0025】第2の論理回路の遅延計算装置において、
論理回路は、それぞれが少なくとも1つのスタンダード
セルを有する少なくとも1つの回路ブロックからなる集
積回路であって、集積回路には電源電圧が印加される外
部電源端子が設けられ、少なくとも1つの回路ブロック
には、外部電源端子に接続され、回路ブロックを駆動す
る電圧が印加されるブロック用電源端子が設けられ、少
なくとも1つのスタンダードセルには、ブロック用電源
端子に接続され、スタンダードセルを駆動する電圧が印
加されるセル用電源端子が設けられており、消費電流計
算手段は、信号配線の寄生素子及びスタンダードセルの
消費電流データを用いて回路ブロックの消費電流を算出
するブロックレベル消費電流計算手段と、回路ブロック
の消費電流を用いて集積回路の消費電流を算出するチッ
プレベル消費電流計算手段とを有し、実効電源電圧計算
手段は、回路ブロックの消費電流を用いて外部電源端子
からブロック用電源端子までの電源配線の電圧変動量で
あるチップレベルの変動電圧を算出するチップレベル変
動電圧計算手段と、外部電源端子に印加される電源電圧
とチップレベルの変動電圧との差を求めることにより、
チップレベルの実効電源電圧を算出するチップレベル実
効電源電圧計算手段と、スタンダードセルの消費電流デ
ータに基づいてブロック用電源端子からセル用電源端子
までの電圧変動量であるブロックレベルの変動電圧を算
出するブロックレベル変動電圧計算手段と、チップレベ
ルの実効電源電圧とブロックレベルの変動電圧との差を
求めることにより、ブロックレベルの実効電源電圧を算
出するブロックレベル実効電源電圧計算手段とを有し、
ブロックレベルの実効電源電圧に基づいて集積回路の実
効遅延時間を算出することが好ましい。In the second logic circuit delay calculating device,
The logic circuit is an integrated circuit including at least one circuit block each having at least one standard cell. The integrated circuit is provided with an external power supply terminal to which a power supply voltage is applied, and the at least one circuit block has at least one circuit block. A block power supply terminal connected to the external power supply terminal and to which a voltage for driving the circuit block is applied is provided, and at least one standard cell is connected to the block power supply terminal and receives a voltage for driving the standard cell. Current consumption calculating means for calculating a current consumption of a circuit block using current consumption data of a parasitic element of a signal line and current consumption of a standard cell; Chip-level current consumption that calculates the current consumption of an integrated circuit using the current consumption of a block Calculating means for calculating a chip-level fluctuation voltage that is a voltage fluctuation amount of a power supply wiring from an external power supply terminal to a block power supply terminal using current consumption of a circuit block. By calculating a fluctuation voltage calculating means and a difference between a power supply voltage applied to an external power supply terminal and a chip-level fluctuation voltage,
A chip-level effective power supply voltage calculating means for calculating a chip-level effective power supply voltage; and a block-level fluctuation voltage, which is a voltage fluctuation amount from a block power supply terminal to a cell power supply terminal, based on current consumption data of a standard cell. Block level fluctuation voltage calculation means, and a block level effective power supply voltage calculation means for calculating a block level effective power supply voltage by calculating a difference between the chip level effective power supply voltage and the block level fluctuation voltage,
It is preferable to calculate the effective delay time of the integrated circuit based on the block-level effective power supply voltage.
【0026】第2の論理回路の遅延計算装置において、
消費電流計算手段は、複数のスタンダードセルのうち、
一の動作時刻に合わせて共に動作する特定のスタンダー
ドセルごとの消費電流の和を算出して、スタンダードセ
ルの消費電流とし、該スタンダードセルの消費電流と電
源配線の配線寄生容量とを用いて特定のスタンダードセ
ルが接続される電源配線の電圧変動量を算出し、遅延電
源係数決定手段は、複数のスタンダードセルのうち動作
時刻の早いスタンダードセルから順に、該スタンダード
セルに印加される実効電源電圧を用いてスタンダードセ
ルごとに電源電圧係数と電流係数とを算出することが好
ましい。In the second logic circuit delay calculating device,
The current consumption calculating means is configured to calculate, among the plurality of standard cells,
Calculate the sum of the current consumption of each specific standard cell operating together at one operation time, determine the current consumption of the standard cell, and specify the current consumption of the standard cell and the wiring parasitic capacitance of the power supply wiring. The amount of voltage fluctuation of the power supply wiring to which the standard cell is connected is calculated, and the delayed power coefficient determining means calculates the effective power supply voltage applied to the standard cell in order from the standard cell having the earlier operation time among the plurality of standard cells. Preferably, the power supply voltage coefficient and the current coefficient are calculated for each standard cell.
【0027】第2の論理回路の遅延計算装置において、
消費電流計算手段は、接続情報のノードごとのスイッチ
ング頻度を付与するスイッチング頻度データ付与手段を
有し、スイッチング頻度、信号配線の寄生素子及びスタ
ンダードセルの消費電流データを用いて集積回路の消費
電流を算出することが好ましい。In a second logic circuit delay calculator,
The current consumption calculation means has switching frequency data giving means for giving a switching frequency for each node of the connection information, and calculates the current consumption of the integrated circuit by using the switching frequency, the current consumption of the parasitic element of the signal wiring and the current consumption of the standard cell. Preferably, it is calculated.
【0028】第2の論理回路の遅延計算装置において、
消費電流計算手段は、接続情報に含まれる論理関数を用
いて一の論理値から他の論理値に遷移する確率である遷
移確率を算出し、遷移確率、信号配線の寄生素子及びス
タンダードセルの消費電流データを用いて集積回路の消
費電流を算出することが好ましい。In the second logic circuit delay calculating device,
The current consumption calculation means calculates a transition probability, which is a probability of transition from one logical value to another logical value, using a logical function included in the connection information, and calculates a transition probability, a parasitic element of a signal wiring, and a consumption of a standard cell. It is preferable to calculate the current consumption of the integrated circuit using the current data.
【0029】第1又は第2の論理回路の遅延計算装置に
おいて、実効電源電圧計算手段が出力する計算結果を記
憶しておき、実効電源電圧計算手段の今回の計算結果と
記憶された計算結果との差が所定範囲に収まるか否かを
判定し、所定範囲に収まらない場合は、所定範囲に収ま
るまで消費電流計算手段と実効電源電圧計算手段とを繰
り返す収束条件判定手段をさらに備えていることが好ま
しい。In the delay calculation device for the first or second logic circuit, the calculation result output by the effective power supply voltage calculation means is stored, and the current calculation result of the effective power supply voltage calculation means and the stored calculation result are compared with each other. Convergence condition judging means for judging whether or not the difference falls within a predetermined range, and when the difference does not fall within the predetermined range, repeating the current consumption calculating means and the effective power supply voltage calculating means until the difference falls within the predetermined range. Is preferred.
【0030】第1又は第2の論理回路の遅延計算装置に
おいて、FETはPチャネルMOSFETであることが
好ましい。In the delay calculation device for the first or second logic circuit, the FET is preferably a P-channel MOSFET.
【0031】第1又は第2の論理回路の遅延計算装置に
おいて、FETのドレイン飽和電流は、電源電圧とFE
Tのしきい値電圧との差を所定の係数で累乗し、累乗し
て得られた値に電流の利得係数を乗じることにより求め
られることが好ましい。In the delay calculation device for the first or second logic circuit, the drain saturation current of the FET is determined by the power supply voltage and the FE
Preferably, the difference between T and the threshold voltage is raised to a power by a predetermined coefficient, and the value obtained by raising the power is multiplied by a gain coefficient of the current.
【0032】本発明に係る第1の遅延ライブラリの遅延
データ計算方法は、FETを含む論理素子からなる論理
回路のシミュレーションに用いる遅延ライブラリの信号
伝搬時間の遅延データ計算方法であって、第1の電源電
圧に対する第2の電源電圧の比の値である電源電圧係数
を定義する電源電圧係数定義工程と、第2の電源電圧が
印加されたときのFETのドレイン飽和電流に対する第
1の電源電圧が印加されたときのFETのドレイン飽和
電流の比の値である電流係数を定義する電流係数定義工
程と、第1の電源電圧が印加されたときの論理回路の遅
延時間である第1の遅延時間を定義する第1の遅延時間
定義工程と、第1の遅延時間と電源電圧係数と電流係数
との積を算出することにより、第2の電源電圧が印加さ
れたときの論理回路の遅延時間である第2の遅延時間を
決定し、該第2の遅延時間を遅延データとする遅延デー
タ決定工程とを備えている。A first method of calculating delay data of a delay library according to the present invention is a method of calculating delay data of a signal propagation time of a delay library used for simulation of a logic circuit composed of logic elements including FETs. A power supply voltage coefficient defining step of defining a power supply voltage coefficient which is a value of a ratio of the second power supply voltage to the power supply voltage; and a first power supply voltage with respect to a drain saturation current of the FET when the second power supply voltage is applied. A current coefficient defining step of defining a current coefficient which is a value of a ratio of a drain saturation current of the FET when applied, and a first delay time which is a delay time of a logic circuit when the first power supply voltage is applied A first delay time defining step, and calculating a product of the first delay time, the power supply voltage coefficient, and the current coefficient, to obtain a logical circuit when the second power supply voltage is applied. The second determines the delay time is a delay time, and a delay data determination step of the delay data delay time of the second.
【0033】本発明に係る第1の遅延ライブラリの遅延
データ計算方法において、FETはPチャネルMOSF
ETであることが好ましい。In the first delay data calculating method of the delay library according to the present invention, the FET is a P-channel MOSF
Preferably it is ET.
【0034】本発明に係る第1の遅延ライブラリの遅延
データ計算方法において、FETのドレイン飽和電流
を、電源電圧とFETのしきい値電圧との差を所定の係
数で累乗し、累乗して得られた値に電流の利得係数を乗
じることによって求めることが好ましい。In the first delay data calculation method of the delay library according to the present invention, the drain saturation current of the FET is obtained by raising the difference between the power supply voltage and the threshold voltage of the FET to a power by a predetermined coefficient and raising the power. Preferably, the value is obtained by multiplying the obtained value by the gain factor of the current.
【0035】本発明に係る第2の遅延ライブラリの遅延
データ計算方法は、PチャネルMOSFETとNチャネ
ルMOSFETとを含む論理素子からなる論理回路のシ
ミュレーションに用いる遅延ライブラリの信号伝搬時間
の遅延データ計算方法であって、第1の電源電圧に対す
る第2の電源電圧の比の値である電源電圧係数を定義す
る電源電圧係数定義工程と、第2の電源電圧が印加され
たときのPチャネルMOSFETのドレイン飽和電流に
対する第1の電源電圧が印加されたときのPチャネルM
OSFETのドレイン飽和電流の比の値である第1の電
流係数を定義する第1の電流係数定義工程と、第2の電
源電圧が印加されたときのNチャネルMOSFETのド
レイン飽和電流に対する第1の電源電圧が印加されたと
きのNチャネルMOSFETのドレイン飽和電流の比の
値である第2の電流係数を定義する第2の電流係数定義
工程と、第1の電源電圧が印加されたときの論理回路の
第1の立ち上がり遅延時間及び第1の立ち下がり遅延時
間を定義する第1の遅延時間定義工程と、第1の立ち上
がり遅延時間と電源電圧係数と第1の電流係数との積を
算出することにより、第2の電源電圧が印加されたとき
の論理回路の立ち上がり遅延時間である第2の立ち上が
り遅延時間を決定し、該第2の立ち上がり遅延時間を立
ち上がり遅延データとする立ち上がり遅延データ決定工
程と、第1の立ち下がり遅延時間と電源電圧係数と第2
の電流係数との積を算出することにより、第2の電源電
圧が印加されたときの論理回路の立ち下がり遅延時間で
ある第2の立ち下がり遅延時間を決定し、該第2の立ち
下がり遅延時間を立ち下がり遅延データとする立ち下が
り遅延データ決定工程とを備えている。A second method of calculating delay data of a delay library according to the present invention is a method of calculating delay time of signal propagation time of a delay library used for simulation of a logic circuit including a logic element including a P-channel MOSFET and an N-channel MOSFET. A power supply voltage coefficient defining step of defining a power supply voltage coefficient which is a value of a ratio of the second power supply voltage to the first power supply voltage; and a drain of the P-channel MOSFET when the second power supply voltage is applied. P channel M when the first power supply voltage for the saturation current is applied
A first current coefficient defining step of defining a first current coefficient which is a value of a ratio of a drain saturation current of the OSFET; and a first current coefficient defining step for the drain saturation current of the N-channel MOSFET when a second power supply voltage is applied. A second current coefficient defining step of defining a second current coefficient which is a value of a ratio of a drain saturation current of the N-channel MOSFET when the power supply voltage is applied, and a logic when the first power supply voltage is applied A first delay time defining step of defining a first rise delay time and a first fall delay time of the circuit; and calculating a product of the first rise delay time, a power supply voltage coefficient, and a first current coefficient. Thus, the second rising delay time, which is the rising delay time of the logic circuit when the second power supply voltage is applied, is determined, and the second rising delay time is set to the rising delay data. Rise delay data determining step and a first fall delay time and the power supply voltage coefficient second to
, A second fall delay time, which is a fall delay time of the logic circuit when the second power supply voltage is applied, is determined, and the second fall delay A falling delay data determining step of using time as falling delay data.
【0036】本発明に係る第2の遅延ライブラリの遅延
データ計算方法において、PチャネルMOSFET及び
NチャネルMOSFETの各ドレイン飽和電流を、電源
電圧と各MOSFETのしきい値電圧との差を所定の係
数でそれぞれ累乗し、累乗して得られた値に電流の利得
係数をそれぞれ乗じることによって求めることが好まし
い。In the second method for calculating delay data of a delay library according to the present invention, the drain saturation current of each of the P-channel MOSFET and the N-channel MOSFET is determined by calculating the difference between the power supply voltage and the threshold voltage of each MOSFET by a predetermined coefficient. It is preferable that the powers are obtained by multiplying the values obtained by the powers by the current gain coefficients.
【0037】[0037]
【発明の実施の形態】まず、本発明に係る、論理回路に
おける遅延時間の電源電圧依存性の計算方法を説明す
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS First, a method of calculating the power supply voltage dependence of the delay time in a logic circuit according to the present invention will be described.
【0038】図1は論理回路に用いる2入力NANDゲ
ート、2入力NORゲート、4入力NANDゲート及び
4入力NORゲートの各基本CMOSゲートの遅延時間
の電源電圧依存性を示すグラフである。図1において、
1は2入力NANDゲートを示し、2は2入力NORゲ
ートを示し、3は4入力NANDゲートを示し、4は4
入力NORゲートを示している。5はPチャネルMOS
FETのドレイン飽和電流Idsp に対する電源電圧Vdd
の比(Vdd/Idsp )であり、6はNチャネルMOSF
ETのドレイン飽和電流Idsn に対する電源電圧Vddの
比(Vdd/Idsn )である。FIG. 1 is a graph showing the power supply voltage dependence of the delay time of each basic CMOS gate of a 2-input NAND gate, 2-input NOR gate, 4-input NAND gate and 4-input NOR gate used in a logic circuit. In FIG.
1 indicates a 2-input NAND gate, 2 indicates a 2-input NOR gate, 3 indicates a 4-input NAND gate, and 4 indicates 4
The input NOR gate is shown. 5 is a P-channel MOS
Power supply voltage Vdd with respect to FET drain saturation current Idsp
6 is an N-channel MOSF
The ratio of the power supply voltage Vdd to the drain saturation current Idsn of the ET (Vdd / Idsn).
【0039】図2はスタンダードセルを用いたビルディ
ングブロック方式によりレイアウトを行なった約300
0ゲート相当の回路ブロック、及び4KBのスタテイッ
クRAM回路の遅延時間の電源電圧依存性を示すグラフ
である。図2において、7は論理ブロックを示し、8は
スタテイックRAMを示している。9は各回路のPチャ
ネルMOSFETのドレイン飽和電流Idsp に対する電
源電圧Vddの比(Vdd/Idsp )であり、10は各回路
のNチャネルMOSFETのドレイン飽和電流Idsn に
対する電源電圧Vddの比(Vdd/Idsn )である。FIG. 2 shows about 300 layouts obtained by the building block method using standard cells.
9 is a graph showing the power supply voltage dependence of the delay time of a circuit block equivalent to 0 gates and a 4 KB static RAM circuit. In FIG. 2, reference numeral 7 denotes a logical block, and reference numeral 8 denotes a static RAM. 9 is a ratio (Vdd / Idsp) of the power supply voltage Vdd to the drain saturation current Idsp of the P-channel MOSFET of each circuit, and 10 is a ratio (Vdd / Idsn) of the power supply voltage Vdd to the drain saturation current Idsn of the N-channel MOSFET of each circuit. ).
【0040】ここで、ドレイン飽和電流は、ゲート・ソ
ース間電圧及びドレイン・ソース間電圧を電源電圧Vdd
に設定した場合の電流である。Here, the drain saturation current is obtained by converting the gate-source voltage and the drain-source voltage to the power supply voltage Vdd.
Is the current when set to.
【0041】以下、論理回路の信号伝搬時間の遅延を解
析的に求める方法を説明する。Hereinafter, a method for analytically obtaining the delay of the signal propagation time of the logic circuit will be described.
【0042】一般に、論理回路の遅延時間は負荷容量に
蓄積された電荷QをMOSFETのドレイン電流で放電
する時間であるため、以下に示す[数1]の関係があ
る。In general, the delay time of a logic circuit is the time for discharging the charge Q stored in the load capacitance by the drain current of the MOSFET, and thus has the following relationship (Equation 1).
【0043】[0043]
【数1】 (Equation 1)
【0044】[数1]を変形して[数2]を得る。[Formula 2] is obtained by transforming [Formula 1].
【0045】[0045]
【数2】 (Equation 2)
【0046】ここで、Cl は負荷容量、Id はドレイン
電流、ΔVは負荷容量の充放電による電位変化、Td は
遅延時間を示す。Here, Cl is a load capacity, Id is a drain current, ΔV is a potential change due to charge / discharge of the load capacity, and Td is a delay time.
【0047】さらに、Id 及びΔVは電源電圧Vddに応
じて変化することから、さらに以下に示す関係式[数
3]が導かれる。Further, since Id and ΔV change according to the power supply voltage Vdd, the following relational expression [Equation 3] is further derived.
【0048】[0048]
【数3】 (Equation 3)
【0049】ここで、Idsは電源電圧Vddにおけるドレ
イン飽和電流である。Here, Ids is the drain saturation current at the power supply voltage Vdd.
【0050】ドレイン飽和電流Idsには電源電圧依存性
が存在する。ドレイン飽和電流Idsの電源電圧依存性
は、主としてチャネル表面の分散散乱、フォノン散乱、
表面起伏による散乱などに起因したゲート・ソース間の
電界Vgs/Tox(但し、Vgsはゲート・ソース間電圧と
し、Toxは酸化膜の膜厚とする。)によるキャリアの移
動度の減少効果と、ドレイン・ソース間の電界Vds/L
eff (但し、Vdsはドレイン・ソース間電圧とし、Lef
f は実効チャネル長とする。)による速度飽和と、ドレ
イン電界に起因した短チャネル効果によるしきい値電圧
の減少とによって説明される。The power supply voltage dependency exists in the drain saturation current Ids. The power supply voltage dependency of the drain saturation current Ids mainly includes dispersion scattering, phonon scattering,
The effect of reducing the mobility of carriers by the electric field Vgs / Tox between the gate and the source (Vgs is the voltage between the gate and the source and Tox is the thickness of the oxide film) caused by scattering due to surface undulations, Electric field Vds / L between drain and source
eff (where Vds is the drain-source voltage and Lef
f is the effective channel length. ), And the decrease in threshold voltage due to the short-channel effect caused by the drain electric field.
【0051】これらの効果を合わせたドレイン電流Id
の表現式がIEEE Jounal of Solid-State Circuits, vo
l.25, N0.2, April 1990 pp.584-594に記載されてお
り、その形式を用いたドレイン飽和電流Idsの表現式を
以下の計算式[数4]に示す。The drain current Id combining these effects is
Expression of IEEE Jounal of Solid-State Circuits, vo
l.25, N0.2, April 1990, pp. 584-594, and the expression of the drain saturation current Ids using this format is shown in the following equation [Equation 4].
【0052】[0052]
【数4】 (Equation 4)
【0053】ここで、βは、β=μ・Cox・W/Lで表
わされるMOSFETの利得係数であって、各変数は、 μ :キャリアの移動度 Cox:ゲート酸化膜の単位面積あたりの容量 W :ゲート幅 L :ゲート長 Vt :MOSFETのしきい値電圧 をそれぞれ表わしている。指数αの値は、長チャネルM
OSFETではよく知られているように2である。Here, β is a gain coefficient of the MOSFET expressed by β = μ · Cox · W / L, and each variable is: μ: mobility of carrier Cox: capacitance per unit area of the gate oxide film W: gate width L: gate length Vt: threshold voltage of the MOSFET. The value of the index α is the long channel M
It is 2 as is well known in OSFET.
【0054】また、例えば、0.5μmCMOSプロセ
ス等によるゲート長が微細なCMOSデバイスにおいて
は、ゲート・ソース間電圧Vgs、ドレイン・ソース間電
圧Vds及び電源電圧Vddを共に3.3Vに設定する場合
は、NチャネルMOSFETの指数αが1.1から1.
2となり、PチャネルMOSFETの指数αが1.5か
ら1.6となる。電源電圧Vddが低くなると、指数αは
長チャネルMOSFETモデルの2に近づく。For example, in a CMOS device having a small gate length by a 0.5 μm CMOS process or the like, when the gate-source voltage Vgs, the drain-source voltage Vds, and the power supply voltage Vdd are all set to 3.3 V, , The index α of the N-channel MOSFET is 1.1 to 1.
2 and the index α of the P-channel MOSFET becomes 1.5 to 1.6. As the power supply voltage Vdd decreases, the index α approaches 2 of the long channel MOSFET model.
【0055】ドレイン飽和電流Idsの電源電圧依存性を
PチャネルMOSFETとNチャネルMOSFETとで
比較すると、前記の指数αの値から、電源電圧の減少に
伴うドレイン飽和電流の減少比率はPチャネルMOSF
ETの方が大きいことが分かる。従って、図1及び図2
に示したように、遅延時間の電源電圧依存性がドレイン
飽和電流Idsp に対する電源電圧Vddの比(Vdd/Ids
p )にほぼ一致することを説明できる。When the power supply voltage dependency of the drain saturation current Ids is compared between the P-channel MOSFET and the N-channel MOSFET, the decrease rate of the drain saturation current due to the decrease in the power supply voltage is determined from the value of the index α.
It turns out that ET is larger. Therefore, FIGS. 1 and 2
As shown in FIG. 5, the dependency of the delay time on the power supply voltage depends on the ratio of the power supply voltage Vdd to the drain saturation current Idsp (Vdd / Ids).
Explain that it almost matches p).
【0056】関係式[数3]及び計算式[数4]を用
い、遅延時間Td をドレイン飽和電流Ids、MOSFE
Tのしきい値電圧Vt 及び指数αの関数として表現する
ことにより、遅延時間の電源電圧依存性を以下の[数
5]に示す簡単な形式で求めることができる。Using the relational expression [Equation 3] and the calculation expression [Equation 4], the delay time Td is calculated based on the drain saturation current Ids and the MOSFE.
By expressing the T as a function of the threshold voltage Vt and the index α, the dependency of the delay time on the power supply voltage can be obtained in a simple form shown in the following [Equation 5].
【0057】[0057]
【数5】 (Equation 5)
【0058】ここで、Vdd0 は遅延時間の計算の基準と
なる基準電源電圧を表わし、例えばセルライブラリの遅
延データの抽出時に設定する基準となる電源電圧を表わ
す。Idsp0は基準電源電圧Vdd0 のときのPチャネルM
OSFETのドレイン飽和電流を表わし、Td0は基準電
源電圧Vdd0 として求めた論理回路の基準遅延値を表わ
し、α0 は基準電源電圧Vdd0 のときのドレイン飽和電
流の指数αを表わす。Idspiは電源電圧Vddi のときの
PチャネルMOSFETのドレイン飽和電流を表わし、
αi は電源電圧Vddi のときのドレイン飽和電流Idsi
の指数αを表わす。Here, Vdd0 represents a reference power supply voltage used as a reference for calculating the delay time, for example, a power supply voltage used as a reference when the delay data is extracted from the cell library. Idsp0 is the P-channel M at the reference power supply voltage Vdd0.
Represents the drain saturation current of the OSFET, Td0 represents the reference delay value of the logic circuit determined as the reference power supply voltage Vdd0, and α0 represents the index α of the drain saturation current at the reference power supply voltage Vdd0. Idspi represents the drain saturation current of the P-channel MOSFET at the power supply voltage Vddi,
αi is the drain saturation current Idsi when the power supply voltage is Vddi.
Represents an index α.
【0059】この計算式[数5]が示すように、遅延計
算で求めた基準遅延値Td0に、電源電圧Vddi と指数α
i との関係を示す遅延電源係数Kv (Vddi )を乗ずる
ことにより、基準電源電圧Vdd0 と異なる電源電圧Vdd
i における遅延時間Td を容易に且つ確実に算出するこ
とができる。As shown in this equation, the power supply voltage Vddi and the index α are added to the reference delay value Td0 obtained by the delay calculation.
multiplied by the delay power supply coefficient Kv (Vddi) indicating the relationship with the reference power supply voltage Vdd0,
The delay time Td at i can be easily and reliably calculated.
【0060】(第1の実施形態)以下、本発明の第1の
実施形態を図面に基づいて説明する。(First Embodiment) Hereinafter, a first embodiment of the present invention will be described with reference to the drawings.
【0061】図3は本発明の第1の実施形態に係る論理
回路の遅延計算装置の動作フローを示している。本発明
に係る論理回路の遅延計算装置は外部記憶装置を備えた
コンピュータを想定しており、該外部記憶装置及びコン
ピュータの形態や機種等を問わない。FIG. 3 shows an operation flow of the delay calculating device for a logic circuit according to the first embodiment of the present invention. The delay calculation device for a logic circuit according to the present invention is assumed to be a computer having an external storage device, and the external storage device and the computer may be of any form or model.
【0062】まず、図3に示すように、論理回路の信号
伝搬時間の遅延計算に必要な各種データをあらかじめ用
意する。11はレイアウトデータ付与手段に保持され、
遅延解析の対象となる回路及びスタンダードセルのレイ
アウトデータ、12はプロセスパラメータ付与手段に保
持され、単位形状当たりの配線抵抗、配線容量及び配線
透磁率よりなる配線パラメータ、13は接続情報付与手
段に保持され、解析対象の回路のゲートレベルの接続記
述である回路接続情報、14はライブラリデータ付与手
段に保持され、基準電源電圧Vdd0 で抽出されたセル遅
延データ、15は動作電源電圧付与手段に保持された所
定の動作電源電圧データ、16はプロセスパラメータ付
与手段に保持され、キャリアの移動度や酸化膜厚等のド
レイン飽和電流を決める飽和電流パラメータである。First, as shown in FIG. 3, various data necessary for calculating the delay of the signal propagation time of the logic circuit are prepared in advance. 11 is held in the layout data providing means,
The layout data of the circuit and the standard cell to be subjected to the delay analysis, 12 are held in the process parameter assigning means, and the wiring parameters consisting of the wiring resistance, the wiring capacitance, and the magnetic permeability per unit shape, and 13 are held in the connection information assigning means. Circuit connection information, which is a gate-level connection description of the circuit to be analyzed, is stored in the library data providing means, cell delay data extracted at the reference power supply voltage Vdd0, and 15 is stored in the operating power supply voltage providing means. The predetermined operating power supply voltage data 16 is a saturation current parameter which is held in the process parameter assigning means and determines the drain saturation current such as carrier mobility and oxide film thickness.
【0063】次に、信号配線抽出工程S01において、
信号配線抽出手段は、レイアウトデータ11、配線パラ
メータ12及び回路接続情報13から、信号ノードごと
に所望の配線抵抗、配線容量及び配線インダクタンスを
抽出する。なお、論理回路の動作周波数が1GHz以下
であれば、配線インダクタンスの計算を省略してもよ
い。Next, in the signal wiring extraction step S01,
The signal wiring extracting means extracts desired wiring resistance, wiring capacitance, and wiring inductance for each signal node from the layout data 11, the wiring parameters 12, and the circuit connection information 13. Note that if the operating frequency of the logic circuit is 1 GHz or less, the calculation of the wiring inductance may be omitted.
【0064】次に、遅延計算工程S02において、遅延
計算手段は、基準となるセル遅延データ14と、信号配
線抽出工程S01において抽出された配線抵抗及び配線
容量とを用いて解析対象となる論理回路の基準電源電圧
Vdd0 における遅延時間を計算する。Next, in the delay calculating step S02, the delay calculating means uses the cell delay data 14 serving as a reference and the wiring resistance and the wiring capacitance extracted in the signal wiring extracting step S01 as a logic circuit to be analyzed. Is calculated at the reference power supply voltage Vdd0.
【0065】次に、遅延電源係数決定工程S03におい
て、遅延電源係数決定手段は、所定の動作電源電圧デー
タ15(=Vddi )と該所定の動作電源電圧データ15
に基づくキャリアの移動度や酸化膜厚等の飽和電流パラ
メータ16をもとにして、PチャネルMOSFETのド
レイン飽和電流Idspiを計算した後、基準電源電圧Vdd
0 のときのPチャネルMOSFETのドレイン飽和電流
Idsp0との比の値を計算して動作電源電圧Vddi におけ
る遅延電源係数Kv (Vddi )を決定する。Next, in the delayed power supply coefficient determining step S03, the delay power supply coefficient determining means determines the predetermined operating power supply voltage data 15 (= Vddi) and the predetermined operating power supply voltage data 15 (= Vddi).
After calculating the drain saturation current Idspi of the P-channel MOSFET based on the saturation current parameters 16 such as carrier mobility and oxide film thickness based on the reference power supply voltage Vdd
The value of the ratio to the drain saturation current Idsp0 of the P-channel MOSFET at 0 is calculated to determine the delay power supply coefficient Kv (Vddi) at the operating power supply voltage Vddi.
【0066】次に、実効遅延計算工程S04において、
実効遅延計算手段は、計算式[数5]に示すように、遅
延計算手段により算出された基準電源電圧Vdd0 におけ
る遅延時間と、遅延電源係数決定手段により算出された
遅延電源係数Kv (Vddi )とを乗じることにより動作
電源電圧Vddi における遅延時間を決定する。Next, in the effective delay calculating step S04,
The effective delay calculating means calculates the delay time at the reference power supply voltage Vdd0 calculated by the delay calculating means, the delayed power coefficient Kv (Vddi) calculated by the delay power coefficient determining means, as shown in the equation [5]. To determine the delay time at the operating power supply voltage Vddi.
【0067】図4は遅延電源係数決定工程S03を詳述
した計算フローである。図4において、PチャネルMO
SFETのドレイン飽和電流Idspiを算出するのに前記
の計算式[数4]を用い、動作電源電圧Vddi に応じた
指数αi が選択されてドレイン飽和電流Idspiが決定さ
れる。FIG. 4 is a calculation flow detailing the delayed power supply coefficient determination step S03. In FIG. 4, a P-channel MO
Using the above equation (Equation 4) to calculate the drain saturation current Idspi of the SFET, the index αi corresponding to the operating power supply voltage Vddi is selected to determine the drain saturation current Idspi.
【0068】まず、動作電源電圧決定工程S31におい
て、図3に示す動作電源電圧データ15から所定の動作
電源電圧Vddi を抽出した後、指数決定工程S32にお
いて、動作電源電圧Vddi が、あらかじめ設定された電
源電圧Vdd0 ,Vdd1 ,Vdd2 ,…,Vddn-1 ,Vddn
(但し、n は2以上の整数とする。)のどの範囲に属す
るかを判定して、動作電源電圧Vddi における指数αi
を決定する。First, in the operating power supply voltage determining step S31, a predetermined operating power supply voltage Vddi is extracted from the operating power supply voltage data 15 shown in FIG. 3, and then in the index determining step S32, the operating power supply voltage Vddi is set in advance. Power supply voltages Vdd0, Vdd1, Vdd2, ..., Vddn-1, Vddn
(Where n is an integer greater than or equal to 2), the index is determined by the index αi in the operating power supply voltage Vddi.
To determine.
【0069】次に、ドレイン飽和電流決定工程S33A
において、飽和電流パラメータ16と計算式[数4]と
を用いて、動作電源電圧Vddi におけるドレイン飽和電
流Idspiを決定する。Next, a drain saturation current determining step S33A
, The drain saturation current Idspi at the operating power supply voltage Vddi is determined using the saturation current parameter 16 and the calculation formula [Equation 4].
【0070】次に、遅延電源係数決定工程S34におい
て、基準電源電圧Vdd0 に対するVddi の比の値である
電源電圧係数(=Vddi /Vdd0 )と、動作電源電圧V
ddiにおけるドレイン飽和電流Idspiに対する基準電源
電圧Vdd0 におけるドレイン飽和電流Idsp0との比の値
である電流係数(=Idsp0/Idspi)を計算した後、電
源電圧係数と電流係数との積を計算して動作電源電圧V
ddi における遅延電源係数Kv (Vddi )を算出する。Next, in a delayed power supply coefficient determining step S34, a power supply voltage coefficient (= Vddi / Vdd0) which is a value of a ratio of Vddi to a reference power supply voltage Vdd0, and an operation power supply voltage V
After calculating the current coefficient (= Idsp0 / Idspi), which is the ratio of the drain saturation current Idspi at ddi to the drain saturation current Idsp0 at the reference power supply voltage Vdd0, calculate the product of the power supply voltage coefficient and the current coefficient. Power supply voltage V
Calculate the delay power supply coefficient Kv (Vddi) for ddi.
【0071】なお、動作電源電圧Vddi と指数αi との
関係の具体的な付与方法としては、例えば、表形式のテ
ーブルモデルを用いる方法等が考えられる。As a specific method for assigning the relationship between the operating power supply voltage Vddi and the index αi, for example, a method using a table model in a table format or the like can be considered.
【0072】このように、動作電源電圧Vddi と動作電
源電圧Vddi における指数αi との関係を求めることの
みにより、遅延時間の電源電圧依存性を容易に且つ確実
に算出することができる。As described above, the power supply voltage dependence of the delay time can be easily and reliably calculated only by obtaining the relationship between the operating power supply voltage Vddi and the index αi of the operating power supply voltage Vddi.
【0073】また、動作電源電圧Vddi に対するドレイ
ン飽和電流Idspiとの関係を指数αi で定義する利点
は、ドレイン飽和電流Idspiを変化させる要素が動作電
源電圧Vddi と指数αi との2つのみになるため、直接
ドレイン飽和電流Idspiを定義するよりも少ないデータ
数で滑らかな電流特性の変化を表現できることである。The advantage that the relationship between the operating power supply voltage Vddi and the drain saturation current Idspi is defined by the index αi is that there are only two elements that change the drain saturation current Idspi, the operating power supply voltage Vddi and the index αi. That is, a smooth change in the current characteristic can be expressed with a smaller number of data than when the drain saturation current Idspi is directly defined.
【0074】図5は動作電源電圧Vddi とドレイン飽和
電流Idspiの関係式から遅延電源係数Kv (Vddi )を
決定する計算フローを示している。この例は、以下の計
算式[数6]及び[数7]に示すように、米国カリフォ
ルニア大学バークレー校により提案されたSPICEト
ランジスタモデルBSIM3ver2の電流式に基づい
てドレイン飽和電流Idspiを表現している。FIG. 5 shows a calculation flow for determining the delay power supply coefficient Kv (Vddi) from the relational expression between the operation power supply voltage Vddi and the drain saturation current Idspi. This example expresses the drain saturation current Idspi based on the current equation of the SPICE transistor model BSIM3ver2 proposed by the University of California, Berkeley, as shown in the following equations (Equation 6) and (Equation 7). .
【0075】[0075]
【数6】 (Equation 6)
【0076】[0076]
【数7】 (Equation 7)
【0077】以下に、各変数を示す。The following shows each variable.
【0078】vsat :キャリアの飽和速度 W :MOSFETのゲート幅 L :MOSFETのゲート長 Cox :ゲート酸化膜の単位面積当たりの容量 Vdsat:ドレイン電流が飽和するドレイン・ソース間の
電圧 Abulk:基板電荷効果係数(SPICEパラメータを基
に算出された係数) Esat :キャリア速度が飽和する臨界電界(SPICE
パラメータを基に算出された値)Vsat: carrier saturation speed W: gate width of MOSFET L: gate length of MOSFET Cox: capacitance per unit area of gate oxide film Vdsat: drain-source voltage at which drain current is saturated Abulk: substrate charge effect Coefficient (coefficient calculated based on SPICE parameter) Esat: Critical electric field (SPICE) at which carrier velocity is saturated
Value calculated based on parameters)
【0079】図5に示すように、遅延電源係数の決定手
順は、まず、動作電源電圧決定工程S31において、図
3に示す動作電源電圧データ15から所定の動作電源電
圧Vddi を決定した後、ドレイン飽和電流決定工程S3
3Bにおいて、飽和電流パラメータ16と計算式[数
6]及び[数7]に従って、動作電源電圧Vddi におけ
るドレイン飽和電流Idspiを算出する。As shown in FIG. 5, the procedure for determining the delay power supply coefficient is as follows. First, in the operation power supply voltage determining step S31, a predetermined operation power supply voltage Vddi is determined from the operation power supply voltage data 15 shown in FIG. Saturation current determination step S3
In 3B, the drain saturation current Idspi at the operating power supply voltage Vddi is calculated according to the saturation current parameter 16 and the equations [Equation 6] and [Equation 7].
【0080】以降の工程は図4に示した遅延電源係数決
定工程S34と同様である。The subsequent steps are the same as the delayed power coefficient determining step S34 shown in FIG.
【0081】以上説明したように、本実施形態による
と、動作電源電圧Vddi とPチャネルMOSFETのド
レイン飽和電流Idspiとの関係を決めることのみによ
り、基準とする1つの条件の電源電圧で求めたセルライ
ブラリの遅延データを使って論理回路の遅延時間の電源
電圧依存性を容易に算出することができる。As described above, according to the present embodiment, only by determining the relationship between the operating power supply voltage Vddi and the drain saturation current Idspi of the P-channel MOSFET, the cell determined by the power supply voltage under one condition as a reference is obtained. The power supply voltage dependence of the delay time of the logic circuit can be easily calculated using the delay data of the library.
【0082】なお、本実施形態は、スタンダードセルを
用いたビルディングブロック方式の集積回路の回路ブロ
ックを例にしたが、ゲートアレイやカスタム設計の回路
ブロックであってもよい。In this embodiment, a circuit block of a building block type integrated circuit using standard cells is taken as an example. However, a gate array or a custom designed circuit block may be used.
【0083】(第2の実施形態)以下、本発明の第2の
実施形態を図面に基づいて説明する。(Second Embodiment) Hereinafter, a second embodiment of the present invention will be described with reference to the drawings.
【0084】図6は本発明の第2の実施形態に係る論理
回路の遅延計算装置が遅延計算の対象とし、異なる複数
の電源電圧で動作する回路ブロックを内蔵した集積回路
を示している。図6において、50は本遅延計算装置の
計算の対象とする集積回路であり、第1の動作電源電圧
Vdd1 で動作する回路ブロック50aと、高速動作が要
求されるため第1の動作電源電圧Vdd1 よりも高い第2
の動作電源電圧Vdd2で動作する高速動作回路ブロック
50bと、低消費電力が要求されるため第1の動作電源
電圧Vdd1 よりも低い第3の動作電源電圧Vdd3 で動作
する低消費電力回路ブロック50cと、集積回路50の
外部周辺装置で決まる第4の動作電源電圧Vdd4 で動作
する入出力回路ブロック50dとにより構成されてい
る。FIG. 6 shows an integrated circuit in which a delay calculation device for a logic circuit according to a second embodiment of the present invention is a target of delay calculation and has a built-in circuit block that operates at a plurality of different power supply voltages. In FIG. 6, reference numeral 50 denotes an integrated circuit to be calculated by the present delay calculating apparatus, which includes a circuit block 50a operating at the first operating power supply voltage Vdd1 and a first operating power supply voltage Vdd1 because high-speed operation is required. Second higher than
A high-speed operation circuit block 50b which operates at the operation power supply voltage Vdd2, and a low power consumption circuit block 50c which operates at the third operation power supply voltage Vdd3 lower than the first operation power supply voltage Vdd1 because low power consumption is required. And an input / output circuit block 50d operating at a fourth operating power supply voltage Vdd4 determined by an external peripheral device of the integrated circuit 50.
【0085】図7は本発明の第2の実施形態に係る論理
回路の遅延計算装置の動作フローを示している。図7に
おいて、図3に示した構成要素には同一の符号を付すこ
とにより説明を省略する。17は、動作電源電圧情報付
与手段に保持され、例えば図6に示す回路ブロック50
a,50b,50c,50dに対して該ブロックごとに
付与される回路ブロック動作電源電圧データである。FIG. 7 shows an operation flow of the delay calculation device for a logic circuit according to the second embodiment of the present invention. 7, the description of the components shown in FIG. 3 will be omitted by retaining the same reference numerals. Reference numeral 17 denotes a circuit block 50 which is held in the operating power supply voltage information providing means and is, for example, a circuit block 50 shown in FIG.
a, 50b, 50c, and 50d are circuit block operation power supply voltage data assigned to each block.
【0086】ここで、前記第1の実施形態と異なる工程
を説明すると、遅延電源係数決定工程S03Aにおい
て、遅延電源係数決定手段は、回路ブロック動作電源電
圧データ17と、該回路ブロック動作電源電圧データ1
7に基づくキャリアの移動度や酸化膜厚等の飽和電流パ
ラメータ16と、回路接続情報13とをもとにして回路
ブロックごとの遅延電源係数Kv を決定する。Here, the steps different from those of the first embodiment will be described. In the delayed power coefficient determining step S03A, the delayed power coefficient determining means includes the circuit block operating power voltage data 17 and the circuit block operating power voltage data. 1
The delay power supply coefficient Kv for each circuit block is determined based on the saturation current parameters 16 such as carrier mobility and oxide film thickness based on 7 and the circuit connection information 13.
【0087】次に、前記第1の実施形態と同様に、実効
遅延計算工程S04において、実効遅延計算手段は、計
算式[数5]を用いて決定された各遅延電源係数Kv を
用いて、集積回路50の回路ブロックごとの遅延時間を
決定する。Next, in the same manner as in the first embodiment, in the effective delay calculating step S04, the effective delay calculating means uses the respective delay power supply coefficients Kv determined by using the calculation formula [Equation 5]. The delay time of each circuit block of the integrated circuit 50 is determined.
【0088】このように、集積回路50に異なる複数の
動作電源電圧を用いるにも関わらず、遅延計算工程S0
2までは基準電源電圧Vdd0 により作成された遅延デー
タ14を用い、最終段の実効遅延計算工程S04におい
て各動作電源電圧に応じた遅延時間の補正ができるた
め、従来のように電源電圧ごとに遅延データを有するセ
ルライブラリを使う必要がないので、ライブラリ作成に
要する時間を短縮化することができる。As described above, despite the use of a plurality of different operating power supply voltages for the integrated circuit 50, the delay calculation step S0
The delay time corresponding to each operation power supply voltage can be corrected in the effective delay calculation step S04 of the final stage using the delay data 14 generated by the reference power supply voltage Vdd0 up to 2, so that the delay is different for each power supply voltage as in the prior art. Since it is not necessary to use a cell library having data, it is possible to reduce the time required for creating a library.
【0089】このように、本実施形態によると、動作の
高速化や低消費電力化等を目的とした異なる動作電源電
圧の回路ブロックからなる集積回路50の遅延計算を、
標準的な電源電圧条件により作成されたセル遅延データ
14を用いて容易に且つ確実に算出することができる。As described above, according to the present embodiment, the delay calculation of the integrated circuit 50 composed of the circuit blocks having different operation power supply voltages for the purpose of increasing the operation speed and reducing the power consumption is performed.
It can be easily and reliably calculated using the cell delay data 14 created under standard power supply voltage conditions.
【0090】(第3の実施形態)以下、本発明の第3の
実施形態を図面に基づいて説明する。(Third Embodiment) Hereinafter, a third embodiment of the present invention will be described with reference to the drawings.
【0091】本実施形態において、集積回路における電
源線に電圧変動が生じ、該集積回路の電源端子に印加さ
れる電源電圧と内部の回路に実効的に印加される電源電
圧とが異なる場合の遅延計算方法及び遅延計算装置を説
明する。In this embodiment, a voltage fluctuation occurs in the power supply line of the integrated circuit, and a delay occurs when the power supply voltage applied to the power supply terminal of the integrated circuit is different from the power supply voltage effectively applied to the internal circuit. The calculation method and the delay calculation device will be described.
【0092】まず、図8を用いてVDD線及びVSS線
の配線寄生素子の電圧変動による信号伝搬時間の遅延の
影響について説明する。First, the effect of the delay in the signal propagation time due to the voltage fluctuation of the wiring parasitic elements of the VDD line and the VSS line will be described with reference to FIG.
【0093】一般に、n(但し、nは1以上の整数とす
る。)対からなるVDD線及びVSS線のそれぞれにm
個(但し、mは1以上の整数とする。)の回路ブロック
が接続されている集積回路を考える。図8に示すよう
に、m個の回路ブロックがn対(ここではn=2とす
る。)のVDD線及びVSS線に接続されているとす
る。基準電位Vdd0 の電源電圧が集積回路の電源端子に
印加されており、m個の回路ブロックが該電源端子にそ
れぞれ接続されている。回路ブロック1,…,mの各平
均消費電流はIi (但し、i =1,2,…,m-1 ,m の
整数とする。)であり、簡単のため、各回路間に敷設さ
れているVDD線及びVSS線は同一の配線長で且つ同
一の配線幅とする。また、各配線抵抗、各配線容量及び
各インダクタンスはそれぞれ等しく、順にR,C,Lと
する。In general, m (where n is an integer of 1 or more) m
Consider an integrated circuit to which (where m is an integer equal to or greater than 1) circuit blocks. As shown in FIG. 8, it is assumed that m circuit blocks are connected to n pairs (here, n = 2) of VDD lines and VSS lines. A power supply voltage of the reference potential Vdd0 is applied to a power supply terminal of the integrated circuit, and m circuit blocks are connected to the power supply terminals. The average current consumption of each of the circuit blocks 1,..., M is Ii (where i = 1, 2,..., M−1, m is an integer). The existing VDD line and VSS line have the same wiring length and the same wiring width. Further, each wiring resistance, each wiring capacitance, and each inductance are equal to each other, and are sequentially designated as R, C, and L.
【0094】図9は図8に示す集積回路の第1の等価回
路を表わしており、例えば、ブロック1の平均消費電流
I1 はI1 /2の電流源が2つ並列に接続されてなると
する。電源配線の配線寄生素子は、配線の抵抗、インダ
クタンス及び容量からなる。また、第1の等価回路に
は、MOSFETのソース・基板間のダイオード接合に
よる容量が接続され、図9のような電源配線の等価回路
になる。FIG. 9 shows a first equivalent circuit of the integrated circuit shown in FIG. 8. For example, it is assumed that the average current consumption I1 of the block 1 is obtained by connecting two current sources of I1 / 2 to each other in parallel. The wiring parasitic element of the power wiring includes the resistance, inductance, and capacitance of the wiring. Further, the first equivalent circuit is connected to a capacitance due to a diode junction between the source and the substrate of the MOSFET, and becomes an equivalent circuit of the power supply wiring as shown in FIG.
【0095】図10は図8に示す集積回路を最も簡略化
し、電源線を1対とした第2の等価回路である。電源配
線の配線寄生素子を簡略化し、本実施形態においては、
第2の等価回路をVDD線及びVSS線の配線抵抗によ
る電圧降下量を計算する解析モデルとする。図10に示
す第2の等価回路を用いて、電源から最も遠いVDD線
の第mのノードの電位Vm とVSS線の第mのノードの
電位Um とを計算する。FIG. 10 is a second equivalent circuit in which the integrated circuit shown in FIG. 8 is most simplified and has a pair of power supply lines. The wiring parasitic element of the power supply wiring is simplified, and in this embodiment,
The second equivalent circuit is an analysis model for calculating a voltage drop due to the wiring resistance of the VDD line and the VSS line. Using the second equivalent circuit shown in FIG. 10, the potential Vm of the mth node of the VDD line furthest from the power supply and the potential Um of the mth node of the VSS line are calculated.
【0096】図8に示す回路ブロック1,…,mにおけ
るVDD線の各ノードの電位V1 ,V2 ,…,Vm に対
してキルヒホッフの電流則を適用すると、以下に示す
[数8]の関係式が導かれる。When Kirchhoff's current law is applied to the potentials V1, V2,..., Vm of the nodes of the VDD line in the circuit blocks 1,..., M shown in FIG. Is led.
【0097】[0097]
【数8】 (Equation 8)
【0098】式(1)、式(2)、…、式(m−1)、
式(m)の左辺同士及び右辺同士をそれぞれ加えた後、
VDD線の第mのノードの電位Vm について解くと、以
下に示す計算式[数9]を得る。Expression (1), Expression (2),..., Expression (m-1),
After adding the left and right sides of equation (m), respectively,
By solving for the potential Vm of the m-th node of the VDD line, the following equation (Equation 9) is obtained.
【0099】[0099]
【数9】 (Equation 9)
【0100】前記のVDD線の第mのノードの電位Vm
と同様の方法を用いてVSS線の第mのノードの電位U
mを求めると、以下に示す計算式[数10]を得る。The potential Vm at the m-th node of the VDD line
The potential U at the m-th node of the VSS line is
When m is obtained, the following calculation formula [Equation 10] is obtained.
【0101】[0101]
【数10】 (Equation 10)
【0102】VDD線の電圧降下量は、基準電源電圧V
dd0 とVDD線の第mのノードの電位Vm との差(Vdd
0 −Vm )で表わされる。一方、VSS線の電圧降下
(上昇)量はVSSの第mのノードの電位Um で表わさ
れる。この2つの和がVDD線及びVSS線の電圧降下
量になる。さらに、配線抵抗Rを配線のシート抵抗ρ
s、配線幅W及び配線長L0 で表すと、電圧降下量Vdr
opは以下に示す計算式[数11]となる。The voltage drop amount of the VDD line is equal to the reference power supply voltage V
difference between the potential dd0 and the potential Vm of the m-th node of the VDD line (Vdd
0 -Vm). On the other hand, the amount of voltage drop (rise) of the VSS line is represented by the potential Um of the m-th node of VSS. The sum of the two becomes the voltage drop amount of the VDD line and the VSS line. Further, the wiring resistance R is changed to the sheet resistance ρ of the wiring.
s, the wiring width W, and the wiring length L0, the voltage drop amount Vdr
“op” is represented by the following equation [Equation 11].
【0103】[0103]
【数11】 [Equation 11]
【0104】各回路ブロック1,…,mに実際に印加さ
れる実効電源電圧Vddeff は、電源端子に印加された基
準電源電圧Vdd0 と電圧降下量Vdropとの差から生じる
電圧であり、以下に示す計算式[数12]のように表わ
される。The effective power supply voltage Vddeff actually applied to each of the circuit blocks 1,..., M is a voltage resulting from the difference between the reference power supply voltage Vdd0 applied to the power supply terminal and the voltage drop Vdrop, and is shown below. It is represented as a calculation formula [Equation 12].
【0105】[0105]
【数12】 (Equation 12)
【0106】次に、具体的な集積回路を例に挙げ、実効
電源電圧Vddeff の数値計算例を示す。Next, a numerical calculation example of the effective power supply voltage Vddeff will be shown taking a specific integrated circuit as an example.
【0107】図11(a)は実効電源電圧Vddeff の解
析対象とする集積回路のレイアウト図である。ここで
は、図10に示した場合と同様に、電源配線の配線寄生
素子として抵抗のみを考慮している。図11(a)に示
すように、第1のVDD端子51は第1のVDD線55
に接続され、第2のVDD端子52は第2のVDD線5
6に接続され、第1のVSS端子53は第1のVSS線
57に接続され、第2のVSS端子54は第2のVSS
線58に接続されている。第1の回路ブロック61、第
2の回路ブロック62、第3の回路ブロック63及び第
4の回路ブロック64は第1のVDD線55、第2のV
DD線56、第1のVSS線57及び第2のVSS線5
8にそれぞれ接続されている。FIG. 11A is a layout diagram of an integrated circuit to be analyzed for the effective power supply voltage Vddeff. Here, as in the case shown in FIG. 10, only the resistance is considered as the wiring parasitic element of the power supply wiring. As shown in FIG. 11A, the first VDD terminal 51 is connected to a first VDD line 55.
, And the second VDD terminal 52 is connected to the second VDD line 5.
6, the first VSS terminal 53 is connected to the first VSS line 57, and the second VSS terminal 54 is connected to the second VSS
Connected to line 58. The first circuit block 61, the second circuit block 62, the third circuit block 63, and the fourth circuit block 64 include a first VDD line 55, a second V
DD line 56, first VSS line 57, and second VSS line 5
8 respectively.
【0108】図11(a)に示す集積回路は、図8に示
す集積回路において、第1の回路ブロック61、第2の
回路ブロック62、第3の回路ブロック63及び第4の
回路ブロック64の4つの回路ブロックと、2対のVD
D線及びVSS線とが設けられており、VDD線及びV
SS線の各配線長が5mmで、各VDD線及びVSS線
のブロック当たりの配線長L0 が1.25mmとする条
件に等しい。また、図11(a)に示す集積回路は、第
1のVDD線55及び第2のVDD線56並びに第1の
VSS線57及び第2のVSS線58の各シート抵抗ρ
sをそれぞれ50mΩ/□とする。The integrated circuit shown in FIG. 11A is different from the integrated circuit shown in FIG. 8 in that the first circuit block 61, the second circuit block 62, the third circuit block 63, and the fourth circuit block 64 are different from the integrated circuit shown in FIG. 4 circuit blocks and 2 pairs of VD
D line and VSS line are provided, and VDD line and V line
This is equivalent to the condition that the wiring length of each SS line is 5 mm and the wiring length L0 per block of each VDD line and VSS line is 1.25 mm. The integrated circuit shown in FIG. 11A has a sheet resistance ρ of each of the first VDD line 55 and the second VDD line 56, and the first VSS line 57 and the second VSS line 58.
s is 50 mΩ / □ respectively.
【0109】図11(b)に示す集積回路は、図11
(a)に示す集積回路の等価回路を表わしており、第1
の回路ブロック61、第2の回路ブロック62、第3の
回路ブロック63及び第4の回路ブロック64にそれぞ
れ流れる平均消費電流をI61、I62、I63及びI64とす
る。The integrated circuit shown in FIG.
5A shows an equivalent circuit of the integrated circuit shown in FIG.
The average current consumption flowing through the circuit block 61, the second circuit block 62, the third circuit block 63, and the fourth circuit block 64 is denoted by I61, I62, I63, and I64, respectively.
【0110】図12はVDD線及びVSS線の配線幅W
と実効電源電圧Vddeff との関係を表わすグラフであっ
て、図11(b)に示す各回路ブロック61,62,6
3,64のそれぞれの平均消費電流I61、I62、I63及
びI64が共に等しいと仮定した場合における、計算式
[数12]を用いて実効電源電圧Vddeff を計算した計
算結果である。図12において、171Aは消費電流が
5mAの場合を、172Aは消費電流が10mAの場合
を、173Aは消費電流が15mAの場合を、及び17
4Aは消費電流が20mAの場合をそれぞれ表わしてい
る。FIG. 12 shows the wiring width W of the VDD line and the VSS line.
12 is a graph showing the relationship between the power supply voltage Vddeff and the circuit blocks 61, 62, 6 shown in FIG.
This is a calculation result of calculating the effective power supply voltage Vddeff using the calculation formula [Equation 12] when it is assumed that the average current consumptions I61, I62, I63, and I64 of Eq. In FIG. 12, 171A indicates the case where the current consumption is 5 mA, 172A indicates the case where the current consumption is 10 mA, 173A indicates the case where the current consumption is 15 mA, and 17
4A represents the case where the current consumption is 20 mA.
【0111】また、図13はVDD線及びVSS線の配
線幅Wと遅延時間の相対値との関係を表わすグラフであ
って、図11(b)に示す各回路ブロック61,62,
63,64の4つの回路の平均消費電流I61、I62、I
63及びI64が共に等しいと仮定した場合における計算結
果である。図13において、171Bは消費電流が5m
Aの場合を、172Bは消費電流が10mAの場合を、
173Bは消費電流が15mAの場合を、及び174B
は消費電流が20mAの場合をそれぞれ表わしている。FIG. 13 is a graph showing the relationship between the wiring width W of the VDD line and the VSS line and the relative value of the delay time. Each of the circuit blocks 61 and 62 shown in FIG.
Average current consumption I61, I62, I of four circuits 63, 64
It is a calculation result when assuming that 63 and I64 are both equal. In FIG. 13, 171B has a current consumption of 5 m.
A, 172B when the current consumption is 10 mA,
173B indicates the case where the current consumption is 15 mA, and 174B
Indicates the case where the current consumption is 20 mA.
【0112】具体的な計算方法は、計算式[数12]を
用いて実効電源電圧Vddeff を求めた後、PチャネルM
OSFETのドレイン飽和電流を算出する計算式[数
4]のゲート・ソース間電圧Vgsに該実効電源電圧Vdd
eff を代入し、その後、遅延時間を算出する計算式[数
5]を用いて、遅延時間の相対値(=Kv (Vdd))を
算出する。A specific calculation method is as follows. After calculating the effective power supply voltage Vddeff using the calculation formula [Equation 12], the P-channel M
The effective power supply voltage Vdd is added to the gate-source voltage Vgs in the formula [Equation 4] for calculating the drain saturation current of the OSFET.
Then, the relative value (= Kv (Vdd)) of the delay time is calculated by using a calculation formula [Equation 5] for calculating the delay time.
【0113】従来の集積回路の回路設計においては、集
積回路の電源電圧VDD及び接地電圧VSSは理想電源
と仮定し、該集積回路のVDD端子及びVSS端子に印
加される電源電圧はそれぞれ電源電圧VDD及び接地電
圧VSSに等しいとされてきた。In the conventional circuit design of the integrated circuit, it is assumed that the power supply voltage VDD and the ground voltage VSS of the integrated circuit are ideal power supplies, and the power supply voltages applied to the VDD terminal and the VSS terminal of the integrated circuit are the power supply voltage VDD, respectively. And the ground voltage VSS.
【0114】しかしながら、例えば、配線幅30μmの
VDD線及びVSS線に平均消費電流10mAの回路が
4つ接続される場合には、図12における曲線172A
に示すように、VDD線及びVSS線の電圧変動量の和
は電源電圧VDDを3.3Vとして約0.2Vの降下と
なる。また、図13における曲線172Bに示すよう
に、遅延時間の増加は5%以上となる。従って、周波数
が100MHz以上の高速動作を実現させようとする場
合は、消費電流が大きくなるため、VDD線及びVSS
線の電圧変動による遅延変動を無視できなくなる。However, for example, when four circuits having an average current consumption of 10 mA are connected to the VDD line and the VSS line having a wiring width of 30 μm, the curve 172A in FIG.
As shown in (1), the sum of the voltage fluctuation amounts of the VDD line and the VSS line is about 0.2 V when the power supply voltage VDD is 3.3 V. Further, as shown by a curve 172B in FIG. 13, the increase in the delay time is 5% or more. Therefore, when realizing high-speed operation with a frequency of 100 MHz or more, the current consumption increases, and the VDD line and the VSS
Delay fluctuations due to line voltage fluctuations cannot be ignored.
【0115】さらに、0.5μmCMOSプロセス等の
微細加工を必要とするプロセスでは、高集積化を図るた
めメタル配線層の層数が増加することになるが、配線層
間の絶縁膜の平坦化を容易にするため、配線層の各膜厚
を薄くする傾向にある。この結果、配線層のシート抵抗
が増加するため、VDD線及びVSS線の電圧変動が大
きくなる傾向にある。Further, in a process requiring fine processing such as a 0.5 μm CMOS process, the number of metal wiring layers is increased in order to achieve high integration. However, it is easy to flatten an insulating film between wiring layers. Therefore, the thickness of each wiring layer tends to be reduced. As a result, the sheet resistance of the wiring layer increases, and the voltage fluctuation of the VDD line and the VSS line tends to increase.
【0116】図14は本発明の第3の実施形態に係る、
論理回路におけるVDD線及びVSS線の電圧変動を考
慮した遅延計算装置の動作フローを示している。図14
において、図3に示した構成要素には同一の符号を付す
ことにより説明を省略する。FIG. 14 shows a third embodiment of the present invention.
5 shows an operation flow of the delay calculation device in consideration of voltage fluctuations of a VDD line and a VSS line in a logic circuit. FIG.
In FIG. 3, the description of the components shown in FIG. 3 will be omitted by retaining the same reference numerals.
【0117】図14に示すように、レイアウトデータ1
8は、遅延時間の解析対象となる集積回路のレイアウト
データであって、配線やスタンダードセルのレイアウト
データに加えてVDD線及びVSS線の配置配線情報を
有している。回路活性化率データ19は、回路接続情報
13の各ノードの電流が切り替わるスイッチング率の情
報を有している。セル消費電流データ20は、論理回路
に用いるスタンダードセルの消費電流データである。As shown in FIG. 14, layout data 1
Reference numeral 8 denotes layout data of an integrated circuit whose delay time is to be analyzed, and includes layout wiring information of VDD lines and VSS lines in addition to wiring data and layout data of standard cells. The circuit activation rate data 19 has information on the switching rate at which the current of each node switches in the circuit connection information 13. The cell current consumption data 20 is current consumption data of a standard cell used in a logic circuit.
【0118】以下、前記のように構成された遅延計算装
置の動作を説明する。The operation of the delay calculator configured as described above will be described below.
【0119】まず、電源(VDD・VSS)配線寄生素
子抽出工程S10において、電源配線抽出手段は、レイ
アウトデータ18、配線パラメータ12及び回路接続情
報13を用いて、解析対象となる集積回路に接続され、
VDD線及びVSS線よりなる電源配線の配線寄生素子
を抽出すると共に、VDD線及びVSS線に接続される
論理素子の接続情報を抽出する。また、信号配線抽出工
程S01において配線抵抗及び配線容量を抽出する。First, in the power supply (VDD / VSS) wiring parasitic element extraction step S10, the power supply wiring extraction means is connected to the integrated circuit to be analyzed using the layout data 18, the wiring parameters 12, and the circuit connection information 13. ,
A wiring parasitic element of a power supply line composed of a VDD line and a VSS line is extracted, and connection information of a logic element connected to the VDD line and the VSS line is extracted. In a signal wiring extraction step S01, wiring resistance and wiring capacitance are extracted.
【0120】その後、消費電流計算工程S11におい
て、消費電流計算手段は、信号配線抽出工程S01にお
いて抽出された配線抵抗及び配線容量並びに回路活性化
率データ19、セル消費電流データ20及び電源電圧初
期値21を用いて、集積回路の消費電流を算出する。Thereafter, in the current consumption calculating step S11, the current consumption calculating means includes the wiring resistance and the wiring capacitance extracted in the signal wiring extracting step S01, the circuit activation rate data 19, the cell current consumption data 20, and the power supply voltage initial value. 21, the current consumption of the integrated circuit is calculated.
【0121】例えば、各ゲートの消費電流Idgate を算
出するには、以下に示す計算式[数13]が用いられ
る。For example, in order to calculate the current consumption Idgate of each gate, the following equation (Equation 13) is used.
【0122】[0122]
【数13】 (Equation 13)
【0123】ここで、第1項のIclはセルが負荷容量の
充電又は放電を行なうときに必要な電流であり、Ks は
回路活性化率、fは動作周波数、Cl は負荷容量、Vdd
は電源電圧である。第2項のIpen はセルのスイッチン
グ時にVDD線とVSS線との間に流れる貫通電流を表
わしている。貫通電流Ipen は、セルの入力電圧がVS
SからVDD又はVDDからVSSにスイッチングする
スイッチング期間Ts に、PMOSにより構成されたプ
ルアップ回路とNMOSにより構成されたプルダウン回
路とに流れる電流が等しく且つ最大になるときの値が最
大貫通電流Ippとなると仮定して三角波近似を行なって
いる。スイッチング期間Ts はセルの駆動能力、配線容
量及び配線抵抗によって決定される。Here, Icl of the first term is a current required when the cell charges or discharges a load capacitance, Ks is a circuit activation rate, f is an operating frequency, Cl is a load capacitance, and Vdd.
Is the power supply voltage. The second term, Ipen, represents a through current flowing between the VDD line and the VSS line during cell switching. When the input voltage of the cell is VS
In a switching period Ts for switching from S to VDD or from VDD to VSS, the value when the current flowing through the pull-up circuit formed by the PMOS and the pull-down circuit formed by the NMOS is equal and the maximum is the maximum through current Ipp. The triangle wave approximation is performed on the assumption that The switching period Ts is determined by the driving capability of the cell, the wiring capacitance and the wiring resistance.
【0124】回路活性化率Ks は、例えば、集積回路の
回路設計における機能設計段階の機能記述から、論理合
成によってゲートレベルのネットリストを作成する段階
でシミュレーションを行ない、各ノードのスイッチング
頻度を求めることによって算出できる。回路活性化率K
s は配線容量やセルライブラリの電流データに依存しな
いため、実配線の負荷容量や抵抗容量の情報がなくても
該ネットリストにテストパターンを与えることにより、
各ノードの回路活性化率Ks を算出することができる。
いったん、回路活性化率Ks が求まると、製造プロセス
を変更した場合や、動作周波数、電源電圧などの動作条
件を変更した場合、さらには、ソフトマクロライブラリ
のようにレイアウトの形状を適宜変更する場合などで
も、ネットリストにテストパターンを与え直して消費電
流Idgate をシミュレーションしなおさなくてもよい。The circuit activation rate Ks is obtained, for example, by performing a simulation at the stage of creating a gate-level netlist by logic synthesis from the function description in the function design stage in the circuit design of the integrated circuit, and obtaining the switching frequency of each node. Can be calculated. Circuit activation rate K
Since s does not depend on the wiring capacity or the current data of the cell library, by giving a test pattern to the netlist even if there is no information on the load capacity or resistance capacity of the actual wiring,
The circuit activation rate Ks of each node can be calculated.
Once the circuit activation rate Ks is obtained, when the manufacturing process is changed, when the operating conditions such as the operating frequency and the power supply voltage are changed, and when the layout shape is appropriately changed like a soft macro library In such a case, it is not necessary to re-simulate the consumption current Idgate by giving a test pattern to the netlist again.
【0125】このように、計算式[数13]を用いるこ
とにより、あらかじめ求めておいた回路活性化率、配線
容量、配線抵抗及びセルの消費電流データから、消費電
流Idgate を静的に計算できるという利点がある。As described above, by using the calculation formula [Equation 13], the consumption current Idgate can be statically calculated from the circuit activation rate, the wiring capacitance, the wiring resistance, and the current consumption data of the cell, which are obtained in advance. There is an advantage.
【0126】また、回路活性化率Ks として、ネットリ
ストが有する論理関数に基づいた論理値の遷移確率を用
いる方法がある。この例を、図15(a)に示す全加算
器の回路図と図15(b)及び(c)に示す真理値表と
を用いて説明する。図15(a)に示すように、本実施
形態に係る全加算器は、中間和sを出力する中間和生成
回路Aと中間桁上げcoを出力する中間桁上げ生成回路
Bとからなる。Further, there is a method of using a logic value transition probability based on a logic function of a netlist as the circuit activation rate Ks. This example will be described with reference to the circuit diagram of the full adder shown in FIG. 15A and the truth table shown in FIGS. 15B and 15C. As shown in FIG. 15A, the full adder according to the present embodiment includes an intermediate sum generation circuit A that outputs an intermediate sum s and an intermediate carry generation circuit B that outputs an intermediate carry co.
【0127】中間和生成回路Aは、一方の入力端子がノ
ードbに接続され、他方の入力端子がノードciに接続
され、出力端子がノードuに接続された第1のNAND
ゲートG1と、一方の入力端子がノードbに接続され、
他方の入力端子がノードciに接続され、残りの入力端
子がノードuに接続され、出力端子がノードvに接続さ
れた第1のNAND−OR複合ゲートG2と、一方の入
力端子がノードaに接続され、他方の入力端子がノード
vに接続され、出力端子がノードsに接続されたEX−
NORゲートG3とからなっており、図15(b)に該
中間和生成回路Aの真理値表を示す。Intermediate sum generation circuit A has a first NAND terminal having one input terminal connected to node b, the other input terminal connected to node ci, and the output terminal connected to node u.
A gate G1 and one input terminal are connected to the node b;
A first NAND-OR composite gate G2 having the other input terminal connected to node ci, the other input terminal connected to node u, and the output terminal connected to node v, and one input terminal connected to node a EX- connected with the other input terminal connected to the node v and the output terminal connected to the node s.
FIG. 15B shows a truth table of the intermediate sum generation circuit A.
【0128】中間桁上げ生成回路Bは、一方の入力端子
がノードbに接続され、他方の入力端子がノードciに
接続され、残りの入力端子がノードaに接続され、出力
端子がノードwに接続された第2のNAND−OR複合
ゲートG4と、一方の入力端子がノードbに接続され、
他方の入力端子がノードciに接続され、出力端子がノ
ードxに接続された第2のNANDゲートG5と、一方
の入力端子がノードwに接続され、他方の入力端子がノ
ードxに接続され、出力端子がノードcoに接続された
第3のNANDゲートG6とからなっており、図15
(c)に該中間桁上げ生成回路Bの真理値表を示す。Intermediate carry generation circuit B has one input terminal connected to node b, the other input terminal connected to node ci, the other input terminal connected to node a, and the output terminal connected to node w. A second NAND-OR composite gate G4 connected thereto, and one input terminal connected to the node b;
A second NAND gate G5 having the other input terminal connected to the node ci, the output terminal connected to the node x, one input terminal connected to the node w, the other input terminal connected to the node x, The output terminal comprises a third NAND gate G6 connected to the node co.
(C) shows a truth table of the intermediate carry generation circuit B.
【0129】図15(b)に示すように、ノードuの論
理値は“1”である確率が3/4であり、論理値“0”
である確率が1/4である。この結果に基づいてノード
uの論理値が遷移する確率を求めると、論理値“1”か
ら論理値“0”に遷移する確率は3/4×1/4=3/
16である。また、論理値“0”から論理値“1”に遷
移する確率は1/4×3/4=3/16である。他のノ
ードv,w,xについても、同様に、論理値“0”から
“1”、又は論理値“1”から“0”にそれぞれ遷移す
る確率を求めることができる。As shown in FIG. 15B, the probability that the logical value of the node u is "1" is 3/4, and the logical value of the node u is "0".
Is 1/4. When the probability that the logical value of the node u transitions is obtained based on this result, the probability that the logical value “1” transitions to the logical value “0” is 3/4 × 1 / = 3 /
Sixteen. The probability of transition from the logical value “0” to the logical value “1” is 4 × 3/4 = 3/16. Similarly, for the other nodes v, w, and x, the probabilities of transition from the logical value “0” to “1” or from the logical value “1” to “0” can be obtained.
【0130】論理値“0”から“1”への遷移は、論理
素子内のPチャネルMOSFETのスイッチングによる
VDD線からの充電を意味し、この充電時にVDD線に
電圧降下が発生する。また、論理値“1”から“0”へ
の遷移は、論理素子内のNチャネルMOSFETのスイ
ッチングによるVSS線への放電を意味し、VSS線に
電圧降下(実際には電圧上昇)が発生する。このよう
に、ネットリストに含まれる論理関数を用いて論理値の
遷移確率を求め、該遷移確率に従ってVDD線又はVS
S線に流れる電流を算出することができる。The transition from the logical value “0” to “1” means charging from the VDD line by switching of the P-channel MOSFET in the logical element. At the time of this charging, a voltage drop occurs on the VDD line. Further, the transition from the logical value “1” to “0” means a discharge to the VSS line due to the switching of the N-channel MOSFET in the logical element, and a voltage drop (actually a voltage rise) occurs in the VSS line. . As described above, the transition probability of the logical value is obtained using the logical function included in the netlist, and the VDD line or the VS
The current flowing through the S line can be calculated.
【0131】なお、当然ながら、テストパターンを用い
て消費電流Idgate を動的に算出する方法を用いてもよ
い。Note that a method of dynamically calculating the current consumption Idgate using the test pattern may be used.
【0132】次に、消費電流計算工程S11における消
費電流計算手段により算出された消費電流と、電源配線
寄生素子抽出工程S10における電源配線抽出手段によ
り抽出された配線寄生素子を用い、電源(VDD・VS
S)配線電圧変動計算工程S12においてVDD線及び
VSS線の電圧変動量が算出された後、実効電源電圧計
算工程S13における実効電源電圧計算手段により該回
路に印加される実効的な電源電圧である実効電源電圧V
ddeff が算出される。Next, using the current consumption calculated by the current consumption calculation means in the current consumption calculation step S11 and the wiring parasitic element extracted by the power supply wiring extraction means in the power supply wiring parasitic element extraction step S10, the power supply (VDD · VS
S) The effective power supply voltage applied to the circuit by the effective power supply voltage calculation means in the effective power supply voltage calculation step S13 after the voltage fluctuation amounts of the VDD line and the VSS line are calculated in the wiring voltage fluctuation calculation step S12. Effective power supply voltage V
ddeff is calculated.
【0133】以降、第1の実施形態において説明したの
と同様に、遅延計算工程S02、遅延電源係数決定工程
S03及び実効遅延計算工程S04の順に処理を行なっ
て、解析対象となる集積回路の実効的な遅延時間を算出
することができる。Thereafter, in the same manner as described in the first embodiment, the processing is performed in the order of the delay calculation step S02, the delay power supply coefficient determination step S03, and the effective delay calculation step S04, and the effective processing of the integrated circuit to be analyzed is performed. The effective delay time can be calculated.
【0134】このように、本実施形態によると、製造プ
ロセスの微細化に伴って発生するVDD線及びVSS線
の電圧変動による遅延時間の増大を論理レベルの遅延計
算を行なうときに、確実に見積もることができる。As described above, according to the present embodiment, the increase in the delay time due to the voltage fluctuation of the VDD line and the VSS line caused by the miniaturization of the manufacturing process can be reliably estimated when performing the logic level delay calculation. be able to.
【0135】なお、回路活性化率Ks として、遷移確率
の代わりに直接スイッチング頻度を用いてもよい。Note that the switching frequency may be directly used as the circuit activation rate Ks instead of the transition probability.
【0136】また、本実施形態では、レイアウト設計終
了後の設計データを対象に遅延計算を行なったが、レイ
アウト設計前でもフロアプランからの推定データをもと
に配線抵抗を計算することにより、遅延時間の増加を見
積もることができる。In this embodiment, the delay calculation is performed on the design data after the layout design is completed. However, even before the layout design, the delay calculation is performed by calculating the wiring resistance based on the estimated data from the floor plan. The increase in time can be estimated.
【0137】また、スタンダードセルを用いたビルディ
ングブロック方式の回路を想定したが、ゲートアレイな
どの回路であってもよい。Although a building block type circuit using standard cells is assumed, a circuit such as a gate array may be used.
【0138】(第4の実施形態)以下、本発明の第4の
実施形態を図面に基づいて説明する。(Fourth Embodiment) Hereinafter, a fourth embodiment of the present invention will be described with reference to the drawings.
【0139】第3の実施形態においては、消費電流を直
流的に扱っている。実際には、回路の動作時刻に応じて
消費電流が動的に変化するため、直流的に仮定した消費
電流を用いると、VDD線・VSS線の電圧変動量を過
小に見積もる場合や過大に見積もる場合が生じ得る。In the third embodiment, the current consumption is treated as DC. Actually, the current consumption dynamically changes according to the operation time of the circuit. Therefore, if the current consumption assumed on a DC basis is used, the amount of voltage fluctuation of the VDD line and the VSS line is underestimated or overestimated. Cases can arise.
【0140】本実施形態は、実際の回路動作で動的に変
化する消費電流を扱えるように、静的な方法を用いて回
路の動作時刻に応じた消費電流及び電源線の電圧変動量
を計算する方法及び手段を導入することにより、実効電
源電圧の精度向上を図っている。In the present embodiment, the current consumption and the voltage fluctuation of the power supply line according to the operation time of the circuit are calculated using a static method so that the current consumption dynamically changing in the actual circuit operation can be handled. Thus, the accuracy of the effective power supply voltage is improved by introducing a method and means for performing the above.
【0141】図16は本実施形態に係る、論理回路にお
けるVDD線及びVSS線の電圧変動に論理素子の動作
時刻を考慮した遅延計算装置の動作フローを示してい
る。ここで、図16において、図14と同一の構成要素
には同一の符号を付すことにより説明を省略する。第3
の実施形態との違いは、動的消費電流計算工程S200
において、遅延計算工程S02の計算結果と電源(VD
D・VSS)配線寄生素子抽出工程S10の抽出結果と
に基づいて消費電流の動的な変化を考慮することにあ
る。FIG. 16 shows an operation flow of the delay calculation apparatus according to the present embodiment, which considers the operation time of the logic element in the voltage fluctuation of the VDD line and the VSS line in the logic circuit. Here, in FIG. 16, the same components as those in FIG. Third
The difference from this embodiment is that the dynamic current consumption calculating step S200
, The calculation result of the delay calculation step S02 and the power supply (VD
And (D.VSS) wiring parasitic element extraction step S10.
【0142】図17は図16における動的消費電流計算
工程S200の詳細フローを示し、図17に示すよう
に、遅延計算工程S02の計算結果を受ける回路遅延判
定工程S201は、回路遅延が最大となる遅延パス内の
ゲート出力と他のゲート出力とが立ち上がり遅延となる
か又は立ち下がり遅延となるかをそれぞれ判定する工程
である。立ち上がり遅延となる場合はVDD線に電流が
流れ、立ち下がり遅延となる場合はVSS線に電流が流
れると仮定する。従って、立ち上がり遅延の場合には、
VDD線消費電流波形計算工程S202において一のV
DD線に流れる消費電流を該VDD線に接続される論理
素子の動作時刻に合わせて計算し、一方、立ち下がり遅
延の場合には、VSS線消費電流波形計算工程S203
において一のVSS線に流れる消費電流を該VSS線に
接続される論理素子の動作時刻に合わせて計算する。FIG. 17 shows a detailed flow of the dynamic current consumption calculation step S200 in FIG. 16. As shown in FIG. 17, the circuit delay determination step S201 receiving the calculation result of the delay calculation step S02 determines that the circuit delay is maximum. This is a step of determining whether a gate output in another delay path and another gate output are a rising delay or a falling delay, respectively. It is assumed that a current flows through the VDD line when a rise delay occurs and a current flows through the VSS line when a fall delay occurs. Therefore, in the case of a rise delay,
In the VDD line consumption current waveform calculation step S202, one V
The consumption current flowing through the DD line is calculated in accordance with the operation time of the logic element connected to the VDD line. On the other hand, in the case of the fall delay, the VSS line consumption current waveform calculation step S203
, The consumption current flowing through one VSS line is calculated in accordance with the operation time of the logic element connected to the VSS line.
【0143】通常、遅延計算結果は静的タイミング解析
手法を用いて求めている。これと同様の静的な手法を用
いて全論理素子の消費電流の和を求めると、この消費電
流の和に、同一時刻に動作しない論理素子の消費電流を
含んでしまう。これを回避するため、実効消費電力計算
工程S204において、回路活性化率データ19を用い
て一の動作時刻に動作する論理素子のみを対象とする、
より現実的な消費電流を求める。Normally, the delay calculation result is obtained by using a static timing analysis technique. If the sum of the current consumptions of all the logic elements is obtained using the same static method, the sum of the current consumptions includes the current consumption of the logic elements that do not operate at the same time. In order to avoid this, in the effective power consumption calculation step S204, only the logic elements operating at one operation time using the circuit activation rate data 19 are targeted.
Find a more realistic current consumption.
【0144】図17に示すVDD線消費電流波形計算工
程S202及びVSS線消費電流波形計算工程S203
における各処理を図18を用いて説明する。図18は図
15に示した第3の実施形態に係る全加算器を用いて、
スイッチングを行なう各論理ゲートに対するVSS線又
はVDD線の関係を示している。図15において、第1
のNANDゲートG1、第1のNAND−OR複合ゲー
トG2、第2のNAND−OR複合ゲートG4及び第2
のNANDゲートG5は一のVDD線・VSS線対に接
続されており、EX−NORゲートG3及び第3のNA
NDゲートG6は他のVDD線・VSS線対に接続され
ているとする。ここで、最大遅延パスは、ノードb,
u,v,sを通るパスであって、ノードb,u,v,s
の各電位、すなわち、各論理値が{b,u,v,s}=
{0,1,0,1}から{b,u,v,s}={1,
0,1,0}に遷移すると仮定する。このときの他のノ
ードの論理値は、静的タイミング解析の結果等から判別
できる。The VDD line consumption current waveform calculation step S202 and the VSS line consumption current waveform calculation step S203 shown in FIG.
Will be described with reference to FIG. FIG. 18 shows an example using the full adder according to the third embodiment shown in FIG.
The relationship between the VSS line and the VDD line for each logic gate that performs switching is shown. In FIG. 15, the first
, The first NAND-OR composite gate G2, the second NAND-OR composite gate G4, and the second
NAND gate G5 is connected to one VDD line / VSS line pair, and the EX-NOR gate G3 and the third NA
It is assumed that the ND gate G6 is connected to another VDD line / VSS line pair. Here, the maximum delay path is the node b,
a path passing through u, v, s and nodes b, u, v, s
, That is, each logical value is {b, u, v, s} =
From {0,1,0,1} to {b, u, v, s} = {1,
Assume a transition to 0,1,0}. At this time, the logical values of the other nodes can be determined from the result of the static timing analysis and the like.
【0145】最大遅延パスの各ノードb,u,v,s
を、上記の電位変化のように活性化可能なテストパター
ンが見つけられる場合には、論理回路内の各ノードが
“0”から“1”に遷移するときにはVDD線に電流が
流れ、また、論理値が“1”から“0”に遷移するとき
にはVSS線に電流が流れると仮定する。この仮定を簡
略化するときには、最大遅延パスには上記ノードの論理
値遷移に設定し、他のノードについては第3の実施形態
において示した論理関数から決まる遷移確率に基づいて
VDD線及びVSS線のうちいずれに電流が流れるかを
決定する。Each node b, u, v, s of the maximum delay path
When a test pattern that can be activated as in the above potential change is found, a current flows through the VDD line when each node in the logic circuit transitions from “0” to “1”. When the value transits from “1” to “0”, it is assumed that a current flows through the VSS line. When simplifying this assumption, the maximum delay path is set to the logical value transition of the above node, and the other nodes are set to the VDD line and the VSS line based on the transition probability determined from the logical function shown in the third embodiment. Of which the current flows.
【0146】また、図19(a)は図17に示すライブ
ラリのうち、消費電流の計算に用いるセル消費電流デー
タ20の構成要素の一例を示しており、図19(b)に
示すように、該ライブラリには消費電流Iを三角波近似
しており、負荷容量及び配線抵抗(時定数RC)と該負
荷容量及び配線抵抗に応じたピーク電流Ipeakと遷移時
刻の半値幅ΔTとが記述されている。FIG. 19A shows an example of the components of the cell current consumption data 20 used for calculating the current consumption in the library shown in FIG. 17, and as shown in FIG. In the library, the consumption current I is approximated by a triangular wave, and a load capacitance and a wiring resistance (time constant RC), a peak current Ipeak corresponding to the load capacitance and the wiring resistance, and a half-width ΔT of the transition time are described. .
【0147】まず、図18(a)に示すように、ノード
b及びvは論理値が0から1に遷移するためノードの電
圧値Vが上昇し、ノードu及びsは論理値が1から0に
遷移するためノードの電圧値Vが下降していることが分
かる。これらの各論理素子のスイッチング時刻にそれぞ
れ対応するように、図18(b)に示す三角波近似され
たピーク電流Ipeakの時刻を一致させ、各論理素子の電
流波形を重ね合わせることによりVDD線又はVSS線
に流れる消費電流をそれぞれ算出する。このとき、VD
D・VSS線配線寄生素子抽出工程S10の抽出結果を
参照しながら、一のVDD線・VSS線対に接続される
論理素子の消費電流波形を重ね合わせる。図15に示す
全加算器の場合には、第1のNANDゲートG1、第1
のNAND−OR複合ゲートG2、第2のNAND−O
R複合ゲートG4及び第2のNANDゲートG5に流れ
る消費電流波形を互いに重ね合わせることになる。First, as shown in FIG. 18A, the logical values of the nodes b and v transition from 0 to 1, so that the voltage value V of the nodes increases, and the logical values of the nodes u and s change from 1 to 0. , The voltage value V of the node is falling. The times of the peak currents Ipeak approximated by triangular waves shown in FIG. 18B are matched so as to correspond to the switching times of these logic elements, respectively, and the current waveforms of the logic elements are superimposed to form the VDD line or the VSS. The current consumption flowing through the line is calculated. At this time, VD
The current consumption waveforms of the logic elements connected to one VDD line / VSS line pair are overlapped with reference to the extraction result of the D / VSS line wiring parasitic element extraction step S10. In the case of the full adder shown in FIG. 15, the first NAND gate G1, the first
NAND-OR composite gate G2, second NAND-O
The waveforms of the currents flowing through the R composite gate G4 and the second NAND gate G5 overlap each other.
【0148】次に、図18(c)に示すように、全加算
器に流れる実効的な消費電流を計算する。前述したよう
に、通常の静的タイミング解析と同様に静的な手法を用
いて求めると、全論理素子の消費電流の和として、同一
時刻に動作しない論理素子の消費電流を含めて計算して
しまうことになる。これを解決するため、最大遅延パス
(解析対象となるパス)内の論理素子においては、最大
遅延パスとなるときの論理変化の消費電流を設定し、そ
れ以外の論理素子においては回路活性化率データ19に
おける回路活性化率Ks を消費電流に乗じることによっ
て、実効的な消費電流を算出する。Next, as shown in FIG. 18C, the effective current consumption flowing through the full adder is calculated. As described above, when a static method is used to calculate the sum of the current consumption of all the logic elements, the sum is calculated including the current consumption of the logic elements that do not operate at the same time. Will be lost. In order to solve this, in the logic elements in the maximum delay path (path to be analyzed), the consumption current of the logic change when the logic element becomes the maximum delay path is set, and in the other logic elements, the circuit activation rate is set. The effective current consumption is calculated by multiplying the current consumption by the circuit activation rate Ks in the data 19.
【0149】なお、回路活性化率データ19は、最大遅
延パスとなるテストパターンが得られる場合には、その
ときの各論理素子の出力の状態変化に基づいて設定す
る。また、より簡略化する場合には、第3の実施形態で
示したように、論理関数によって決定される遷移確率を
用いて算出すればよい。When a test pattern for the maximum delay path is obtained, the circuit activation rate data 19 is set based on a change in the output state of each logic element at that time. Further, in the case of further simplification, the calculation may be performed using the transition probability determined by the logical function, as described in the third embodiment.
【0150】次に、図18(d)に示すように、VDD
線・VSS線対に流れる消費電流からその電圧降下量を
計算した後、第3の実施形態と同様に各論理素子ごとに
実効電源電圧を計算し、遅延時間Δtを補正した実効的
な遅延時間を算出する。遅延時間Δtは、[数11]に
おける電圧降下量Vdrop、[数12]における実効電源
電圧Vddeff 、及び[数13]における実効的な消費電
流Idgate を用いて求めることができる。なお、[数1
3]に示すように、消費電流Idgate の時間依存性は、
論理素子のスイッチング期間Ts に依存している。従っ
て、遅延時間Δtの補正を、動作時刻の早い論理素子か
ら順次行ない、補正後の遅延時間を用いて再度消費電流
の時間依存性を算出することによって、この消費電流I
dgate の時間依存性に対応することができる。なお、図
18(d)において、第1のNANDゲートG1の出力
であるノードuの遅延のみを記しているが、他の論理素
子の出力についても同様の補正を行なう。Next, as shown in FIG.
After calculating the amount of voltage drop from the current consumption flowing through the line / VSS line pair, the effective power supply voltage is calculated for each logic element as in the third embodiment, and the effective delay time corrected for the delay time Δt Is calculated. The delay time Δt can be obtained by using the voltage drop amount Vdrop in [Equation 11], the effective power supply voltage Vddeff in [Equation 12], and the effective current consumption Idgate in [Equation 13]. Note that [Equation 1
As shown in [3], the time dependence of the consumption current Idgate is
It depends on the switching period Ts of the logic element. Accordingly, the delay time Δt is corrected sequentially from the logic element having the earlier operation time, and the time dependence of the current consumption is calculated again using the corrected delay time, whereby the current consumption I
It can deal with the time dependency of dgate. In FIG. 18D, only the delay of the node u, which is the output of the first NAND gate G1, is described, but the same correction is performed for the outputs of other logic elements.
【0151】このように、本実施形態によると、製造プ
ロセスの微細化に伴って発生するVDD線及びVSS線
の電圧変動による遅延時間の増大を、論理レベルの遅延
計算を行なうときに消費電流の動的な変化を考慮するこ
とにより確実に見積もることができる。As described above, according to the present embodiment, the increase in the delay time due to the voltage fluctuation of the VDD line and the VSS line, which occurs with the miniaturization of the manufacturing process, is used to reduce the consumption current when calculating the logic level delay. It can be reliably estimated by considering dynamic changes.
【0152】また、VDD線及びVSS線に接続された
容量(C)成分又はインダクタンス(L)成分による周
波数依存性を有する電源線のインピーダンス変化も同様
に、消費電流の時間依存性から求めることができる。Similarly, the impedance change of the power supply line having the frequency dependence due to the capacitance (C) component or the inductance (L) component connected to the VDD line and the VSS line can be similarly obtained from the time dependence of the current consumption. it can.
【0153】なお、本実施形態では、レイアウト設計終
了後の設計データを対象に遅延計算を行なったが、レイ
アウト設計前でもフロアプランからの推定データをもと
に配線抵抗を算出することにより、遅延時間の増加を見
積もることができる。In this embodiment, the delay calculation is performed on the design data after the layout design is completed. However, even before the layout design, the delay calculation is performed by calculating the wiring resistance based on the estimated data from the floor plan. The increase in time can be estimated.
【0154】また、スタンダードセルを用いたビルディ
ングブロック方式の回路を想定したが、ゲートアレイな
どの回路であってもよい。Further, although a building block type circuit using standard cells is assumed, a circuit such as a gate array may be used.
【0155】(第5の実施形態)以下、本発明の第5の
実施形態を図面に基づいて説明する。(Fifth Embodiment) Hereinafter, a fifth embodiment of the present invention will be described with reference to the drawings.
【0156】図20は本発明の第5の実施形態に係る、
論理回路におけるVDD線及びVSS線の電圧変動を考
慮した遅延計算装置の動作フローを示している。FIG. 20 shows a fifth embodiment according to the present invention.
5 shows an operation flow of the delay calculation device in consideration of voltage fluctuations of a VDD line and a VSS line in a logic circuit.
【0157】本実施形態の特徴として、消費電流と実効
電源電圧とは相互に依存するため、前記第3の実施形態
に示した遅延計算装置における消費電流の計算及び電源
線の電圧変動の計算に再帰的に計算を行なう計算ループ
手段L14と収束条件判定手段S14とを導入すること
により、実効電源電圧の精度向上を図っている。As a feature of this embodiment, since the current consumption and the effective power supply voltage are interdependent, the calculation of the current consumption and the calculation of the voltage fluctuation of the power supply line in the delay calculator shown in the third embodiment are performed. The accuracy of the effective power supply voltage is improved by introducing a calculation loop means L14 for performing calculations recursively and a convergence condition determination means S14.
【0158】以下、前記のように構成された遅延計算装
置の動作を説明する。Hereinafter, the operation of the delay calculator configured as described above will be described.
【0159】前記第3の実施形態との差異のみを説明す
ると、消費電流計算工程S11において、消費電流計算
手段は、電源電圧初期値21に基づいて、解析対象とす
る集積回路の消費電流Idd(0)の計算を行なった後、
実効電源電圧計算工程S13において、実効電源電圧計
算手段は、まず、消費電流Idd(0)をもとにVDD線
及びVSS線の電圧変動を考慮した実効電源電圧Vdd
(0)を計算する。該実効電源電圧Vdd(0)をもとに
再度消費電流Idd(1)を計算し、さらに実効電源電圧
Vdd(1)を計算する。このように再帰的な消費電流I
dd(i)(但し、i=1,2,…の整数とする。)と実
効電源電圧Vdd(i)(但し、i=1,2,…の整数と
する。)との計算を繰り返し、収束条件判定工程S14
において、収束条件判定手段は、以下に示す判定式[数
14]に示す収束条件を満足するか否かの判定を行な
う。Explaining only the differences from the third embodiment, in the current consumption calculating step S11, the current consumption calculating means calculates the current consumption Idd ( After performing the calculation of 0),
In the effective power supply voltage calculating step S13, the effective power supply voltage calculating means firstly calculates the effective power supply voltage Vdd in consideration of the voltage fluctuation of the VDD line and the VSS line based on the current consumption Idd (0).
Calculate (0). The current consumption Idd (1) is calculated again based on the effective power supply voltage Vdd (0), and the effective power supply voltage Vdd (1) is further calculated. Thus, the recursive consumption current I
The calculation of dd (i) (where i = 1, 2,...) and the effective power supply voltage Vdd (i) (where i = 1, 2,...) are repeated, Convergence condition determination step S14
In the above, the convergence condition determining means determines whether or not the convergence condition shown in the following determination formula [Equation 14] is satisfied.
【0160】[0160]
【数14】 [Equation 14]
【0161】ここで、Vdd(i)がi回目の計算ループ
L14により決定された実効電源電圧、Vdd(i−1)
は(i−1)回目の計算ループL14により決定された
実効電源電圧、δは実効電源電圧の収束範囲の上限であ
って、例えば電源電圧の1%程度の値とすればよい。判
定式[数14]を満たせば計算ループL14から抜け、
最後に計算した電源電圧Vdd(i)を実効電源電圧Vdd
eff とする。Here, Vdd (i) is the effective power supply voltage determined by the i-th calculation loop L14, and Vdd (i-1)
Is the effective power supply voltage determined by the (i-1) -th calculation loop L14, and δ is the upper limit of the convergence range of the effective power supply voltage, for example, a value of about 1% of the power supply voltage. If the judgment formula [Equation 14] is satisfied, the process exits the calculation loop L14,
Finally, the calculated power supply voltage Vdd (i) is converted to the effective power supply voltage Vdd.
eff.
【0162】以降、前記第3の実施形態において説明し
たのと同様に、遅延計算工程S02、遅延電源係数決定
工程S03及び実効遅延計算工程S04の順に処理を行
なって、解析対象となる集積回路の実効的な遅延時間を
算出することができる。Thereafter, in the same manner as described in the third embodiment, the processing is performed in the order of the delay calculation step S02, the delay power supply coefficient determination step S03, and the effective delay calculation step S04, and the integrated circuit to be analyzed is processed. An effective delay time can be calculated.
【0163】このように、本実施形態によると、相互に
依存関係の強い回路の消費電流と実効電源電圧とを再帰
的なループを形成して計算するため、遅延時間の計算精
度をさらに向上させることができる。As described above, according to the present embodiment, since the current consumption and the effective power supply voltage of the circuits having a strong mutual dependency are calculated by forming a recursive loop, the calculation accuracy of the delay time is further improved. be able to.
【0164】(第6の実施形態)以下、本発明の第6の
実施形態を図面に基づいて説明する。(Sixth Embodiment) Hereinafter, a sixth embodiment of the present invention will be described with reference to the drawings.
【0165】図21は本発明の第6の実施形態に係る論
理回路における遅延計算方法及び遅延計算装置が解析の
対象とする集積回路のレイアウト図である。FIG. 21 is a layout diagram of an integrated circuit to be analyzed by the delay calculation method and the delay calculation device in the logic circuit according to the sixth embodiment of the present invention.
【0166】本実施形態の特徴として、集積回路の外部
電源端子から該集積回路の内部に配置されている回路ブ
ロックの電源端子まで、及び該回路ブロックから該ブロ
ックの内部に配置されているスタンダードセルの電源端
子までの各電源線の電圧変動を階層的に求めることによ
り、スタンダードセルの遅延時間を算出する。The present embodiment is characterized in that from the external power supply terminal of the integrated circuit to the power supply terminal of the circuit block disposed inside the integrated circuit, and from the circuit block to the standard cell disposed inside the block. The delay time of the standard cell is calculated by hierarchically obtaining the voltage fluctuation of each power supply line up to the power supply terminal.
【0167】図21において、外部電源端子としての第
1のVDD端子71は第1のVDD線75に接続され、
第2のVDD端子72は第2のVDD線76に接続さ
れ、第1のVSS端子73は第1のVSS線77に接続
され、第2のVSS端子74は第2のVSS線78に接
続されている。第1の回路ブロック91A、第2の回路
ブロック92A、第3の回路ブロック93A及び第4の
回路ブロック94Aは第1のVDD線75、第2のVD
D線76、第1のVSS線77及び第2のVSS線78
にそれぞれ接続されている。In FIG. 21, a first VDD terminal 71 as an external power supply terminal is connected to a first VDD line 75,
The second VDD terminal 72 is connected to a second VDD line 76, the first VSS terminal 73 is connected to a first VSS line 77, and the second VSS terminal 74 is connected to a second VSS line 78. ing. The first circuit block 91A, the second circuit block 92A, the third circuit block 93A, and the fourth circuit block 94A include a first VDD line 75, a second VDD
D line 76, first VSS line 77 and second VSS line 78
Connected to each other.
【0168】第1のVDD線75には、第1のブロック
用VDD電源端子711、第2のブロック用VDD電源
端子712、第3のブロック用VDD電源端子713及
び第4のブロック用VDD電源端子714が設けられ、
第1のVSS線77には、第1のブロック用VSS電源
端子731、第2のブロック用VSS電源端子732、
第3のブロック用VSS電源端子733及び第4のブロ
ック用VSS電源端子734が設けられている。The first VDD line 75 includes a VDD power supply terminal 711 for the first block, a VDD power supply terminal 712 for the second block, a VDD power supply terminal 713 for the third block, and a VDD power supply terminal for the fourth block. 714 are provided,
The first VSS line 77 has a first block VSS power terminal 731, a second block VSS power terminal 732,
A third block VSS power terminal 733 and a fourth block VSS power terminal 734 are provided.
【0169】同様に、第2のVDD線76には、第5の
ブロック用VDD電源端子721、第6のブロック用V
DD電源端子722、第7のブロック用VDD電源端子
723及び第8のブロック用VDD電源端子724が設
けられ、第2のVSS線78には、第5のブロック用V
SS電源端子741、第6のブロック用VSS電源端子
742、第7のブロック用VSS電源端子743及び第
8のブロック用VSS電源端子744が設けられてい
る。Similarly, the second VDD line 76 is connected to the fifth block VDD power terminal 721 and the sixth block V
A DD power supply terminal 722, a seventh block VDD power supply terminal 723, and an eighth block VDD power supply terminal 724 are provided, and the second VSS line 78 is connected to the fifth block V
An SS power terminal 741, a sixth block VSS power terminal 742, a seventh block VSS power terminal 743, and an eighth block VSS power terminal 744 are provided.
【0170】第1の回路ブロック91Aには、第1のブ
ロック内VDD線79、第2のブロック内VDD線8
0、第1のブロック内VSS線81及び第2のブロック
内VSS線82が設けられている。第1のVDD線7
9、第2のVDD線80、第1のVSS線81及び第2
のVSS線82にそれぞれセル用電源端子(図示せず)
を介して接続されている第1のスタンダードセル91
1、第2のスタンダードセル912、第3のスタンダー
ドセル913、第4のスタンダードセル914等が配置
されている。In the first circuit block 91A, the VDD line 79 in the first block and the VDD line 8 in the second block are provided.
0, a first block VSS line 81 and a second block VSS line 82 are provided. First VDD line 7
9, the second VDD line 80, the first VSS line 81 and the second
Power supply terminals (not shown) for the VSS lines 82
Standard cell 91 connected via the
1, a second standard cell 912, a third standard cell 913, a fourth standard cell 914, and the like are arranged.
【0171】なお、第1の回路ブロック91Aと同様
に、第2の回路ブロック92A及び第3の回路ブロック
93A等にもその内部には複数のスタンダードセルが配
置されている。Note that, like the first circuit block 91A, a plurality of standard cells are arranged in the second circuit block 92A, the third circuit block 93A, and the like.
【0172】図22(a)は図21に示す集積回路の第
1の等価回路図である。図22(a)において、91B
は第1の回路ブロック91Aの第1の等価回路、92B
は第2の回路ブロック92Aの等価回路、93Bは第3
の回路ブロック93Aの等価回路及び94Bは第4の回
路ブロック94Aの等価回路をそれぞれ表わしており、
I91は第1の回路ブロックの第1の等価回路91Bの平
均消費電流、I92は第2の回路ブロックの等価回路92
Bの平均消費電流、I93は第3の回路ブロックの等価回
路93Bの平均消費電流、I94は第4の回路ブロックの
等価回路94Bの平均消費電流をそれぞれ表わしてい
る。FIG. 22A is a first equivalent circuit diagram of the integrated circuit shown in FIG. In FIG. 22A, 91B
Represents a first equivalent circuit of the first circuit block 91A, and 92B
Is the equivalent circuit of the second circuit block 92A, and 93B is the third circuit block.
The equivalent circuit of the circuit block 93A and the equivalent circuit 94B represent the equivalent circuit of the fourth circuit block 94A, respectively.
I91 is an average current consumption of the first equivalent circuit 91B of the first circuit block, and I92 is an equivalent circuit 92 of the second circuit block.
The average current consumption of B, I93 represents the average current consumption of the equivalent circuit 93B of the third circuit block, and I94 represents the average current consumption of the equivalent circuit 94B of the fourth circuit block.
【0173】また、図22(b)は図22(a)に示す
第1の回路ブロックの第2の等価回路図である。図22
(b)において、91Cは第1の回路ブロックの第2の
等価回路を表わし、I911 は図21に示す第1のスタン
ダードセル911の平均消費電流、I912 は第2のスタ
ンダードセル912の平均消費電流、I913 は第3のス
タンダードセル913の平均消費電流及びI914 は第4
のスタンダードセル914の平均消費電流をそれぞれ表
わしている。FIG. 22 (b) is a second equivalent circuit diagram of the first circuit block shown in FIG. 22 (a). FIG.
21B, reference numeral 91C denotes a second equivalent circuit of the first circuit block, I911 denotes an average current consumption of the first standard cell 911 shown in FIG. 21, and I912 denotes an average current consumption of the second standard cell 912. , I 913 is the average current consumption of the third standard cell 913 and I 914 is the fourth
Mean average current consumption of the standard cell 914.
【0174】前記のように構成された集積回路におけ
る、VDD線及びVSS線の電圧変動を考慮して信号伝
搬時間の遅延を算出するには、消費電流の計算と電源電
圧の計算とを順次階層的に行なう必要がある。In order to calculate the delay of the signal propagation time in consideration of the voltage fluctuation of the VDD line and the VSS line in the integrated circuit configured as described above, the calculation of the current consumption and the calculation of the power supply voltage are sequentially performed in layers. It is necessary to do it.
【0175】図23は本発明の第6の実施形態に係る論
理回路における階層構造を考慮した遅延計算装置の動作
フローを示している。図23において、図20に示した
構成要素には同一の符号を付すことにより説明を省略す
る。FIG. 23 shows an operation flow of the delay calculation device in consideration of the hierarchical structure in the logic circuit according to the sixth embodiment of the present invention. 23, the description of the components shown in FIG. 20 will be omitted by retaining the same reference numerals.
【0176】本実施形態の特徴として、図23に示すよ
うに、消費電流及び実効電源電圧を算出する各工程にお
いて、回路ブロック単位に計算を行なうブロックレベル
消費電流計算手段と、該ブロックレベル消費電流計算手
段により回路ブロックごとに算出された消費電流の総和
を求め、解析対象である集積回路全体の消費電流を算出
するチップレベル消費電流計算手段と、チップレベルの
消費電流に基づいてチップレベルの電源配線の電圧変動
量を算出するチップレベルVDD・VSS配線電圧変動
計算手段と、チップレベルの電源配線の電圧変動量を用
いてブロックレベルの電源配線の電圧変動量を算出する
ブロックレベルのVDD・VSS配線電圧変動計算手段
とを備えている。As a feature of this embodiment, as shown in FIG. 23, in each step of calculating the current consumption and the effective power supply voltage, a block-level current-consumption calculating means for performing calculation for each circuit block, A chip-level current-consumption calculating means for calculating the total current consumption calculated for each circuit block by the calculating means and calculating the current consumption of the entire integrated circuit to be analyzed; a chip-level power supply based on the chip-level current consumption Chip-level VDD / VSS wiring voltage fluctuation calculating means for calculating the voltage fluctuation of the wiring, and block-level VDD / VSS for calculating the voltage fluctuation of the block-level power wiring using the voltage fluctuation of the chip-level power wiring Wiring voltage fluctuation calculation means.
【0177】以下、前記のように構成された遅延計算装
置における消費電流の計算及び実効電源電圧の計算手順
を説明する。Hereinafter, the calculation procedure of the current consumption and the calculation of the effective power supply voltage in the delay calculator configured as described above will be described.
【0178】図23に示すように、まず、ブロックレベ
ル消費電流計算工程S111において、ブロックレベル
消費電流計算手段は、解析対象とする集積回路の動作基
準となる電源電圧である電源電圧初期値21に基づい
て、回路ブロック内の各スタンダードセル(又は論理ゲ
ート)ごとの消費電流を算出する。例えば、ブロックレ
ベルの消費電流計算とは、図22(b)に示す等価回路
において、第1の回路ブロック91Cにおける第1のス
タンダードセル911の平均消費電流I911 や第2のス
タンダードセル912の平均消費電流I912 等を算出す
ることに対応する。As shown in FIG. 23, first, in a block-level current consumption calculation step S111, the block-level current consumption calculation means converts a power supply voltage initial value 21 which is a power supply voltage as an operation reference of an integrated circuit to be analyzed. Based on this, the current consumption for each standard cell (or logic gate) in the circuit block is calculated. For example, the block-level consumption current calculation refers to the average consumption current I 911 of the first standard cell 911 and the average consumption current of the second standard cell 912 in the first circuit block 91C in the equivalent circuit shown in FIG. This corresponds to calculating the current I912 and the like.
【0179】次に、チップレベル消費電流計算工程S1
12において、チップレベル消費電流計算手段は、ブロ
ックレベル消費電流計算手段により算出された消費電流
データを用いて、集積回路における各回路ブロックの消
費電流を算出する。例えば、チップレベルの消費電流計
算とは、図22(a)に示す等価回路において、第1の
回路ブロック91Bの平均消費電流I91や第2の回路ブ
ロック92Bの平均消費電流I92等を算出することに対
応する。Next, a chip level consumption current calculation step S1
In 12, the chip level current consumption calculation means calculates the current consumption of each circuit block in the integrated circuit using the current consumption data calculated by the block level current consumption calculation means. For example, the chip-level current consumption calculation refers to calculating the average current consumption I91 of the first circuit block 91B, the average current consumption I92 of the second circuit block 92B, and the like in the equivalent circuit shown in FIG. Corresponding to
【0180】次に、チップレベルVDD・VSS配線電
圧変動計算工程S121において、チップレベル変動電
圧計算手段は、チップレベルの消費電流データをもと
に、チップの電源端子から各回路ブロックの電源端子ま
でのVDD線及びVSS線のチップレベルの変動電圧と
しての電圧変動量を算出する。例えば、チップレベルの
変動電圧計算とは、図22(a)に示す等価回路におい
て、第1の回路ブロック91Bの平均消費電流I91や第
2の回路ブロック92Bの平均消費電流I92等を用い
て、第1のVDD線75及び第1のVSS線77等の電
圧変動量を算出することに対応する。Next, in the chip-level VDD / VSS wiring voltage fluctuation calculation step S121, the chip-level fluctuation voltage calculation means uses the chip-level current consumption data to calculate the power supply terminals of the chip to the power terminals of each circuit block. Of the VDD line and the VSS line are calculated as chip-level fluctuation voltages. For example, the calculation of the fluctuation voltage at the chip level refers to the calculation of the average consumption current I91 of the first circuit block 91B and the average consumption current I92 of the second circuit block 92B in the equivalent circuit shown in FIG. This corresponds to calculating the amount of voltage fluctuation of the first VDD line 75, the first VSS line 77, and the like.
【0181】次に、ブロックレベルVDD・VSS配線
電圧変動計算工程S122において、ブロックレベル変
動電圧計算手段は、ブロックレベルの消費電流データを
もとに、回路ブロックの各電源端子からスタンダードセ
ルの各電源端子までのVDD線及びVSS線のブロック
レベルの変動電圧としての電圧変動量を算出する。例え
ば、ブロックレベルの変動電圧計算とは、図22(b)
に示す等価回路において、第1の回路ブロック91Cに
おける第1のスタンダードセル911の平均消費電流I
911 や第2のスタンダードセル912の平均消費電流I
912 等から、第1のブロック内VDD線79、第1のブ
ロック内VSS線81等の電圧変動量を算出することに
対応する。Next, in a block-level VDD / VSS wiring voltage fluctuation calculation step S122, the block-level fluctuation voltage calculating means converts each power supply terminal of the standard cell from each power supply terminal of the circuit block based on the current data of the block level. The voltage fluctuation amount as the fluctuation voltage of the block level of the VDD line and the VSS line to the terminal is calculated. For example, the calculation of the fluctuation voltage at the block level is shown in FIG.
In the equivalent circuit shown in FIG. 7, the average current consumption I of the first standard cell 911 in the first circuit block 91C is shown.
Average current consumption I of 911 and second standard cell 912
From 912 and the like, this corresponds to calculating the amount of voltage fluctuation of the VDD line 79 in the first block, the VSS line 81 in the first block, and the like.
【0182】次に、実効電源電圧計算工程S13におい
て、実効電源電圧計算手段は、ブロックレベルの電圧変
動量であるブロックレベルの変動電圧と、チップレベル
の電圧変動量であるチップレベルの変動電圧との和を求
め、第1のVDD線75、第1のVSS線77等に印加
される電源電圧から該変動電圧の和を差し引くことによ
り、各スタンダードセル911,912,913,91
4等に印加される実効電源電圧を決定する。Next, in the effective power supply voltage calculating step S13, the effective power supply voltage calculating means calculates the block-level fluctuation voltage, which is the block-level voltage fluctuation, and the chip-level fluctuation voltage, which is the chip-level voltage fluctuation. Of the standard cells 911, 912, 913, 91 by subtracting the sum of the fluctuating voltages from the power supply voltage applied to the first VDD line 75, the first VSS line 77, and the like.
4 and so on.
【0183】また、収束条件判定工程S14は、前記第
5の実施形態と同様に、消費電流と実効電源電圧との計
算を再帰的に行なうことにより、実効電源電圧の精度の
向上を図っている。In the convergence condition determining step S14, the accuracy of the effective power supply voltage is improved by recursively calculating the current consumption and the effective power supply voltage, as in the fifth embodiment. .
【0184】以降、遅延計算工程S02、遅延電源係数
決定工程S03及び実効遅延計算工程S04の順に処理
を行なって、解析対象となる集積回路の実効的な遅延時
間を算出することができる。Thereafter, the processing is performed in the order of the delay calculation step S02, the delay power supply coefficient determination step S03, and the effective delay calculation step S04, so that the effective delay time of the integrated circuit to be analyzed can be calculated.
【0185】このように、消費電流の計算と実効電源電
圧の計算とを階層的に行なうことにより、ビルディング
ブロック方式等により設計された大規模な集積回路にお
いても、回路全体(=1チップ)の遅延検証を確実に実
現することができる。As described above, the calculation of the current consumption and the calculation of the effective power supply voltage are performed hierarchically, so that even in a large-scale integrated circuit designed by the building block method or the like, the entire circuit (= 1 chip) can be obtained. Delay verification can be reliably realized.
【0186】なお、本実施形態においても、第4の実施
形態において説明したように、ブロックレベル消費電流
計算工程S111に、遅延計算工程S02の計算結果と
電源(VDD・VSS)配線寄生素子抽出工程S10の
抽出結果とに基づいて消費電流の動的な変化を計算する
動的消費電流計算工程を含めると、電源配線の電圧変動
による遅延時間の変化量の見積もりを一層確実に行なえ
るようになる。In this embodiment, as described in the fourth embodiment, the calculation result of the delay calculation step S02 and the power supply (VDD / VSS) wiring parasitic element extraction step are added to the block level current consumption calculation step S111. By including a dynamic current consumption calculation step of calculating a dynamic change in current consumption based on the extraction result of S10, it is possible to more reliably estimate the amount of change in the delay time due to the voltage fluctuation of the power supply wiring. .
【0187】(第7の実施形態)以下、本発明の第7の
実施形態を図面に基づいて説明する。(Seventh Embodiment) Hereinafter, a seventh embodiment of the present invention will be described with reference to the drawings.
【0188】本実施形態においては、論理回路における
遅延時間の電源電圧による変化の影響を遅延データとし
て論理ライブラリに組み込むための計算方法を説明す
る。In this embodiment, a description will be given of a calculation method for incorporating the influence of a change in the delay time of a logic circuit due to a power supply voltage as delay data into a logic library.
【0189】図24は本発明の第7の実施形態に係る遅
延ライブラリの遅延データを求める計算方法の処理フロ
ーである。FIG. 24 is a processing flow of a calculation method for obtaining delay data of a delay library according to the seventh embodiment of the present invention.
【0190】ここで、遅延時間の計算を簡単にするため
に、遅延時間が、負荷容量に依存しないセル固有遅延と
負荷容量に依存して増加する依存遅延との2つの成分か
らなるとする。基準電源電圧Vdd0 で抽出したセル遅延
データを以下の計算式[数15]に示す。Here, in order to simplify the calculation of the delay time, it is assumed that the delay time has two components: a cell-specific delay that does not depend on the load capacity, and a dependent delay that increases depending on the load capacity. The cell delay data extracted at the reference power supply voltage Vdd0 is shown in the following formula [Equation 15].
【0191】[0191]
【数15】 (Equation 15)
【0192】ここで、Td0は基準電源電圧Vdd0 におけ
る信号の遅延時間、t0_0 は負荷容量に依存しない遅延
時間、Δt_0は負荷容量Cl に比例する遅延時間であ
る。Here, Td0 is a signal delay time at the reference power supply voltage Vdd0, t0_0 is a delay time independent of the load capacitance, and Δt_0 is a delay time proportional to the load capacitance Cl.
【0193】以下、計算式[数15]に示す遅延データ
t0_0 及びΔt_0の電源電圧依存性の計算手順を説明す
る。図24に示すように、基準電源電圧Vdd0 における
遅延データt0_0 及びΔt_0は基準電源電圧遅延データ
D001として、また、キャリアの移動度や酸化膜厚等
のドレイン飽和電流Idspiを決める飽和電流パラメータ
D002はあらかじめ用意されている。なお、Pチャネ
ルMOSFETのドレイン飽和電流Idsは計算式[数
4]で表わされるものとする。Hereinafter, the calculation procedure of the power supply voltage dependence of the delay data t0_0 and Δt_0 shown in the calculation formula [Formula 15] will be described. As shown in FIG. 24, the delay data t0_0 and Δt_0 at the reference power supply voltage Vdd0 are reference power supply voltage delay data D001, and the saturation current parameter D002 that determines the drain saturation current Idspi such as carrier mobility and oxide film thickness is set in advance. It is prepared. It is assumed that the drain saturation current Ids of the P-channel MOSFET is represented by a calculation formula [Equation 4].
【0194】まず、図24に示すように、動作電源電圧
設定工程S001において、論理回路の動作電源電圧V
ddi が所望のセルに与えられると、指数決定工程S00
2において動作電源電圧Vddi に与えられた電圧値に従
って指数αi を決定する。First, as shown in FIG. 24, in the operation power supply voltage setting step S001, the operation power supply voltage V
When ddi is given to a desired cell, an index determining step S00
In step 2, the index αi is determined according to the voltage value given to the operating power supply voltage Vddi.
【0195】次に、ドレイン飽和電流決定工程S003
において、計算式[数4]に従ってIdspiを決定した
後、遅延電源係数計算工程S004において、基準とな
るVdd0 に対するVddi の比の値である電源電圧係数
(=Vddi /Vdd0 )と、Idspiに対する基準となる電
流Idsp0との比の値である電流係数(=Idsp0/Idsp
i)を計算し、電源電圧係数と電流係数との積を計算し
て遅延電源係数Kv を算出する。Next, a drain saturation current determining step S003
After determining Idspi in accordance with the calculation formula [Equation 4], in a delayed power supply coefficient calculation step S004, a power supply voltage coefficient (= Vddi / Vdd0) which is a value of a ratio of Vddi to Vdd0 serving as a reference, and a reference for Idspi. A current coefficient (= Idsp0 / Idsp0) which is a value of a ratio to the current Idsp0
i) is calculated, and the product of the power supply voltage coefficient and the current coefficient is calculated to calculate the delayed power supply coefficient Kv.
【0196】次に、遅延データ決定工程S005におい
て、基準電源電圧遅延データD0001と遅延電源係数
Kv との積を求めて、遅延データD003(=t0 ,Δ
t)を決定する。この2つの遅延データと計算式[数1
5]との計算結果を用いると、遅延時間Td は以下に示
す計算式[数16]のように表わされる。Next, in the delay data determination step S005, the product of the reference power supply voltage delay data D0001 and the delay power supply coefficient Kv is obtained, and the delay data D003 (= t0, Δ
Determine t). These two delay data and the calculation formula [Equation 1]
Using the calculation result of [5], the delay time Td is represented by the following calculation formula [Equation 16].
【0197】[0197]
【数16】 (Equation 16)
【0198】なお、動作電源電圧Vddi と指数αi との
相関関係の具体的な付与方法として、例えば、表形式の
テーブルモデルを用いる方法等が考えられる。As a specific method for providing the correlation between the operating power supply voltage Vddi and the index αi, for example, a method using a table model in a table format or the like can be considered.
【0199】このように、本実施形態によると、論理回
路におけるセルに動作電源電圧Vddi を与え、且つ、該
動作電源電圧Vddi と指数αi の関係を求めることのみ
によって、スタンダードセルにおける遅延データの電源
電圧依存性を容易に且つ確実に算出することができる。As described above, according to the present embodiment, the power supply of the delay data in the standard cell is performed only by applying the operating power supply voltage Vddi to the cells in the logic circuit and determining the relationship between the operating power supply voltage Vddi and the index αi. Voltage dependency can be easily and reliably calculated.
【0200】また、本実施形態の特徴として、多ビット
の加算セルなどの多入力ゲートの場合に、ある1つの電
圧条件で求めた遅延値が使えるため、遅延データの抽出
時間が短くなるので、従って、セルライブラリの開発期
間の短縮化を図ることができる。Also, as a feature of this embodiment, in the case of a multi-input gate such as a multi-bit addition cell, the delay value obtained under a certain voltage condition can be used, so that the delay data extraction time is shortened. Therefore, the development period of the cell library can be shortened.
【0201】(第8の実施形態)以下、本発明の第8の
実施形態を図面に基づいて説明する。(Eighth Embodiment) Hereinafter, an eighth embodiment of the present invention will be described with reference to the drawings.
【0202】本実施形態においては、論理回路における
遅延時間の電源電圧による変化の影響を論理ライブラリ
に遅延データとして組み込むための計算方法であって、
立ち上がり遅延時間と立ち下がり遅延時間とのそれぞれ
について電源電圧依存性を求める方法を説明する。The present embodiment is a calculation method for incorporating the effect of the change in the delay time of the logic circuit due to the power supply voltage into the logic library as delay data.
A method of obtaining the power supply voltage dependency for each of the rise delay time and the fall delay time will be described.
【0203】論理回路において、出力負荷インピーダン
スが大きな場合には、セルの内部ノードを駆動する遅延
に対して出力ノードを駆動する遅延の比率が大きくな
る。論理回路におけるセル遅延には、出力ノードがPチ
ャネルMOSFETによって駆動され、出力電位が接地
電圧Vssから電源電圧Vddに上昇する立ち上がり遅延
と、出力ノードがNチャネルMOSFETによって駆動
され、出力電位が電源電圧Vddから接地電圧Vssに下降
する立ち下がり遅延とがある。In the logic circuit, when the output load impedance is large, the ratio of the delay for driving the output node to the delay for driving the internal node of the cell becomes large. The cell delay in the logic circuit includes a rising delay in which the output node is driven by a P-channel MOSFET and the output potential rises from the ground voltage Vss to the power supply voltage Vdd, and a rising delay in which the output node is driven by the N-channel MOSFET and the output potential is There is a fall delay from Vdd to ground voltage Vss.
【0204】本実施形態においては、PチャネルMOS
FETとNチャネルMOSFETとはそれぞれドレイン
電流の電源電圧依存性が異なるため、立ち上がり遅延に
対する遅延電源係数と立ち下がり遅延に対する遅延電源
係数とをそれぞれ個別に持つこととしている。In this embodiment, a P-channel MOS
Since the FET and the N-channel MOSFET have different power supply voltage dependencies of the drain current, a delay power supply coefficient for a rise delay and a delay power supply coefficient for a fall delay are individually provided.
【0205】図25は本発明の第8の実施形態に係る遅
延ライブラリの遅延データを求める計算方法の処理フロ
ーである。FIG. 25 is a processing flow of a calculation method for obtaining delay data of a delay library according to the eighth embodiment of the present invention.
【0206】ここで、遅延時間の計算を簡単にするため
に、計算式[数15]に示したのと同様の形式を用い
て、遅延時間が、負荷容量に依存しない立ち上がりセル
固有遅延及び立ち下がり固有遅延、並びに負荷容量に依
存して増加する立ち上がり依存遅延及びの立ち下がり依
存遅延の4つの成分からなるとする。基準電源電圧Vdd
0 で抽出した、立ち上がりセル遅延データを計算式[数
17]に示し、立ち下がりセル遅延データを計算式[数
18]に示す。Here, in order to simplify the calculation of the delay time, the delay time is calculated by using the same format as that shown in the equation (15), so that the delay time is independent of the load capacity and the rising cell-specific delay. It is assumed that there are four components: a falling intrinsic delay, and a rising dependent delay and a falling dependent delay that increase depending on the load capacity. Reference power supply voltage Vdd
The rising cell delay data extracted by “0” is shown in a calculation equation [Equation 17], and the falling cell delay data is shown in a calculation equation [Equation 18].
【0207】[0207]
【数17】 [Equation 17]
【0208】[0208]
【数18】 (Equation 18)
【0209】ここで、Tdr0 は基準電源電圧Vdd0 にお
ける信号の立ち上がり遅延時間、tr0_0は負荷容量Cl
に依存しない立ち上がり遅延時間、Δtr_0 は負荷容量
Clに比例する立ち上がり遅延時間、Tdf0 は基準電源
電圧Vdd0 における信号の立ち下がり遅延時間、tf0_0
は負荷容量Cl に依存しない立ち下がり遅延時間、Δt
f_0 は負荷容量Cl に比例する立ち下がり遅延時間であ
る。Here, Tdr0 is a signal delay time at the reference power supply voltage Vdd0, and tr0_0 is a load capacitance Cl.
Δtr_0 is a rise delay time proportional to the load capacitance Cl, Tdf0 is a fall delay time of a signal at the reference power supply voltage Vdd0, tf0_0
Is the fall delay time independent of the load capacitance Cl, Δt
f_0 is a fall delay time proportional to the load capacitance Cl.
【0210】以下、計算式[数17]に示す立ち上がり
遅延データtr0_0,Δtr_0 と、計算式[数18]に示
す立ち下がり遅延データtf0_0,Δtf_0 との電源電圧
依存性の計算手順を説明する。簡単のため、図24と異
なる構成要素のみを説明することとし、図25におい
て、図24に示す構成要素と同一の構成要素には同一の
符号を付すことにより説明を省略する。基準電源電圧V
dd0 における立ち上がり遅延データtr0_0,Δtr_0 及
び立ち下がり遅延データtf0_0,Δtf_0 は基準電源電
圧遅延データD011としてあらかじめ用意されてい
る。なお、PチャネルMOSFET及びNチャネルMO
SFETのドレイン飽和電流Idsは計算式[数4]で表
わされるものとする。Hereinafter, a description will be given of a calculation procedure of the power supply voltage dependency between the rising delay data tr0_0 and Δtr_0 shown in the equation [Equation 17] and the falling delay data tf0_0 and Δtf_0 shown in the equation [Equation 18]. For simplicity, only components different from those in FIG. 24 will be described, and in FIG. 25, the same components as those shown in FIG. 24 will be denoted by the same reference numerals and description thereof will be omitted. Reference power supply voltage V
The rising delay data tr0_0, Δtr_0 and the falling delay data tf0_0, Δtf_0 at dd0 are prepared in advance as reference power supply voltage delay data D011. Note that a P-channel MOSFET and an N-channel MO
It is assumed that the drain saturation current Ids of the SFET is represented by a calculation formula [Equation 4].
【0211】まず、図25に示すように、動作電源電圧
設定工程S001において、論理回路の動作電源電圧V
ddi が所望のセルに与えられると、指数決定工程S01
2において動作電源電圧Vddi に与えられた電圧値に従
って、NチャネルMOSFETの指数αniとPチャネル
MOSFETの指数αpiとをそれぞれ決定する。First, as shown in FIG. 25, in the operation power supply voltage setting step S001, the operation power supply voltage V
When ddi is given to a desired cell, an index determining step S01
In step 2, the index αni of the N-channel MOSFET and the index αpi of the P-channel MOSFET are determined in accordance with the voltage value given to the operating power supply voltage Vddi.
【0212】次に、ドレイン飽和電流決定工程S013
において、計算式[数4]に従って、NチャネルMOS
FETのドレイン飽和電流IdsniとPチャネルMOSF
ETのドレイン飽和電流Idspiとを決定する。Next, a drain saturation current determining step S013
In accordance with the formula [Equation 4], the N-channel MOS
FET drain saturation current Idsni and P-channel MOSF
The drain saturation current Idspi of the ET is determined.
【0213】次に、遅延電源係数計算工程S014にお
いて、基準となるVdd0 に対するVddi の比の値である
電源電圧係数(=Vddi /Vdd0 )と、PチャネルMO
SFETのドレイン飽和電流Idspiに対する基準となる
電流Idsp0との比の値である第1の電流係数(=Idsp0
/Idspi)を計算し、電源電圧係数と第1の電流係数と
の積を計算して立ち上がり遅延電源係数Kvpを算出す
る。同様に、NチャネルMOSFETのドレイン飽和電
流Idsniに対する基準となる電流Idsn0との比の値であ
る第2の電流係数(=Idsn0/Idsni)を計算し、電源
電圧係数と第2の電流係数との積を計算して立ち下がり
遅延電源係数Kvnを算出する。Next, in a delayed power supply coefficient calculation step S014, a power supply voltage coefficient (= Vddi / Vdd0) which is a value of a ratio of Vddi to Vdd0 as a reference, and a P-channel MO
A first current coefficient (= Idsp0) which is a value of a ratio of a drain saturation current Idspi of the SFET to a reference current Idsp0.
/ Idspi), and calculates the product of the power supply voltage coefficient and the first current coefficient to calculate the rise delay power supply coefficient Kvp. Similarly, a second current coefficient (= Idsn0 / Idsni), which is a value of a ratio of a reference current Idsn0 to a drain saturation current Idsni of the N-channel MOSFET, is calculated, and a power supply voltage coefficient and a second current coefficient are calculated. The product is calculated to calculate the falling delay power supply coefficient Kvn.
【0214】次に、遅延データ決定工程S015におい
て、基準電源電圧遅延データD011におけるtr0_0,
Δtr_0 と立ち上がり遅延電源係数Kvpとの各積を求め
て立ち上がり遅延データD013(=tr0,Δtr )を
決定する。同様に、基準電源電圧遅延データD011に
おけるtf0_0,Δtf_0 と立ち下がり遅延電源係数Kvn
との各積を求めて立ち下がり遅延データD014(=t
f0,Δtf )を決定する。計算式[数19]に示すよう
に、立ち上がり遅延時間Tdrは、これら2つの立ち上が
り遅延データと計算式[数17]の計算結果とを用いて
表わされ、また、計算式[数20]に示すように、立ち
下がり遅延時間Tdfは、2つの立ち下がり遅延データと
計算式[数18]の計算結果とを用いて表わされる。Next, in the delay data determination step S015, tr0_0, tr0_0,
The product of Δtr — 0 and the rise delay power supply coefficient Kvp is obtained to determine rise delay data D013 (= tr0, Δtr). Similarly, tf0_0 and Δtf_0 in the reference power supply voltage delay data D011 and the falling delay power supply coefficient Kvn
And the falling delay data D014 (= t
f0, Δtf). As shown in the calculation formula [Equation 19], the rise delay time Tdr is expressed using these two rise delay data and the calculation result of the calculation formula [Equation 17]. As shown, the fall delay time Tdf is represented by using two fall delay data and the calculation result of Expression [18].
【0215】[0215]
【数19】 [Equation 19]
【0216】[0216]
【数20】 (Equation 20)
【0217】なお、動作電源電圧Vddi と各指数αpi,
αniとの相関関係の具体的な付与方法として、例えば、
表形式のテーブルモデルを用いる方法等が考えられる。The operating power supply voltage Vddi and each index αpi,
As a specific method of providing a correlation with αni, for example,
A method using a tabular table model or the like is conceivable.
【0218】このように、本実施形態によると、論理回
路におけるセルに動作電源電圧Vddi を与え、且つ、該
動作電源電圧Vddi と各指数αpi,αniの関係を求める
ことのみによって、スタンダードセルにおける遅延デー
タの電源電圧依存性を容易に且つ確実に算出することが
できる。As described above, according to the present embodiment, the operation power supply voltage Vddi is applied to the cells in the logic circuit, and the relationship between the operation power supply voltage Vddi and each of the indices αpi and αni is obtained. Power supply voltage dependence of data can be easily and reliably calculated.
【0219】さらに、スタンダードセルにおける遅延デ
ータとして、立ち上がり遅延データと立ち下がり遅延デ
ータとを個別に算出するため、遅延データの電源電圧依
存性をより詳細に表現できるので、該遅延データの精度
を一層向上させることができる。Further, since the rising delay data and the falling delay data are individually calculated as the delay data in the standard cell, the power supply voltage dependence of the delay data can be expressed in more detail, so that the accuracy of the delay data can be further improved. Can be improved.
【0220】また、本実施形態の特徴として、多ビット
の加算セルなどの多入力ゲートの場合に、ある1つの電
圧条件で求めた遅延値が使えるため、遅延データの抽出
時間が短くなるので、従って、セルライブラリの開発期
間の短縮化を図ることができる。Also, as a feature of this embodiment, in the case of a multi-input gate such as a multi-bit addition cell, the delay value obtained under a certain voltage condition can be used, so that the delay data extraction time is shortened. Therefore, the development period of the cell library can be shortened.
【0221】[0221]
【発明の効果】本発明に係る第1の論理回路の遅延計算
方法によると、第1の電源電圧に対する第2の電源電圧
の比の値からなる電源電圧係数を求め、第2の電源電圧
が印加されたときのFETのドレイン飽和電流に対する
第1の電源電圧が印加されたときのFETのドレイン飽
和電流の比の値からなる電流係数を求め、第1の電源電
圧が印加されたときの論理回路の遅延時間と電源電圧係
数と電流係数との積を算出し、該算出結果を第2の電源
電圧が印加されたときの論理回路の遅延時間である第2
の遅延時間とするため、電源電圧とFETのドレイン飽
和電流との関係を決めると、セルライブラリから第1の
電源電圧で抽出された遅延データを用いて、論理回路の
遅延時間の電源電圧依存性を容易に且つ解析的に求める
ことができる。According to the delay calculation method of the first logic circuit according to the present invention, a power supply voltage coefficient consisting of a value of a ratio of the second power supply voltage to the first power supply voltage is obtained. A current coefficient consisting of a value of a ratio of a drain saturation current of the FET when the first power supply voltage is applied to a drain saturation current of the FET when the voltage is applied is obtained, and a logic when the first power supply voltage is applied is obtained. A product of the delay time of the circuit, the power supply voltage coefficient, and the current coefficient is calculated, and the calculation result is referred to as a second delay time of the logic circuit when the second power supply voltage is applied.
When the relationship between the power supply voltage and the drain saturation current of the FET is determined in order to obtain the delay time, the dependency of the delay time of the logic circuit on the power supply voltage is calculated using the delay data extracted from the cell library at the first power supply voltage. Can be easily and analytically determined.
【0222】本発明に係る第2の論理回路の遅延計算方
法によると、基準電源電圧に対する回路ブロックごとの
電源電圧の比の値からなる電源電圧係数をそれぞれ求
め、回路ブロックごとの電源電圧が印加されたときのF
ETのドレイン飽和電流に対する基準電源電圧が印加さ
れたときのFETのドレイン飽和電流の比の値からなる
電流係数をそれぞれ求め、基準電源電圧が印加されたと
きの回路ブロックの各遅延時間に、該回路ブロックに対
応する電源電圧係数及び電流係数をそれぞれ乗ずること
により、回路ブロックごとの電源電圧が印加されたとき
の遅延時間を算出するため、回路ブロックごとの電源電
圧とFETのドレイン飽和電流との関係を決めると、セ
ルライブラリから基準となる電源電圧で抽出された遅延
データを用いて、論理回路の複数設けられた回路ブロッ
クごとの遅延時間の電源電圧依存性を容易に且つ解析的
に求めることができる。According to the second delay calculation method for a logic circuit according to the present invention, a power supply voltage coefficient consisting of a value of a ratio of a power supply voltage for each circuit block to a reference power supply voltage is obtained, and a power supply voltage for each circuit block is applied. F when done
A current coefficient consisting of a value of a ratio of a drain saturation current of the FET when the reference power supply voltage is applied to a drain saturation current of the ET is obtained, and each of the delay times of the circuit block when the reference power supply voltage is applied is calculated. The power supply voltage coefficient and the current coefficient corresponding to the circuit blocks are multiplied to calculate the delay time when the power supply voltage is applied to each circuit block, so that the power supply voltage for each circuit block and the drain saturation current of the FET are calculated. When the relationship is determined, it is possible to easily and analytically determine the power supply voltage dependence of the delay time for each of the plurality of circuit blocks provided with the logic circuit using the delay data extracted from the cell library at the reference power supply voltage. Can be.
【0223】本発明に係る第3の論理回路の遅延計算方
法によると、基準電源電圧に対し電圧変動を反映させた
実効電源電圧の比の値からなる電源電圧係数を求め、実
効電源電圧が印加されたときのFETのドレイン飽和電
流に対する基準電源電圧が印加されたときのFETのド
レイン飽和電流の比の値からなる電流係数を求め、基準
電源電圧が印加されたときの回路ブロックの遅延時間
に、実効電源電圧が印加されたときの電源電圧係数及び
電流係数を乗ずることにより、実効電源電圧が印加され
たときの遅延時間を算出するため、電圧変動量が反映さ
れた実効的な電源電圧とFETのドレイン飽和電流との
関係を決めると、セルライブラリから基準となる電源電
圧で抽出された遅延データを用いて、論理回路の実効的
な電源電圧が印加されたときの遅延時間の電源電圧依存
性を容易に且つ解析的に求めることができる。According to the third delay calculation method of the logic circuit according to the present invention, a power supply voltage coefficient consisting of a value of a ratio of an effective power supply voltage reflecting a voltage variation with respect to a reference power supply voltage is obtained, and the effective power supply voltage is applied. The current coefficient consisting of the value of the ratio of the drain saturation current of the FET when the reference power supply voltage is applied to the drain saturation current of the FET when the reference power supply voltage is applied is calculated as the delay time of the circuit block when the reference power supply voltage is applied. By multiplying the power supply voltage coefficient and the current coefficient when the effective power supply voltage is applied, the delay time when the effective power supply voltage is applied is calculated, so that the effective power supply voltage reflecting the voltage fluctuation amount is calculated. Once the relationship with the FET drain saturation current is determined, the effective power supply voltage of the logic circuit is applied using the delay data extracted from the cell library at the reference power supply voltage. The power supply voltage dependency of the delay time easily and can be determined analytically when the.
【0224】第3の論理回路の遅延計算方法において、
論理回路の消費電流を、複数の論理素子のうち、一の動
作時刻に合わせて共に動作する特定の論理素子ごとの消
費電流の和とし、消費電流の和に基づいて特定の論理素
子が接続される電源線の電圧変動量を算出し、電源線の
電圧変動量を変動電圧とすると、消費電流の時間変化に
よる動的な電源線の電圧変動量を考慮した遅延時間を容
易に且つ解析的に求めることができる。In the third logic circuit delay calculation method,
The current consumption of the logic circuit is defined as the sum of the current consumption of the specific logic elements operating together at one operation time among the plurality of logic elements, and the specific logic element is connected based on the sum of the current consumption. If the voltage fluctuation of the power supply line is calculated and the voltage fluctuation of the power supply line is regarded as the fluctuation voltage, the delay time considering the dynamic voltage fluctuation of the power supply line due to the time change of the current consumption can be easily and analytically calculated. You can ask.
【0225】第1〜3の論理回路の遅延計算方法におい
て、FETがPチャネルMOSFETであると、ドレイ
ン飽和電流の電源電圧依存性はPチャネルMOSFET
の方がNチャネルMOSFETよりも大きいため、遅延
時間の電源電圧依存性がドレイン飽和電流に対する電源
電圧の比の値にほぼ一致するので、電源電圧が印加され
たときの遅延時間の電源電圧依存性を確実に求めること
ができる。In the first to third logic circuit delay calculation methods, if the FET is a P-channel MOSFET, the power supply voltage dependence of the drain saturation current is reduced by the P-channel MOSFET.
Is larger than that of the N-channel MOSFET, the power supply voltage dependence of the delay time substantially matches the value of the power supply voltage to drain saturation current value, and thus the power supply voltage dependence of the delay time when the power supply voltage is applied. Can be reliably obtained.
【0226】第1〜3の論理回路の遅延計算方法におい
て、FETのドレイン飽和電流を、電源電圧とFETの
しきい値電圧との差を所定の係数で累乗し、累乗して得
られた値に電流の利得係数を乗じることにより求める
と、FETのドレイン飽和電流を確実に求めることがで
きる。In the first to third logic circuit delay calculation methods, a value obtained by raising the drain saturation current of the FET to the power of the difference between the power supply voltage and the threshold voltage of the FET by a predetermined coefficient and raising the power to the power Is multiplied by the current gain coefficient, the drain saturation current of the FET can be reliably obtained.
【0227】本発明に係る第1の論理回路の遅延計算装
置によると、第1の電源電圧に対する第2の電源電圧の
比の値からなる電源電圧係数を求めると共に、第2の電
源電圧が印加されたときのFETのドレイン飽和電流に
対する第1の電源電圧が印加されたときのFETのドレ
イン飽和電流の比の値からなる電流係数を求める遅延電
源係数決定手段と、第1の電源電圧が印加されたときの
論理回路の遅延時間を算出する遅延計算手段と、該遅延
計算手段が算出した遅延時間と電源電圧係数と電流係数
との積を算出し、該算出結果を第2の電源電圧が印加さ
れたときの論理回路の実効遅延時間とする実効遅延計算
手段とを備えているため、電源電圧とFETのドレイン
飽和電流との関係を決めると、セルライブラリから第1
の電源電圧で抽出された遅延データを用いて、論理回路
の遅延時間の電源電圧依存性を容易に且つ解析的に求め
ることができる。According to the delay calculation device for the first logic circuit of the present invention, the power supply voltage coefficient consisting of the value of the ratio of the second power supply voltage to the first power supply voltage is obtained, and the second power supply voltage is applied. Delay power coefficient determining means for obtaining a current coefficient comprising a value of a ratio of the drain saturation current of the FET when the first power supply voltage is applied to the drain saturation current of the FET when the first power supply voltage is applied. Delay calculating means for calculating the delay time of the logic circuit when the delay is calculated, and calculating the product of the delay time calculated by the delay calculating means, the power supply voltage coefficient, and the current coefficient, and calculating the second power supply voltage Since there is provided an effective delay calculating means for calculating an effective delay time of the logic circuit when the voltage is applied, when the relationship between the power supply voltage and the drain saturation current of the FET is determined, the first value is obtained from the cell library.
The power supply voltage dependence of the delay time of the logic circuit can be easily and analytically determined using the delay data extracted with the power supply voltage of (1).
【0228】第1の論理回路の遅延計算装置において、
基準電源電圧に対する各回路ブロックの電源電圧の比の
値を定義するブロック別電源電圧係数を決定する手段
と、各回路ブロックの電源電圧が印加されたときのFE
Tのドレイン飽和電流に対する基準電源電圧が印加され
たときのFETのドレイン飽和電流の比の値を定義する
ブロック別電流係数を決定する手段とを有していると、
回路ブロックごとの電源電圧とFETのドレイン飽和電
流との関係を決めれば、セルライブラリから基準となる
電源電圧で抽出された遅延データを用いて、論理回路の
複数設けられた回路ブロックごとの遅延時間の電源電圧
依存性を容易に且つ解析的に求めることができる。In the first logic circuit delay calculating device,
Means for determining a power supply voltage coefficient for each block that defines a value of a ratio of a power supply voltage of each circuit block to a reference power supply voltage, and an FE when the power supply voltage of each circuit block is applied
Means for determining a current coefficient for each block that defines a value of a ratio of a drain saturation current of the FET when a reference power supply voltage is applied to a drain saturation current of T,
If the relationship between the power supply voltage for each circuit block and the drain saturation current of the FET is determined, the delay time for each of the plurality of circuit blocks provided with the logic circuit is determined using the delay data extracted from the cell library at the reference power supply voltage. Can be easily and analytically determined.
【0229】本発明に係る第2の論理回路の遅延計算装
置によると、消費電流と電源配線の配線寄生素子とから
電源配線の電圧変動を算出し、電源端子に印加される電
源電圧と電圧変動分の電位との差を求めて実効的な電源
電圧である実効電源電圧を算出する実効電源電圧計算手
段と、電源電圧に対する実効電源電圧の比の値である電
源電圧係数を決定すると共に、該実効電源電圧が印加さ
れたときのFETのドレイン飽和電流に対する電源電圧
が印加されたときのFETのドレイン飽和電流の比の値
である電流係数を決定する遅延電源係数決定手段と、信
号配線の寄生素子と論理素子の遅延データとから電源電
圧が印加されたときの遅延時間を算出する遅延計算手段
と、該遅延計算手段が算出した遅延時間と電源電圧係数
と電流係数との積を算出し、該算出結果を論理回路の実
効遅延時間とする実効遅延計算手段とを備えているた
め、電圧変動量が反映された実効的な電源電圧とFET
のドレイン飽和電流との関係を決めると、セルライブラ
リから基準となる電源電圧で抽出された遅延データを用
いて、論理回路の実効的な電源電圧が印加されたときの
遅延時間の電源電圧依存性を容易に且つ解析的に求める
ことができる。According to the second logic circuit delay calculator of the present invention, the voltage fluctuation of the power supply wiring is calculated from the current consumption and the wiring parasitic element of the power supply wiring, and the power supply voltage applied to the power supply terminal and the voltage fluctuation are calculated. Effective power supply voltage calculating means for calculating an effective power supply voltage which is an effective power supply voltage by determining a difference from the potential of the power supply, and a power supply voltage coefficient which is a value of a ratio of the effective power supply voltage to the power supply voltage. Delay power coefficient determining means for determining a current coefficient which is a value of a ratio of a drain saturation current of the FET when a power supply voltage is applied to a drain saturation current of the FET when an effective power supply voltage is applied; Delay calculation means for calculating a delay time when a power supply voltage is applied from the delay data of the element and the logic element, and a product of the delay time calculated by the delay calculation means, a power supply voltage coefficient and a current coefficient Calculated, since a effective delay calculating means for the effective delay time of the logic circuit results output the calculated, effective power supply voltage and the FET which is the amount of voltage change is reflected
Is determined by using the delay data extracted from the cell library at the reference power supply voltage, and the power supply voltage dependence of the delay time when the effective power supply voltage of the logic circuit is applied. Can be easily and analytically determined.
【0230】第2の論理回路の遅延計算装置において、
消費電流計算手段が、複数の論理素子のうち、一の動作
時刻に合わせて共に動作する特定の論理素子ごとの消費
電流の和を算出し、実効電源電圧計算手段が、消費電流
の和と電源配線の配線寄生素子とを用いて特定の論理素
子が接続される電源配線の電圧変動量を算出し、遅延電
源係数決定手段が、複数の論理素子のうち動作時刻の早
い論理素子から順に、該論理素子に印加される実効電源
電圧を用いて論理素子ごとに電源電圧係数と電流係数と
を算出すると、消費電流の時間変化による動的な電源配
線の電圧変動量を考慮した遅延時間を容易に且つ解析的
に求めることができる。In the delay calculation device for the second logic circuit,
Current consumption calculating means for calculating a sum of current consumption for each of a plurality of logic elements operating together at one operation time, and an effective power supply voltage calculating means for calculating a sum of the current consumption and a power supply The voltage variation of the power supply wiring to which the specific logic element is connected is calculated using the wiring parasitic element of the wiring, and the delayed power supply coefficient determining means sequentially determines the logic By calculating the power supply voltage coefficient and the current coefficient for each logic element using the effective power supply voltage applied to the logic element, it is possible to easily set the delay time in consideration of the dynamic voltage fluctuation of the power supply wiring due to the time change of the current consumption. And it can be obtained analytically.
【0231】第2の論理回路の遅延計算装置において、
消費電流計算手段が、回路ブロックの消費電流を算出す
るブロックレベル消費電流計算手段と、回路ブロックの
消費電流から集積回路の消費電流を算出するチップレベ
ル消費電流計算手段とを有しており、実効電源電圧計算
手段が、チップレベルの実効電源電圧を算出するチップ
レベル実効電源電圧計算手段とブロックレベルの実効電
源電圧を算出するブロックレベル実効電源電圧計算手段
とを有しており、ブロックレベルの実効電源電圧に基づ
いて集積回路の実効遅延時間を算出すると、消費電流の
計算と実効電源電圧の計算とをチップレベル、ブロック
レベル、セルレベルというように階層的に順次行なうこ
とにより、大規模な集積回路においても、確実に遅延時
間を求めることができる。In the delay calculation device for the second logic circuit,
The current consumption calculating means has a block level current consumption calculating means for calculating the current consumption of the circuit block, and a chip level current consumption calculating means for calculating the current consumption of the integrated circuit from the current consumption of the circuit block. The power supply voltage calculation means includes a chip level effective power supply voltage calculation means for calculating a chip level effective power supply voltage and a block level effective power supply voltage calculation means for calculating a block level effective power supply voltage. When the effective delay time of the integrated circuit is calculated based on the power supply voltage, large-scale integration is performed by sequentially calculating the current consumption and the effective power supply voltage hierarchically at a chip level, a block level, and a cell level. The delay time can be reliably obtained in the circuit.
【0232】第2の論理回路の遅延計算装置において、
消費電流計算手段が、複数のスタンダードセルのうち、
一の動作時刻に合わせて共に動作する特定のスタンダー
ドセルごとの消費電流の和を算出して、スタンダードセ
ルの消費電流とし、該スタンダードセルの消費電流と電
源配線の配線寄生容量とを用いて特定のスタンダードセ
ルが接続される電源配線の電圧変動量を算出し、遅延電
源係数決定手段が、複数の論理素子のうち動作時刻の早
い論理素子から順に、該論理素子に印加される実効電源
電圧を用いてスタンダードセルごとに電源電圧係数と電
流係数とを算出すると、消費電流の時間変化による動的
な電源配線の電圧変動量を考慮した遅延時間を容易に且
つ解析的に求めることができる。In the delay calculation device for the second logic circuit,
The current consumption calculation means is configured to output
Calculate the sum of the current consumption of each specific standard cell operating together at one operation time, determine the current consumption of the standard cell, and specify the current consumption of the standard cell and the wiring parasitic capacitance of the power supply wiring. Of the power supply wiring to which the standard cell is connected, the delay power coefficient determining means calculates the effective power supply voltage applied to the logic element in order from the logic element having the earlier operation time among the plurality of logic elements. When the power supply voltage coefficient and the current coefficient are calculated for each standard cell, the delay time can be easily and analytically determined in consideration of the dynamic voltage fluctuation of the power supply wiring due to the time change of the current consumption.
【0233】第2の論理回路の遅延計算装置において、
消費電流計算手段が、接続情報のノードごとのスイッチ
ング頻度を付与するスイッチング頻度データ付与手段を
有し、スイッチング頻度、信号配線の寄生素子及びスタ
ンダードセルの消費電流データから集積回路の消費電流
を算出すると、スイッチング頻度は配線の寄生素子やセ
ルライブラリの電流データに依存しないため、実配線の
負荷容量や実配線の抵抗容量等の情報がなくても算出す
ることができる。このため、製造プロセスを変更した場
合や、動作周波数、電源電圧などの動作条件を変更した
場合、さらにソフトマクロライブラリのようにレイアウ
トの形状を変更する場合があっても、テストパターンを
与え直して消費電流をシミュレーションしなおす必要が
ないので、集積回路の開発工数が削減される。In the delay calculation device for the second logic circuit,
The current consumption calculating means has switching frequency data giving means for giving a switching frequency for each node of the connection information, and calculates the current consumption of the integrated circuit from the switching frequency, the current consumption data of the parasitic element of the signal wiring and the standard cell. Since the switching frequency does not depend on the parasitic element of the wiring or the current data of the cell library, the switching frequency can be calculated without information such as the load capacitance of the actual wiring and the resistance capacitance of the actual wiring. For this reason, even if the manufacturing process is changed, operating conditions such as operating frequency and power supply voltage are changed, or even if the layout shape is changed as in the case of the soft macro library, the test pattern must be reassigned. Since there is no need to re-simulate the current consumption, the number of integrated circuit development steps is reduced.
【0234】第2の論理回路の遅延計算装置において、
消費電流計算手段が、接続情報に含まれる論理関数を用
いて一の論理値から他の論理値に遷移する論理値の遷移
確率を算出し、遷移確率、信号配線の寄生素子及びスタ
ンダードセルの消費電流データを用いて集積回路の消費
電流を算出すると、製造プロセスを変更した場合や、動
作周波数、電源電圧などの動作条件を変更した場合、さ
らにソフトマクロライブラリのようにレイアウトの形状
を変更する場合があっても、テストパターンを与え直し
て消費電流をシミュレーションしなおす必要がないの
で、集積回路の開発工数が削減される。In the delay calculation device for the second logic circuit,
Consumption current calculation means calculates a transition probability of a logical value that transitions from one logical value to another logical value using a logical function included in the connection information, and calculates a transition probability, a parasitic element of a signal wiring, and a consumption of a standard cell. When the current consumption of the integrated circuit is calculated using the current data, when the manufacturing process is changed, when the operating conditions such as the operating frequency and the power supply voltage are changed, and when the layout shape is changed like a soft macro library Even if there is, there is no need to re-provide the test pattern and re-simulate the current consumption, so that the man-hour for developing the integrated circuit is reduced.
【0235】第2の論理回路の遅延計算装置において、
実効電源電圧計算手段の今回の計算結果と記憶した計算
結果との差が所定範囲に収まるか否かを判定し、所定範
囲に収まらない場合は、該所定範囲に収まるまで消費電
流計算手段と実効電源電圧計算手段とを繰り返す収束条
件判定手段を備えていると、相互に依存関係の強い回路
の消費電流と実効電源電圧とを再帰的なループを形成し
て計算するため、遅延時間の計算精度をさらに向上させ
ることができる。In the delay calculation device for the second logic circuit,
It is determined whether or not the difference between the current calculation result of the effective power supply voltage calculation means and the stored calculation result falls within a predetermined range. If the convergence condition determining means for repeating the power supply voltage calculating means is provided, since the current consumption and the effective power supply voltage of the circuits having a strong mutual dependency are calculated in a recursive loop, the calculation accuracy of the delay time is calculated. Can be further improved.
【0236】第1又は第2の論理回路の遅延計算装置に
おいて、FETがPチャネルMOSFETであると、ド
レイン飽和電流の電源電圧依存性はPチャネルMOSF
ETの方がNチャネルMOSFETよりも大きいので、
遅延時間の電源電圧依存性がドレイン飽和電流に対する
電源電圧の比の値にほぼ一致する。これにより、電源電
圧が印加されたときの遅延時間の電源電圧依存性を確実
に求めることができる。In the delay calculation device of the first or second logic circuit, if the FET is a P-channel MOSFET, the power supply voltage dependence of the drain saturation current is a P-channel MOSFET.
Since ET is larger than N-channel MOSFET,
The power supply voltage dependency of the delay time substantially matches the value of the ratio of the power supply voltage to the drain saturation current. This makes it possible to reliably determine the power supply voltage dependency of the delay time when the power supply voltage is applied.
【0237】第1又は第2の論理回路の遅延計算装置に
おいて、FETのドレイン飽和電流が、電源電圧とFE
Tのしきい値電圧との差を所定の係数で累乗し、累乗し
て得られた値に電流の利得係数を乗じることにより求め
られると、FETのドレイン飽和電流が確実に算出され
る。In the delay calculating device for the first or second logic circuit, the drain saturation current of the FET is determined by the power supply voltage and the FE.
If the difference between T and the threshold voltage is raised to a power by a predetermined coefficient and the value obtained by raising the power is multiplied by the gain coefficient of the current, the drain saturation current of the FET is reliably calculated.
【0238】本発明に係る第1の遅延ライブラリの遅延
データ計算方法によると、第1の電源電圧に対する第2
の電源電圧の比の値である電源電圧係数を定義する電源
電圧係数定義工程と、第2の電源電圧が印加されたとき
のFETのドレイン飽和電流に対する第1の電源電圧が
印加されたときのFETのドレイン飽和電流の比の値で
ある電流係数を定義する電流係数定義工程と、第1の電
源電圧が印加されたときの論理回路の遅延時間である第
1の遅延時間を定義する第1の遅延時間定義工程と、第
1の遅延時間と電源電圧係数と電流係数との積を算出す
ることにより、第2の電源電圧が印加されたときの論理
回路の遅延時間である第2の遅延時間を決定し、該第2
の遅延時間を遅延データとする遅延データ決定工程とを
備えているため、電源電圧とFETのドレイン飽和電流
との関係を決めると、セルライブラリから第1の電源電
圧で抽出された遅延データを用いて、論理回路の遅延時
間の電源電圧依存性を容易に且つ解析的に求めることが
できる。このため、遅延データの抽出時間を短縮するこ
とができるので、セルライブラリを短期間で開発するこ
とができる。According to the first method for calculating delay data of the delay library according to the present invention, the second
And a power supply voltage coefficient defining step of defining a power supply voltage coefficient which is a value of a power supply voltage ratio of the power supply voltage when the first power supply voltage is applied to the drain saturation current of the FET when the second power supply voltage is applied. A current coefficient defining step of defining a current coefficient which is a value of a ratio of a drain saturation current of the FET; and a first coefficient defining a first delay time which is a delay time of a logic circuit when a first power supply voltage is applied. Calculating the product of the first delay time, the power supply voltage coefficient, and the current coefficient to obtain a second delay which is a delay time of the logic circuit when the second power supply voltage is applied. Determine the time, the second
And determining the relationship between the power supply voltage and the drain saturation current of the FET by using the delay data extracted from the cell library at the first power supply voltage. Thus, the power supply voltage dependency of the delay time of the logic circuit can be easily and analytically obtained. For this reason, the extraction time of the delay data can be reduced, so that the cell library can be developed in a short time.
【0239】第1の遅延ライブラリの遅延データ計算方
法において、FETがPチャネルMOSFETである
と、ドレイン飽和電流の電源電圧依存性はPチャネルM
OSFETの方がNチャネルMOSFETよりも大きい
ので、遅延時間の電源電圧依存性がドレイン飽和電流に
対する電源電圧の比の値にほぼ一致する。これにより、
電源電圧が印加されたときの遅延時間の電源電圧依存性
を確実に求めることができる。In the delay data calculation method of the first delay library, when the FET is a P-channel MOSFET, the power supply voltage dependence of the drain saturation current is equal to the P-channel M
Since the OSFET is larger than the N-channel MOSFET, the dependency of the delay time on the power supply voltage substantially matches the value of the ratio of the power supply voltage to the drain saturation current. This allows
The power supply voltage dependency of the delay time when the power supply voltage is applied can be reliably obtained.
【0240】第1の遅延ライブラリの遅延データ計算方
法において、FETのドレイン飽和電流を、電源電圧と
FETのしきい値電圧との差を所定の係数で累乗し、累
乗して得られた値に電流の利得係数を乗じることにより
求めると、FETのドレイン飽和電流を確実に求めるこ
とができる。In the first delay data calculation method of the delay library, the drain saturation current of the FET is raised to a value obtained by raising the difference between the power supply voltage and the threshold voltage of the FET to a power by a predetermined coefficient, and raising the power. When the current is multiplied by the gain coefficient of the current, the drain saturation current of the FET can be reliably obtained.
【0241】本発明に係る第2の遅延ライブラリの遅延
データ計算方法によると、第1の遅延ライブラリの遅延
データ計算方法の効果が得られる上に、PチャネルMO
SFETの駆動時に発生する立ち上がり遅延に関して、
第1の電源電圧に起因する第1の立ち上がり遅延時間と
電源電圧係数と第1の電流係数との積を算出することに
より、第2の電源電圧が印加されたときの論理回路の立
ち上がり遅延時間である第2の立ち上がり遅延時間を決
定し、該第2の立ち上がり遅延時間を立ち上がり遅延デ
ータとして求める一方、NチャネルMOSFETの駆動
時に発生する立ち下がり遅延に関して、第1の電源電圧
に起因する第1の立ち下がり遅延時間と電源電圧係数と
第2の電流係数との積を算出することにより、第2の電
源電圧が印加されたときの論理回路の立ち下がり遅延時
間である第2の立ち下がり遅延時間を決定し、該第2の
立ち下がり遅延時間を立ち下がり遅延データとして求め
る。その結果、遅延データを立ち上がり遅延データと立
ち下がり遅延データとして個別に求めることができるた
め、より詳細な遅延ライブラリを作成できるので、遅延
ライブラリとしての精度が向上することになる。According to the second delay data calculation method of the present invention, the effect of the first delay library delay data calculation method can be obtained, and the P-channel MO
Regarding the rise delay that occurs when driving the SFET,
By calculating a product of a first rise delay time caused by the first power supply voltage, a power supply voltage coefficient, and a first current coefficient, a rise delay time of the logic circuit when the second power supply voltage is applied And the second rise delay time is determined as rise delay data. On the other hand, regarding the fall delay generated when the N-channel MOSFET is driven, the first rise delay caused by the first power supply voltage is determined. Calculates the product of the fall delay time of the power supply voltage coefficient and the second current coefficient to obtain a second fall delay which is a fall delay time of the logic circuit when the second power supply voltage is applied. The time is determined, and the second fall delay time is obtained as fall delay data. As a result, since the delay data can be individually obtained as the rising delay data and the falling delay data, a more detailed delay library can be created, and the accuracy of the delay library is improved.
【0242】第2の遅延ライブラリの遅延データ計算方
法において、PチャネルMOSFET及びNチャネルM
OSFETの各ドレイン飽和電流を、電源電圧と各MO
SFETのしきい値電圧との差を所定の係数でそれぞれ
累乗し、累乗して得られた値に電流の利得係数をそれぞ
れ乗じることによって求めると、各MOSFETのドレ
イン飽和電流をそれぞれ確実に求めることができる。In the second method for calculating delay data of a delay library, a P-channel MOSFET and an N-channel M
The drain saturation current of each OSFET is determined by comparing the power supply voltage with each MO.
When the difference from the threshold voltage of the SFET is raised to a power by a predetermined coefficient, and the value obtained by raising the power is multiplied by the current gain coefficient, the drain saturation current of each MOSFET is reliably obtained. Can be.
【図1】本発明に係る基本CMOSゲートの遅延時間の
電源電圧依存性を示すグラフ図である。FIG. 1 is a graph showing power supply voltage dependence of a delay time of a basic CMOS gate according to the present invention.
【図2】本発明に係る3000ゲート相当の回路ブロッ
ク及び4KBのスタテイックRAM回路の遅延時間の電
源電圧依存性を示すグラフ図である。FIG. 2 is a graph showing the power supply voltage dependence of the delay time of a circuit block equivalent to 3000 gates and a 4 KB static RAM circuit according to the present invention.
【図3】本発明の第1の実施形態に係る論理回路の遅延
計算装置の動作フローを示す図である。FIG. 3 is a diagram showing an operation flow of the logic circuit delay calculation device according to the first embodiment of the present invention.
【図4】本発明の第1の実施形態に係る論理回路の遅延
計算装置における遅延電源係数を決定する動作フロー図
である。FIG. 4 is an operation flowchart for determining a delay power supply coefficient in the delay calculation device for a logic circuit according to the first embodiment of the present invention.
【図5】本発明の第1の実施形態に係る論理回路の遅延
計算装置における遅延電源係数を決定する動作フロー図
である。FIG. 5 is an operation flow chart for determining a delay power supply coefficient in the logic circuit delay calculator according to the first embodiment of the present invention.
【図6】本発明の第2の実施形態に係る論理回路の遅延
計算装置が遅延計算の対象とする集積回路の構成図であ
る。FIG. 6 is a configuration diagram of an integrated circuit to be subjected to delay calculation by a delay calculation device for a logic circuit according to a second embodiment of the present invention;
【図7】本発明の第2の実施形態に係る論理回路の遅延
計算装置の動作フローを示す図である。FIG. 7 is a diagram illustrating an operation flow of a delay calculation device for a logic circuit according to a second embodiment of the present invention.
【図8】本発明の第3の実施形態に係る論理回路の遅延
計算装置が遅延計算の対象とする集積回路の回路図であ
る。FIG. 8 is a circuit diagram of an integrated circuit to be subjected to delay calculation by a delay calculation device for a logic circuit according to a third embodiment of the present invention.
【図9】本発明の第3の実施形態に係る論理回路の遅延
計算装置が遅延計算の対象とする集積回路の第1の等価
回路図である。FIG. 9 is a first equivalent circuit diagram of an integrated circuit whose delay calculation is to be performed by the delay calculation device for a logic circuit according to the third embodiment of the present invention;
【図10】本発明の第3の実施形態に係る論理回路の遅
延計算装置が遅延計算の対象とする集積回路の第2の等
価回路図である。FIG. 10 is a second equivalent circuit diagram of an integrated circuit whose delay is to be calculated by the delay calculation device for a logic circuit according to the third embodiment of the present invention;
【図11】(a)は本発明の第3の実施形態に係る論理
回路の遅延計算装置が遅延計算の対象とする集積回路の
レイアウト図である。(b)は本発明の第3の実施形態
に係る論理回路の遅延計算装置が遅延計算の対象とする
集積回路の等価回路図である。FIG. 11A is a layout diagram of an integrated circuit to be subjected to delay calculation by a delay calculation device for a logic circuit according to a third embodiment of the present invention. (B) is an equivalent circuit diagram of an integrated circuit whose delay calculation is to be performed by the logic circuit delay calculator according to the third embodiment of the present invention.
【図12】本発明の第3の実施形態に係るVDD線及び
VSS線の配線幅と実効電源電圧との関係を表わすグラ
フ図である。FIG. 12 is a graph showing a relationship between a wiring width of a VDD line and a VSS line and an effective power supply voltage according to a third embodiment of the present invention.
【図13】本発明の第3の実施形態に係るVDD線及び
VSS線の配線幅と遅延時間の相対値との関係を表わす
グラフ図である。FIG. 13 is a graph showing a relationship between a wiring width of a VDD line and a VSS line and a relative value of delay time according to a third embodiment of the present invention.
【図14】本発明の第3の実施形態に係る論理回路の遅
延計算装置の動作フローを示す図である。FIG. 14 is a diagram illustrating an operation flow of the delay calculation device for a logic circuit according to the third embodiment of the present invention.
【図15】(a)は本発明の第3の実施形態に係る論理
回路の一例である全加算器を示す回路図である。(b)
及び(c)は本発明の第3の実施形態に係る論理回路の
一例である全加算器の真理値表を示す図である。FIG. 15A is a circuit diagram illustrating a full adder which is an example of a logic circuit according to a third embodiment of the present invention. (B)
And (c) is a diagram showing a truth table of a full adder which is an example of a logic circuit according to the third embodiment of the present invention.
【図16】本発明の第4の実施形態に係る論理回路の遅
延計算装置の動作フローを示す図である。FIG. 16 is a diagram illustrating an operation flow of the delay calculation device for a logic circuit according to the fourth embodiment of the present invention.
【図17】本発明の第4の実施形態に係る論理回路の遅
延計算装置における動的な消費電流を算出する詳細フロ
ーを示す図である。FIG. 17 is a diagram showing a detailed flow of calculating a dynamic current consumption in the delay calculation device for a logic circuit according to the fourth embodiment of the present invention.
【図18】本発明の第4の実施形態に係る論理回路の遅
延計算装置における論理素子の消費電流の計算方法と遅
延時間の補正方法とを説明する図である。FIG. 18 is a diagram illustrating a method for calculating current consumption of a logic element and a method for correcting a delay time in a delay calculation device for a logic circuit according to a fourth embodiment of the present invention.
【図19】(a)は本発明の第4の実施形態に係る論理
回路の遅延計算装置におけるセル消費電流データの一例
を示す図である。(b)は本発明の第4の実施形態に係
る論理回路の遅延計算装置におけるセル消費電流波形を
示す図である。FIG. 19A is a diagram illustrating an example of cell consumption current data in a delay calculation device for a logic circuit according to a fourth embodiment of the present invention. (B) is a diagram showing a cell consumption current waveform in the delay calculation device for a logic circuit according to the fourth embodiment of the present invention.
【図20】本発明の第5の実施形態に係る論理回路の遅
延計算装置の動作フローを示す図である。FIG. 20 is a diagram showing an operation flow of the logic circuit delay calculation device according to the fifth embodiment of the present invention.
【図21】本発明の第6の実施形態に係る論理回路の遅
延計算装置が遅延計算の対象とする集積回路のレイアウ
ト図である。FIG. 21 is a layout diagram of an integrated circuit to be subjected to delay calculation by a delay calculation device for a logic circuit according to a sixth embodiment of the present invention;
【図22】本発明の第6の実施形態に係る論理回路の遅
延計算装置が遅延計算の対象とする集積回路の等価回路
図である。FIG. 22 is an equivalent circuit diagram of an integrated circuit whose delay calculation is to be performed by the delay calculation device for a logic circuit according to the sixth embodiment of the present invention;
【図23】本発明の第6の実施形態に係る論理回路の遅
延計算装置の動作フローを示す図である。FIG. 23 is a diagram illustrating an operation flow of the delay calculation device for a logic circuit according to the sixth embodiment of the present invention.
【図24】本発明の第7の実施形態に係る遅延ライブラ
リの遅延データの計算方法を示すフロー図である。FIG. 24 is a flowchart illustrating a method of calculating delay data of a delay library according to a seventh embodiment of the present invention.
【図25】本発明の第8の実施形態に係る遅延ライブラ
リの遅延データの計算方法を示すフロー図である。FIG. 25 is a flowchart showing a method of calculating delay data of a delay library according to the eighth embodiment of the present invention.
1 2入力NANDゲート 2 2入力NORゲート 3 4入力NANDゲート 4 4入力NORゲート 5 PチャネルMOSFETのドレイン飽和電流
に対する電源電圧の比 6 NチャネルMOSFETのドレイン飽和電流
に対する電源電圧の比 7 論理ブロック 8 スタテイックRAM 9 PチャネルMOSFETのドレイン飽和電流
に対する電源電圧の比 10 NチャネルMOSFETのドレイン飽和電流
に対する電源電圧の比 11 レイアウトデータ 12 配線パラメータ 13 回路接続情報 14 セル遅延データ 15 動作電源電圧データ 16 飽和電流パラメータ 17 回路ブロック動作電源電圧データ 18 レイアウトデータ 19 回路活性化率データ 20 セル消費電流データ 21 電源電圧初期値 S01 信号配線抽出工程 S10 電源(VDD・VSS)配線寄生素子抽出工
程 S11 消費電流計算工程 S200 動的消費電流計算工程 S201 回路遅延判定工程 S202 VDD線消費電流波形計算工程 S203 VSS線消費電流波形計算工程 S204 実効消費電流計算工程 S111 ブロックレベル消費電流計算工程 S112 チップレベル消費電流計算工程 S12 電源(VDD・VSS)配線電圧変動計算工
程 S121 チップレベルVDD・VSS配線電圧変動計
算工程 S122 ブロックレベルVDD・VSS配線電圧変動
計算工程 S13 実効電源電圧計算工程 S14 収束条件判定工程 L14 計算ループ手段 S02 遅延計算工程 S03 遅延電源係数決定工程 S03A 遅延電源係数決定工程 S31 動作電源電圧決定工程 S32 指数決定工程 S33A ドレイン飽和電流決定工程 S33B ドレイン飽和電流決定工程 S34 遅延電源係数決定工程 S04 実効遅延計算工程 50 集積回路 50a 回路ブロック 50b 高速動作回路ブロック 50c 低消費電力回路ブロック 50d 入出力回路ブロック 51 第1のVDD端子 52 第2のVDD端子 53 第1のVSS端子 54 第2のVSS端子 55 第1のVDD線 56 第2のVDD線 57 第1のVSS線 58 第2のVSS線 61 第1の回路ブロック 62 第2の回路ブロック 63 第3の回路ブロック 64 第4の回路ブロック I61 第1の回路ブロックの平均消費電流 I62 第2の回路ブロックの平均消費電流 I63 第3の回路ブロックの平均消費電流 I64 第4の回路ブロックの平均消費電流 G1 第1のNANDゲート G2 第1のNAND−OR複合ゲート G3 EX−NORゲート G4 第2のNAND−OR複合ゲート G5 第2のNANDゲート G6 第3のNANDゲート a ノード b ノード ci ノード co ノード(中間桁上げ) s ノード(中間和) u ノード v ノード w ノード x ノード 71 第1のVDD端子 711 第1のブロック用VDD端子 712 第2のブロック用VDD端子 713 第3のブロック用VDD端子 714 第4のブロック用VDD端子 72 第2のVDD端子 721 第5のブロック用VDD端子 722 第6のブロック用VDD端子 723 第7のブロック用VDD端子 724 第8のブロック用VDD端子 73 第1のVSS端子 731 第1のブロック用VDD端子 732 第2のブロック用VDD端子 733 第3のブロック用VDD端子 734 第4のブロック用VDD端子 74 第2のVSS端子 741 第5のブロック用VDD端子 742 第6のブロック用VDD端子 743 第7のブロック用VDD端子 744 第8のブロック用VDD端子 75 第1のVDD線 76 第2のVDD線 77 第1のVSS線 78 第2のVSS線 79 第1のブロック内VDD線 80 第2のブロック内VDD線 81 第1のブロック内VDD線 82 第2のブロック内VDD線 91A 第1の回路ブロック 911 第1のスタンダードセル 912 第2のスタンダードセル 913 第3のスタンダードセル 914 第4のスタンダードセル 91B 第1の回路ブロックの第1の等価回路 91C 第1の回路ブロックの第2の等価回路 92A 第2の回路ブロック 92B 第2の回路ブロックの等価回路 93A 第3の回路ブロック 93B 第3の回路ブロックの等価回路 94A 第4の回路ブロック 94B 第4の回路ブロックの等価回路 I91 第1の回路ブロックの第1の等価回路の平均
消費電流 I92 第2の回路ブロックの等価回路の平均消費電
流 I93 第3の回路ブロックの等価回路の平均消費電
流 I94 第4の回路ブロックの等価回路の平均消費電
流 I911 第1のスタンダードセルの平均消費電流 I912 第2のスタンダードセルの平均消費電流 I913 第3のスタンダードセルの平均消費電流 I914 第4のスタンダードセルの平均消費電流 171A 5mAの曲線 172A 10mAの曲線 173A 15mAの曲線 174A 20mAの曲線 171B 5mAの曲線 172B 10mAの曲線 173B 15mAの曲線 174B 20mAの曲線 D001 基準電源電圧遅延データ D011 基準電源電圧遅延データ D002 飽和電流パラメータ D003 遅延データ D013 立ち上がり遅延データ D014 立ち下がり遅延データ S001 動作電源電圧設定工程 S002 指数決定工程 S012 指数決定工程 S003 ドレイン飽和電流決定工程 S013 ドレイン飽和電流決定工程 S004 遅延電源係数計算工程 S014 遅延電源係数計算工程 S005 遅延データ決定工程 S015 遅延データ決定工程1 2-input NAND gate 2 2-input NOR gate 3 4-input NAND gate 4 4-input NOR gate 5 Ratio of power supply voltage to drain saturation current of P-channel MOSFET 6 Ratio of power supply voltage to drain saturation current of N-channel MOSFET 7 Logic block 8 Static RAM 9 Ratio of power supply voltage to drain saturation current of P-channel MOSFET 10 Ratio of power supply voltage to drain saturation current of N-channel MOSFET 11 Layout data 12 Wiring parameters 13 Circuit connection information 14 Cell delay data 15 Operating power supply voltage data 16 Saturation current Parameter 17 Circuit block operation power supply voltage data 18 Layout data 19 Circuit activation rate data 20 Cell current consumption data 21 Power supply voltage initial value S01 Signal wiring extraction step S10 Power supply (V D / VSS) wiring parasitic element extraction step S11 current consumption calculation step S200 dynamic current consumption calculation step S201 circuit delay determination step S202 VDD line consumption current waveform calculation step S203 VSS line consumption current waveform calculation step S204 Effective current consumption calculation step S111 block Level consumption current calculation step S112 Chip level consumption current calculation step S12 Power supply (VDD / VSS) wiring voltage fluctuation calculation step S121 Chip level VDD / VSS wiring voltage fluctuation calculation step S122 Block level VDD / VSS wiring voltage fluctuation calculation step S13 Effective power supply voltage Calculation step S14 Convergence condition determination step L14 Calculation loop means S02 Delay calculation step S03 Delay power supply coefficient determination step S03A Delay power supply coefficient determination step S31 Operating power supply voltage determination step S32 Index determination step S33A Drain Sum current determination step S33B Drain saturation current determination step S34 Delay power supply coefficient determination step S04 Effective delay calculation step 50 Integrated circuit 50a Circuit block 50b High-speed operation circuit block 50c Low power consumption circuit block 50d Input / output circuit block 51 First VDD terminal 52 2nd VDD terminal 53 1st VSS terminal 54 2nd VSS terminal 55 1st VDD line 56 2nd VDD line 57 1st VSS line 58 2nd VSS line 61 1st circuit block 62 2nd Circuit block 63 third circuit block 64 fourth circuit block I61 average current consumption of the first circuit block I62 average current consumption of the second circuit block I63 average current consumption of the third circuit block I64 fourth circuit Average current consumption of block G1 First NAND gate G2 First NAND-O Composite gate G3 EX-NOR gate G4 Second NAND-OR composite gate G5 Second NAND gate G6 Third NAND gate a node b node ci node co node (intermediate carry) s node (intermediate sum) u node v Node w node x node 71 first VDD terminal 711 first VDD terminal for block 712 second VDD terminal for block 713 third VDD terminal for block 714 fourth VDD terminal for block 72 second VDD terminal 721 Fifth block VDD terminal 722 Sixth block VDD terminal 723 Seventh block VDD terminal 724 Eighth block VDD terminal 73 First VSS terminal 731 First block VDD terminal 732 Second block VDD terminal 733 for third block VDD terminal 7 for third block 4 Fourth Block VDD Terminal 74 Second VSS Terminal 741 Fifth Block VDD Terminal 742 Sixth Block VDD Terminal 743 Seventh Block VDD Terminal 744 Eighth Block VDD Terminal 75 First VDD line 76 Second VDD line 77 First VSS line 78 Second VSS line 79 VDD line inside first block 80 VDD line inside second block 81 VDD line inside first block 82 Inside second block VDD line 91A First circuit block 911 First standard cell 912 Second standard cell 913 Third standard cell 914 Fourth standard cell 91B First equivalent circuit of first circuit block 91C First circuit block Second equivalent circuit 92A Second circuit block 92B Equivalent circuit of second circuit block 3A Third circuit block 93B Equivalent circuit of third circuit block 94A Fourth circuit block 94B Equivalent circuit of fourth circuit block I91 Average current consumption of first equivalent circuit of first circuit block I92 Second Average current consumption of equivalent circuit of circuit block I93 Average current consumption of equivalent circuit of third circuit block I94 Average current consumption of equivalent circuit of fourth circuit block I911 Average current consumption of first standard cell I912 Second standard Average current consumption of cell I913 Average current consumption of third standard cell I914 Average current consumption of fourth standard cell 171A 5mA curve 172A 10mA curve 173A 15mA curve 174A 20mA curve 171B 5mA curve 172B 10mA curve 173B Curve of 15 mA 174B Curve of 20 mA D00 1 Reference power supply voltage delay data D011 Reference power supply voltage delay data D002 Saturation current parameter D003 Delay data D013 Rising delay data D014 Falling delay data S001 Operating power supply voltage setting step S002 Index determination step S012 Index determination step S003 Drain saturation current determination step S013 Drain Saturation current determination step S004 Delay power supply coefficient calculation step S014 Delay power supply coefficient calculation step S005 Delay data determination step S015 Delay data determination step
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平7−239865(JP,A) 特開 平6−124318(JP,A) 特開 平9−54798(JP,A) 特開 平9−147005(JP,A) 特開 平11−3366(JP,A) 特開 平9−160956(JP,A) 特開 平8−77240(JP,A) 特開 平5−303604(JP,A) 特開 平5−101131(JP,A) 特開 平5−40801(JP,A) 特表 平9−511597(JP,A) (58)調査した分野(Int.Cl.7,DB名) G06F 17/50 JICSTファイル(JOIS)────────────────────────────────────────────────── ─── Continuation of the front page (56) References JP-A-7-239865 (JP, A) JP-A-6-124318 (JP, A) JP-A-9-54798 (JP, A) JP-A 9-54 147005 (JP, A) JP-A-11-3366 (JP, A) JP-A 9-160956 (JP, A) JP-A 8-77240 (JP, A) JP-A 5-303604 (JP, A) JP-A-5-101131 (JP, A) JP-A-5-40801 (JP, A) Table 9-511597 (JP, A) (58) Fields investigated (Int. Cl. 7 , DB name) G06F 17/50 JICST file (JOIS)
Claims (22)
理回路のシミュレーションを行なう際に、前記論理回路
の電源電圧による信号伝搬時間の遅延を算出する論理回
路の遅延計算方法であって、 第1の電源電圧に対する第2の電源電圧の比の値を電源
電圧係数とし、 前記第2の電源電圧が印加されたときの前記FETのド
レイン飽和電流に対する前記第1の電源電圧が印加され
たときの前記FETのドレイン飽和電流の比の値を電流
係数とし、 前記第1の電源電圧が印加されたときの前記論理回路の
遅延時間である第1の遅延時間と前記電源電圧係数と前
記電流係数との積を算出し、該算出結果を、前記第2の
電源電圧が印加されたときの前記論理回路の遅延時間で
ある第2の遅延時間とすることを特徴とする論理回路の
遅延計算方法。1. A method for calculating a delay in a signal propagation time due to a power supply voltage of a logic circuit when performing a simulation of a logic circuit including a plurality of logic elements including an FET, the method comprising: The value of the ratio of the second power supply voltage to the power supply voltage is a power supply voltage coefficient. When the first power supply voltage is applied to the drain saturation current of the FET when the second power supply voltage is applied. The value of the ratio of the drain saturation current of the FET as a current coefficient, a first delay time which is a delay time of the logic circuit when the first power supply voltage is applied, the power supply voltage coefficient and the current coefficient And calculating the product as a second delay time which is a delay time of the logic circuit when the second power supply voltage is applied.
がFETを含む複数の論理素子からなり、互いに異なる
実効電源電圧によって動作する複数の回路ブロックの各
実効電源電圧による信号伝搬時間の遅延を算出する論理
回路の遅延計算方法であって、 基準電源電圧に対する前記各回路ブロックの電源電圧の
比の値である電源電圧係数を算出し、 前記各回路ブロックの実効電源電圧が印加されたときの
前記FETのドレイン飽和電流に対する前記基準電源電
圧が印加されたときの前記FETのドレイン飽和電流の
比の値である電流係数を算出し、 前記基準電源電圧が印加されたときの前記各回路ブロッ
クの遅延時間である基準遅延時間と前記各回路ブロック
ごとの前記電源電圧係数と前記電流係数との積を算出
し、該算出結果を、前記各回路ブロックの遅延時間であ
る実効遅延時間とすることを特徴とする論理回路の遅延
計算方法。2. A delay of a signal propagation time due to each effective power supply voltage of a plurality of circuit blocks which constitute one logic circuit, each of which comprises a plurality of logic elements including FETs, and which operates at mutually different effective power supply voltages. Calculating a power supply voltage coefficient which is a value of a ratio of a power supply voltage of each circuit block to a reference power supply voltage, and when an effective power supply voltage of each circuit block is applied. Calculating a current coefficient that is a value of a ratio of a drain saturation current of the FET when the reference power supply voltage is applied to a drain saturation current of the FET; and the respective circuit blocks when the reference power supply voltage is applied. The product of the reference delay time, which is the delay time of the above, and the power supply voltage coefficient and the current coefficient for each of the circuit blocks is calculated, and the calculation result is calculated for each time. A delay calculation method for a logic circuit, wherein an effective delay time is a delay time of a road block.
理回路のシミュレーションを行なう際に、前記論理回路
の電源電圧の電圧変動による信号伝搬時間の遅延を算出
する論理回路の遅延計算方法であって、 前記論理回路の消費電流及び電源線の配線寄生素子によ
って生ずる電圧変動による変動電圧を算出した後、電源
端子に印加される基準電源電圧と前記変動電圧との差を
求めることにより、前記論理回路に印加される実効的な
電源電圧である実効電源電圧を求め、 前記基準電源電圧に対する前記実効電源電圧の比の値で
ある電源電圧係数を算出すると共に、前記実効電源電圧
が印加されたときの前記FETのドレイン飽和電流に対
する前記基準電源電圧が印加されたときの前記FETの
ドレイン飽和電流の比の値である電流係数を算出し、 前記基準電源電圧に基づいて算出された前記論理回路の
基準となる遅延時間と前記電源電圧係数と前記電流係数
との積を算出し、該算出結果を、前記実効電源電圧が印
加されたときの前記論理回路の遅延時間である実効的な
遅延時間とすることを特徴とする論理回路の遅延計算方
法。3. A delay calculation method for a logic circuit, comprising: calculating a delay of a signal propagation time due to a voltage change of a power supply voltage of the logic circuit when performing a simulation of a logic circuit including a plurality of logic elements including an FET. Calculating a fluctuation voltage due to a current consumption of the logic circuit and a voltage fluctuation caused by a wiring parasitic element of a power supply line, and calculating a difference between a reference power supply voltage applied to a power supply terminal and the fluctuation voltage, thereby obtaining the logic circuit An effective power supply voltage that is an effective power supply voltage applied to the reference power supply voltage is calculated, and a power supply voltage coefficient that is a value of a ratio of the effective power supply voltage to the reference power supply voltage is calculated. A current coefficient which is a value of a ratio of a drain saturation current of the FET when the reference power supply voltage is applied to a drain saturation current of the FET is calculated. A product of the delay time serving as a reference of the logic circuit calculated based on the reference power supply voltage, the power supply voltage coefficient, and the current coefficient is calculated, and the calculation result is obtained when the effective power supply voltage is applied. A delay calculation method for a logic circuit, wherein the delay time is an effective delay time which is a delay time of the logic circuit.
論理素子のうち、一の動作時刻に合わせて共に動作する
特定の論理素子ごとの消費電流の和とし、 前記消費電流の和に基づいて前記特定の論理素子が接続
される電源線の電圧変動量を算出し、 前記電源線の電圧変動量を前記変動電圧とすることを特
徴とする請求項3に記載の遅延時間計算方法。4. The current consumption of the logic circuit is defined as the sum of the current consumption of each of the specific logic elements operating together at one operation time among the plurality of logic elements, based on the sum of the current consumption. The delay time calculation method according to claim 3, wherein a voltage fluctuation amount of a power supply line to which the specific logic element is connected is calculated, and the voltage fluctuation amount of the power supply line is set as the fluctuation voltage.
あることを特徴とする請求項1〜4のいずれか1項に記
載の論理回路の遅延計算方法。5. The method according to claim 1, wherein the FET is a P-channel MOSFET.
電圧と前記FETのしきい値電圧との差を所定の係数で
累乗し、累乗して得られた値に電流の利得係数を乗じる
ことによって求めることを特徴とする請求項1〜4のい
ずれか1項に記載の論理回路の遅延計算方法。6. The drain saturation current of the FET is raised by raising a difference between a power supply voltage and a threshold voltage of the FET by a predetermined coefficient, and multiplying a value obtained by raising the power to a current gain coefficient. The method according to claim 1, wherein the delay is calculated.
理回路のシミュレーションを行なう際に、前記論理回路
の電源電圧による信号伝搬時間の遅延を算出する論理回
路の遅延計算装置であって、 前記論理素子の前記論理回路における配置を決定するレ
イアウトデータを付与するレイアウトデータ付与手段
と、 前記論理回路の接続情報を付与する接続情報付与手段
と、 前記論理回路の配線及び前記論理素子の電気特性を決定
するプロセス情報を付与するプロセスパラメータ付与手
段と、 前記論理素子の遅延データを付与するライブラリデータ
付与手段と、 第1の電源電圧に対する第2の電源電圧の比の値である
電源電圧係数を決定すると共に、前記第2の電源電圧が
印加されたときの前記FETのドレイン飽和電流に対す
る前記第1の電源電圧が印加されたときの前記FETの
ドレイン飽和電流の比の値である電流係数を決定する遅
延電源係数決定手段と、 前記遅延データ、前記レイアウトデータ、前記プロセス
情報及び前記接続情報に基づいて、前記第1の電源電圧
が印加されたときの前記論理回路の遅延時間を算出する
遅延計算手段と、 前記遅延計算手段が算出した遅延時間と前記電源電圧係
数と前記電流係数との積を算出し、該算出結果を、前記
第2の電源電圧が印加されたときの前記論理回路の実効
的な遅延時間とする実効遅延計算手段とを備えているこ
とを特徴とする論理回路の遅延計算装置。7. A delay calculating apparatus for a logic circuit, which calculates a delay of a signal propagation time due to a power supply voltage of the logic circuit when performing a simulation of a logic circuit including a plurality of logic elements including FETs, Layout data providing means for providing layout data for determining the arrangement of elements in the logic circuit; connection information providing means for providing connection information for the logic circuit; and determining wiring of the logic circuit and electrical characteristics of the logic element. A process parameter providing unit for providing process information to be performed, a library data providing unit for providing delay data of the logic element, and a power supply voltage coefficient which is a value of a ratio of the second power supply voltage to the first power supply voltage. And the first power supply with respect to the drain saturation current of the FET when the second power supply voltage is applied. A delay power supply coefficient determining unit that determines a current coefficient that is a value of a ratio of a drain saturation current of the FET when a voltage is applied, based on the delay data, the layout data, the process information, and the connection information, A delay calculating means for calculating a delay time of the logic circuit when the first power supply voltage is applied; and calculating a product of the delay time calculated by the delay calculating means, the power supply voltage coefficient, and the current coefficient. An effective delay calculating means for setting the calculation result as an effective delay time of the logic circuit when the second power supply voltage is applied.
によって動作し、一の論理回路を構成する複数の回路ブ
ロックからなり、 前記論理回路及び前記回路ブロックの各電源電圧情報を
付与する電源電圧情報付与手段をさらに備え、 前記遅延電源係数決定手段は、 基準電源電圧に対する前記各回路ブロックの電源電圧の
比の値を定義するブロック別電源電圧係数を決定する手
段と、 前記各回路ブロックの電源電圧が印加されたときの前記
FETのドレイン飽和電流に対する前記基準電源電圧が
印加されたときの前記FETのドレイン飽和電流の比の
値を定義するブロック別電流係数を決定する手段とを有
していることを特徴とする請求項7に記載の論理回路の
遅延計算装置。8. The logic circuit operates with different power supply voltages from each other and includes a plurality of circuit blocks constituting one logic circuit, and power supply voltage information for giving each power supply voltage information of the logic circuit and the circuit block. The delay power supply coefficient determining means further includes: a power supply voltage coefficient for each block that defines a value of a ratio of a power supply voltage of each circuit block to a reference power supply voltage; and a power supply voltage of each circuit block. Means for determining a block-by-block current coefficient that defines a value of a ratio of a drain saturation current of the FET when the reference power supply voltage is applied to a drain saturation current of the FET when the FET is applied. The delay calculation device for a logic circuit according to claim 7, wherein:
理回路のシミュレーションを行なう際に、前記論理回路
の電源電圧の電圧変動による信号伝搬時間の遅延を算出
する論理回路の遅延計算装置であって、 前記論理素子の前記論理回路における配置を決定するレ
イアウトデータを付与するレイアウトデータ付与手段
と、 前記論理回路の接続情報を付与する接続情報付与手段
と、 前記論理回路の配線及び前記論理素子の電気特性を決定
するプロセス情報を付与するプロセスパラメータ付与手
段と、 前記論理素子の遅延データ及び消費電流データを付与す
るライブラリデータ付与手段と、 前記レイアウトデータ及びプロセスパラメータを用いて
信号配線の寄生素子を抽出する信号配線抽出手段と、 前記レイアウトデータ及びプロセスパラメータを用いて
電源端子と前記論理回路とが接続されている電源配線の
配線寄生素子を抽出する電源配線寄生素子抽出手段と、 前記信号配線の寄生素子及び消費電流データを用いて前
記論理回路の消費電流を算出する消費電流計算手段と、 前記消費電流と前記電源配線の配線寄生素子とを用いて
前記電源配線の電圧変動量を算出し、前記電源端子に印
加される電源電圧と前記電圧変動量分の電圧との差を求
めて実効的な電源電圧である実効電源電圧を算出する実
効電源電圧計算手段と、 前記電源電圧に対する前記実効電源電圧の比の値である
電源電圧係数を決定すると共に、前記実効電源電圧が印
加されたときの前記FETのドレイン飽和電流に対する
前記電源電圧が印加されたときの前記FETのドレイン
飽和電流の比の値である電流係数を決定する遅延電源係
数決定手段と、 前記信号配線の寄生素子と前記論理素子の前記遅延デー
タとを用いて前記電源電圧が印加されたときの遅延時間
を算出する遅延計算手段と、 前記遅延計算手段が算出した遅延時間と前記電源電圧係
数と前記電流係数との積を算出し、該算出結果を、前記
論理回路の実効遅延時間とする実効遅延計算手段とを備
えていることを特徴とする論理回路の遅延計算装置。9. A delay calculation device for a logic circuit, which calculates a delay of a signal propagation time due to a voltage change of a power supply voltage of the logic circuit when performing a simulation of a logic circuit including a plurality of logic elements including an FET. Layout data providing means for providing layout data for determining the arrangement of the logic element in the logic circuit; connection information providing means for providing connection information for the logic circuit; wiring of the logic circuit and electricity of the logic element A process parameter assigning unit for assigning process information for determining characteristics; a library data assigning unit for assigning delay data and current consumption data of the logic element; and extracting a parasitic element of a signal wiring using the layout data and the process parameter. Signal wiring extracting means, and the layout data and process parameters Power line parasitic element extracting means for extracting a line parasitic element of a power line to which a power terminal and the logic circuit are connected by using a power source terminal, and a logic element of the logic circuit using the parasitic element of the signal line and current consumption data. Current consumption calculating means for calculating current consumption; calculating a voltage variation of the power supply wiring using the current consumption and a wiring parasitic element of the power supply wiring; and calculating a power supply voltage applied to the power supply terminal and the voltage fluctuation. An effective power supply voltage calculating means for calculating an effective power supply voltage that is an effective power supply voltage by obtaining a difference from the voltage corresponding to the amount; and a power supply voltage coefficient being a value of a ratio of the effective power supply voltage to the power supply voltage. And a current coefficient that is a value of a ratio of a drain saturation current of the FET when the power supply voltage is applied to a drain saturation current of the FET when the effective power supply voltage is applied. Delay power coefficient determining means for determining, a delay element when the power supply voltage is applied using a parasitic element of the signal line and the delay data of the logic element, and the delay calculating means Calculating a product of the calculated delay time, the power supply voltage coefficient, and the current coefficient, and using the calculation result as an effective delay time of the logic circuit. Circuit delay calculator.
に動作する特定の論理素子ごとの消費電流の和を算出
し、 前記実効電源電圧計算手段は、 前記消費電流の和と前記電源配線の配線寄生素子とを用
いて前記特定の論理素子が接続される電源配線の電圧変
動量を算出し、 前記遅延電源係数決定手段は、 前記複数の論理素子のうち動作時刻の早い論理素子から
順に、該論理素子に印加される実効電源電圧を用いて論
理素子ごとに前記電源電圧係数と前記電流係数とを算出
することを特徴とする請求項9に記載の遅延時間計算装
置。10. The effective power supply voltage calculation means, wherein the current consumption calculation means calculates a sum of current consumption of each of the plurality of logic elements, which is operated together with one operation time, for each specific logic element. Calculating a voltage fluctuation amount of a power supply line to which the specific logic element is connected, using a sum of the current consumption and a wiring parasitic element of the power supply line; The power supply voltage coefficient and the current coefficient are calculated for each logic element by using an effective power supply voltage applied to the logic element in order from a logic element having an earlier operation time among the elements. The delay time calculation device according to the above.
も1つのスタンダードセルを有する少なくとも1つの回
路ブロックからなる集積回路であって、 前記集積回路には電源電圧が印加される外部電源端子が
設けられ、 前記少なくとも1つの回路ブロックには、前記外部電源
端子に接続され、前記回路ブロックを駆動する電圧が印
加されるブロック用電源端子が設けられ、 前記少なくとも1つのスタンダードセルには、前記ブロ
ック用電源端子に接続され、前記スタンダードセルを駆
動する電圧が印加されるセル用電源端子が設けられてお
り、 前記消費電流計算手段は、 前記信号配線の寄生素子及び前記スタンダードセルの消
費電流データを用いて前記回路ブロックの消費電流を算
出するブロックレベル消費電流計算手段と、 前記回路ブロックの消費電流を用いて前記集積回路の消
費電流を算出するチップレベル消費電流計算手段とを有
し、 前記実効電源電圧計算手段は、 前記回路ブロックの消費電流を用いて前記外部電源端子
から前記ブロック用電源端子までの電源配線の電圧変動
量であるチップレベルの変動電圧を算出するチップレベ
ル変動電圧計算手段と、 前記外部電源端子に印加される電源電圧と前記チップレ
ベルの変動電圧との差を求めることにより、チップレベ
ルの実効電源電圧を算出するチップレベル実効電源電圧
計算手段と、 前記スタンダードセルの前記消費電流データに基づいて
前記ブロック用電源端子から前記セル用電源端子までの
電圧変動量であるブロックレベルの変動電圧を算出する
ブロックレベル変動電圧計算手段と、 前記チップレベルの実効電源電圧と前記ブロックレベル
の変動電圧との差を求めることにより、ブロックレベル
の実効電源電圧を算出するブロックレベル実効電源電圧
計算手段とを有し、 前記ブロックレベルの実効電源電圧に基づいて前記集積
回路の実効遅延時間を算出することを特徴とする請求項
9に記載の論理回路の遅延計算装置。11. The integrated circuit comprising at least one circuit block each having at least one standard cell, wherein the integrated circuit is provided with an external power supply terminal to which a power supply voltage is applied, The at least one circuit block includes a block power terminal connected to the external power terminal and to which a voltage for driving the circuit block is applied. The at least one standard cell includes the block power terminal. A power supply terminal for a cell, to which a voltage for driving the standard cell is applied, wherein the current consumption calculating means uses a parasitic element of the signal line and current consumption data of the standard cell. Block level current consumption calculating means for calculating current consumption of a circuit block; Chip level current consumption calculating means for calculating the current consumption of the integrated circuit using the current consumption of the integrated circuit, wherein the effective power supply voltage calculating means uses the current consumption of the circuit block from the external power supply terminal. A chip-level fluctuation voltage calculating means for calculating a chip-level fluctuation voltage that is a voltage fluctuation amount of the power supply wiring up to the block power supply terminal; and a power supply voltage applied to the external power supply terminal and the chip-level fluctuation voltage. A chip level effective power supply voltage calculating means for calculating a chip level effective power supply voltage by calculating a difference; and a voltage variation from the block power supply terminal to the cell power supply terminal based on the current consumption data of the standard cell. A block-level fluctuation voltage calculating means for calculating a block-level fluctuation voltage, which is a quantity, Block level effective power supply voltage calculating means for calculating a block level effective power supply voltage by calculating a difference between a voltage and the block level fluctuation voltage; and the integrated circuit based on the block level effective power supply voltage. 10. The delay calculation device for a logic circuit according to claim 9, wherein the effective delay time is calculated.
て共に動作する特定のスタンダードセルごとの消費電流
の和を算出して、前記スタンダードセルの消費電流と
し、 前記スタンダードセルの消費電流と前記電源配線の配線
寄生容量とを用いて前記特定のスタンダードセルが接続
される電源配線の電圧変動量を算出し、 前記遅延電源係数決定手段は、 前記複数のスタンダードセルのうち動作時刻の早いスタ
ンダードセルから順に、該スタンダードセルに印加され
る実効電源電圧を用いてスタンダードセルごとに前記電
源電圧係数と前記電流係数とを算出することを特徴とす
る請求項11に記載の遅延時間計算装置。12. The current consumption calculating means calculates the sum of the current consumption of each of a plurality of standard cells, the current consumption of each specific standard cell operating together at one operation time, and calculating the current consumption of the standard cell. Calculating a voltage fluctuation amount of a power supply line to which the specific standard cell is connected, using a current consumption of the standard cell and a wiring parasitic capacitance of the power supply line; 12. The power supply voltage coefficient and the current coefficient are calculated for each standard cell by using an effective power supply voltage applied to the standard cell in order from a standard cell having an earlier operation time among standard cells. 2. The delay time calculation device according to 1.
るスイッチング頻度データ付与手段を有し、 前記スイッチング頻度、前記信号配線の寄生素子及び前
記スタンダードセルの消費電流データを用いて前記集積
回路の消費電流を算出することを特徴とする請求項9又
は11に記載の論理回路の遅延計算装置。13. The current consumption calculating means includes switching frequency data giving means for giving a switching frequency for each node of the connection information, wherein the switching frequency, the parasitic element of the signal wiring, and the current consumption of the standard cell are provided. The delay calculation device for a logic circuit according to claim 9, wherein a current consumption of the integrated circuit is calculated using data.
ら他の論理値に遷移する確率である遷移確率を算出し、 前記遷移確率、前記信号配線の寄生素子及び前記スタン
ダードセルの消費電流データを用いて前記集積回路の消
費電流を算出することを特徴とする請求項9又は11に
記載の論理回路の遅延計算装置。14. The current consumption calculating means calculates a transition probability, which is a probability of transition from one logical value to another logical value, using a logical function included in the connection information; 12. The logic circuit delay calculation device according to claim 9, wherein a current consumption of the integrated circuit is calculated by using current consumption data of a wiring parasitic element and the standard cell.
計算結果を記憶しておき、前記実効電源電圧計算手段の
今回の計算結果と記憶された計算結果との差が所定範囲
に収まるか否かを判定し、前記所定範囲に収まらない場
合は、前記所定範囲に収まるまで前記消費電流計算手段
と前記実効電源電圧計算手段とを繰り返す収束条件判定
手段をさらに備えていることを特徴とする請求項9〜1
2のいずれか1項に記載の論理回路の遅延計算装置。15. A calculation result output from said effective power supply voltage calculation means is stored, and whether or not a difference between a current calculation result of said effective power supply voltage calculation means and the stored calculation result falls within a predetermined range. The method further comprises: a convergence condition determination unit that repeats the current consumption calculation unit and the effective power supply voltage calculation unit until the difference falls within the predetermined range. 9-1
3. The delay calculation device for a logic circuit according to any one of 2.
であることを特徴とする請求項7〜15のいずれか1項
に記載の論理回路の遅延計算装置。16. The FET is a P-channel MOSFET
The delay calculation device for a logic circuit according to any one of claims 7 to 15, wherein:
源電圧と前記FETのしきい値電圧との差を所定の係数
で累乗し、累乗して得られた値に電流の利得係数を乗じ
ることにより求められることを特徴とする請求項7〜1
5のいずれか1項に記載の論理回路の遅延計算装置。17. The drain saturation current of the FET is obtained by raising a difference between a power supply voltage and a threshold voltage of the FET to a power by a predetermined coefficient, and multiplying a value obtained by raising the power to a gain coefficient of the current. 2. The method according to claim 1, wherein the value is obtained.
6. The delay calculation device for a logic circuit according to any one of items 5.
路のシミュレーションに用いる遅延ライブラリの信号伝
搬時間の遅延データ計算方法であって、 第1の電源電圧に対する第2の電源電圧の比の値である
電源電圧係数を定義する電源電圧係数定義工程と、 前記第2の電源電圧が印加されたときの前記FETのド
レイン飽和電流に対する前記第1の電源電圧が印加され
たときの前記FETのドレイン飽和電流の比の値である
電流係数を定義する電流係数定義工程と、 前記第1の電源電圧が印加されたときの前記論理回路の
遅延時間である第1の遅延時間を定義する第1の遅延時
間定義工程と、 前記第1の遅延時間と前記電源電圧係数と前記電流係数
との積を算出することにより、前記第2の電源電圧が印
加されたときの前記論理回路の遅延時間である第2の遅
延時間を決定し、該第2の遅延時間を遅延データとする
遅延データ決定工程とを備えていることを特徴とする遅
延ライブラリの遅延データ計算方法。18. A method for calculating a delay data of a signal propagation time of a delay library used in a simulation of a logic circuit including a logic element including an FET, wherein the ratio is a value of a ratio of a second power supply voltage to a first power supply voltage. A power supply voltage coefficient defining step of defining a power supply voltage coefficient; and a drain saturation current of the FET when the first power supply voltage is applied with respect to a drain saturation current of the FET when the second power supply voltage is applied. A current coefficient defining step of defining a current coefficient which is a value of a ratio of: a first delay time defining a first delay time which is a delay time of the logic circuit when the first power supply voltage is applied Defining the product of the first delay time, the power supply voltage coefficient, and the current coefficient, thereby delaying the logic circuit when the second power supply voltage is applied. The second determines the delay time, the delay data calculation method of the delay library, characterized in that the delay time of the second and a delay data determination step of the delay data is time.
であることを特徴とする請求項18に記載の遅延ライブ
ラリの遅延データ計算方法。19. The FET is a P-channel MOSFET
The method for calculating delay data of a delay library according to claim 18, wherein:
源電圧と前記FETのしきい値電圧との差を所定の係数
で累乗し、累乗して得られた値に電流の利得係数を乗じ
ることによって求めることを特徴とする請求項18又は
19に記載の遅延ライブラリの遅延データ計算方法。20. The drain saturation current of the FET is obtained by raising a difference between a power supply voltage and a threshold voltage of the FET to a power by a predetermined coefficient, and multiplying a value obtained by raising the power to a gain coefficient of the current. 20. The method for calculating delay data of a delay library according to claim 18 or 19, wherein the calculation is performed.
MOSFETとを含む論理素子からなる論理回路のシミ
ュレーションに用いる遅延ライブラリの信号伝搬時間の
遅延データ計算方法であって、 第1の電源電圧に対する第2の電源電圧の比の値である
電源電圧係数を定義する電源電圧係数定義工程と、 前記第2の電源電圧が印加されたときの前記Pチャネル
MOSFETのドレイン飽和電流に対する前記第1の電
源電圧が印加されたときの前記PチャネルMOSFET
のドレイン飽和電流の比の値である第1の電流係数を定
義する第1の電流係数定義工程と、 前記第2の電源電圧が印加されたときの前記Nチャネル
MOSFETのドレイン飽和電流に対する前記第1の電
源電圧が印加されたときの前記NチャネルMOSFET
のドレイン飽和電流の比の値である第2の電流係数を定
義する第2の電流係数定義工程と、 前記第1の電源電圧が印加されたときの前記論理回路の
第1の立ち上がり遅延時間及び第1の立ち下がり遅延時
間を定義する第1の遅延時間定義工程と、 前記第1の立ち上がり遅延時間と前記電源電圧係数と前
記第1の電流係数との積を算出することにより、前記第
2の電源電圧が印加されたときの前記論理回路の立ち上
がり遅延時間である第2の立ち上がり遅延時間を決定
し、該第2の立ち上がり遅延時間を立ち上がり遅延デー
タとする立ち上がり遅延データ決定工程と、 前記第1の立ち下がり遅延時間と前記電源電圧係数と前
記第2の電流係数との積を算出することにより、前記第
2の電源電圧が印加されたときの前記論理回路の立ち下
がり遅延時間である第2の立ち下がり遅延時間を決定
し、該第2の立ち下がり遅延時間を立ち下がり遅延デー
タとする立ち下がり遅延データ決定工程とを備えている
ことを特徴とする遅延ライブラリの遅延データ計算方
法。21. A method for calculating delay data of a signal propagation time of a delay library used in a simulation of a logic circuit including a logic element including a P-channel MOSFET and an N-channel MOSFET, wherein a second power supply with respect to a first power supply voltage is provided. A power supply voltage coefficient defining step of defining a power supply voltage coefficient which is a value of a voltage ratio; and the first power supply voltage with respect to a drain saturation current of the P-channel MOSFET when the second power supply voltage is applied. P-channel MOSFET when
A first current coefficient defining step of defining a first current coefficient which is a value of a ratio of a drain saturation current of the N-channel MOSFET to a drain saturation current of the N-channel MOSFET when the second power supply voltage is applied. The N-channel MOSFET when one power supply voltage is applied
A second current coefficient defining step of defining a second current coefficient which is a value of a ratio of a drain saturation current of the logic circuit, a first rise delay time of the logic circuit when the first power supply voltage is applied, and A first delay time defining step of defining a first fall delay time; and calculating a product of the first rise delay time, the power supply voltage coefficient, and the first current coefficient, thereby obtaining the second delay time. Determining a second rising delay time, which is a rising delay time of the logic circuit when the power supply voltage is applied, and using the second rising delay time as rising delay data; 1 to calculate the product of the power supply voltage coefficient and the second current coefficient, whereby the fall delay of the logic circuit when the second power supply voltage is applied is calculated. A delay fall data determining step of determining a second fall delay time, which is a time, and using the second fall delay time as fall delay data. Method of calculation.
ャネルMOSFETの各ドレイン飽和電流を、電源電圧
と前記各MOSFETのしきい値電圧との差を所定の係
数でそれぞれ累乗し、累乗して得られた値に電流の利得
係数をそれぞれ乗じることによって求めることを特徴と
する請求項21に記載の遅延ライブラリの遅延データ計
算方法。22. A value obtained by raising each of the drain saturation currents of the P-channel MOSFET and the N-channel MOSFET to a power of a difference between a power supply voltage and a threshold voltage of each of the MOSFETs by a predetermined coefficient. 22. The method for calculating delay data of a delay library according to claim 21, wherein the calculation is performed by multiplying the delay gain by a current gain coefficient.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9223274A JP3054109B2 (en) | 1996-08-27 | 1997-08-20 | Logic circuit delay calculation method, delay calculation apparatus thereof, and delay data calculation method of delay library |
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22543596 | 1996-08-27 | ||
JP8-225435 | 1997-06-27 | ||
JP9-171388 | 1997-06-27 | ||
JP9171388A JPH10124563A (en) | 1996-08-27 | 1997-06-27 | Method and for calculating delay of logic circuit and method for calculating delay data in delay library |
JP9223274A JP3054109B2 (en) | 1996-08-27 | 1997-08-20 | Logic circuit delay calculation method, delay calculation apparatus thereof, and delay data calculation method of delay library |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1173436A JPH1173436A (en) | 1999-03-16 |
JP3054109B2 true JP3054109B2 (en) | 2000-06-19 |
Family
ID=27323485
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9223274A Expired - Fee Related JP3054109B2 (en) | 1996-08-27 | 1997-08-20 | Logic circuit delay calculation method, delay calculation apparatus thereof, and delay data calculation method of delay library |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3054109B2 (en) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10124563A (en) | 1996-08-27 | 1998-05-15 | Matsushita Electric Ind Co Ltd | Method and for calculating delay of logic circuit and method for calculating delay data in delay library |
DE60140869D1 (en) * | 2000-05-12 | 2010-02-04 | Simplex Solutions Inc | HIGH-ACCURACY TIMING MODEL FOR THE INSPECTION OF INTEGRATED CIRCUITS |
JP2013190937A (en) * | 2012-03-13 | 2013-09-26 | Ricoh Co Ltd | Power supply noise analyzer for semiconductor integrated circuit, and method of analyzing power supply noise |
-
1997
- 1997-08-20 JP JP9223274A patent/JP3054109B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH1173436A (en) | 1999-03-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH10124563A (en) | Method and for calculating delay of logic circuit and method for calculating delay data in delay library | |
KR100510035B1 (en) | Method of estimating deterioration due to hot carries | |
Adler et al. | Delay and power expressions for a CMOS inverter driving a resistive-capacitive load | |
Sirichotiyakul et al. | Duet: An accurate leakage estimation and optimization tool for dual-V/sub t/circuits | |
US7480879B2 (en) | Substrate noise tool | |
US8266559B2 (en) | Nonlinear driver model for multi-driver systems | |
US20070007996A1 (en) | A Method and Apparatus for Reducing Leakage in Integrated Circuits | |
US7240304B2 (en) | Method for voltage drop analysis in integreted circuits | |
Turgis et al. | A novel macromodel for power estimation in CMOS structures | |
JPH0660139A (en) | Power consumption calculation device for logical function block for mos transistor | |
US5703798A (en) | Switch level simulation employing dynamic short-circuit ratio | |
US7313771B2 (en) | Computing current in a digital circuit based on an accurate current model for library cells | |
US5796985A (en) | Method and apparatus for incorporating a miller compensation for modeling electrical circuits | |
US7594209B2 (en) | Method for incorporating Miller capacitance effects in digital circuits for an accurate timing analysis | |
Cocchini et al. | A comprehensive submicrometer MOST delay model and its application to CMOS buffers | |
JP3054109B2 (en) | Logic circuit delay calculation method, delay calculation apparatus thereof, and delay data calculation method of delay library | |
Cherkauer et al. | Channel width tapering of serially connected MOSFET's with emphasis on power dissipation | |
Ko et al. | Short-circuit power driven gate sizing technique for reducing power dissipation | |
Kong et al. | Performance estimation of complex MOS gates | |
Becerra et al. | Analog Design Issues in Digital VLSI Circuits and Systems: A Special Issue of Analog Integrated Circuits and Signal Processing, An International Journal Volume 14, Nos. 1/2 (1997) | |
US20090043558A1 (en) | Delay calculation method capable of calculating delay time with small margin of error | |
Nikolaidis et al. | Analysing the operation of the basic pass transistor structure | |
Celinski et al. | Logical effort based design exploration of 64-bit adders using a mixed dynamic-cmos/threshold-logic approach | |
Garg et al. | Accurate and efficient estimation of dynamic virtual ground voltage in power gated circuits | |
JP2940467B2 (en) | Output load capacity calculation method |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000321 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080407 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090407 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100407 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110407 Year of fee payment: 11 |
|
LAPS | Cancellation because of no payment of annual fees |