JP2959444B2

JP2959444B2 - フリップチップ型半導体装置の自動配置配線方法

Info

Publication number: JP2959444B2
Application number: JP7222290A
Authority: JP
Inventors: 荘一伊藤
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1995-08-30
Filing date: 1995-08-30
Publication date: 1999-10-06
Anticipated expiration: 2015-08-30
Also published as: JPH0969568A; US5946477A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はフリップチップ型半
導体装置の配置配線方法に係わり、特に入力バッファお
よび出力バッファ（以下、入・出力バッファと称す）の
レイアウト設計方法を改良したフリップチップ型半導体
装置の配置配線方法に関する。

【０００２】

【従来の技術】従来、この種のゲートアレイやセルベー
スＩＣなどのＡＳＩＣチップの配置配線方法は、その配
置の平面図を示した図１３参照すると、チップ４１ｈの
最外周にパッド（チップ端子）４５を配置し、その内側
に入・出力バッファ４２ｄを配置し残る内部の領域６２
に所望の機能回路（以下、内部回路と称す）を配置する
配置配線方法が広く用いられている。この配置配線方法
を前提に自動配置配線処理を行うためのＣＡＤツールの
ソフトアルゴリズムが考えられてきた。

【０００３】このような方法において入・出力バッファ
４２ｄは、その自動配置処理で内部回路領域６２に配置
される内部回路と混在することがなく、チップ４１ｈを
周回する１次元上のどの位置に配置するかを扱えばよい
ので、内部回路領域６２の内部回路ブロック配置位置定
義工程（処理工程７５）による２次元面上へのブロック
配置とは異なる配置手法が用いられている。

【０００４】従来の設計フローを示した図１４を参照し
ながら、実際にその設計手順を追ってみると、機能記述
データは機能レベルシミュレーション（処理工程７１）
において機能レベルでの動作確認を終えた後、論理合成
（処理工程７２）において回路ブロックを構成要素とす
る回路図データ（処理工程７３）に具体化される。その
回路図データからＬＳＩのチップサイズを算定（処理工
程７４）すると共に、そのサイズに基づいて図１３に示
すように、入・出力バッファ４２ｄの配置位置と内部回
路ブロックの配置位置６３を夫々区別して定義する（処
理工程７５）。

【０００５】その配置位置定義に従ってフロアプラン
（処理工程７６）の工程で入・出力バッファや内部回路
ブロックを配置する（処理工程７７）。

【０００６】例えば図１３の内部回路のブロック４３ａ
は、そのようにして配置された内部回路の一部分を示す
ものである。このフロアプランに基づき次に内部回路の
ブロック間の配線長を仮決めし、タイミングシミュレー
ション（処理工程７９）により不適切なパスを抽出す
る。この抽出結果に基づいて不適切なパスが生じないよ
うにフロアプランをやり直し、そのフロアプランに基づ
いて全体の回路に自動配置配線（処理工程８０）を実行
する。ここで自動配置配線された回路間の実配線長タイ
ミングシミュレーション（処理工程８１）を行ない、問
題となるパスがあれば再度配置を微調整してマスクデー
タとして出力する。

【０００７】一方、ＡＳＩＣの内部回路の規模およびチ
ップ端子数の関係を見ると、プロセス技術の進展に伴い
一定面積当りの回路規模は、デザインルールの縮小と多
層配線化などによってテクノロジ世代毎にほぼ２倍の割
合で増加してきている。これに対し、ワイヤボンディン
グを前提にしたチップ端子数は、ボンディングツールの
改良等によってボンディングパッドのピッチをつめてそ
の密度をあげているが、上述の内部回路の密度向上には
追いつかず、結果として回路規模当りのチップ端子数は
テクノロジ世代毎に減少する一途をたどってきている。

【０００８】これを改善するための可能性を、ＡＳＩＣ
にこだわらず単に入・出力バッファの配置方法やチップ
端子の配置方法に関する従来技術の中に見るに、例えば
その一例が特開平３−９７２３８号公報に記載されてい
る。同公報記載の第１図には、チップを周回する入・出
力バッファ配置領域をはさんでその外側と内側の両方に
チップ端子群を構成する考えが示されている。ここでは
ワイヤボンディングの代りにインナーリードを持つフィ
ルムキャリヤがチップ端子の接続手段として考えられて
いる。

【０００９】また、他の例が特開平２−２４４７５５号
公報に記載されている。同公報記載の第１図，第２図に
は入・出力バッファを２重列にしてチップ上に周回配置
した例が示されている。この場合、チップ端子の接続は
ボンディングが用いられ、特に第２図に示されるよう
に、パッドも２列状に配置する構造では、ボディングワ
イヤの高さを変えて立体的に実現する方法が記載されて
いる。

【００１０】さらに他の例が特開平４−１９６４６４号
公報に記載され、その第１図にチップ内部のトランジス
タおよび配線領域面にアレイ状でかつ一定の間隔で列ご
とに入・出力パッドを整列して並べる例が示されてい
る。ただこの例では、入・出力バッファをどの位置に置
くのか、また入・出力パッドをチップ端子としてそれら
を外部とどう接続するのかは開示されていない。

【００１１】さらにまた他の例が特開平４−３５７８４
９号公報に記載されている。同公報記載の図１，図２に
はチップ面全域にアレイ状にチップ端子として半田ボー
ルを設け、フリップチップボンディングを行う例が示さ
れている。同例ではチップ上の素子配置は一切開示され
ていない。

【００１２】

【発明が解決しようとする課題】しかし、上述した従来
の技術はＡＳＩＣとして見ると次のような欠点を持って
いる。まず、従来のＡＳＩＣの配置配線方法は、入・出
力バッファがチップの周辺部に配置されるため、入・出
力バッファの数と内部回路の規模とは、それぞれのセル
の大きさとチップサイズとによってその相対量が一意的
に決まってしまう。

【００１３】そのため、例えば内部回路の規模が大きい
場合には周辺長が長くなり、多くの入・出力バッファが
配置できるが、そのＬＳＩに必要とされる入・出力バッ
ファ数が内部回路の規模に比して少ないと周辺に空きス
ペースが生じる。逆に内部回路の規模が小さく、入・出
力バッファ数が相対的に多いと入・出力バッファのため
に大きな周辺長が生じる一方で内部回路領域には空きス
ペースが生じる。このいずれの場合もチップサイズは空
スペースを含むものとなって、そうでない時と比較する
とチップコストが割高になる。

【００１４】次に、こうした空きスペースの発生を低減
する方法として、周辺部の空きスペースに対しては内部
回路の一部を張り出して配置し、内部の空きに対しては
周辺の入・出力バッファの列を多重にすることが考えら
れるが、ＡＳＩＣではこのような構造に対しても自動配
置配線ツールが効果的に適用できる必要がある。

【００１５】かかる観点から上述の方法を見るに、前者
の場合は、チップの周辺に凸状に張り出した内部回路領
域の部分の配線が効果的に配置されず面積を有効に使う
ことできない。その理由としては、現存するツールのア
ルゴリズムは内部領域全体が矩形であることを前提にし
ているからである。

【００１６】また、後者の場合については、入・出力バ
ッファ近傍に配置されるチップ端子密度が高くなり、今
日一般的に用いられそれゆえに低コストであるワイヤボ
ンディングの方法によりパッケージングすることが困難
なために、このような多重列状の入・出力バッファ配置
のアルゴリズムは通常のＡＳＩＣ製品では用いられてお
らず、その構造を前提にした自動配置・配線ツールが一
般には存在しない。

【００１７】すなわち、一般的にチップの端子密度を向
上させるのに有効な従来より提案されている各種チップ
のレイアウト構造に対し、それらを前提にした自動処理
ツールを新たに開発しなければ、自動設計を１つの特長
とするＡＳＩＣにそれらの構造を導入することができな
い訳である。より面積効率の良いＡＳＩＣチップ設計を
行なおうとする時、従来の技術には以上に述べたような
限界があった。

【００１８】本発明の目的は、上述した欠点に鑑みなさ
れたものであり、従来の自動配置配線ツールの基本的な
アルゴリズムを損うことなく、入・出力バッファの配置
の自由度を上げてフリップチップ構成のＡＳＩＣ設計自
動化を容易にした配置配線方法を提供することにある。

【００１９】

【課題を解決するための手段】本発明のフリップチップ
型半導体装置の自動配置配線方法の特徴は、テスト時の
所定信号の入・出力に使用するテストパッド群と通常動
作時に外部への入力出力端子となるチップ端子群とこれ
らテストパッドおよびチップ端子を介して外部との信号
のやり取りをインタフェースする入・出力バッファ群と
これらの入力バッファ群から供給される信号に応答して
所定の回路動作をする内部回路ブロック群とを、所定の
配置定義に従って配置するフロアプラン作成処理を実行
するフリップチップ型半導体装置の自動配置配線方法に
おいて、前記フロアプラン作成処理は、チップの素子形
成領域全面がそれぞれ配置上の最小区画単位となるセル
を最小単位として区画設定するとともに、前記内部回路
ブロック群および前記入・出力バッファ群の各ブロック
ともそのサイズが前記セルを最小単位としてその整数値
で決められて前記チップ全面の任意の領域に配置するよ
うに定義する配置位置定義処理の結果に基づき、所望の
機能実現に適合するように前記入・出力バッファ群をグ
ループ化し、さらに前記内部回路ブロック群および前記
入・出力バッファ群を併せて所望の機能実現に適合する
ように電源配線、接地配線およびチップ端子を最適化し
て配置配線および再配置調整を行い、前記入・出力バッ
ファ群は前記任意の位置で前記最適化状態の群単位ごと
に、それぞれが前記チップのいずれかの辺に平行で１列
状に配列された状態に配置する処理からなることにあ
る。

【００２０】また、前記フロアプラン作成処理は、前記
入・出力バッファ群を電気的に独立した複数組の電源線
に対応させてあらかじめ前記複数組のグループに分ける
バッファ分割工程と、前記グループ内の入・出力バッフ
ァ群が、自動配置配線設計処理における前記チップの一
方辺に平行な主軸または他方辺に平行な副軸のそれぞれ
の方向に沿った任意の位置に、１列状の配列をなすよう
に前記配置位置定義を用いて概略配置される概略配置工
程と、前記１列状の配列が前記チップの１辺長の範囲内
を越えるときは、前記グループ分けをさらに細分化する
ことによってそのいずれかの１列状のグループに全ての
前記入・出力バッファが分散されて属するように配置調
整を行なう再配置工程と、前記再配置調整された１列状
のグループのそれぞれに属する前記入・出力バッファに
対して、１対の電源線からなる電気的に独立した前記複
数組の電源供給線のいずれかをそれぞれ配線接続する電
源配線工程と、前記再配置調整された１列状のグループ
のそれぞれに属する前記入・出力バッファの配置データ
を用いて前記チップ全体の自動配置配線を行なう全体配
置配線工程とを含むことができる。

【００２１】さらに、前記再配置工程は、前記１対の電
源線に接続される少なくとも１対の電源供給用テストパ
ッドまたはこのテストパッドおよびチップ端子のいずれ
かが、前記１列状のグループごとに前記入・出力バッフ
ァ群の再配置調整によってそれぞれ挿入配置されるとと
もに、この挿入配置によって前記１列状の配列が前記チ
ップの１辺の範囲内を越えるときは、前記グループ分け
をさらに細分化することによってこれらのグループのい
ずれかに全ての前記入・出力バッファがそれぞれ分散さ
れて属するように再配置調整を行なう工程を含むことが
できる。

【００２２】さらにまた、前記フロアプラン作成処理の
工程後に、前記最適化状態の群単位をそれぞれ１つのマ
クロとして扱うために必要なマクロデータを生成するマ
クロデータ生成工程と、前記最適化状態の前記入・出力
バッファの配置位置データを前記マクロの初期配置デー
タとし、このマクロを用いて前記最適化状態の前記内部
回路ブロック群および前記入・出力バッファ群を含む前
記チップ全体の自動配置配線処理を行う自動配置配線処
理工程とを有することもできる。

【００２３】また、前記チップの少なくとも１辺に前記
１列状のグループの前記入・出力バッファ群が配置され
そのグループ内に含まれる電源供給用または信号用チッ
プ端子がコーナー領域に配置されたとき、このコーナー
領域を除く他のコーナー領域には、このチップがフェイ
スダウン状態で所定の実装基板に搭載されるときに前記
チップと前記実装基板との平行化を維持するための平行
化用バンプがそれぞれ少なくとも１個形成することもで
きる。

【００２４】

【００２５】さらに、前記内部回路ブロック群が同一チ
ップ上の周辺部を含む領域に配置され、この周辺部領域
より内側の領域内の任意の位置に前記１列状のグループ
の前記入・出力バッファ群が配置配線されかつ前記チッ
プコーナー部領域には前記平行化用バンプが配置され
る。

【００２６】さらにまた、前記同一チップ内のあらかじ
め定める所定の内部領域はピッチの狭い第１のブロック
配置位置定義を行ない、前記所定の内部領域を囲む周辺
領域は前記第１のブロック配置位置定義のブロックピッ
チの整数倍のピッチでブロック配置位置定義を行い、前
記所定の内部領域を囲む周辺領域は前記ブロックピッチ
の整数倍をさらに１を含む整数倍した第１のブロックサ
イズをもつ前記入・出力バッファとこのバッファの有理
数倍のサイズの第２の入・出力バッファとを混在して配
置する前記１列状のグループの前記入・出力バッファ群
が配置配線され、前記所定の内部領域内の任意の位置に
前記内部回路ブロック群が配置され、さらにこれら内部
回路ブロック群の間にも前記第１のブロックサイズをも
つ前記入・出力バッファからなる前記１列状のグループ
の前記入・出力バッファ群が配置配線される。

【００２７】また、プローブカードの探針先端の座標が
標準化されてチップサイズにかかわらず前記標準化され
た座標に対応した位置に前記チップ端子が配置される前
記チップであって、これらのパッド位置に対応して前記
１列上のグループの前記入・出力バッファ群が配置配線
されてもよい。

【００２８】さらに、前記テストパッドが配置された領
域の周辺領域に前記テストパッドに対応する前記チップ
端子が千鳥状に配置され前記テストパッドに配線されて
もよい。

【００２９】

【発明の実施の形態】次に本発明について、図面を参照
しながら説明する。図１は本発明の一実施の形態の設計
フローを示す図であり、特に図中太枠で囲まれた工程が
図１４で述べた従来のフローと異なる本発明の主要部分
である。以下、その主要部分を中心に説明する。まず機
能記述データは機能レベルシミュレーション（処理工程
１１）によって機能レベルの動作確認を終えた後、論理
合成（処理工程１２）によって回路ブロックを構成要素
とする回路図データ（処理工程１３）で具体化され、こ
の回路図データによってチップサイズの算定（処理工程
１４）を行った後、入・出力バッファおよび内部回路ブ
ロックの双方を区別しない配置位置定義処理（処理工程
１５）をチップ面上に対して行う。

【００３０】ここで本実施の形態で扱うことのできる種
々のＬＳＩ回路のうちの一例を示した図２を参照する
と、図２に示すブロック２６、２８、３０、３１および
３３は夫々がＮＡＮＤ、ＮＯＲ、ＥＸ−ＯＲおよびフリ
ップフロップなどの基本論理を機能にもつ多数のプリミ
ティブブロックから構成され、特にブロック３１および
３３は、大規模なメモリブロックもその中に有する（図
では省略）。

【００３１】これらのブロックと、端子Ａ１〜Ａ４、Ｂ
１〜Ｂ２およびＣＫにそれぞれ接続する入力バッファ２
５ａ〜２５ｄ、２７ａ〜２７ｂおよび２９と、出力端子
Ｐ１〜Ｐ６に接続する出力バッファ３２ａ〜３２ｆと、
出力端子Ｑ１〜Ｑ４に接続する双方向バッファＱＮと
は、ブロックサイズの大きさがセルという配置上の最小
区画の単位を基準にしてｘ方向およびｙ方向それぞれが
その整数値で決められている。

【００３２】そこで全回路についてこれら各ブロックの
セル数を加算し、さらにこれらブロック間接続に必要な
配線用領域や電源配線用領域など経験的に定められる必
要面積量を加えてチップサイズ算定（処理工程１４）を
実行する。

【００３３】ここで、セルを最小単位とする区画定義を
行ったときの平面図を示した図３を併せて参照すると、
チップサイズが定まるとそのサイズに基づきチップ全面
に前述したセルを最小単位とする区画定義（処理工程１
５）を行う。メッシュ状になる同区画は、セルを単位と
した直交座標を形成し、各種内部ブロック４３ａおよび
４３ｂと入・出力バッファ４２ａとは同区画を最小単位
として配置される。この区画定義がブロックの配置位置
定義である。

【００３４】本発明では、従来例の図１３に示す入・出
力バッファブロック４２ｄの配置位置と内部回路用配置
位置６３のような区別がなく、双方のブロックに対し、
ブロック配置位置定義領域４４ａが共通に存在する。

【００３５】例えば図３の入・出力バッファ４２ａは、
このような定義による座標上に配置される入・出力バッ
ファであり、各種の内部回路ブロック４３ａおよび４３
ｂはそれと同じ座標軸上に配置される２種類の大きさの
異なる内部回路ブロックである。

【００３６】上記工程の一方では、フロアプラン（処理
工程１６）の処理として、入・出力バッファのグルーピ
ングすなわちバッファ分割の処理が行われる（処理工程
１７）。このグルーピングは、動作タイミングの整合性
や、信号の相互干渉、チップを実装するボード上の端子
の位置関係、製造工程、テスト環境等々を考慮し、電気
的に継ながる一対の電源電位（Ｖｄｄ）および接地電位
（ＧＮＤ）に接続してよい入・出力バッファのグループ
と、それとは電気的に分離独立した他のＶｄｄおよびＧ
ＮＤ対に接続すべき入・出力バッファのグループとにグ
ループ分けする。一対のＶｄｄおよびＧＮＤに接続可能
であっても実装上の端子位置関係から別グループになる
こともある。

【００３７】同工程の処理結果として、最もグループ数
が少なくなるケースは全入・出力バッファが互いに近い
位置にある方がよく、かつ一連のＶｄｄおよびＧＮＤ対
に接続しても構わない場合で、グループはただ１つであ
る。図２に示したＬＳＩの回路例においては、出力端子
Ｐ１〜Ｐ６に接続された６個のバッファ３２ａ〜３２ｆ
およびそれとは独立に端子Ｑ１〜Ｑ４に接続された４個
の双方向バッファＱＮが、ある信号組合せのタイミング
で同時にスイッチングすると、瞬時に流れる大きな電流
変化によってＶｄｄおよびＧＮＤ対の電位が大きく変動
するので、その影響を他のグループに与えるのを防止す
るため入・出力バッファ群を次のようにグループ分けす
る。

【００３８】すなわち、入力信号を入力端子Ａ１〜Ａ４
とＢ１〜Ｂ２とで受ける入力バッファ２５ａ〜２５ｄと
２７ａおよび２７ｂとで１つのグループ、クロック信号
を受けるＣＫ端子の入力バッファ２９はそれ１つで独立
のグループ、端子Ｐ１〜Ｐ６の出力バッファ３２ａ〜３
２ｆで１つのグループ、端子Ｑ１〜Ｑ４の双方向バッフ
ァＱＮで１つのグループとして合計４つのグループに分
けられる。

【００３９】このようにグループ分けしたものを図２で
はそれぞれＡ、Ｃ、ＰおよびＱグループと名付けてあ
る。

【００４０】次に、入・出力バッファおよび内部ブロッ
クのフロアプランが行われる。この処理工程では、上記
入・出力バッファのグループ分け工程（処理工程１７）
時の配慮事項に従って、チップ上のどの位置に入・出力
バッファを置くかを定め、また同時に入・出力バッファ
と内部回路とを合わせたＬＳＩ全体の中での信号伝播時
間を短くしたい、いわゆるクリティカルパスに関わるブ
ロックの相対位置関係と、相互の信号干渉、ノイズ干
渉、その他製造工程およびテスト上の諸制約などを考慮
した位置関係と、さらにはメモリブロックなどの大きな
ブロックがある場合にそれが入・出力バッファの好まし
い位置とバランスがとれるように、また後の自動配線処
理時の配線障害を極力引き起さないようにそれぞれ考慮
した位置関係とを、それぞれ定める（処理工程１８〜２
０）。

【００４１】特に入・出力バッファについては、上述し
たグループ分けに従い、それぞれのグループ内で入・出
力バッファが１列状に並ぶように配慮した概略配置をす
る（処理工程１８）。より厳密には、自動配線処理にお
ける配線敷設の主軸方向またはそれに直交する副軸方向
のいづれかの方向に対して、１列状に並ぶように配慮す
る。通常これらはチップ辺に沿った直交する２つの方向
に一致する。

【００４２】ここで、１列状の列長が、それらが配置可
能なチップの一辺長（図３のブロック配置位置定義領域
４４ａの縦又は横の全長）を上回ってしまうことがあり
得る。その場合は、その１つのグループをさらに細分化
し、細分化されたグループについてそれぞれ１列状を保
つように再配置をする。

【００４３】フロアプラン（処理工程１６）で配置位置
を設定するブロックは、入・出力バッファおよび上述し
た諸配慮の対象になる内部回路のブロックであり、それ
以外のものは、後の自動配置処理に委ねられる。なお、
前述した配置位置定義（処理工程１５）と同様、フロア
プランでも入・出力バッファと内部回路のブロックとの
配置領域の区別はない。

【００４４】さらに本実施の形態例では、前述した１列
状の入・出力バッファ列に対して必要な数だけのＧＮＤ
およびＶｄｄ端子の挿入が行われる。本実施の形態では
入・出力バッファの素子の近くにウエハテスト時に用い
るテストパッド（後述の符号４５で示す）が置かれ、こ
のテストパッドの真上にチップ実装用のボールバンプ
（チップ端子で後述の符号４６で示す）が形成され、そ
のボールバンプはそのまま実装時のボードとチップとの
電気的接続の役割も果たすので、これら入・出力バッフ
ァの１列状の中にＶｄｄおよびＧＮＤ端子を配置配線し
てやれば、チップ内での電源配線の引き回し距離が短か
くて済み、設計が容易化される。

【００４５】本実施の形態例で言う１列状とは、厳密に
は入・出力バッファの持つボールバンプとＶｄｄおよび
ＧＮＤ用ボールバンプとを、ボールバンプに接続される
実装ボード上の電極の配列ピッチに合わせて１列状に配
列することである。このため、入・出力バッファの間に
これら電源用端子を挿入する場合、入・出力バッファを
移動させてそのスペースを確保する必要があり、このた
めの配置位置の調整が必要である。

【００４６】特に、このような挿入によって１列状の列
長がチップ一辺長を越える場合、前述した例と同様にグ
ループの細分化を行い、１列状態を保つように再配置を
する。細分化した結果の複数グループへのＶｄｄおよび
ＧＮＤ供給は共通に行うものとしてもよいし、上述の方
法で新たにＶｄｄおよびＧＮＤ端子を追加し、互いに電
気的に独立し合うものとしてもよい。

【００４７】なお、必要なＧＮＤおよびＶｄｄ端子数や
この挿入位置は、主にグループ内の同時スイッチングす
る出力バッファの数とその負荷駆動能力、および出力駆
動先の負荷の大きさによって決められる。

【００４８】以上の説明で、図１のフロアプラン（処理
工程１６）という大枠で囲んだ全工程が終了する。説明
を容易にするためにフロアプラン内部の手順に順番があ
るような表現になっているが、実際にはその時々の設計
対象によっていろいろな段取りが考えられ、手順の前後
関係を問うものではない。

【００４９】上述したフロアプラン工程を図２の回路に
ついて実施して得られたフロアプランを示す図４を参照
して説明する。同図には一部に後のマクロ化の工程を経
た状態も記されているが、それによってフロアプランの
結果が影響を受けている訳ではない。この図４のフロア
プランは、特にチップ実装ボードの平面図を示した図５
に示す当該チップの実装環境を強く反映している。この
チップは図５に示す実装ボードの右上コーナーに配置さ
れる関係上、チップ端子は同コーナーの反対側のチップ
辺に集められるのがボード設計上合理的であり、この状
態を反映するため図４において入・出力バッファ群は同
図の右辺と上辺とに集中的に配置されている。

【００５０】図４および図５共に、当該チップの中央部
に“Ｆ”の文字が描かれているが、これは２つの図相互
における同一チップの配置方向を示すもので、図４は素
子形成面が紙面上面の向であるのに対し、図５は、フリ
ップチップ実装状態ではそれが裏返しになっていること
を示している。

【００５１】ＶｄｄおよびＧＮＤとチップ端子とを含む
入・出力バッファの１列状の配列は、図４の上辺および
右辺のＡ、Ｃ、ＰおよびＱクループで示され、夫々が図
２の同名グループに対応する。

【００５２】本回路例では前述した１列状の列長がチッ
プ一辺の辺長を越えることがなく入・出力バッファグル
ープの細分化は行われていない。一方、内部回路ブロッ
クの一部として、図２におけるＰおよびＱグループの各
機能部分に含まれるＲＡＭブロックが、夫々ＲＡＭＰお
よびＲＡＭＱとして図４においてはチップ面の左側に配
置指定されている。これらは、チップ内信号配線の接続
障害にならないようにチップの隅に置かれると同時に、
ブロックの信号端子はＲＡＭＰおよびＲＡＭＱの文字が
読める方向の上辺にのみ存在し、それを他のプリミティ
ブブロックが配置される領域に向けて置くことで、当該
ブロックとの配線接続が容易に行えるようにしている。

【００５３】次の処理工程では、ＶｄｄおよびＧＮＤ端
子を含めて１列状に配置した入・出力バッファブロック
を１つのマクロとして扱うために必要な諸データの生成
をするマクロデータ生成処理を行う（処理工程２１）。
まず、１列状をなすＡ、Ｃ、ＰおよびＱグループのそれ
ぞれのグループ内で、入・出力バッファと電源パッド間
のＶｄｄおよびＧＮＤ配線接続を行う。

【００５４】端子Ｑ１の属するＱグループを例にとって
双方向バッファＱＮの配置配線図を示した図６で説明す
ると、ＶｄｄおよびＧＮＤのチップ端子４６と、入・出
力バッファ４２ａのＶｄｄおよびＧＮＤ接続端子との間
を主に第４層配線を使って接続する。ＶｄｄおよびＧＮ
Ｄが相互に交叉する部分、例えば第４層のＶｄｄ配線と
そのチップ端子間には第３層−第４層配線間スルーホー
ル５２を介して第３層配線が使用され、その上を第４層
のＧＮＤ配線が通過する。

【００５５】入・出力バッファの個々のブロック内回路
は、第１層および第２層配線で構成されており（同図で
は簡略化のため省略）、ＶｄｄおよびＧＮＤ配線との接
続端子部分、およびテストパッド４５との接続部分で
は、貫通スルーホール５３によってブロック内第２層配
線から上記ＶｄｄおよびＧＮＤの第４層配線、あるいは
テストパッド４５の第４層配線に接続される。

【００５６】ここで言う貫通スルーホールとは、第２層
と第４層配線とを接続したい交叉部分にのみ第３層配線
が存在し、そこで第２層と第３層とを、第３層と第４層
配線とをそれぞれ接続する構造である。

【００５７】テストパッド４５上にはバリヤメタルを介
して半田ボールが形成され、それがチップ端子としての
ボールバンプ（チップ端子）４６となる。

【００５８】図６に示す点線枠で囲まれたＱＮ全体が１
つのハードマクロであり、本例では回路図上ＱＮと名付
けられ、この名称は、図２に示す回路図データにも反映
される。同図の端子Ｑ１〜Ｑ４に接続される４つの双方
向バッファは、点線で囲むＱＮという１つのブロックに
回路図データとして処理工程２１において書き替えら
れ、後の設計処理工程においては個々の双方向バッファ
データの代りにＱＮという１つのマクロブロックデータ
が扱われる。

【００５９】上述したマクロ化の処理により、上述のマ
クロブロック単体の作成作業で形成された双方向バッフ
ァや電源配線、チップ端子等を含む諸アートワークデー
タは、ＱＮブロックが図２の回路図中に存在することに
よって、この回路図データを含むブロック形状データ、
ブロック内端子位置データ等の設計過程のシンボリック
データが最終的にマスク作成用データに変換される際
に、自動的にチップ全体のアートワークデータを形成す
る一部として加えられる。

【００６０】すなわち、膨大なデータ量を有するチップ
全体のレベルで前述のＶｄｄおよびＧＮＤ配線接続の作
業を行う必要がない。また、言うまでもなく他のＡ、Ｃ
およびＰの各グループの電源接続作業についても同様で
ある。

【００６１】さらに、本回路の例ではその処理を行って
いないが、図１に示す自動配置配線処理の工程（処理工
程２３）で、フロアプランの工程（処理工程１６）で定
めた入・出力バッファの配置位置を初期値として、処理
工程２１上で定めたハードマクロをより適切な位置に自
動処理にて移動させることが可能になる。図４にはこの
様なハードマクロ化作業を加えた状態での入・出力バッ
ファ群が示され、ＶｄｄおよびＧＮＤ配線は全て一本の
直線で表わされている。

【００６２】図１に示す一連の処理フローとしては、次
にフロアプランデータに基づいてブロック間の信号配線
長予測を行い、その電気的負荷量を用いて仮配線長シミ
ュレーションを行う（処理工程２２）。ここでＬＳＩ回
路が期待通り動くかどうかチェックされ、不具合がある
場合は、同図には示されていないがその不具合が解消で
きる然るべき前工程にたち戻って修正を受けた後、再度
動作確認を行う。

【００６３】動作が確認されれば次に自動配置配線の処
理工程２３に入る。この工程では、前述したフロアプラ
ンで配置位置指定を受けたもの（より詳しくは、絶対位
置指定とグルーピングとよばれる相対位置指定との２種
類を含む）に加えて、その指定を受けていない残りのブ
ロックを加えた全ブロックの配置位置が確定し、その状
態でブロック端子間の信号線自動接続を行う。

【００６４】ここでチップ内の実際の配線長が全て確定
するので、その配線の電気的負荷量を考慮した、実配線
長タイミングシミュレーションによる動作確認を行う
（処理工程２４）。不具合があれば然るべき前工程にた
ち戻り、最終的に動作が確認されるまで、必要な工程を
くり返す。

【００６５】この後、今までの処理に使用されたシンボ
リックデータはマスク製作のためのアートワークデータ
に全面変換され、マスク製作工程に入る。

【００６６】さて、図１に示す設計フローを用いた図２
の回路であって図４とは異なる配置配線結果を得た他の
例を示した図７を参照すると、本例は図５に示すボード
実装環境とは異なり、実装ボード上の中央部に本チップ
が使用されており、所望のボードレベルの性能を得る上
でボード上の配線長を短くするよりも、当該チップ内配
線長を適正化する方が有利であったために、チップ性能
本位のフロアプランを行った結果として、入・出力バッ
ファの配置位置が前例とは全く異なるものになっている
ことを示す。

【００６７】すなわち、ＲＡＭＰおよびＲＡＭＱは本例
では同図の右上と右下に配置され、特にクロック信号用
の入力バッファ２９を含む図２のＣグループは、チップ
内へ伝送されるクロック信号の伝搬時間の均等化および
遅延時間の最小化を図り易くするためにチップ中央部に
配置されている。

【００６８】この例に示すように、従来のＡＳＩＣがと
ってきた形態では入・出力バッファをチップ内部に配置
するレイアウトの形態は考えられなかったが、本発明の
配置配線方法によれば、それを従来のＡＳＩＣ用に開発
されてきた諸ツールを用いて実現可能にする。すなわ
ち、チップ全面に配置位置定義を行うことで、従来ツー
ルにおける内部領域の処理手順が入・出力バッファにま
で適用できるからであり、従来から内部領域ではメモリ
等、ブロックサイズが均一でないレイアウトを扱ってい
るので、入・出力バッファもその一種と見なせるからで
ある。

【００６９】なお、図４〜６に示されるチップ面平行化
用ボールバンプ４７とは、実装ボード上に本チップをフ
ェイスダウン状態でリフロー処理によってフリップチッ
プ実装する際に、本チップ面と実装ボード面の間は、溶
融した半田ボールが介在するのみであるから、例えば図
４のようにチップの２辺にしか主に半田ボール４６が存
在しない場合はチップ面と実装ボード面の２つの面の平
行化が自然に保たれなくなるので、これを防ぐために設
けられたバランス用のボールのことである。

【００７０】このボールの形成方法の一例としては、図
６の例と同様、第４層の配線層でパッド形状を形成した
上にバリアメタルを介して半田ボールを形成する。この
ボールバンプ４７は必ずしも電極である必要はないが、
電極としてのボールバンプをこれに変えても良い。図４
の右上に位置するＣグループの右端のボールバンプ４６
は、電源用ボールバンプであって同時にチップ面平行化
用ボールバンプを兼ねていると見てよい。図７の例で
は、チップの４つのコーナーの全てにこのボールバンプ
４７が配置されている。また電気的に第３層配線を含む
第１層および第２層配線とは絶縁されるので、素子上に
配置することも可能で、ＲＡＭＰおよびＲＡＭＱの上に
図４および図５ともそれぞれ平行化用ボールバンプ４７
が置かれている。

【００７１】以上説明した図４および図７のチップレイ
アウトにおいて、内部回路に電源を供給する方法につい
ては特に触れていないが、例えば従来からメモリなどの
マクロブロックのまわりに周回電源配線を持たせ、内部
回路領域全域に走るメッシュ状の内部電源配線の所望の
位置に当該マクロの周回電源配線を接続し、この周回電
源配線の中のメッシュ状配線を削除する電源配線設計方
法が用いられているので、それと同様の方法で入・出力
バッファグループ毎に内部回路用の周回電源配線を持た
せて、上述の方法を適用すれば内部回路用の電源配線敷
設が可能である。

【００７２】あるいは、入・出力バッファが配置される
位置で、内部用メッシュ配線をカットし、それによって
電流供給が途絶えないように要所要所に内部用Ｖｄｄお
よびＧＮＤ用のチップ端子を配設してゆく方法等があ
る。

【００７３】図８は、本発明の配置配線方法を、図２に
示した回路例とは異なる第２の回路例に適用した場合の
フロアプランの例である。この回路は、内部回路の規模
に比較して入・出力バッファの数が非常に多いもので、
同図に示すようにチップ周辺部および一部中心領域にま
で入・出力バッファ４２ｂおよび４２ｃが配置されてい
る。入・出力バッファには符号４２ｂで示す大きさのも
のと、その２倍の大きさの符号４２ｃの２種類がある。
ここでは入出力バッファ４２ｃの大きさを４２ｂの大き
さの２倍としたが、これに限定されるものではなく、バ
ッファ４２ｂは内部回路用ブロック配置する領域のセル
の大きさの整数倍をさらに１を含む整数倍した大きさで
あり、バッファ４２ｃのサイズはこのバッファ４２ｂの
有理数倍の関係であればよい。

【００７４】同図で他の同じバッファは斜線が省略され
ているが、中央部にドットの付されたものは全て入・出
力バッファである。同図の符号５５で示す直線は、前述
した入・出力バッファのグループ分けの結果として、１
列状グループに属するものを結ぶ配線である。

【００７５】この設計例では、１列状の入・出力バッフ
ァの列長がチップ一辺長を越えるものが生じ、直線５６
で示す３つのグループに細分化されている。点線５４は
その内と外とでブロック配線位置定義を変えているもの
で、その詳細を示した図９を参照すると、チップ中央部
は小さな内部回路用ブロックでも隙間なく配置できるセ
ルの大きさでブロック配置位置定義を行っているのに対
し、その外側はそのセルサイズの整数倍で同定義を行っ
ている。

【００７６】その結果として、入・出力バッファおよび
内部回路ブロックとも、中央部とその周辺部とでブロッ
クの配置ピッチも異なるものとなる。ここで述べる２種
類の配置定義は、従来例における入・出力バッファ用お
よび内部回路ブロック用の区別とは異なり、これらを相
互に区別していない点は図２で説明した設計例と同じで
ある。本設計例で２種類の定義を行うのは、定義点を少
くして自動処理における処理速度を速くすることを目的
にしているからである。

【００７７】本来、チップ全域を上記セルの大きさで区
画定義すべきところであるが、大きなブロックばかりが
置かれるチップ周辺部では細かな区画定義をする意味が
ないので、その整数倍の大きさで区画定義をひとくくり
にしている。

【００７８】この図８においては、内部回路の配置領域
は、回路機能の面からブロック５７〜６１の５つの領域
に区分され、夫々の領域で、動作および性能を保証する
のに必要なかなめになる内部回路ブロックのフロアプラ
ンを行った後（図８ではその様子は省略）、図１に示す
仮配線長シミュレーションおよび自動配置配線処理が行
われる。

【００７９】前述した図２に示す設計例と異なるもう１
つの点は、チップ端子としてのボールバンプ４７は、各
入・出力バッファ近傍に配置されるのではなく、図１０
において大きなドットで示される位置に規則的に配置さ
れる。このために、各入・出力バッファやこれらのバッ
ファが形成する各１列状配置列へのＶｄｄおよびＧＮＤ
の供給、内部回路へのＶｄｄおよびＧＮＤの供給は、こ
のようなボールバンプとの間を専用の配線層を使って接
続する。

【００８０】従って図２における設計例で示した、１列
状配置列への電源端子の挿入工程はここでは不要であ
る。図１に示す実配線長タイミングシミュレーション
は、この配線接続処理の後行われる（その負荷量を考慮
するためである）。但し、この接続配線が性能へ与える
影響は微小であることが明らかな場合は、順序が逆にな
っても構わない。なお、図１０におけるメッシュは、ボ
ールバンプが存在する位置を示すためのもので、この例
ではボールバンプを示すドットは一部にしか付されてい
ない。

【００８１】本設計例が示すところは、従来のＡＳＩＣ
の配置配線方法では内部回路の規模に対して非常に多く
の入・出力バッファがある場合、その入・出力バッファ
の数で決まる周囲長がチップサイズとなって、その内部
領域に広い空き領域が生じていたが、本発明の設計手法
を用いれば、従来のＡＳＩＣに用いているのと同じ設計
ツールを基盤にして無駄な領域の少ないＬＳＩチップが
得られることである。

【００８２】本発明の配置配線方法を第３の回路に適用
した設計例を示した図１１を参照すると、本設計例の特
徴的な点は、ウエハテスト時に用いるプローブカードの
チップ側探針の先端座標が標準化されており、チップサ
イズに関わらずテストパッド総数が決まると、その数と
等しいかまたはそれ以上の探針数に対応するあらかじめ
用意されたテストパッド標準座標に合わせてテストパッ
ドが配列される。

【００８３】本設計例では、入・出力バッファとテスト
パッドは近くに隣接する状態で設計されており、従っ
て、入・出力バッファはテストパッドの並びに合わせて
配列される。この配列は前述の如く、図１に示すフロア
プランの処理工程で行われる。この様な入・出力バッフ
ァの配列においても、本発明の１列状配置の方法が適用
され電源端子の挿入も行われている。

【００８４】空きパッドとあるのは、前述した標準座標
上のテストパッドを全部使う必要がないために生じてい
るものであるが、一般にパッドは接続しなくても形成し
ておく必要がある。というのはプローブカードの針が圧
着する時、パッドのメタルと異なる材質のものがあると
その針の摩耗の度合いが他の針と異ってしまい、別の製
品の測定時には針先の接触条件が変ってしまうからであ
る。

【００８５】この設計例におけるブロック配置位置定義
は、図２の例と同様にチップ全面に均一なセルによる区
画定義がなされている（図は省略する）。入・出力バッ
ファ群が形成する“口”の字状の内側と外側の両方に内
部回路ブロックが配置される。

【００８６】これら内側と外側の信号線の接続は、入・
出力ブロック間相互の隙間に配線を敷設して行なわれ
る。本設計例でも４層の配線層が使用され、特に、図１
１に示しているＶｄｄおよびＧＮＤ配線はｘ方向には必
ず第３層配線が、ｙ方向には必ず第４層配線が使用さ
れ、テストパッド４５は第４層配線で形成される。

【００８７】従って、入・出力ブロック間を通過する配
線層はｘ方向には第１層および第３層配線、ｙ方向には
第２層および第４層配線である。この配線敷設方向は内
部回路部の全般に共通する。すなわち、自動配線処理に
おいて、第１層および第３層配線はその配線敷設方向の
主軸がｘ方向、副軸がｙ方向であり、第２層および第４
層配線は主軸がｙ方向、副軸がｘ方向である。

【００８８】テストパッド４５およびボールバンプ（チ
ップ端子）４６の配線接続を示した図１２を参照する
と、本設計例でもチップ端子４６はテストパッド４５直
上に形成されず、チップ周辺部に規則的に配列される。
テストパッド４５とチップ端子４６との接続は、やはり
ｘ方向に第３層配線，ｙ方向に第４層配線のルールで行
われ、チップ端子の直下に４層配線層のメタルを置き、
バリヤメタルを介して半田ボールが形成される。図１２
は図１１のチップ左辺の１７個のテストパッドとの接続
のみを描いており、他は省略している。

【００８９】

【発明の効果】以上説明したように、本発明はＡＳＩＣ
自動設計における、入・出力バッファ配置部と内部回路
配置部の配置位置定義を、双方の区別をせずに共通のも
のとし、一方その共通の配置位置定義上に置く入・出力
バッファは、信号配線の自動敷設方向に揃えて１列状を
なし、しかもそこに供給する電源系はこのような１列状
のルールが維持できるように必要に応じてチップ上では
電気的に互いに独立な複数の系に分離することから、従
来のＡＳＩＣ用自動配置配線処理ツールにおける内部回
路部分を処理する機能を、そのまま入・出力バッファも
含めた全チップ設計ツールとして用いることにより、基
本的なアルゴリズムを変更することなしに適用できるよ
うになった。その結果、従来のＡＳＩＣの自動設計手法
では実現できなかった極めて自由度の高い入・出力バッ
ファの配置が可能になり、従来ＡＳＩＣの自動設計手法
を基本的に損うことなくチップ面全域にアレイ状にチッ
プ端子を配列する端子密度の高い形態を自動設計手法で
実現できるようになり、このために従来ＡＳＩＣであり
がちな入・出力バッファ数と内部回路規模のアンバラン
スから生じる空きスペースの発生が激減できるので、こ
のような場合のチップコストが低減できる。また実装ボ
ード上の諸環境を含めた特性および性能を得る上でのチ
ップ設計の自由度が高まり、さらにはテスト治工具の標
準化がより容易化される一方、１列状をなす入・出力バ
ッファの配列は、チップ全体としての入・出力バッファ
の配置位置の自由度が上ったにも関わらず、そこへの電
源配線の接続はかかる配線を引き回すことなくマクロブ
ロック設計の処理の一部として簡易に行なえ、そのマク
ロブロック内配線処理そのものを自動化できる可能性を
も示唆している、という多くの効果を有する。

【図面の簡単な説明】

【図１】本発明の一実施の形態を示す設計フローチャー
トである。

【図２】本実施の形態で扱うことのできるＬＳＩ回路の
一例である。

【図３】セルを最小単位とする区画定義を行ったときの
平面図である。

【図４】図２の回路について実施したフロアプランの図
である。

【図５】チップ実装ボードの平面図である。

【図６】双方向バッファＱＮのレイアウト図である。

【図７】図２の回路について実施した他のフロアプラン
の図である。

【図８】他の回路について実施したフロアプランの図で
ある。

【図９】所定の内部領域とその周辺の領域とでブロック
配置位置定義を変えた例の平面図である。

【図１０】図９におけるボールバンプの配置を示す平面
図である。

【図１１】さらに他の回路について実施したフロアプラ
ンの図である。

【図１２】テストパッドおよびチップ端子の配線接続を
示した平面図である。

【図１３】従来のゲートアレイやセルベースＩＣなどの
ＡＳＩＣチップの配置の平面図を示した図である。

【図１４】従来の設計手順を示す設計フローチャートで
ある。

【符号の説明】

１１〜２４，７１〜８１処理工程２５ａ〜２５ｄ，２７ａ，２７ｂ，２９入力バッフ
ァ２６内部回路ブロックＡ２８内部回路ブロックＢ３０内部回路ブロックＣ３１内部回路ブロックＰ３３内部回路ブロックＱ３２ａ〜３２ｆ出力バッファＱＮ双方向バッファのマクロ名４１ａ〜４１ｈ，４９チップ４２ａ，４２ｂ，４２ｃ，４２ｄ入・出力バッファ４３ａ，４３ｂ内部回路ブロック４４ａ，４４ｂ，４４ｃブロック配置位置定義領域４５テストパッド４６ボールバンプ（チップ端子）４７チップ平面化用ボールバンプ４８チップ実装ボード５０隣接する他のチップ５１実装ボードの配線５２第３層−第４層間スルーホール５３第２層−第４層間スルーホール５４小さなセルでも配置できる配置位置定義領域５５１列状にグループ分けした入・出力バッファ群
を接続する線５６さらにグループ分けした入・出力バッファ群を
接続する線５７〜６１内部回路ブロックの領域６２内部回路領域６３内部回路ブロック配置位置定義領域

Claims

(57)【特許請求の範囲】

【請求項１】テスト時の所定信号の入出力に使用する
テストパッド群と通常動作時に外部への入力出力端子と
なるチップ端子群と、これらテストパッド群およびチッ
プ端子群を介して外部との信号のやり取りをインタフェ
ースする入出力バッファ群と、これらの入力バッファ群
から供給される信号に応答して所定の回路動作をする内
部回路ブロック群とを、所定の配置定義に従って配置す
るフロアプラン作成処理を実行するフリップチップ型半
導体装置の自動配置配線方法において、前記フロアプラ
ン作成処理は、チップの素子形成領域全面がそれぞれ配
置上の最小区画単位となるセルを最小単位として区画設
定するとともに、前記内部回路ブロック群および前記入
出力バッファ群の各ブロックともそのサイズが前記セル
を最小単位としてその整数値で決められて前記チップ全
面の任意の領域に配置するように定義する配置位置定義
処理の結果に基づき、所望の機能実現に適合するように
前記入出力バッファ群をグループ化し、さらに前記内部
回路ブロック群および前記入出力バッファ群を併せて所
望の機能実現に適合するように電源配線、接地配線およ
びチップ端子に対して配置配線および再配置調整を行
い、前記入出力バッファ群は前記任意の位置で群単位ご
とに、それぞれが前記チップのいずれかの辺に平行で１
列状に配列された状態に配置する処理からなることを特
徴とするフリップチップ型半導体装置の自動配置配線方
法。
【請求項２】テスト時に信号の入出力に使用するテス
トパッド群とそのテストパッド群の上またはその近辺に
配置され外部への入力出力端子となるチップ端子群とこ
れらテストパッド群およびチップ端子群を介して外部と
の信号のやり取りをインタフェースする入出力バッファ
群と前記入出力バッファ群内の入力バッファから供給さ
れる信号に応答して所定の回路動作をする内部回路ブロ
ック群とを含んだ半導体チップを設計する自動配置配線
時に、前記入出力バッファ群および前記内部回路ブロッ
ク群の配置領域を区別せずに配置するように定義する配
置位置決定処理の結果に基づき、自動配置配線設計処理
における前記チップ内の任意の領域に前記内部回路ブロ
ック群および前記入出力バッファ群を配置配線するとと
もに、前記入出力バッファ群は前記任意の位置で所定の
グループごとに前記チップのいずれかの辺に平行で１列
状に配列された状態になるように配置されるフロアプラ
ン作成処理を含み、前記配置位置決定処理および前記フロアプラン作成処理
は、前記入出力バッファ群を電気的に独立した複数組の
電源線に対応させてあらかじめ前記複数組のグループに
分けるバッファ分割工程と、前記入出力バッファ群およ
び前記内部回路ブロック群の両方を区別せず共通に前記
チップ面上に配置するためのブロック配置位置の定義を
行なう配置位置定義工程と、前記グループ内の入出力バ
ッファ群が、自動配置配線設計処理における前記チップ
の一方辺に平行な主軸または他方辺に平行な副軸のそれ
ぞれの方向に沿った任意の位置に、１列状の配列をなす
ように前記配置位置定義を用いて概略配置される概略配
置工程と、前記１列状の配列が前記チップの１辺長の範
囲内を越えるときは、前記グループ分けをさらに細分化
することによってそのいずれかの１列状のグループに全
ての前記入出力バッファ群が分散されて属するように配
置調整を行なう再配置工程と、前記再配置調整された１
列状のグループのそれぞれに属する前記入出力バッファ
群に対して、１対の電源線からなる電気的に独立した前
記複数組の電源供給線のいずれかをそれぞれ配線接続す
る電源配線工程と、前記再配置調整された１列状のグル
ープのそれぞれに属する前記入出力バッファ群の配置デ
ータを用いて前記チップ全体の自動配置配線を行なう全
体配置配線工程とを含むことを特徴とするフリップチッ
プ型半導体装置の自動配置配線方法。
【請求項３】テスト時に信号の入出力に使用するテス
トパッド群とそのテストパッド群の上またはその近辺に
配置され外部への入力出力端子となるチップ端子群とこ
れらテストパッド群およびチップ端子群を介して外部と
の信号のやり取りをインタフェースする入出力バッファ
群と前記入出力バッファ群内の入力バッファから供給さ
れる信号に応答して所定の回路動作をする内部回路ブロ
ック群とを含んだ半導体チップを設計する自動配置配線
時に、前記入出力バッファ群および前記内部回路ブロッ
ク群の配置領域を区別せずに配置するように定義する配
置位置決定処理の結果に基づき、自動配置配線設計処理
における前記チップ内の任意の領域に前記内部回路ブロ
ック群および前記入出力バッファ群を配置配線するとと
もに、前記入出力バッファ群は前記任意の位置で所定の
グループごとに前記チップのいずれかの辺に平行で１列
状に配列された状態になるように配置されるフロアプラ
ン作成処理を含み、前記再配置工程は、前記１対の電源線に接続される少な
くとも１対の電源供給用テストパッドまたはこのテスト
パッド並びにチップ端子のいずれかが、前記１列状のグ
ループごとに前記入出力バッファ群の再配置調整によっ
てそれぞれ挿入配置されるとともに、この挿入配置によ
って前記１列状の配列が前記チップの１辺の範囲内を越
えるときは、前記グループ分けをさらに細分化すること
によってこれらのグループのいずれかに全ての前記入出
力バッファがそれぞれ分散されて属するように再配置調
整を行なう工程を含むことを特徴とするフリップチップ
型半導体装置の自動配置配線方法。
【請求項４】テスト時に信号の入出力に使用するテス
トパッド群とそのテストパッド群の上またはその近辺に
配置され外部への入力出力端子となるチップ端子群とこ
れらテストパッド群およびチップ端子群を介して外部と
の信号のやり取りをインタフェースする入出力バッファ
群と前記入出力バッファ群内の入力バッファから供給さ
れる信号に応答して所定の回路動作をする内部回路ブロ
ック群とを含んだ半導体チップを設計する自動配置配線
時に、前記入出力バッファ群および前記内部回路ブロッ
ク群の配置領域を区別せずに配置するように定義する配
置位置決定処理の結果に基づき、自動配置配線設計処理
における前記チップ内の任意の領域に前記内部回路ブロ
ック群および前記入出力バッファ群を配置配線するとと
もに、前記入出力バッファ群は前記任意の位置で所定の
グループごとに前記チップのいずれかの辺に平行で１列
状に配列された状態になるように配置されるフロアプラ
ン作成処理を含み、前記チップの少なくとも１辺に前記１列状のグループの
入出力バッファ群が配置されそのグループ内に含まれる
前記電源供給用または信号用チップ端子がコーナー領域
に配置されたとき、このコーナー領域を除く他のコーナ
ー領域には、このチップがフェイスダウン状態で所定の
実装基板に搭載されるときに前記チップと前記実装基板
との平行化を維持するための平行化用バンプがそれぞれ
少なくとも１個形成されることを特徴とするフリップチ
ップ型半導体装置の自動配置配線方法。
【請求項５】テスト時に信号の入出力に使用するテス
トパッド群とそのテストパッド群の上またはその近辺に
配置され外部への入力出力端子となるチップ端子群とこ
れらテストパッド群およびチップ端子群を介して外部と
の信号のやり取りをインタフェースする入出力バッファ
群と前記入出力バッファ群内の入力バッファから供給さ
れる信号に応答して所定の回路動作をする内部回路ブロ
ック群とを含んだ半導体チップを設計する自動配置配線
時に、前記入出力バッファ群および前記内部回路ブロッ
ク群の配置領域を区別せずに配置するように定義する配
置位置決定処理の結果に基づき、自動配置配線設計処理
における前記チップ内の任意の領域に前記内部回路ブロ
ック群および前記入出力バッファ群を配置配線するとと
もに、前記入出力バッファ群は前記任意の位置で所定の
グループごとに前記チップのいずれかの辺に平行で１列
状に配列された状態になるように配置されるフロアプラ
ン作成処理を含み、前記内部回路ブロックが同一チップ上の周辺部を含む領
域に配置され、この周辺部領域より内側の領域内の任意
の位置に前記１列状のグループの入出力バッファ群が配
置配線されかつ前記チップコーナー部領域には前記平行
化用バンプが配置されることを特徴とするフリップチッ
プ型半導体装置の自動配置配線方法。
【請求項６】テスト時に信号の入出力に使用するテス
トパッド群とそのテストパッド群の上またはその近辺に
配置され外部への入力出力端子となるチップ端子群とこ
れらテストパッド群およびチップ端子群を介して外部と
の信号のやり取りをインタフェースする入出力バッファ
群と前記入出力バッファ群内の入力バッファから供給さ
れる信号に応答して所定の回路動作をする内部回路ブロ
ック群とを含んだ半導体チップを設計する自動配置配線
時に、前記入出力バッファ群および前記内部回路ブロッ
ク群の配置領域を区別せずに配置するように定義する配
置位置決定処理の結果に基づき、自動配置配線設計処理
における前記チップ内の任意の領域に前記内部回路ブロ
ック群および前記入出力バッファ群を配置配線するとと
もに、前記入出力バッファ群は前記任意の位置で所定の
グループごとに前記チップのいずれかの辺に平行で１列
状に配列された状態になるように配置されるフロアプラ
ン作成処理を含み、前記同一チップ内のあらかじめ定める所定の内部領域は
ピッチの狭い第１のブロック配置位置定義を行ない、前
記所定の内部領域を囲む周辺領域は前記第１のブロック
配置位置定義のブロックピッチの整数倍のピッチでブロ
ック配置位置定義を行い、前記所定の内部領域を囲む周
辺領域は前記ブロックピッチを整数倍した第１のブロッ
クサイズをもつ前記入出力バッファと前記第１のブロッ
クサイズの有理数倍のサイズの第２の入出力バッファと
を混在して配置する前記１列状のグループの入出力バッ
ファ群が配置配線され、前記所定の内部領域内の任意の
位置に前記内部回路ブロック群が配置され、さらにこれ
ら内部回路ブロック群の間にも前記第１のブロックサイ
ズをもつ前記入出力バッファからなる前記１列状のグル
ープの入出力バッファ群が配置配線されることを特徴と
するフリップチップ型半導体装置の自動配置配線方法。
【請求項７】テスト時に信号の入出力に使用するテス
トパッド群とそのテストパッド群の上またはその近辺に
配置され外部への入力出力端子となるチップ端子群とこ
れらテストパッド群およびチップ端子群を介して外部と
の信号のやり取りをインタフェースする入出力バッファ
群と前記入出力バッファ群内の入力バッファから供給さ
れる信号に応答して所定の回路動作をする内部回路ブロ
ック群とを含んだ半導体チップを設計する自動配置配線
時に、前記入出力バッファ群および前記内部回路ブロッ
ク群の配置領域を区別せずに配置するように定義する配
置位置決定処理の結果に基づき、自動配置配線設計処理
における前記チップ内の任意の領域に前記内部回路ブロ
ック群および前記入出力バッファ群を配置配線するとと
もに、前記入出力バッファ群は前記任意の位置で所定の
グループごとに前記チップのいずれかの辺に平行で１列
状に配列された状態になるように配置されるフロアプラ
ン作成処理を含み、プローブカードの探針先端の座標が標準化されてチップ
サイズにかかわらず前記標準化された座標に対応した位
置に前記チップ端子群が配置される前記チップであっ
て、これらのパッド位置に対応して前記１列上のグルー
プの入出力バッファ群が配置配線されることを特徴とす
るフリップチップ型半導体装置の自動配置配線方法。
【請求項８】テスト時に信号の入出力に使用するテス
トパッド群とそのテストパッド群の上またはその近辺に
配置され外部への入力出力端子となるチップ端子群とこ
れらテストパッド群およびチップ端子群を介して外部と
の信号のやり取りをインタフェースする入出力バッファ
群と前記入出力バッファ群内の入力バッファから供給さ
れる信号に応答して所定の回路動作をする内部回路ブロ
ック群とを含んだ半導体チップを設計する自動配置配線
時に、前記入出力バッファ群および前記内部回路ブロッ
ク群の配置領域を区別せずに配置するように定義する配
置位置決定処理の結果に基づき、自動配置配線設計処理
における前記チップ内の任意の領域に前記内部回路ブロ
ック群および前記入出力バッファ群を配置配線するとと
もに、前記入出力バッファ群は前記任意の位置で所定の
グループごとに前記チップのいずれかの辺に平行で１列
状に配列された状態になるように配置されるフロアプラ
ン作成処理を含み、前記テストパッド群が配置された領域の周辺領域に前記
テストパッド群に対応する前記チップ端子群が千鳥状に
配置され前記テストパッド群に配線されることを特徴と
するフリップチップ型半導体装置の自動配置配線方法。