JP2948553B2 - 半導体回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体回路、特に微
細な素子で構成された高速で低消費電力の半導体回路の
改良に関する。

【０００２】

【従来の技術】近年、携帯機器などの急速な普及に伴
い、ＬＳＩの低消費電力化が望まれている。低消費電力
型ＬＳＩを実現するために、内部電源の低下が進められ
ているが、内部電源電圧を低下させると、回路の動作速
度の急速な低下を招く。この問題を解決する有効な方法
として、トランジスタの低閾値（Low-Vt）化が挙げられ
る。しかし、トランジスタの低閾値化を行うと、このト
ランジスタを流れる電流が増大して、動作速度を速くす
ることが可能であるものの、スタンバイ時又はアクティ
ブ時のオフリーク電流が増加する欠点が生じる。また、
トランジスタの製造プロセスの変動に起因してトランジ
スタの閾値電圧にバラツキが生じると、そのバラツキ幅
は、小値の閾値電圧に対して、大きく影響するという新
たな問題が現れる。

【０００３】前記スタンバイ時のオフリーク電流の増加
という問題に関しては、例えば特開平６−２０８７９０
号公報に開示されるように、スタンバイ時にカットオフ
するトランジスタに対して、そのソースノードの電位
を、リーク電流が減少する方向に変化させることによ
り、スタンバイ時に回路に流れるリーク電流を小さくす
る技術がある。

【０００４】

【発明が解決しようとする課題】しかしながら、前記従
来の技術では、トランジスタの閾値電圧は一定値である
と仮定してトランジスタのソ−スノ−ドの電位を変化さ
せているため、製造プロセスの変動や、製品の使用時に
おける温度変化に伴って、トランジスタの閾値電圧のバ
ラツキが生じ、その閾値電圧が大きくなると、回路の動
作速度が遅くなる一方、その閾値電圧が小さくなると、
トランジスタのオフリーク電流が増加するという重大な
問題が発生する。

【０００５】本発明の第１の目的は、トランジスタの閾
値電圧のバラツキに起因するリーク電流の増加や動作速
度の低下を抑制する半導体回路を提供することにある。

【０００６】更に、本発明の第２の目的は、回路のスタ
ンバイ時のみならず、アクティブ時においても、トラン
ジスタのリーク電流を低減できる半導体回路を提供する
ことにある。

【０００７】

【課題を解決するための手段】前記第１の目的を達成す
るために、本発明では、トランジスタのリ−ク電流がそ
のトランジスタのゲ−ト-ソ−ス間電圧Ｖgsとそのトラ
ンジスタの閾値電圧Ｖtとの差電圧Ｖgs−Ｖtに比例する
ことから、前記閾値電圧Ｖtが変動するのに応じて、前
記ゲ−ト-ソ−ス間電圧Ｖgsを変化させること、即ち、
前記トランジスタのソ−ス電圧（電源電圧）を変化させ
ることにより、トランジスタのオフリ−ク電流を少なく
且つ一定値に保持することとする。

【０００８】また、前記第２の目的を達成するために、
本発明は、回路のアクティブ状態のときに、その一部期
間を強制的に低消費電力な状態に制御することとする。

【０００９】即ち、請求項１記載の発明の半導体回路
は、アクティブ状態とスタンバイ状態とに切換わる半導
体回路であって、前記スタンバイ状態のときカットオフ
するトランジスタと、前記トランジスタに接続される電
源線と、前記電源線の電圧を、前記トランジスタの閾値
電圧の変動に応じて変化させるように制御する電源制御
回路とを備えたことを特徴とする。

【００１０】請求項２記載の発明は、前記請求項１記載
の半導体回路において、前記電源制御回路は、前記トラ
ンジスタの製造プロセスの変動に伴う前記トランジスタ
の閾値電圧の変動に応じて、前記電源線の電圧を変化さ
せるように制御することを特徴とする。

【００１１】請求項３記載の発明は、前記請求項１記載
の半導体回路において、前記電源制御回路は、前記トラ
ンジスタの閾値電圧をモニタ−する閾値電圧検出用トラ
ンジスタを備えることを特徴とする。

【００１２】請求項４記載の発明は、前記請求項１記載
の半導体回路において、前記電源制御回路は、前記トラ
ンジスタのゲ−ト-ソ−ス間電圧Ｖgsと前記トランジス
タの閾値電圧Ｖtとの差電圧Ｖgs−Ｖtが常に一定値にな
るように、前記電源線の電圧を変化させることを特徴と
する。

【００１３】請求項５記載の発明は、前記請求項１記載
の半導体回路において、前記電源線の基準電圧レベル
は、前記アクティブ状態とスタンバイ状態とで異なる電
圧値に設定されていることを特徴とする。

【００１４】請求項６記載の発明の半導体回路は、第１
及び第２の電源線と、第３及び第４の電源線と、前記第
１、第２、第３及び第４の電源線に接続される回路ブロ
ックと、前記回路ブロックに内蔵され、前記第３及び第
４の電源線の何れか一方に接続されるPMOSトランジスタ
及びNMOSトランジスタと、前記第３の電源線の電圧を、
前記第１の電源線の電圧を基準として、前記PMOSトラン
ジスタの閾値電圧の変動に合わせて変化させると共に、
前記第４の電源線の電圧を、前記第２の電源線の電圧を
基準として、前記NMOSトランジスタの閾値電圧の変動に
合わせて変化させる電源制御回路とを備えたことを特徴
とする。

【００１５】請求項７記載の発明は、前記請求項６記載
の半導体回路において、前記電源制御回路は、前記第３
の電源線の電圧を、前記PMOSトランジスタのゲート-ソ
ース間電圧と前記PMOSトランジスタの閾値電圧との差電
圧が常に一定値になるように変化させると共に、前記第
４の電源線の電圧を、前記NMOSトランジスタのゲート-
ソース間電圧と前記NMOSトランジスタの閾値電圧との差
電圧が常に一定値になるように変化させることを特徴と
する。

【００１６】請求項８記載の発明は、前記請求項６記載
の半導体回路において、前記第３及び第４の電源線の基
準電圧レベルは、各々、前記アクティブ状態とスタンバ
イ状態とで異なる電圧値に設定されていることを特徴と
する。

【００１７】請求項９記載の発明の半導体回路は、アク
ティブ状態とスタンバイ状態とに切換わる回路ブロック
を有する半導体回路であって、前記スタンバイ状態のと
き、前記半導体回路を前記アクティブ状態よりも低消費
電力にする低消費電力化回路と、前記アクティブ状態の
とき、そのアクティブ状態の期間の一部期間を、強制的
に、前記低消費電力化回路により低消費電力にされたス
タンバイ状態に等しい疑似スタンバイ状態にする疑似ス
タンバイ化回路とを備えたことを特徴とする。

【００１８】請求項１０記載の発明は、前記請求項９記
載の半導体回路において、前記回路ブロックは、前記ス
タンバイ状態でカットオフするトランジスタを有し、前
記トランジスタに接続される電源線が設けられ、前記低
消費電力化回路は、前記スタンバイ状態のとき、前記電
源線の電圧を、前記トランジスタの閾値電圧の変動に応
じて変化させるように制御する電源制御回路を有するこ
とを特徴とする。

【００１９】請求項１１記載の発明は、前記請求項１０
記載の半導体回路において、前記電源制御回路は、前記
回路ブロックの前記トランジスタのゲ−ト-ソ−ス間電
圧Ｖgsと前記トランジスタの閾値電圧Ｖtとの差電圧Ｖg
s−Ｖtが常に一定値になるように、前記電源線の電圧を
変化させることを特徴とする。

【００２０】請求項１２記載の発明は、前記請求項９、
１０又は１１記載の半導体回路において、前記疑似スタ
ンバイ化回路は、セット信号を生成する信号生成回路
と、前記回路ブロックがアクティブ状態のとき、前記信
号生成回路のセット信号を受けなくなったとき、前記回
路ブロックを強制的に前記疑似スタンバイ状態にするセ
ット回路とを備えたことを特徴とする。

【００２１】請求項１３記載の発明は、前記請求項９記
載の半導体回路において、前記疑似スタンバイ状態のと
き、この疑似スタンバイ状態の直前に前記回路ブロック
から出力された信号の値を保持する信号保持回路を備え
ることを特徴とする。

【００２２】請求項１４記載の発明は、前記請求項１３
記載の半導体回路において、前記信号保持回路は、前記
アクティブ状態のとき、前記回路ブロックの出力信号を
保持するためのラッチ信号を生成する信号生成回路と、
前記信号生成回路のラッチ信号を受けて、前記回路ブロ
ックの出力信号をラッチするラッチ回路とを備えること
を特徴とする。

【００２３】請求項１５記載の発明は、前記請求項１０
記載の半導体回路において、前記電源線の基準電圧レベ
ルは、前記アクティブ状態とスタンバイ状態とで異なる
電圧値に設定されていることを特徴とする。

【００２４】請求項１６記載の発明は、前記請求項１２
又は１４記載の半導体回路において、前記信号生成回路
は、前記回路ブロックへの入力信号を入力し、この入力
信号に基づいて、セット信号又はラッチ信号を生成する
ことを特徴とする。

【００２５】前記構成により、請求項１ないし請求項８
記載の発明では、スタンバイ状態のときにカットオフす
るトランジスタに接続される電源線の電圧が、前記トラ
ンジスタの閾値電圧の変動に応じて変化するので、前記
トランジスタの閾値電圧が製造プロセスの変動に起因し
て変動しても、前記トランジスタのゲ−ト-ソ−ス間電
圧を一定値に保持でき、従って、スタンバイ状態におけ
る前記トランジスタのオフリ−ク電流を小さく且つ小値
に抑制することができる。

【００２６】また、請求項９ないし請求項１６記載の発
明では、回路のアクティブ状態のときには、そのアクテ
ィブ状態の期間の一部期間が、疑似スタンバイ化回路に
よって、強制的に、低消費電力なスタンバイ状態に等し
い疑似スタンバイ状態にされるので、このアクティブ状
態であっても、低消費電力化が図られる。

【００２７】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しながら説明する。

【００２８】（第１の実施の形態）図１は本発明による
第１の実施の形態の半導体回路を示す。

【００２９】同図において、Vccは例えば1.0Vの電圧を
持つ第１電源線、Vssは接地線である第２電源線、Vcci
は第３電源線、Vssiは第４電源線である。CSはチップ活
性化信号、INV１〜INV５はインバータ回路であって、各
々、１個のPMOSトランジスタQP1〜QP5と、１個のNMOSト
ランジスタQN1〜QN5とを直列接続して成る。

【００３０】20は回路ブロックであって、入力信号INと
チップ活性化信号CSとの論理積をとる論理積回路25と、
前記インバータ回路INV１〜INV５を従属接続させた回路
とから構成される。前記論理積回路25は、前記チップ活
性化信号CSがHigh Levelのとき、入力信号INを最初段の
インバ−タ回路INV1に入力して、回路ブロック20がアク
ティブ状態となる一方、チップ活性化信号CSがLow Leve
lのとき、入力信号INが最初段のインバ−タ回路INV1に
入力されることを阻止して、回路ブロック20がスタンバ
イ状態となる。

【００３１】本実施の形態では、インバータ回路INV１
〜INV５を例にとって説明するが、少なくともNMOSトラ
ンジスタ又はPMOSトランジスタから構成される如何なる
論理回路を用いてもよい。

【００３２】回路ブロック20内の各段のインバータ回路
INV１〜INV５において、回路ブロック20がスタンバイ状
態の場合、即ちチップ活性化信号CSがLow Levelのと
き、論理積回路25の出力はLow Levelとなり、第１段
目、第３段目及び第５段目のインバ−タ回路INV1、INV
3、INV5の入力信号はLow Levelとなる一方、第２段目及
び第４段目のインバ−タ回路INV2、INV4の入力信号はHi
gh Levelとなる。従って、このスタンバイ状態の場合に
は、NMOSトランジスタQN1、QN3、QN5と、PMOSトランジ
スタQP2、QP4とがOFFする。これ等のNMOSトランジスタQ
N1、QN3、QN5のゲ−ト-ソ−ス間電圧Ｖgsを変更するた
めに、これ等のNMOSトランジスタのソ−スには、第４の
電源線Ｖssiが接続される。また、これ等のPMOSトラン
ジスタQP2、QP4のゲ−ト-ソ−ス間電圧Ｖgsを変更する
ために、これ等のPMOSトランジスタのソ−スには、第３
の電源線Ｖcciが接続される。

【００３３】前記第３の電源線Ｖcciの電圧及び前記第
４の電源線Ｖssiの電圧を変化させるために、電源制御
回路10が設けられる。この電源制御回路10は、前記第１
電源線Vcc、第２電源線Vss及びチップ活性化信号CSを入
力し、前記トランジスタQP1〜QP5、QN1〜QN5の閾値電圧
Ｖtと、前記チップ活性化信号CSにより決定されるスタ
ンバイ状態又はアクティブ状態とに応じて、前記第３電
源線Vcci及び第４電源線Vssiの各電圧を制御する。

【００３４】図３は、前記電源制御回路10により制御さ
れる第３電源線Vcci及び第４電源線Vssiの電圧波形図を
示す。図３(a)に示すように、第３の電源線Vcciの基準
電圧レベルは、アクティブ状態では第１の電源線Vccの
電圧に等しく制御され、スタンバイ時には、リーク電流
を減少させるために前記アクティブ状態での基準電圧レ
ベルよりも微小電圧低い基準電圧レベルに制御される。
一方、第４の電源線Vssiの基準電圧レベルは、アクティ
ブ状態では第２電源線Vssの電圧に等しく制御され、ス
タンバイ時には、リーク電流を減少させるために前記ア
クティブ状態での基準電圧レベルよりも微小電圧高い基
準電圧レベルに制御される。以上の構成により、前記ス
タンバイ状態でOFFするトランジスタQN1、QN3、QN5、QP
2、QP4のゲ−ト-ソ−ス間電圧Ｖgsは、アクティブ状態
のゲ−ト-ソ−ス間電圧よりも小値になり、この値Ｖgs
とトランジスタの閾値電圧Ｖtとの差電圧Ｖgs−Ｖtも小
値となる。従って、この差電圧に比例して流れるトラン
ジスタのリ−ク電流も少なくなり、その結果、このスタ
ンバイ状態では、アクティブ状態に比べて、流れるリ−
ク電流量が少なくて、低消費電力となる。

【００３５】既述したように、スタンバイ状態において
入力がLow Levelになるインバ−タ回路INV1、INV3、INV
5に対しては、第４の電源線Vssiが接続される。この第
４の電源線Vssiの電圧は、図３(b)に示すように、回路
ブロック２０内のNMOSトランジスタQN1〜QN5の閾値電圧
Ｖtnが、製造プロセスの変動に起因して、所望の値より
も大きくなった場合には、実線で示す基準電圧レベルよ
りも、前記閾値電圧が大きくなった分だけ小さくするよ
うに、電源制御回路１０により制御される。その結果、
アクティブ状態及びスタンバイ状態の各々において、NM
OSトランジスタQN1〜QN5の閾値電圧Ｖtnが大きくなった
分、そのNMOSトランジスタのゲ−ト-ソ−ス間電圧Ｖgs
が大きくなって、NMOSトランジスタのゲ−ト-ソ−ス間
電圧Ｖgsとその閾値電圧Ｖtnとの差（Vgs-Vtn)の値が一
定に保たれ、これにより、スタンバイ状態においてリー
ク電流を抑制しつつ、アクティブ状態での動作速度を一
定にする効果が得られる。

【００３６】同様に、図３(b)に示すように、回路ブロ
ック２０内のインバ−タ回路を構成するNMOSトランジス
タQN1〜QN5の閾値電圧Ｖtnが、製造プロセスの変動に起
因して、所望の値よりも小さくなった場合には、第４の
電源線Vssiの電圧は、その基準レベルよりも、前記閾値
電圧が小さくなった分だけ大きくするように、電源制御
回路１０により制御される。その結果、アクティブ状態
及びスタンバイ状態において、NMOSトランジスタQN1〜Q
N5の閾値電圧Ｖtnが小さくなった分、そのNMOSトランジ
スタのゲ−ト-ソ−ス間電圧Ｖgsが小さくなって、前記N
MOSトランジスタの前記(Vgs-Vtn)の値が一定に保たれ
て、これにより、スタンバイ状態ではリーク電流を小さ
く抑制しつつ、アクティブ時ではインバ−タ回路の動作
速度が一定になり、動作性能の向上を図ることができる
効果を奏する。

【００３７】尚、本実施の形態の半導体回路では、スタ
ンバイ状態において入力がLow Levelになるインバ−タ
回路INV1、INV3、INV5に対して、PMOSトランジスタQP
1、QP3、QP5に関しては特に閾値電圧の補正は何も行わ
ないが、これは、スタンバイ時にはNMOSトランジスタQN
1、QN3、QN5のリーク電流が半導体回路のリーク電流を
決定し、アクティブ時にはこれ等のNMOSトランジスタの
動作速度（オン電流）が半導体回路の動作速度を決定す
るような回路構成を取っているためである。

【００３８】一方、既述したように、スタンバイ状態に
おいて入力がHigh Levelになるインバ−タ回路INV２、I
NV４に対しては、第３の電源線Vcciが接続される。この
第３の電源線Vcciの電圧は、図３(c)に示すように、回
路ブロック２０内のPMOSトランジスタQP1〜QP5の閾値電
圧Ｖtpが、製造プロセスの変動に起因して、所望の値よ
りも大きくなった場合には、実線で示す基準電圧レベル
よりも、前記閾値電圧が大きくなった分だけ大きくする
ように、電源制御回路１０により制御される。また、PM
OSトランジスタQP1〜QP5の閾値電圧Ｖtpが逆に所望の値
よりも小さくなった場合には、実線で示す基準電圧レベ
ルよりも、前記閾値電圧が小さくなった分だけ小さくす
るように、電源制御回路１０により制御される。その結
果、アクティブ状態及びスタンバイ状態の各々におい
て、PMOSトランジスタQP1〜QP5の閾値電圧Ｖtpが変動し
た分、そのPMOSトランジスタのゲ−ト-ソ−ス間電圧Ｖg
sも変化して、そのPMOSトランジスタのゲ−ト-ソ−ス間
電圧Ｖgsとその閾値電圧Ｖtpとの差（Vgs-Vtp)の値が一
定に保たれ、これにより、スタンバイ状態においてリー
ク電流を抑制しつつ、アクティブ状態での動作速度を一
定にする効果が得られる。

【００３９】次に、図４に前記電源制御回路１０の具体
例を示す。この電源制御回路１０は既述した動作を満た
せば、如何なる回路構成でも良い。図４に示す電源制御
回路１０は、第３の電源線Ｖcciの電圧生成用の２個の
閾値検出回路70ａ、70b及び２個の電圧発生回路80ａ、8
0bと、第４の電源線Ｖssiの電圧生成用の２個の閾値検
出回路100a、100b及び２個の電圧発生回路110a、110bと
から構成される。前記閾値検出回路70ａ、100a及び電圧
発生回路80ａ、110aはアクティブ用、前記閾値検出回路
70ｂ、100b及び電圧発生回路80ｂ、110bはスタンバイ用
である。図４中で、CSは、図１と同様に、半導体回路の
スタンバイ時とアクティブ時とを切り換えるチップ活性
化信号であり、このチップ活性化信号CSがLow Levelの
ときスタンバイ用を、チップ活性化信号CSがHigh Level
のときアクティブ用に切換える。

【００４０】本電源制御回路１０の基本的な動作は、閾
値検出回路70a、70b、100a、100bによりトランジスタQP
1〜QP5、QN1〜QN5の閾値電圧に比例した電位を作り出
し、この作り出した電位を電圧発生回路80a、80b、110
a、110bにより保持し、この保持した電位を第３の電源線
Ｖcciの電圧又は第４の電源線Ｖssiの電圧として出力す
る動作である。以下、動作を詳細に説明する。

【００４１】図４において、第３の電源線Ｖcciの電圧
を制御するアクティブ用の閾値検出回路70a及び電圧発
生回路80aについて説明すると、閾値検出回路70aのノ−
ドref1の電位は、閾値検出回路70ａ内の２個の抵抗Ｒ
１、Ｒ２と、閾値電圧検出用トランジスタＱＰ１の閾値
電圧との比によって決定される。前記閾値電圧検出用ト
ランジスタＱＰ１は、回路ブロック２０のトランジスタ
QP1〜QP5、QN1〜QN5と同一プロセスで製造されたトラン
ジスタである。前記ノ−ドref1の電位は、閾値電圧検出
用トランジスタＱＰ１の閾値電圧が上がれば上昇し、下
がれば下降する。前記抵抗Ｒ１、Ｒ２の値は、常温で前
記ノ−ドref1の電位が図３（a）に示すアクティブ時の
第３の電源線Ｖcciの電圧の基準レベルとなるように、
選定される。更に、電圧発生回路80aは、カレントミラ
−回路120と、チャ−ジトランジスタＱＰ４とにより構
成され、このチャ−ジトランジスタＱＰ４のｏｎ、ｏｆ
ｆをカレントミラ−回路120で制御することにより、第
３の電源線Ｖcciの電圧をノ−ドref1の電位と同電位に
保つ。即ち、前記閾値電圧検出用トランジスタＱＰ１の
閾値電圧が上昇すると、ノ−ドref1の電位は上昇し、下
降するとノ−ドref1の電位も下降し、それに伴って第３
の電源線Ｖcciの電圧も変化することになる。

【００４２】また、スタンバイ用の閾値検出回路70bで
は、２個の抵抗Ｒ１’、Ｒ２’の値を、ノ−ドref1'の
電位がスタンバイ時の第３の電源線Ｖcciの電圧の基準
電位となるように、選定することにより、スタンバイ時
の第３の電源線Ｖcciの電圧を電圧発生回路80bで生成す
ることができる。第４の電源線Ｖssiの電圧を生成する
２個の閾値検出回路100a、100b及び２個の電圧発生回路
110ａ、110bについても、前記と同様であるので、その
説明を省略する。

【００４３】よって、図４に示した電源制御回路１０を
チップの中に組み込むことにより、回路ブロック２０内
のトランジスタの閾値電圧が製造プロセスの変動に伴っ
て所望の値以外の電圧値となっても、第３の電源線Ｖcc
iの電圧及び第４の電源線Ｖssiの電圧を前記変動した閾
値電圧に応じた電圧値に変化させることができると共
に、回路ブロック２０の使用時での温度変化に伴って回
路ブロック２０内のトランジスタの閾値電圧が変動して
も、この変動に対応して、第３の電源線Ｖcciの電圧及
び第４の電源線Ｖssiの電圧を良好に変化させることが
できる。

【００４４】尚、本実施の形態では、前記閾値電圧検出
用トランジスタＱＰ１を備えた電源制御回路１０を設け
て、回路ブロック２０の使用時での温度変化に伴うトラ
ンジスタの閾値電圧の変動にも対応して第３の電源線Ｖ
cciの電圧及び第４の電源線Ｖssiの電圧を変化させた
が、その他、例えば、予めチップ毎にこのチップに内蔵
されるトランジスタの閾値電圧を計測し、その閾値電圧
の情報のみに基づいて第３の電源線Ｖcciの電圧及び第
４の電源線Ｖssiの電圧を制御してもよい。この場合に
は、温度変化に伴う閾値電圧の変動に対応した電源電圧
の制御はできない。

【００４５】本実施の形態の半導体回路の効果を図２に
示す。同図では、横軸に規格化されたリーク電流をと
り、縦軸にチップの個数をとっている分布図である。規
格化されたリーク電流が”１”の値である点は、回路の
動作速度と流れるリ−ク電流とが良好にトレ−ドオフさ
れた良品のチップである点である。この”１”の点より
も小値では、トランジスタの閾値電圧が大きくてリ−ク
電流は少ないが動作速度が低いチップであり、一方、こ
の”１”の点よりも大値では、トランジスタの閾値電圧
が小さくて動作速度は速いがリ−ク電流は大きいチップ
である。同図に示すように、本実施の形態の電源制御回
路１０を使用しない従来の場合には、リーク電流のバラ
ツキが大きいのに対し、本実施の形態の電源制御回路10
を使用した場合には、リーク電流のバラツキは小さく抑
えられている。これは、電圧(Vgs-Vt)の値を一定に保つ
ようにするという本実施の形態の効果である。リーク電
流の抑制と共に、動作速度の安定化も図られていること
が判る。

【００４６】（第２の実施の形態）次に、本発明の第２
の実施の形態を説明する。

【００４７】図５は本発明の第２の実施の形態の半導体
回路を示し、図６は前記図５の半導体回路の動作タイミ
ングチャートを示す。前記第１の実施の形態ではスタン
バイ時のリーク電流を減少させたが、本実施の形態で
は、スタンバイ時に加えて、アクティブ時においてもリ
ーク電流を減少させるものである。

【００４８】図５の半導体回路は、電源制御回路10、第
１ないし第４の電源線Vcc、Vss、Vcci、Vssi、回路ブロ
ック30から構成される。電源制御回路（低消費電力化回
路）10は、前記第１の実施の形態の図１に示した電源制
御回路１０と同一の構成を採る。また、回路ブロック30
は、NMOSトランジスタ及びPMOSトランジスタからなるサ
ブ回路ブロック40、セット回路50及びラッチ回路60によ
り構成される。電源制御回路10はCS信号により制御され
る。また、セット回路50は論理積回路より成り、入力信
号IN1、セット信号SET及びチップ活性化信号CSを入力
し、これ等の論理積をとり、その結果の信号を前記サブ
回路ブロック40に出力する。更に、ラッチ回路60はラッ
チ信号LATにより制御され、前記サブ回路ブロック40の
出力ノードnode1からの出力信号をラッチし、このラッ
チした信号を出力端子OUTから出力する。70は、前記入
力信号IN1を入力し、この信号IN1に基づいて前記セット
信号SET及びラッチ信号LATを生成するSET,LAT信号生成
回路（信号生成回路）である。

【００４９】以下、本実施の形態の半導体回路の動作を
図５及び図６を用いて説明する。

【００５０】本半導体回路において、回路ブロック30
は、チップ活性化信号CSによりアクティブ状態とスタン
バイ状態とに制御される。チップ活性化信号CSがHigh L
evelになって回路ブロック30がアクティブ状態にされた
状況で、セット回路50の入力端子に入力信号IN1及びセ
ット信号SETが入力されると共に、ラッチ回路60にラッ
チ信号LATが入力される。

【００５１】いま、セット信号SETがLow Levelのときに
は、チップ活性化信号CSの状態に拘わらず、セット回路
50の出力はLow Levelに固定され、回路ブロック30はス
タンバイ状態となる。このスタンバイ状態でのリーク電
流を所定値に抑えるために、第３及び第４の電源線Ｖcc
i、Ｖssiの電圧レベルを電源制御回路10で前記第１の実
施の形態で説明したと同様に制御する。回路ブロック30
がアクティブ状態の場合には、インバ−タ回路INV1、IN
V3、INV5の入力信号がHigh Levelで且つ他のインバ−タ
回路INV2、INV4の入力信号がLow Levelのとき、MOSトラ
ンジスタQP1、QN2、QP3、QN4、QP5にリーク電流が流れ
るため、このアクティブ状態でのリーク電流は、このサ
ブ回路ブロック40の構成だけでは、抑えることができな
い。

【００５２】一方、チップ活性化信号CSがHigh Levelの
状況で、セット信号SETがHigh Levelのとき、入力信号I
N1がセット回路50に入力されれば、この入力信号IN1は
セット回路50を介してサブ回路ブロック40に入力され
る。サブ回路ブロック40に入力された信号は、サブ回路
ブロック40内を伝搬し、内部ノードnode1の状態を変化
させ、ラッチ回路60に入力される。ラッチ回路60に入力
された信号は、ラッチ信号LATがHigh Levelとなったと
きにのみ、その信号がラッチ回路60でラッチされ、出力
端子OUTの電圧は図６に示す様な波形となる。ラッチ回
路60で信号をラッチすることにより、セット回路50のセ
ット信号SETがHighからLowへ遷移し、セット回路50の出
力が強制的にLow Levelに変更された場合であっても、
ラッチ回路60の出力は変化しなくなる。

【００５３】以上のように、本実施の形態の半導体回路
では、チップ活性化信号CSがHigh Levelの状況で、SET
信号がHigh Levelであれば、サブ回路ブロック40はアク
ティブ状態となるが、SET信号がLow Levelになれば、サ
ブ回路ブロック40はスタンバイ状態となり、内部ノ−ド
node1はLow Levelに固定される。従って、セット信号SE
Tの”Ｈ”レベルの期間を入力信号IN1の”Ｈ”レベルの
期間よりも短く設定すれば、サブ回路ブロック40がアク
ティブ状態にある期間の一部を強制的に且つ擬似的にス
タンバイ状態にすることができる。従って、前記セット
回路50及びSET,LAT信号生成回路70により、疑似スタン
バイ化回路80を構成する。この疑似スタンバイ状態の期
間であっても、サブ回路ブロック40の出力信号は、ラッ
チ回路60によりラッチされているので、サブ回路ブロッ
ク40が見かけ上アクティブ状態にあることに変わりはな
い。前記ラッチ回路60及びSET,LAT信号生成回路70によ
り、サブ回路ブロック40の出力信号の値を前記疑似スタ
ンバイ状態において保持する信号保持回路90を構成す
る。

【００５４】前記疑似スタンバイ状態は、スタンバイ状
態と同一の状態であるので、前記第１の実施の形態で説
明したと同様に、前記サブ回路ブロック40のアクティブ
状態の期間のうち、前記疑似スタンバイ状態の期間で、
サブ回路ブロック40を構成するトランジスタのオフリ−
ク電流を少なく抑制でき、アクティブ状態での消費電流
の増大を抑制することが可能である。

【００５５】図７は、前記SET,LAT信号生成回路70の具
体的構成を示す。同図において、SET,LAT信号生成回路7
0は、セット回路50への入力信号IN1を入力し、この入力
信号IN1の”Ｈ”入力を検知して、セット信号SET及びラ
ッチ信号LATを発生させる回路である。

【００５６】図８は、前記SET、LAT信号生成回路70の動
作のタイミングチャ−トを示す。図８のタイミングチャ
−トを用いて、前記図７のSET、LAT信号生成回路70の内
部構成を説明する。図７において、８０及び９０はイン
バ−タチェインにより構成された遅延回路であって、各
ノ−ドＮ１，Ｎ２、Ｎ５での信号のタイミングを制御す
る。遅延回路８０は奇数個のインバ−タで、遅延回路９
０は偶数個のインバ−タで各々構成されている。ノ−ド
Ｎ１，Ｎ２は、入力信号IN1の入力端Ｎ０から数えて、
奇数段目のインバ−タの出力端である。

【００５７】入力信号IN1がノ−ドＮ０に入力される
と、ノ−ドＮ１，Ｎ２には、各々、入力信号IN1から時
間ａ、時間ｂだけ遅延した信号が伝搬する。ここで、２
つの時間ａ、ｂは遅延回路８０のインバ−タの段数によ
り調整する。ＮＡＮＤ回路150は、期間ａで”Ｌ”レベ
ルのパルスを生成し、そのパルスはインバ−タINV1によ
り反転され、その結果、期間ａで”Ｈ”レベルであるSE
T信号が生成される。

【００５８】また、ＮＡＮＤ回路151及びＮＯＲ回路152
は、各々，時間ｂの幅を持つパルスをノ−ドＮ３，Ｎ４
に生成し、ＮＯＲ回路153は、前記ＮＡＮＤ回路151の出
力及び、前記ＮＯＲ回路152の出力をインバ−タINV2で
反転した出力を入力して、その出力信号が遅延回路９０
を経て、ラッチ信号LATとなる。ここで、ラッチ信号LAT
のタイミングは、遅延回路９０のインバ−タの段数より
調整可能である。ラッチ信号LATのうち、ＮＡＮＤ回路1
51により生成されたパルスは、サブ回路ブロック40の出
力ノ−ドnode１のパルスをラッチするための信号であ
り、ＮＯＲ回路152により生成されたパルスは、ラッチ
回路60の出力ノ−ドOUTの電位をリセットするための信
号である。

【００５９】このSET、LAT信号生成回路70により、セッ
ト回路50及びラッチ回路60の動作タイミングを、入力信
号IN1に基づいて自動的に生成することが可能であり、
入力信号IN1が変化しない場合には、信号生成回路70は
動作せず、より一層に低消費電力化を図ることが可能で
ある。尚、図７に示した本SET、LAT信号生成回路70は、
同様の動作を行うものであれば、どのような構成であっ
てもよい。

【００６０】

【発明の効果】以上説明したように、請求項１ないし請
求項８記載の発明の半導体回路によれば、スタンバイ状
態のときにカットオフするトランジスタに接続される電
源線の電圧を、前記トランジスタの閾値電圧の変動に応
じて変化させたので、前記トランジスタの閾値電圧が製
造プロセスの変動に起因して変動しても、前記トランジ
スタのゲ−ト-ソ−ス間電圧を一定値に保持でき、従っ
て、スタンバイ状態における前記トランジスタのオフリ
−ク電流を小さく且つ小値に抑制することができる効果
を奏する。

【００６１】また、請求項９ないし請求項１６記載の発
明の半導体回路によれば、回路のアクティブ状態のとき
には、そのアクティブ状態の期間の一部期間を、疑似ス
タンバイ化回路によって、強制的に、低消費電力なスタ
ンバイ状態に等しい疑似スタンバイ状態にしたので、こ
のアクティブ状態であっても、低消費電力化を図ること
が可能である。

【図面の簡単な説明】

【図１】本発明の第１実施の形態の半導体回路を示す図
である。

【図２】同半導体回路におけるリーク電流の分布図であ
る。

【図３】(a)は同半導体回路の第３及び第４の電源線の
電圧の基準レベルの説明図、(b)は第４の電源線の電圧Ｖ
ssiを変化させる制御の説明図、(c)は第３の電源線の電
圧Ｖcciを変化させる制御の説明図である。

【図４】同半導体回路に備える電源制御回路の内部構成
を示す図である。

【図５】本発明の第２実施の形態の半導体回路を示す図
である。

【図６】同半導体回路の動作タイミングを示す図であ
る。

【図７】同半導体回路に備えるSET,LAT信号生成回路の
内部構成を示す図である。

【図８】同半導体回路の動作タイミングを示す図であ
る。

【符号の説明】

QN1〜QN5 NMOSトランジスタ QP1〜QP5 PMOSトランジスタ Ｖcc 第１の電源線 Ｖss 第２の電源線 Ｖcci 第３の電源線 Ｖssi 第４の電源線 10 電源制御回路（低消費電力化回路） QP1 閾値電圧検出用トランジスタ IN1 入力信号 CS チップ活性化信号 SET セット信号 LAT ラッチ信号 20、30 回路ブロック 40 サブ回路ブロック 50 セット回路 60 ラッチ回路 70 SET,LAT信号生成回路（信号生成回路） 80 疑似スタンバイ化回路 90 信号保持回路

Claims (16)

(57)【特許請求の範囲】
1. 【請求項１】 アクティブ状態とスタンバイ状態とに切
   換わる半導体回路であって、 前記スタンバイ状態のときカットオフするトランジスタ
   と、 前記トランジスタに接続される電源線と、 前記電源線の電圧を、前記トランジスタの閾値電圧の変
   動に応じて変化させるように制御する電源制御回路とを
   備えたことを特徴とする半導体回路。
2. 【請求項２】 前記電源制御回路は、 前記トランジスタの製造プロセスの変動に伴う前記トラ
   ンジスタの閾値電圧の変動に応じて、前記電源線の電圧
   を変化させるように制御することを特徴とする請求項１
   記載の半導体回路。
3. 【請求項３】 前記電源制御回路は、 前記トランジスタの閾値電圧をモニタ−する閾値電圧検
   出用トランジスタを備えることを特徴とする請求項１記
   載の半導体回路。
4. 【請求項４】 前記電源制御回路は、 前記トランジスタのゲ−ト-ソ−ス間電圧Ｖgsと前記ト
   ランジスタの閾値電圧Ｖtとの差電圧Ｖgs−Ｖtが常に一
   定値になるように、前記電源線の電圧を変化させること
   を特徴とする請求項１記載の半導体回路。
5. 【請求項５】 前記電源線の基準電圧レベルは、前記ア
   クティブ状態とスタンバイ状態とで異なる電圧値に設定
   されていることを特徴とする請求項１記載の半導体回
   路。
6. 【請求項６】 第１及び第２の電源線と、 第３及び第４の電源線と、 前記第１、第２、第３及び第４の電源線に接続される回
   路ブロックと、 前記回路ブロックに内蔵され、前記第３及び第４の電源
   線の何れか一方に接続されるPMOSトランジスタ及びNMOS
   トランジスタと、 前記第３の電源線の電圧を、前記第１の電源線の電圧を
   基準として、前記PMOSトランジスタの閾値電圧の変動に
   合わせて変化させると共に、前記第４の電源線の電圧
   を、前記第２の電源線の電圧を基準として、前記NMOSト
   ランジスタの閾値電圧の変動に合わせて変化させる電源
   制御回路とを備えたことを特徴とする半導体回路。
7. 【請求項７】 前記電源制御回路は、 前記第３の電源線の電圧を、前記PMOSトランジスタのゲ
   ート-ソース間電圧と前記PMOSトランジスタの閾値電圧
   との差電圧が常に一定値になるように変化させると共
   に、前記第４の電源線の電圧を、前記NMOSトランジスタ
   のゲート-ソース間電圧と前記NMOSトランジスタの閾値
   電圧との差電圧が常に一定値になるように変化させるこ
   とを特徴とする請求項６記載の半導体回路。
8. 【請求項８】 前記第３及び第４の電源線の基準電圧レ
   ベルは、各々、前記アクティブ状態とスタンバイ状態と
   で異なる電圧値に設定されていることを特徴とする請求
   項６記載の半導体回路。
9. 【請求項９】 アクティブ状態とスタンバイ状態とに切
   換わる回路ブロックを有する半導体回路であって、 前記スタンバイ状態のとき、前記半導体回路を前記アク
   ティブ状態よりも低消費電力にする低消費電力化回路
   と、 前記アクティブ状態のとき、そのアクティブ状態の期間
   の一部期間を、強制的に、前記低消費電力化回路により
   低消費電力にされたスタンバイ状態に等しい疑似スタン
   バイ状態にする疑似スタンバイ化回路とを備えたことを
   特徴とする半導体回路。
10. 【請求項１０】 前記回路ブロックは、前記スタンバイ
    状態でカットオフするトランジスタを有し、 前記トランジスタに接続される電源線が設けられ、 前記低消費電力化回路は、 前記スタンバイ状態のとき、前記電源線の電圧を、前記
    トランジスタの閾値電圧の変動に応じて変化させるよう
    に制御する電源制御回路を有することを特徴とする請求
    項９記載の半導体回路。
11. 【請求項１１】 前記電源制御回路は、 前記回路ブロックの前記トランジスタのゲ−ト-ソ−ス
    間電圧Ｖgsと前記トランジスタの閾値電圧Ｖtとの差電
    圧Ｖgs−Ｖtが常に一定値になるように、前記電源線の
    電圧を変化させることを特徴とする請求項１０記載の半
    導体回路。
12. 【請求項１２】 前記疑似スタンバイ化回路は、 セット信号を生成する信号生成回路と、 前記回路ブロックがアクティブ状態のとき、前記信号生
    成回路のセット信号を受けなくなったとき、前記回路ブ
    ロックを強制的に前記疑似スタンバイ状態にするセット
    回路とを備えたことを特徴とする請求項９、１０又は１
    １記載の半導体回路。
13. 【請求項１３】 前記疑似スタンバイ状態のとき、この
    疑似スタンバイ状態の直前に前記回路ブロックから出力
    された信号の値を保持する信号保持回路を備えることを
    特徴とする請求項９記載の半導体回路。
14. 【請求項１４】 前記信号保持回路は、 前記アクティブ状態のとき、前記回路ブロックの出力信
    号を保持するためのラッチ信号を生成する信号生成回路
    と、 前記信号生成回路のラッチ信号を受けて、前記回路ブロ
    ックの出力信号をラッチするラッチ回路とを備えること
    を特徴とする請求項１３記載の半導体回路。
15. 【請求項１５】 前記電源線の基準電圧レベルは、前記
    アクティブ状態とスタンバイ状態とで異なる電圧値に設
    定されていることを特徴とする請求項１０記載の半導体
    回路。
16. 【請求項１６】 前記信号生成回路は、 前記回路ブロックへの入力信号を入力し、この入力信号
    に基づいて、セット信号又はラッチ信号を生成すること
    を特徴とする請求項１２又は１４記載の半導体回路。