JP2829949B2 - レベル変換回路 - Google Patents
レベル変換回路Info
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- JP2829949B2 JP2829949B2 JP62080296A JP8029687A JP2829949B2 JP 2829949 B2 JP2829949 B2 JP 2829949B2 JP 62080296 A JP62080296 A JP 62080296A JP 8029687 A JP8029687 A JP 8029687A JP 2829949 B2 JP2829949 B2 JP 2829949B2
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- transistor
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Description
【発明の詳細な説明】
発明の目的
産業上の利用分野
本発明は、TTL論理信号レベルをCML論理信号レベルに
変換するのに利用されるレベル変換回路に関する。 従来の技術 ディジタル演算用の論理回路に対する周辺回路とし
て、TTL（Transistor Transistor Logic）の論理レベル
をCML（Current−Mode Logic）あるいはECL（Emitter C
oupled Logic）と称される論理レベルに変換するための
レベル変換回路が使用されている。 このようなレベル変換回路の典型的なものは、第２図
に示すように、TTL信号の入力端子INとCML信号の出力端
子OUTとの間に配置されるレベルシフト回路、カレント
スイッチ回路及び基準電圧発生回路から構成されてい
る。 すなわち、トランジスタQ11,Q12,Q13と、抵抗器R11,R
12とでカレントスイッチ回路が構成されている。トラン
ジスタQ12のベース端子は、トランジスタQ14と抵抗器R1
3で構成される基準電圧発生回路に接続され、またトラ
ンジスタQ11のベース端子は、トランジスタQ15,Q16と、
抵抗器R14,R15,R16,R17とで構成されるレベルシフト回
路に接続されている。 上述のカレントスイッチ回路、レベルシフト回路及び
基準電圧発生回路は、それぞれの接地電位の交流的な結
合を可能な限り小さくすることにより、入力信号による
接地電位雑音が出力信号に影響を及ぼさないようにして
いる。 トランジスタQ12のベース電位は、入力端子INへの入
力がTTLのハイレベルとローレベルの中間の電位（通常
1.5volt程度）となる状態でトランジスタQ11のベース電
位と等しくなるように調整されている。従って、入力が
通常は3.5volt程度のTTLのハイレベルであれば、トラン
ジスタQ12はそのベース電位がトランジスタQ11のそれよ
りも低くなって非導通となり、出力端子OUTに通常は0vo
lt程度のCMLのハイレベルを出力する。一方、入力が通
常は0volt程度のTTLのローレベルであれば、トランジス
タQ12のベース電位はトランジスタQ11のそれよりも高く
なって導通し、出力端子OUTに通常は−0.5volt程度のCM
Lのローレベルを出力する。 発明が解決しようとする問題点 上述のレベル変換回路では、高集積化を実現するため
に消費電力を極力小さくする必要があり、そのためには
電源電圧VEEを極力低くする必要がある。 しかしながら、第２図のレベル変換回路の電源電圧V
EEには次のような制約を受ける。 |VEE|＞|VBEQ14＋VBEQ12＋VCESATQ13 ＋VR12＋（接地系の接地ノイズ差）｜ 上記右辺の値は、典型的には、 |0.8＋0.8＋0.4＋0.25＋0.5|≒2.75volt と見積もることができる。 結局、第２図のレベル変換回路では、電源電圧|VEE|
を2.75volt以下にすることができないという制約があ
る。 問題点を解決するための手段 本発明のレベル変換回路は、共通接続されかつ電流回
路を介して第１の電圧端子に接続されるエミッタ端子の
対と、少なくとも一方は抵抗器を介して第２の電圧端子
に接続されるとともに出力端子にも接続されるコレクタ
端子の対とを有する第１、第２のトランジスタの対を含
むカレントスイッチ回路と、前記第１、第２の電圧端子
間に直列接続されるとともに相互の第１の接続点が前記
カレントスイッチ回路の第２のトランジスタのベース端
子に接続される２個の抵抗から成る基準電圧発生回路
と、前記第１、第２の電圧端子間に直列接続されるとと
もに相互の第２の接続点が前記カレントスイッチ回路の
第１のトランジスタのベース端子に接続される２個の抵
抗器と、該第２の接続点に他の抵抗器を介して接続され
るエミッタ端子、入力端子に接続されるベース端子およ
び第３の電圧端子に接続されるコレクタ端子を有する第
３のトランジスタから成るレベルシフト回路と、前記第
１のトランジスタのコレクタ端子に接続されたカソード
端子と、前記第２の接続点に接続されたアノード端子と
を有するダイオードとを備えている。 以下、本発明の作用を実施例とともに詳細に説明す
る。 実施例 第１図は本発明の一実施例のレベル変換回路の構成を
示す回路図である。 このレベル変換回路においては、TTLレベル信号の入
力端子INとCMLレベル信号の出力端子OUTとの間に、カレ
ントスイッチ回路、基準電圧発生回路及びレベルシフト
回路が形成されている。 カレントスイッチ回路は、トランジスタQ1,Q2,Q3と抵
抗器R1,R2とで構成されている。すなわち、トランジス
タ対Q1とQ2のエミッタ端子の対は共通接続されると共
に、トランジスタQ3と抵抗器R2の直列接続回路で構成さ
れる定電流回路を介して電圧VEEの電源端子に接続され
ている。また、トランジスタ対の一方Q1のコレクタ端子
は、抵抗器R1を介して接地電位に接続されると共に、出
力端子OUTにも接続されている。トランジスタ対の他方Q
2のコレクタ端子は、抵抗器を介することなく直接接地
電位に接続されている。 基準電圧発生回路は、接地電位と電源端子との間に直
列接続される２個の抵抗器R3,R4で構成され、両者の接
続点に出現する分圧値を上記カレントスイッチ回路のト
ランジスタQ2のベース端子に供給している。 レベルシフト回路は、接地電位と電源端子との間に直
列接続される抵抗供給R6,R7と、これらの接続点に抵抗
器R5を介して接続されるエミッタ端子及び入力端子INに
接続されるベース端子を有するトランジスタQ4とから構
成されている。このレベルシフト回路の抵抗器R5,R6,R7
の接続点にカレントスイッチ回路のトランジスタQ1のベ
ース端子が接続されている。 カレントスイッチ回路のトランジスタQ1のベース電位
は、入力端子IN上の電圧値がTTLのハイレベルとローレ
ベルの中間の値にあたる1.5volt程度のときに−0.25vol
t程度になるように設定されている。更に、トランジス
タQ2のベース電位も、抵抗器R3,R4で構成される基準電
圧発生回路によって−0.25voltになるように設定されて
いる。 トランジスタQ3のベース端子に供給される電源電圧V
CCはカレントスイッチ回路の電流を決める電圧であり、
これはトランジスタQ2の導通時に出力端子OUTの電圧値
が−0.5volt程度となるような値に設定される。 ダイオードD1は入力端子INにハイレベルが出現した時
のトランジスタQ1の飽和を防止するためのものであり、
ダイオードD2は入力電圧が負になるのを防止するための
ものである。 入力端子IN上に3.5volt程度のTTLのハイレベルが出現
すると、トランジスタQ1のベース電位がトランジスタQ2
のそれよりも高くなってトランジスタQ2が非導通状態と
なる。これに伴い、出力端子OUT上に0volt程度のCMLの
ハイレベルが出力される。 一方、入力端子IN上に0volt程度のTTLのローレベルが
出現すると、トランジスタQ2のベース電位はトランジス
タQ1のそれよりも高くなってトランジスタQ2が導通す
る。これに伴い、出力端子OUT上に−0.5volt程度のCML
のローレベルが出力される。 このように、入力端子IN上にTTLのハイレベルが出現
すると出力端子OUTにはCMLのハイレベルが出力され、入
力端子IN上にTTLのローレベルが出現すると出力端子OUT
にはCMLのローレベルが出力され、TTL信号レベルからCM
L信号レベルへのレベル変換が行われる。 このレベル変換回路では、電源電圧VEEは、 |VEE|＞|VR3＋VBEQ2＋VCESATQ3＋VR2| となり、左辺の典型的な値は、 |0.25＋0.8＋0.4＋0.25|≒1.7volt となる。 従って、電源電圧|VEE|の下限値は約1.7voltとなり、
第２図に示した従来のレベル変換回路のそれよりも40％
程度低い値になる。これに伴い消費電力もほぼ40％低く
なる。 以上、カレントスイッチ回路のトランジスタの対Q1,Q
2と電源電圧VEEとの間に設置する定電流回路をトランジ
スタQ3と抵抗器R2の直列接続回路で構成する場合を例示
した。しかしながら、トランジスタQ3を省略して抵抗器
R2だけでそのような定電流回路を構成してもよい。 また、トランジスタQ1のコレクタ端子を接地電位に直
結する構成を例示したが、このコレクタ端子を抵抗器を
介して接地電位に接続する構成とすることもできる。 発明の効果 本発明のレベル変換回路は上述したような構成である
から、従来回路に比べて電源電圧が大幅に低下し、消費
電力の大幅な節減と高集積化が実現される。
変換するのに利用されるレベル変換回路に関する。 従来の技術 ディジタル演算用の論理回路に対する周辺回路とし
て、TTL（Transistor Transistor Logic）の論理レベル
をCML（Current−Mode Logic）あるいはECL（Emitter C
oupled Logic）と称される論理レベルに変換するための
レベル変換回路が使用されている。 このようなレベル変換回路の典型的なものは、第２図
に示すように、TTL信号の入力端子INとCML信号の出力端
子OUTとの間に配置されるレベルシフト回路、カレント
スイッチ回路及び基準電圧発生回路から構成されてい
る。 すなわち、トランジスタQ11,Q12,Q13と、抵抗器R11,R
12とでカレントスイッチ回路が構成されている。トラン
ジスタQ12のベース端子は、トランジスタQ14と抵抗器R1
3で構成される基準電圧発生回路に接続され、またトラ
ンジスタQ11のベース端子は、トランジスタQ15,Q16と、
抵抗器R14,R15,R16,R17とで構成されるレベルシフト回
路に接続されている。 上述のカレントスイッチ回路、レベルシフト回路及び
基準電圧発生回路は、それぞれの接地電位の交流的な結
合を可能な限り小さくすることにより、入力信号による
接地電位雑音が出力信号に影響を及ぼさないようにして
いる。 トランジスタQ12のベース電位は、入力端子INへの入
力がTTLのハイレベルとローレベルの中間の電位（通常
1.5volt程度）となる状態でトランジスタQ11のベース電
位と等しくなるように調整されている。従って、入力が
通常は3.5volt程度のTTLのハイレベルであれば、トラン
ジスタQ12はそのベース電位がトランジスタQ11のそれよ
りも低くなって非導通となり、出力端子OUTに通常は0vo
lt程度のCMLのハイレベルを出力する。一方、入力が通
常は0volt程度のTTLのローレベルであれば、トランジス
タQ12のベース電位はトランジスタQ11のそれよりも高く
なって導通し、出力端子OUTに通常は−0.5volt程度のCM
Lのローレベルを出力する。 発明が解決しようとする問題点 上述のレベル変換回路では、高集積化を実現するため
に消費電力を極力小さくする必要があり、そのためには
電源電圧VEEを極力低くする必要がある。 しかしながら、第２図のレベル変換回路の電源電圧V
EEには次のような制約を受ける。 |VEE|＞|VBEQ14＋VBEQ12＋VCESATQ13 ＋VR12＋（接地系の接地ノイズ差）｜ 上記右辺の値は、典型的には、 |0.8＋0.8＋0.4＋0.25＋0.5|≒2.75volt と見積もることができる。 結局、第２図のレベル変換回路では、電源電圧|VEE|
を2.75volt以下にすることができないという制約があ
る。 問題点を解決するための手段 本発明のレベル変換回路は、共通接続されかつ電流回
路を介して第１の電圧端子に接続されるエミッタ端子の
対と、少なくとも一方は抵抗器を介して第２の電圧端子
に接続されるとともに出力端子にも接続されるコレクタ
端子の対とを有する第１、第２のトランジスタの対を含
むカレントスイッチ回路と、前記第１、第２の電圧端子
間に直列接続されるとともに相互の第１の接続点が前記
カレントスイッチ回路の第２のトランジスタのベース端
子に接続される２個の抵抗から成る基準電圧発生回路
と、前記第１、第２の電圧端子間に直列接続されるとと
もに相互の第２の接続点が前記カレントスイッチ回路の
第１のトランジスタのベース端子に接続される２個の抵
抗器と、該第２の接続点に他の抵抗器を介して接続され
るエミッタ端子、入力端子に接続されるベース端子およ
び第３の電圧端子に接続されるコレクタ端子を有する第
３のトランジスタから成るレベルシフト回路と、前記第
１のトランジスタのコレクタ端子に接続されたカソード
端子と、前記第２の接続点に接続されたアノード端子と
を有するダイオードとを備えている。 以下、本発明の作用を実施例とともに詳細に説明す
る。 実施例 第１図は本発明の一実施例のレベル変換回路の構成を
示す回路図である。 このレベル変換回路においては、TTLレベル信号の入
力端子INとCMLレベル信号の出力端子OUTとの間に、カレ
ントスイッチ回路、基準電圧発生回路及びレベルシフト
回路が形成されている。 カレントスイッチ回路は、トランジスタQ1,Q2,Q3と抵
抗器R1,R2とで構成されている。すなわち、トランジス
タ対Q1とQ2のエミッタ端子の対は共通接続されると共
に、トランジスタQ3と抵抗器R2の直列接続回路で構成さ
れる定電流回路を介して電圧VEEの電源端子に接続され
ている。また、トランジスタ対の一方Q1のコレクタ端子
は、抵抗器R1を介して接地電位に接続されると共に、出
力端子OUTにも接続されている。トランジスタ対の他方Q
2のコレクタ端子は、抵抗器を介することなく直接接地
電位に接続されている。 基準電圧発生回路は、接地電位と電源端子との間に直
列接続される２個の抵抗器R3,R4で構成され、両者の接
続点に出現する分圧値を上記カレントスイッチ回路のト
ランジスタQ2のベース端子に供給している。 レベルシフト回路は、接地電位と電源端子との間に直
列接続される抵抗供給R6,R7と、これらの接続点に抵抗
器R5を介して接続されるエミッタ端子及び入力端子INに
接続されるベース端子を有するトランジスタQ4とから構
成されている。このレベルシフト回路の抵抗器R5,R6,R7
の接続点にカレントスイッチ回路のトランジスタQ1のベ
ース端子が接続されている。 カレントスイッチ回路のトランジスタQ1のベース電位
は、入力端子IN上の電圧値がTTLのハイレベルとローレ
ベルの中間の値にあたる1.5volt程度のときに−0.25vol
t程度になるように設定されている。更に、トランジス
タQ2のベース電位も、抵抗器R3,R4で構成される基準電
圧発生回路によって−0.25voltになるように設定されて
いる。 トランジスタQ3のベース端子に供給される電源電圧V
CCはカレントスイッチ回路の電流を決める電圧であり、
これはトランジスタQ2の導通時に出力端子OUTの電圧値
が−0.5volt程度となるような値に設定される。 ダイオードD1は入力端子INにハイレベルが出現した時
のトランジスタQ1の飽和を防止するためのものであり、
ダイオードD2は入力電圧が負になるのを防止するための
ものである。 入力端子IN上に3.5volt程度のTTLのハイレベルが出現
すると、トランジスタQ1のベース電位がトランジスタQ2
のそれよりも高くなってトランジスタQ2が非導通状態と
なる。これに伴い、出力端子OUT上に0volt程度のCMLの
ハイレベルが出力される。 一方、入力端子IN上に0volt程度のTTLのローレベルが
出現すると、トランジスタQ2のベース電位はトランジス
タQ1のそれよりも高くなってトランジスタQ2が導通す
る。これに伴い、出力端子OUT上に−0.5volt程度のCML
のローレベルが出力される。 このように、入力端子IN上にTTLのハイレベルが出現
すると出力端子OUTにはCMLのハイレベルが出力され、入
力端子IN上にTTLのローレベルが出現すると出力端子OUT
にはCMLのローレベルが出力され、TTL信号レベルからCM
L信号レベルへのレベル変換が行われる。 このレベル変換回路では、電源電圧VEEは、 |VEE|＞|VR3＋VBEQ2＋VCESATQ3＋VR2| となり、左辺の典型的な値は、 |0.25＋0.8＋0.4＋0.25|≒1.7volt となる。 従って、電源電圧|VEE|の下限値は約1.7voltとなり、
第２図に示した従来のレベル変換回路のそれよりも40％
程度低い値になる。これに伴い消費電力もほぼ40％低く
なる。 以上、カレントスイッチ回路のトランジスタの対Q1,Q
2と電源電圧VEEとの間に設置する定電流回路をトランジ
スタQ3と抵抗器R2の直列接続回路で構成する場合を例示
した。しかしながら、トランジスタQ3を省略して抵抗器
R2だけでそのような定電流回路を構成してもよい。 また、トランジスタQ1のコレクタ端子を接地電位に直
結する構成を例示したが、このコレクタ端子を抵抗器を
介して接地電位に接続する構成とすることもできる。 発明の効果 本発明のレベル変換回路は上述したような構成である
から、従来回路に比べて電源電圧が大幅に低下し、消費
電力の大幅な節減と高集積化が実現される。
【図面の簡単な説明】
第１図は本発明の一実施例のレベル変換回路の構成を示
す回路図、第２図は従来のレベル変換回路の構成を示す
回路図。 IN……TTLレベル信号の入力端子、Q1,Q2,Q3……カレン
トスイッチ回路を構成するトランジスタ、R3,R4……基
準電圧発生回路を構成する抵抗器、Q4,Q5,R6,R7……レ
ベルシフト回路を構成するトランジスタと抵抗器、OUT
……CMLレベル信号の出力端子。
す回路図、第２図は従来のレベル変換回路の構成を示す
回路図。 IN……TTLレベル信号の入力端子、Q1,Q2,Q3……カレン
トスイッチ回路を構成するトランジスタ、R3,R4……基
準電圧発生回路を構成する抵抗器、Q4,Q5,R6,R7……レ
ベルシフト回路を構成するトランジスタと抵抗器、OUT
……CMLレベル信号の出力端子。
Claims (1)
- (57)【特許請求の範囲】 １．共通接続されかつ電流回路を介して第１の電圧端子
に接続されるエミッタ端子の対と、少なくとも一方は抵
抗器を介して第２の電圧端子に接続されるとともに出力
端子にも接続されるコレクタ端子の対とを有する第１、
第２のトランジスタの対を含むカレントスイッチ回路
と、 前記第１、第２の電圧端子間に直列接続されるとともに
相互の第１の接続点が前記カレントスイッチ回路の第２
のトランジスタのベース端子に接続される２個の抵抗か
ら成る基準電圧発生回路と、 前記第１、第２の電圧端子間に直列接続されるとともに
相互の第２の接続点が前記カレントスイッチ回路の第１
のトランジスタのベース端子に接続される２個の抵抗器
と、該第２の接続点に他の抵抗器を介して接続されるエ
ミッタ端子、入力端子に接続されるベース端子および第
３の電圧端子に接続されるコレクタ端子を有する第３の
トランジスタから成るレベルシフト回路と、 前記第１のトランジスタのコレクタ端子に接続されたカ
ソード端子と、前記第２の接続点に接続されたアノード
端子とを有するダイオードとを備えたことを特徴とする
レベル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62080296A JP2829949B2 (ja) | 1987-04-01 | 1987-04-01 | レベル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62080296A JP2829949B2 (ja) | 1987-04-01 | 1987-04-01 | レベル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63246030A JPS63246030A (ja) | 1988-10-13 |
| JP2829949B2 true JP2829949B2 (ja) | 1998-12-02 |
Family
ID=13714308
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62080296A Expired - Lifetime JP2829949B2 (ja) | 1987-04-01 | 1987-04-01 | レベル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2829949B2 (ja) |
-
1987
- 1987-04-01 JP JP62080296A patent/JP2829949B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63246030A (ja) | 1988-10-13 |
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