JP2872117B2 - マイクロプロセッサ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、命令格納用メモリ
を内蔵したマイクロプロセッサに係わり、特にパイプラ
イン動作を行うマイクロプロセッサに関する。

【０００２】

【従来の技術】命令格納用メモリとして、キャッシュメ
モリの場合を例にあげて説明する。

【０００３】キャッシュメモリを内蔵しないマイクロプ
ロセッサでは、外部端子のアドレスバスおよびデータバ
スを使用し、制御信号に応答して、外部のメインメモリ
から実行すべき命令を随時読み込んで実行する。従っ
て、外部端子、特にアドレスバスと制御信号の状態を観
測することによって実行中の命令を判別することがで
き、インサーキットエミュレータ等での命令トレースを
実現することが可能であった。

【０００４】またＬＳＩテスタ等でのデバイスの電気的
特性試験において、Ｆａｉｌ、すなわち外部端子の状態
をシミュレーション等で生成した期待値と随時比較し、
不一致となる信号が発生した場合にも、実行中の命令を
判別することが容易であるため、問題箇所の特定を迅速
に行うことができた。

【０００５】しかし、キャッシュメモリを内蔵したマイ
クロプロセッサでは、実行すべき命令が内蔵キャッシュ
メモリにヒットしてしまうと外部メインメモリへのアク
セスが行われないため、外部端子を観測していただけで
は実行中の命令を特定することは不可能であり、命令ト
レースを行うことができなかった。

【０００６】そこで、命令トレースを行う場合にキャッ
シュメモリを使用禁止状態にして常に外部メインメモリ
へのアクセスが発生するようにし、外部端子を観測する
ことで命令トレースを実現する方法がある。

【０００７】この、キャッシュを使用禁止にする従来例
のシステム構成の一例を示した図１６を参照すると、命
令キャッシュメモリ部（以下、命令キャッシュ部と称
す）１１、データキャッシュメモリ部（以下、キャッシ
ュ部と称す）１２、レジスタファイル部１３、演算実行
部１４、プログラムカウンタ部１５、分岐アドレス生成
部１６、バスインタフェース部１７および制御部１８を
備え、命令キャッシュ部１１から出力されるミスヒット
信号５０１とキャッシュ使用禁止信号５６５がＯＲ回路
１７７に入力され、その出力は制御部１８とバスインタ
フェース部１７にそれぞれ入力される。命令キャッシュ
部１１とバスインタフェース部１７とにはプログラムカ
ウンタ部１５の出力信号５０３が供給される。

【０００８】レジスタファイルＲＦ１３は出力５０４が
分岐アドレス生成部１６と演算実行部１４の選択回路１
０１を介してラッチ１０２とにそれぞれ供給され、レジ
スタファイル１３の他方の出力５０５がラッチ１０３に
接続される。

【０００９】選択回路１０１の他方の入力端はバス５０
７によって分岐アドレス生成部１６と命令キャッシュ部
１１と制御部１８とバスインタフェース部１７とにそれ
ぞれ接続される。

【００１０】分岐アドレス生成部１６の分岐アドレス出
力はプログラムカウンタ部１５に、プログラムカウンタ
部１５のフェッチアドレスが分岐アドレス生成部１６に
供給される。

【００１１】ラッチ１０２および１０３の出力はＡＬＵ
１０５にそれぞれ供給され、ＡＬＵ１０５の出力はラッ
チ１０６とデータキャッシュ部１２とバスインタフェー
ス部１７とにそれぞれ供給される。ラッチ１０４の出力
はバス５０８によってデータキャッシュ部１２とバスイ
ンタフェース部１７と選択回路１０７の一方の入力端に
それぞれ供給され、選択回路１０７の他方の入力端には
ラッチ１０６の出力が供給される。

【００１２】選択回路１０７の出力はラッチ１０８に供
給され、その出力はレジスタファイルＲＦ１３の入力端
に供給される。

【００１３】データキャッシュ部１２のミスヒット信号
５１０およびキャッシュ使用禁止信号５６５はそれぞれ
ＮＯＲ回路１７６を介してバスインタフェース部１７と
制御部１８にそれぞれ供給される。

【００１４】上述した構成からなるマイクロプロセッサ
１ｃは、外部端子、またはマイクロプロセッサ内のレジ
スタから生成されるキャッシュ使用禁止信号５６５によ
ってキャッシュメモリを使用禁止にすることを通知す
る。キャッシュメモリからのミスヒット信号５０１を強
制的にアクティブにすることによって、常にキャッシュ
ミスヒットが発生し、実質的にキャッシュを使用してい
ない状態となる。

【００１５】その動作説明用のキャッシュミス時のパイ
プラインのタイミングチャートを示した図１７を参照す
ると、各命令ｉｎｓｔ１〜ｉｎｓｔ５で命令フェッチの
ための外部メインメモリへのアクセスが発生する。すな
わち、メモリリードバスサイクルではバスサイクル開始
信号がロウレベルになるタイミングに応答して、外部ア
ドレスバスにアドレス信号が出力され、その後バスサイ
クル開始信号がロウレベルからハイレベルへ変化すると
外部データバスにメモリから読み出されたリードデータ
が入力される。

【００１６】一方、キャッシュメモリを使用したまま、
分岐命令で分岐した場合にアドレスを外部に出力する場
合の従来例が特開平４−３１９７４１号公報に記載され
ている。同公報記載のデバッグサポート機能を有するマ
イクロプロセッサの構成図を示した図１８を参照する
と、マイクロプロセッサはバスインタフェース部１８
１、キャッシュメモリ部１８２、命令プリフェッチ部１
８３、命令デコーダ・アドレス計算部１８４、および演
算実行部１８５を備えてなる。

【００１７】バスインタフェース部１８１は、外部との
間で信号を授受するための部分であり、特に外部アドレ
スバス５７１および端子１８６と、外部データバス５７
２および端子１８７とによって外部のメインメモリとデ
ータのやり取りを行う。

【００１８】キャッシュメモリ部１８２は、このマイク
ロプロセッサに内蔵されたキャッシュメモリであり、命
令およびデータ混在型である。命令プリフェッチ部１８
３によってアクセスされ、そのアクセスがヒットしたか
ミスヒットとなったかを示すヒット／ミスヒット表示信
号５７３をバスインタフェース部１８１に出力する。

【００１９】命令プリフェッチ部１８３は、命令のフェ
ッチ要求が発生すると、まずフェッチアドレスをアドレ
スバス５７７を通じてキャッシュメモリ部１８２へ与
え、そのアクセスがヒットした場合にはキャッシュメモ
リ部１８２からデータバス５７８を通じて命令コードお
よびその他のデータを受け取り、一方ミスヒットとなっ
た場合にはバスインタフェース部１８１を通じて外部の
メインメモリから命令コードおよびその他のデータを受
け取る。

【００２０】また、後述する分岐先のアドレスが分岐ア
ドレスバス５７６を通じて演算実行部から与えられた場
合には、この新しいアドレスに応答してキャッシュメモ
リ部１８２を参照し、同時にバスインタフェース部１８
１に分岐後の命令フェッチであることを示す信号５７９
を出力する。

【００２１】命令デコーダ・アドレス計算部１８４は、
命令用データバス５７４を通じて命令プリフェッチ部１
８３から命令コードを受け取ると、演算実行部１８５で
実行可能な命令形式に変換し、演算実行に必要なオペラ
ンドに対するアドレスを計算する。

【００２２】演算実行部１８５は、命令デコーダ・アド
レス計算部１８４から命令用データバス５７５を介して
命令コードおよびオペランドのアドレスを受け取り、受
け取ったアドレスに基づいてオペランドがメモリ上のデ
ータか否かを判定し、メモリ上のデータであればアドレ
スバス５７７およびデータバス５７８を通じてキャッシ
ュメモリ部１８２を参照し、ヒットした場合にはキャッ
シュメモリ部１８２からデータバス５７８を介してデー
タを受け取る。

【００２３】一方、ミスヒットした場合にはバスインタ
フェース部１８１を通じて外部メインメモリよりデータ
を受け取る。また、受け取った命令コードが分岐命令を
表す場合には、必要に応じて分岐条件を調べ、分岐が必
要な場合には分岐先のアドレスを分岐アドレスバス５７
６を通じて命令プリフェッチ部１８３へ送る。

【００２４】バスインタフェース部１８１は、命令プリ
フェッチ部１８３から分岐後の命令フェッチであること
を示す信号５７９を受け取った場合には、分岐後最初に
行われる命令フェッチであることを示す分岐表示信号５
８０を端子１８８を介して外部に出力する。

【００２５】また、この時キャッシュメモリ部１８２か
らヒット／ミスヒット表示信号５７３を受け取り、それ
がヒットしている場合にはヒット表示信号５８１を端子
１８９を介して外部に出力し、かつその時のキャッシュ
メモリ部１８２に与えられているアドレスをアドレスバ
ス５７７を通じて受け取り、それを外部アドレスバス５
７１に出力し、端子１８６を介して外部へ出力する。

【００２６】したがって、このマイクロプロセッサで
は、命令シーケンスの過程で分岐が行われたか否か、お
よび分岐後最初の命令フェッチがキャッシュメモリ部で
ヒットしたか否かをそれぞれ分岐表示信号およびヒット
表示信号によって外部でモニタでき、また外部メインメ
モリへアクセスされるアドレスだけでなくキャッシュメ
モリ部でアクセスされるアドレスも外部アドレスバス５
７１を通じて知ることができる。

【００２７】分岐が行われない場合には命令はシーケン
シャルに実行されるため、キャッシュメモリ部１８２で
ミスヒットが発生し、バスインタフェース部１８１を通
して外部メインメモリへのアクセスが発生した場合のア
ドレス、および分岐命令実行時のアドレスから、命令シ
ーケンスを予測することができる。

【００２８】例えば、分岐命令で分岐した場合のタイミ
ングチャートを示したを図１９を参照すると、命令ｉｎ
ｓｔ１の後に分岐命令１が実行され、命令ｉｎｓｔ４の
後に分岐命令２がそれぞれ実行されるとすると、バスサ
イクル開始信号がハイレベルの期間において、分岐命令
１がＲＦを実行するタイミングで分岐表示信号およびヒ
ット表示信号がそれぞれハイレベルとなり、外部アドレ
スバスには分岐アドレスが出力されている。同様に分岐
命令２がＲＦを実行するタイミングで分岐表示信号およ
びヒット表示信号がそれぞれハイレベルとなり、外部ア
ドレスバスには分岐アドレスが出力されている。

【００２９】

【発明が解決しようとする課題】上述したように、キャ
ッシュメモリを内蔵し、パイプライン制御によって動作
するマイクロプロセッサでは、通常そのキャッシュメモ
リを使用して動作することを前提としている。したがっ
て、キャッシュメモリにヒットして動作している間は、
後述する図１１のタイミングチャートに示すように、パ
イプラインがすべて詰まった状態となり、実質的に１命
令１クロックで実行されることになり、パイプライン動
作が高速性をもつことを示している。

【００３０】しかし、前述の図１６に示した、内蔵キャ
ッシュメモリを使用禁止として命令トレースを行う従来
例では、図１７のタイミングチャートに示すように、パ
イプラインが４クロックサイクル期間まで延びた状態と
なり、１命令に例えば４クロックを要してしまい、キャ
ッシュメモリを使用した場合のタイミングを作り出すこ
とはできなくなってしまう。

【００３１】したがって、デバッグすべきプログラムの
本来の動作タイミングとは異なるタイミングでしか命令
トレースを行うことができないという問題がある。

【００３２】また、図１８に示した、分岐先アドレスを
外部に出力する従来例では、図２０に示したライトバス
サイクル時のタイミングチャートに示すように、分岐先
アドレスを出力しようとするタイミングにおいて、外部
アドレスバスがデータライトサイクルで使用されている
と、分岐先アドレスを出力できなくなってしまう。

【００３３】同様に、図２１に示したバスホールド時の
タイミングチャートに示すように、命令ｉｎｓｔ４の後
に実行される分岐命令がＲＦを実行して分岐先アドレス
を出力しようとするタイミング（図中の点線で示したタ
イミング）では、バスホールド要求信号（ＨＬＤＲＱ）
が出力され、ホールド要求が受つけられた、すなわちバ
スホールド応答信号（ＨＬＤＡＫ）がアクティブの状態
によって外部バスが使用できない場合には、分岐先アド
レスを出力することができないため、命令トレースがで
きなくなってしまう。

【００３４】さらに、図２２に示す命令列のように、同
一の分岐先アドレス（ｔａｒｇｅｔ）を持つ分岐命令ｂ
ｅｑｚ、ｂｅｑｚ、ｊｕｍｐが近接して存在した場合、
どの分岐命令が実行されたかの判別がつかなくなり、正
確な命令トレースができなくなってしまう。

【００３５】本発明の目的は、上述した欠点に鑑みなさ
れたものであり、内蔵メモリを使用したまま、外部バス
の状態や命令シーケンスに影響されずに完全な命令トレ
ースを行うことが出来るようにして、特性・性能向上と
高速化を実現するマイクロプロセッサを提供することに
ある。

【００３６】

【課題を解決するための手段】本発明のマイクロプロセ
ッサの特徴は、クロック信号に応答して１クロック毎に
実行命令アドレスを更新して出力するプログラムカウン
タと、前記クロック信号に応答して前記実行命令アドレ
スを受けてキャッシュヒット時は対応する命令コードを
出力しミスヒット時はミスヒット信号を出力する命令格
納用キャッシュメモリと、前記命令コードを受けて前記
クロック信号に応答してその命令を実行する命令実行制
御手段と、前記実行命令アドレスを保持し外部バスに接
続されたバスインターフェースと、前記プログラムカウ
ンタおよび前記命令実行制御手段への前記クロック信号
の供給を許可するパイプライン動作許可信号を発生する
パイプライン停止手段とを有し、前記実行命令アドレス
の更新，前記命令コードの出力並びに前記命令の実行を
それぞれ１クロック単位でパイプライン動作を行うマイ
クロプロセッサにおいて、前記パイプライン停止手段
は、前記ミスヒット信号が発生したときに前記パイプラ
イン動作許可信号を非アクティブとして前記クロック信
号の供給を停止し、前記バスインターフェースは、前記
ミスヒット信号が発生したときまたは前記マイクロプロ
セッサがデバッグモードであるときに前記実行命令アド
レスを前記外部バスに出力することにある。

【００３７】また、前記パイプライン停止手段は、前記
ミスヒット信号を入力する組み合せ回路と、この組み合
せ回路の出力信号と外部から入力したパイプラインの動
作停止用の第１の制御信号の反転信号とを入力する第１
の論理積回路とを有し、この第１の論理積回路の出力を
前記パイプライン動作許可信号としてパイプライン制御
手段のクロックが供給される論理回路へ供給し、前記第
１の制御信号がアクティブになったときに前記第１の論
理積回路の出力で前記パイプライン動作許可信号を非ア
クティブにして前記論理回路の前記クロック信号の出力
をマスクすることにより強制的に前記パイプライン動作
を停止させ、前記プログラムカウンタおよび前記命令実
行制御手段がこのときの内部状態を保持するように構成
する。

【００３８】さらに、前記パイプライン動作許可信号が
供給される前記パイプライン制御手段は、前記命令格納
用キャッシュメモリのアドレスを受けるラッチ手段とデ
ータキャッシュメモリのアドレスを受けるラッチ手段と
前記プログラムカウンタのアドレス更新手段と命令コー
ドおよび命令デコーダのデコード結果から所定の制御信
号および分岐命令を生成する前記命令実行制御手段のラ
ッチ手段とにそれぞれ供給されるクロック信号をマスク
するための論理回路である。

【００３９】さらにまた、前記第１の制御信号は、内部
回路から外部に接続されるメモリコントローラに出力す
るバスホールド信号の受付け通知信号を反転した信号か
らなる。

【００４０】また、前記パイプライン停止手段は、外部
から入力する前記第１の制御信号に代えて内部回路で生
成される第２の制御信号が用いられ、この第２の制御信
号は、前記内部回路で生成されるバスサイクルスタート
信号とデータストローブ信号との論理積を取る第２の論
理積回路と、この第２の論理積回路の反転出力とバスホ
ールド信号の受付け通知信号の反転信号との論理和をと
って前記第２の制御信号を出力する論理和回路とを有
し、バスホールド時に前記第２の制御信号をアクティブ
にすることによって強制的に前記パイプライン動作を停
止させ、かつこのときの内部状態を保持するように構成
する。

【００４１】さらに、ライトバスサイクル時に前記第２
の制御信号をアクティブにすることによって強制的に前
記パイプライン動作を停止させるように構成する。

【００４２】

【発明の実施の形態】まず、本発明の実施の形態を図面
を参照しながら説明する。

【００４３】本発明の第１の実施の形態のマイクロプロ
セッサを用いたシステム構成を示した図１を参照する
と、マイクロプロセッサ１ａと、メインメモリ２と、マ
イクロプロセッサ１ａおよびメインメモリ２の間のアド
レスおよびデータをアドレスバス５および外部データバ
ス６を介して授受を行なうための制御をするメモリコン
トローラ３と、マイクロプロセッサ１ａからメモリコン
トローラ３へ送出されるバスホールド受付けを通知する
ＨＬＤＡＫ信号とこの信号をインバータ４で反転してパ
イプライン動作停止信号ｐｉｐｅＳＴＯＰとしてマイク
ロプロセッサ１ａへ戻す構成を備える。

【００４４】本発明の第１の実施の形態のマイクロプロ
セッサ１ａの構成を示した図２を参照すると、メモリと
してキャッシュメモリを内蔵している場合を想定してお
り、命令長３２ビット固定のＲＩＳＣ型であり、同期式
５段パイプラインで動作する。

【００４５】このマイクロプロセッサ１ａは、命令キャ
ッシュ部１１、データキャッシュ部１２、レジスタファ
イル部１３、演算実行部１４、プログラムカウンタ部１
５、分岐アドレス生成部１６、バスインタフェース部１
７および制御部１８を備え、命令キャッシュ部１１から
出力されるミスヒット信号５０１が制御部１８とバスイ
ンタフェース部１７にそれぞれ入力される。命令キャッ
シュ部１１とバスインタフェース部１７とにはプログラ
ムカウンタ部１５から実行命令のアドレス出力信号５０
３がれぞれ供給される。

【００４６】レジスタファイルＲＦ１３は出力５０４が
分岐アドレス生成部１６と演算実行部１４の選択回路１
０１を介してラッチ１０２とラッチ１０４にそれぞれ供
給され、レジスタファイル１３の他方の出力５０５がラ
ッチ１０３に供給される。

【００４７】選択回路１０１の他方の入力端はバス５０
７によって命令キャッシュ部１１と制御部１８とから信
号が供給され、バス５０６によってバスインタフェース
部１７から信号を入力する。

【００４８】分岐アドレス生成部１６の他方の入力端に
はバス５０７から分岐信号が供給される。その出力はプ
ログラムカウンタ部１５に、プログラムカウンタ部１５
の出力が分岐アドレス生成器１６に供給される。

【００４９】ラッチ１０２および１０３の出力はＡＬＵ
１０５にそれぞれ供給され、ＡＬＵ１０５の出力５０８
はラッチ１０６とデータキャッシュ部１２とバスインタ
フェース部１７とにそれぞれ供給される。ラッチ１０４
の出力５０９はバスを介して選択回路１０７の一方の入
力端とデータキャッシュ部１２とバスインタフェース部
１７に供給され、選択回路１０７の他方の入力端にはラ
ッチ１０６の出力が供給される。

【００５０】選択回路１０７の出力はラッチ１０８に供
給され、その出力はレジスタファイル１３の入力端に供
給される。

【００５１】命令キャッシュ部１１のミスヒット信号５
０１はバスインタフェース部１７と制御部１８にそれぞ
れ供給される。

【００５２】命令キャッシュ部の構成を示した図３を参
照すると、命令キャッシュ部１１は、４Ｋバイトのダイ
レクトマップ、すなわちアドレスの下位ビットによって
一意にエントリーが選択される構成である。プログラム
カウンタ部１５で生成される命令キャッシュアドレスＩ
ＣＡｄｄｒ５０３をパイプライン動作許可信号ｐｉｐｅ
ＯＫがハイレベルのときにクロック信号ＣＬＫを出力す
るＡＮＤ１１９の出力信号に応答してラッチ１１１で受
け、アドレスの下位１２ビット（１１〜０）をデコーダ
１１２でデコードしてひとつのエントリーを選択し、保
持しているタグ部１１３とデータ部１１４の内容を読み
出す。

【００５３】タグ部１１３は入力バッファ１１６を介し
て命令キャッシュ部１１の内容を書き換える時のアドレ
スの上位２０ビット（３１〜１２）を保持しており、こ
のタグ部１１３から出力バッファ１１７を介して読み出
した上位２０ビットとラッチ１１１の出力であるフェッ
チアドレスの上位２０ビットをコンパレータ１１５で比
較することによって、エントリーの内容が要求したアド
レスにヒットしたかミスヒットしたかを判定することが
できる。

【００５４】比較結果が不一致だった場合にはコンパレ
ータはハイレベルを出力し、ミスヒット信号ＩＣＭｉｓ
ｓ５０１として制御部１８へ通知する。ヒットした場合
にはデータ部１１４から出力バッファ１１８を介して読
み出したデータを命令コード５０７として出力する。

【００５５】データキャッシュ部１２の構成を示した図
４を参照すると、データキャッシュ部１２は、図３に示
した命令キャッシュ部１１と同じ構成でありラッチ１１
１に入力する信号が命令キャッシュアドレスＩＣＡｄｄ
ｒからデータキャシュアドレスＤＣＡａｄｄｒに変った
だけであり、４Ｋバイトのダイレクトマップであること
も同様である。

【００５６】演算実行部１４で生成したデータアドレス
ＤＣＡｄｄｒをバス５０８を介してラッチ１１１で受
け、下位１２ビット（１１〜０）をデコーダ１１２でデ
コードすることによってひとつのエントリーを選択し、
保持しているタグ部１１３とデータ部１１４の内容を読
み出す。

【００５７】タグ部１１３から出力バッファ１１７を介
して出力される下位１２ビットと、データアドレスの上
位２０ビットをコンパレータ１１５で比較し、比較結果
が不一致だった場合にはコンパレータ１１５はハイレベ
ルを出力し、ミスヒット信号ＤＣＭｉｓｓ５１０として
制御部１８およびバスインタフェース部１７へ通知す
る。

【００５８】レジスタファイル部ＲＦ１３は、リード２
ポート（信号５０４および５０５）、ライト１ポート
（信号５１１）であり、読み出しは２ポート同時に行う
ことができる。

【００５９】演算実行部１４は、レジスタファイル部Ｒ
Ｆ１３からデータ５０４および５０５を受け取り、算術
論理演算器（ＡＬＵ）１０５を使用することによって実
際の計算を行う。

【００６０】プログラムカウンタ部１５は、その構成を
示した図５を参照すると、命令フェッチアドレスの生
成、および現在実行中の命令のアドレスを保持してい
る。フェッチアドレスは、通常サイクル毎に信号５２８
が加算器１２８によって値を＋４され、通常時の選択信
号５２３に応答して選択回路１２７で選択されその出力
５２７を次のフェッチアドレスとする。分岐命令で分岐
する場合には分岐アドレス生成部１６で生成されるアド
レス５２４をフェッチアドレスとして分岐ＴＡＫＥＮの
選択信号に応答して選択し、例外で固定的なアドレスへ
分岐する場合には例外アドレス５２５を選択信号５２２
に応答して選択しフェッチアドレスとすることによっ
て、プログラムの実行を制御している。

【００６１】これらの選択回路１２７で選択されたアド
レスはパイプライン動作確認信号ｐｉｐｅＯＫでクロッ
ク信号の出力を制御するＡＮＤ回路１２１〜１２３の出
力に同期してレジスタ１２４〜１２６に順次転送され、
それぞれの出力アドレスが選択回路１２９で選択されて
アドレス信号５０３として各パイプラインステージへ転
送される。

【００６２】分岐アドレス生成部１６は、その構成を示
した図６を参照すると、現在のプログラムカウンタの値
５２７と命令コード中で指定されるオフセット値５４１
を加算器１３１によって加算し、分岐先アドレス５４２
を生成する。また、汎用レジスタの値がオール“０”で
あるかを比較器１３３で判別し、その出力５４６と分岐
命令ｂｅｑｚ５４７とをＡＮＤ回路１３４で一致を取
り、また負の数であるかをデータ５４５の最上位ビット
から判別することによって、分岐命令ｂｌｔｚ５４８の
条件とＡＮＤ回路１３５で一致を取り、それぞれ一致し
た場合にはＯＲ回路１３６を介して分岐することを表す
ＴＡＫＥＮ信号５２１によってプログラムカウンタ部へ
通知する。

【００６３】バスインタフェース部１７は、その構成を
示す図７を参照すると、外部との間で信号を授受するた
めの部分であり、特に外部アドレスバス、外部データバ
ス、および制御信号によって外部メインメモリとデータ
のやり取りを行う。

【００６４】命令キャッシュ部１１およびデータキャッ
シュ部１２でミスヒットが発生した場合には、命令キャ
ッシュミスの場合はプログラムカウンタ１５から出力さ
れるフェッチアドレス５２７、データキャッシュミスの
場合はデータアドレスを受け取り、データキャッシュミ
ス信号５１０に応答して選択回路１４７はデータアドレ
スを選択してリードアドレスバッファ１４８へ出力し、
出力バッファ１４９を介して外部メモリへ出力する。こ
のとき、リードアドレスバッファ１４８は、シーケンサ
１４１から出力されるキャッシュミス時のストローブ信
号５５３とＤＥＢＵＧモード信号とをＯＲ回路１４４で
比較しＤＥＢＵＧモード信号がロウレベルでキャッシュ
ミス時のストローブ信号５５３がハイレベルであればＡ
ＮＤ回路１４５から出力されるクロック信号５５７に同
期して、外部メインメモリへアクセスしてデータを読み
出した後、各キャッシュメモリへデータを渡す。上述
の、シーケンサ１４１から出力されるキャッシュミス時
のストローブ信号５５３は、キャッシュミス時に外部ア
クセスが必要となり、そのためのアドレスをリードアド
レスバッファ１４８にラッチするための信号であり、Ｄ
ＥＢＵＧモード信号は、キャッシュミス時以外にもリー
ドアドレスバッファ１４８へアドレスをラッチさせるた
めの目的でＯＲ回路１４４へ入力されている。

【００６５】外部メモリから読み出されたデータは、制
御信号データレディー信号に応答してシーケンサ１４１
から供給されるＲｅａｄｙ信号５５１をハイレベルにし
てＡＮＤ回路１４２からクロック信号５５４をリードデ
ータバッファ１５５に供給し、外部メモリから読み出し
たデータをリードデータバッファ１５５にラッチし出力
バッファ１５７を介してデータキャッシュ部１２へ、入
力バッファ１５６を介して命令キャッシュ部１１へそれ
ぞれ供給する。

【００６６】またライトバッファ１５０を備え、ストア
命令で外部メインメモリへのライトがある場合にはデー
タアドレスをライトアドレスバッファに出力し、シーケ
ンサ１４１から出力されるライト信号５５２およびクロ
ック信号の一致をとるＡＮＤ回路出力５５５に同期して
アドレスおよびデータを保持し、出力バッファ１５３か
ら、パイプライン動作に影響を与えずに独立して外部メ
インメモリへの書き込みを行う。

【００６７】さらに本発明の目的であるデバッグを行う
場合には、ＤＥＢＵＧモードをハイレベルにすることに
よってＡＮＤ回路出力のクロック信号５５７をリードア
ドレスバッファ１４８に供給する。データキャッシュミ
スが発生していない場合にはデータキャッシュミス信号
５１０の反転信号５５６がハイレベルとなり、選択回路
１４７がフェッチアドレスを選択する。したがって、毎
サイクルフェッチアドレスをリードアドレスバッファ１
４８にラッチさせ、命令フェッチアドレスを常時外部ア
ドレスバスへ出力することができ、外部で命令トレース
を行うことを可能としている。

【００６８】制御部１８は、その構成を示した図８を参
照すると、命令キャッシュミス信号５０１及びデータキ
ャッシュミス信号５１０を入力し、いずれかがアクティ
ブならロウレベルを出力する組み合せ回路１６１と、そ
の出力５６１およびｐｉｐｅＳＴＯＰ信号１０１の反転
信号の論理積を取るＡＮＤ回路１６３と、その出力でｐ
ｉｐｅＯＫ信号５６２のクロック信号をマスクするＡＮ
Ｄ回路１６４と、命令コードをデコードするデコーダ１
６６と、デコード結果の信号から各種の命令を生成する
ラッチ群１６５とを有する。キャッシュミスが発生した
場合は、組み合わせ回路１６１の出力がロウレベルとな
り、ＡＮＤ回路１６３の出力であるｐｉｐｅＯＫ信号５
６２は一義的にロウレベルとなりパイプラインを停止さ
せる。また、外部からのｐｉｐｅＳＴＯＰ信号がアクテ
ィブになりロウレベルになったときも、同様にＡＮＤ回
路１６３の出力であるｐｉｐｅＯＫ信号５６２は一義的
にロウレベルとなりパイプラインを停止させる。ラッチ
群１６５は、ＡＮＤ回路１６４の出力クロック信号５６
３に同期して命令コード５６４を読み込み順次次段へ転
送して転送レジスタＮＯを出力するラッチ１６８〜１７
０と、デコーダ１６６の出力をクロック信号５６３に同
期して読み込み、分岐命令ｂｅｑｚ、ｂｌｔｚ、ＪＵＭ
ｐ、ＡＬＵ制御信号を生成するラッチ１７１と、ラッチ
１７１の出力を読み込み信号Ｓｔｏｒｅ、ＤＣｖａｌｉ
ｄを生成するラッチ１７２と、ラッチ１７２の出力を読
み込み信号ＷＢｖａｌｉｄを生成するラッチ１７３とか
らなり、命令ｂｅｑｚおよびｂｌｔｚから条件分岐命令
をＮＯＲ１６７で生成する構成からなる。

【００６９】ａｄｄ（加算）命令の構成を示した図９を
参照すると、命令コード５６４はデコードが容易なよう
に、各フィールドは命令の種類を表す命令コード１と命
令コード２、加算のソース１の値を読み出す汎用レジス
タを指定するためのソース１レジスタＮｏ、加算のソー
ス２の値を読み出す汎用レジスタを指定するためのソー
ス２レジスタＮｏ、結果を格納する汎用レジスタを指定
するための格納レジスタＮｏに分類できる。

【００７０】まずソースの値を読み出すためにソース１
レジスタＮｏとソース２レジスタＮｏをレジスタファイ
ル部ＲＦ１３へ出力する。また命令デコーダで命令コー
ド１と命令コード２をデコードし、命令の種類を判別す
る。ａｄｄ命令であることを判別すると、ＡＬＵを加算
器として使用するためにＡＬＵ制御信号を演算実行部１
４へ出力する。

【００７１】加算結果を格納する必要があるため、ＷＢ
ステージでレジスタファイル１３への書き込みがあるこ
とを示すＷＢｖａｌｉｄ信号をＷＢステージで出力し、
レジスタファイル１３への書き込み制御を行う。加算結
果を格納するための転送レジスタＮｏはＷＢステージま
で保持し、レジスタファイル部１３へ出力する。

【００７２】またこれらの動作を説明するためのタイミ
ングチャートを示した図１０を併せて参照すると、命令
キャッシュ部１１およびデータキャッシュ部１２のミス
ヒット信号からパイプラインが進んでも良いことを示す
ｐｉｐｅＯＫ信号５６２を生成する。

【００７３】各パイプラインはｐｉｐｅＯＫ信号５６２
がハイレベルの場合のみ同期して次のステージへ進むこ
とができる。本発明の構成要素であるパイプラインを停
止させるための信号ｐｉｐｅＳＴＯＰは外部端子より入
力され、組み合せ回路１６１の出力するキャシュミス信
号５６１がハイレベルになるタイミングでロウレベルの
ｐｉｐｅＯＫ信号を出力することによって強制的にパイ
プラインをストップすることができる。

【００７４】パイプラインはＩＦ，ＲＦ，ＥＸ，ＤＣ，
ＷＢの５つのステージがあり、図１１に示すキャッシュ
ヒットからキャッシュミス時のパイプライン動作のタイ
ミングチャートのように、通常は１ステージ１サイクル
で実行するため、実質的に１命令１サイクルとなる。そ
れぞれのステージの詳細と各部の動作は次の通りであ
る。

【００７５】ＩＦステージでは、プログラムカウンタ部
１５で生成するフェッチアドレス信号５０３で命令キャ
ッシュ部１１をアクセスし、命令コードを得る。命令キ
ャッシュ部１１でミスヒットだった場合には、バスイン
タフェース部１７を通して外部メインメモリにアクセス
し、命令コードを入力する。

【００７６】ＲＦステージでは、使用する汎用レジスタ
の値をレジスタファイルＲＦ１３から読み出す。また、
分岐命令の場合には分岐アドレス生成部１６によって分
岐先アドレスを生成するとともに分岐条件が成立した場
合はフェッチアドレスを分岐先アドレスへ切り替える。

【００７７】ＥＸステージでは、ＲＦステージで読み出
した汎用レジスタの値や命令コード中で指定されるイミ
ディエート値を入力として演算実行部１４で演算を実行
する。ロード／ストア命令の場合、この計算した値がデ
ータアドレスとなる。

【００７８】ＤＣステージでは、ロード命令やストア命
令時のデータキャッシュ部１２へのアクセスを行う。ロ
ード／ストア命令以外の命令の場合は、このステージで
は何も実行しない。ロード／ストア命令の場合は、ＥＸ
ステージで生成したデータアドレスによってデータキャ
ッシュ部１２へアクセスし、ヒットした場合にはデータ
を得る。ミスヒットした場合にはバスインタフェース部
１７を介して外部メインメモリへアクセスする。

【００７９】ＷＢステージでは、レジスタファイル１３
への書き込みを行う。

【００８０】命令キャッシュミスやデータキャッシュミ
スが発生した場合には、制御部１８のｐｉｐｅＯＫ信号
がロウレベルとなり、すべてのパイプラインステージが
停止する。

【００８１】次に本発明の第１の実施の形態のマイクロ
プロセッサ１ａの動作をタイミングチャートを参照しな
がら説明する。バスホールド要求等で、外部バスへアド
レスを出力できない場合のタイミングチャートを示した
図１２を参照すると、バスホールド要求は、外部システ
ムがアドレスバスおよびデータバスを使用してＤＭＡ転
送を行う場合等に発生する。したがって、バスホールド
期間中はマイクロプロセッサ１ａはアドレスバス、およ
びデータバスを駆動することはできない。

【００８２】バスホールド要求の通知は、外部システム
からＨＬＤＲＥＱ信号によって行われる。マイクロプロ
セッサ１ａのバスホールド要求の受け付けは、ＨＬＤＡ
Ｋ信号をアクティブにすることによって行う。したがっ
て、図１に示すシステム構成図のように、このＨＬＤＡ
Ｋ信号をインバータ４で反転させｐｉｐｅＳＴＯＰ信号
として入力する。すなわち、ＨＬＤＡＫ信号はロウアク
ティブであり、ｐｉｐｅＳＴＯＰ信号はハイアクティブ
である。したがって、バスホールド時にｐｉｐｅＯＫ信
号がマスクされることとなり、パイプラインを止めるこ
とが可能となる。

【００８３】すべてのパイプラインステージがストップ
するため、例えば図１２では、ｐｉｐｅＳＴＯＰ信号が
３クロックサイクルハイレベルとなることから４クロッ
クサイクル目でｉｎｓｔ４が実行されるので、結局各命
令ｉｎｓｔ１〜５はそれぞれＷＢ、ＤＣ、ＥＸ、ＲＦ、
ＩＦの各ステージが３クロックサイクルの間内部状態が
保持されることになる。

【００８４】また、ストア命令で外部メインメモリへの
データライトが発生した場合のタイミングチャートを示
した図１３を参照すると、外部メインメモリへのライト
バスサイクルは、バスインタフェース部１７から出力さ
れる制御信号によって外部へ通知され、外部でデータを
受け取ることができたならバスサイクルを終了する。

【００８５】したがって、マイクロプロセッサ１ａがラ
イトバスサイクルを起動してから、データストローブが
終了するまでのライトバスサイクル期間中のみ、ｐｉｐ
ｅＳＴＯＰ信号をアクティブにすることにより、パイプ
ラインを止めることが可能である。このとき、アドレス
バスには命令ｉｎｓｔ４に代ってライトアドレスが出力
され、データバスにはデータストローブ信号がロウレベ
ルの間ライトデータが出力されている。

【００８６】次に、本発明の第２の実施例のマイクロプ
ロセッサ１ｂ構成図を示した図１４を参照すると、第１
の実施の形態で説明したｐｉｐｅＳＴＯＰ信号を、バス
インタフェース部内で生成している点以外は、第１の実
施の形態と同様であり、対応する構成要素には同一の符
号を付して構成の説明は省略する。

【００８７】バスインタフェース部の構成を示した図１
５を参照すると、第１の実施の形態で用いた図６のバス
インタフェース部とはシーケンスサ１７５にｐｉｐｅＳ
ＴＯＰ信号生成回路が追加されたことが異なる。それ以
外の構成要素は同一であるので同一の符号を付して構成
の説明は省略する。

【００８８】このバスインタフェース部１７では、シー
ケンサ１７５の内部にバスホールド要求を受け付けてＨ
ＬＤＡＫ信号をアクティブにすると同時に、このＨＬＤ
ＡＫ信号を反転させて生成したｐｉｐｅＳＴＯＰ信号を
アクティブにする。さらにライトバスサイクル期間中に
もバスサイクルスタート信号とデータストローブ信号の
論理積を取りその反転信号と上述のｐｉｐｅＳＴＯＰ信
号との論理和を取って、ｐｉｐｅＳＴＯＰ信号をアクテ
ィブにすることにより、パイプラインを停止させること
が可能となる。

【００８９】上述した第１および第２の実施の形態にお
いては、キャッシュメモリを内蔵した場合のマイクロプ
ロセッサを例として説明したが、命令格納用メモリを内
蔵したシングルチップマイコンに応用することも可能で
あることは明らかである。

【００９０】

【発明の効果】以上説明したように、本発明のマイクロ
プロセッサは、メモリアクセスまたはバスホールド要求
が無く外部バスを使用していない場合には内部回路情報
を外部バスに出力するバス選択手段と、外部バスを使用
している場合にはパイプライン動作を停止させて内部回
路情報の出力を保留するパイプライン停止手段とを用い
て、内蔵する命令格納用メモリから取り出した命令を実
行する動作状態であっても命令のトレースを外部から行
なうことが出来るように構成したので、従来の技術と比
較して次のような効果がある。 （１）内蔵メモリを使用した状態で完全な命令トレース
を行うことができる。内蔵メモリがキャッシュメモリの
場合では、使用禁止にした場合に比べ、命令キャッシュ
ミスヒット時の外部メインメモリアクセスに５サイクル
かかると仮定すると、１命令で４サイクルの短縮とな
り、命令トレース時間全体では約８０％短縮することが
できる。 （２）データライトが発生し外部バスへ内部情報を出力
できない場合には、内部パイプラインを停止させ、内部
情報を保持しておくことができる。 （３）バスホールド要求によって外部バスへ内部情報を
出力できない場合には、内部パイプラインを停止させ、
内部状態を保持しておくことができる。 （４）分岐の場合のみならず、すべての命令において内
部情報を出力することにより、どのような命令シーケン
スでも命令トレースを行うことができる。

【００９１】また、キャッシュメモリを内蔵した場合だ
けでなく、命令格納用メモリを内蔵したシングルチップ
マイコンに応用することも出来る。

【図面の簡単な説明】

【図１】本発明における実施の形態のシステム構成を示
す図である。

【図２】本発明のマイクロプロセッサの第１の実施の形
態を示す構成図である。

【図３】命令キャッシュ部の構成図である。

【図４】データキャッシュ部の構成図である。

【図５】プログラムカウンタ部の構成図である。

【図６】分岐アドレス生成部の構成図である。

【図７】バスインタフェース部の構成図である。

【図８】制御部の構成図である。

【図９】ａｄｄ命令の命令コード例を示す図である。

【図１０】ｐｉｐｅＯＫ信号を説明するためのタイミン
グチャートである。

【図１１】キャッシュヒット→ミス時のパイプラインが
詰まった状態のタイミングチャートである。

【図１２】バスホールド時のタイミングタイミングチャ
ートである。

【図１３】ライトバスサイクル時のタイミングタイミン
グチャートである。

【図１４】本発明のマイクロプロセッサの第２の実施の
形態を示す構成図である。

【図１５】バスインタフェース部の構成図である。

【図１６】従来のマイクロプロセッサの構成図である。

【図１７】図１６のマイクロプロセッサのタイミングチ
ャートである。

【図１８】従来のマイクロプロセッサの他の構成図であ
る。

【図１９】図１８のマイクロプロセッサのタイミングチ
ャートである。

【図２０】図１８のマイクロプロセッサのライトバスサ
イクル時のタイミングチャートである。

【図２１】図１８のマイクロプロセッサのバスホールド
時のタイミングチャートである。

【図２２】図１８のマイクロプロセッサの命令列の一例
を示す図である。

【符号の説明】

１ マイクロプロセッサ ２ メモリコントローラ ３ メインメモリ ４，１４６ インバータ ５ 外部アドレスバス ６ 外部データバス １１，１８２ 命令キャッシュ部 １２ データキャッシュ部 １３ レジスタファイル部 １４，１８５ 演算実行部 １５ プログラムカウンタ部 １６ 分岐アドレス生成部 １７，１８１ バスインタフェース部 １８ 制御部 １９〜２２，１８６〜１８９ 端子 １０１，１０７，１２７，１２９，１４７ 選択回路 １０２〜１０４，１０６，１０８，１１１，１６８〜１
７３ ラッチ １１１ ＡＬＵ １１２，１６６ デコーダ １１３ タグ部 １１４ データ部 １１５ 比較器 １１６，１５６，１５７ 入力バッファ １１７，１４３，１４９，１５３，１５４ 出力バッ
ファ １１８ 入出力バッファ １１９，１２１〜１２３，１３４，１３５，１４２，１
４３，１４５，１６３，１６４ ＡＮＤ回路 １２４〜１２５ レジスタ １２８，１３１，１３３ 加算器 １３６，１４４，１６７，１７６，１７７ ＯＲ回路 １４１，１７５ シーケンサ １４８ リードアドレスバッファ １５０ ライトバッファ １５１ ライトアドレスバッファ １５２ ライトデータバッファ １６１ 組み合せ回路 １６５ ラッチ群 １８３ 命令プリフェッチ部 １８４ 命令デコーダ・アドレス計算部

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 クロック信号に応答して１クロック毎に
   実行命令アドレスを更新して出力するプログラムカウン
   タと、前記クロック信号に応答して前記実行命令アドレ
   スを受けてキャッシュヒット時は対応する命令コードを
   出力しミスヒット時はミスヒット信号を出力する命令格
   納用キャッシュメモリと、前記命令コードを受けて前記
   クロック信号に応答してその命令を実行する命令実行制
   御手段と、前記実行命令アドレスを保持し外部バスに接
   続されたバスインターフェースと、前記プログラムカウ
   ンタおよび前記命令実行制御手段への前記クロック信号
   の供給を許可するパイプライン動作許可信号を発生する
   パイプライン停止手段とを有し、前記実行命令アドレス
   の更新，前記命令コードの出力並びに前記命令の実行を
   それぞれ１クロック単位でパイプライン動作を行うマイ
   クロプロセッサにおいて、前記パイプライン停止手段は、前記ミスヒット信号が発
   生したときに前記パイプライン動作許可信号を非アクテ
   ィブとして前記クロック信号の供給を停止し、前記バス
   インターフェースは、前記ミスヒット信号が発生したと
   きまたは前記マイクロプロセッサがデバッグモードであ
   るときに前記実行命令アドレスを前記外部バスに出力す
   る ことを特徴とするマイクロプロセッサ。
2. 【請求項２】 前記パイプライン停止手段は、前記ミス
   ヒット信号を入力する組み合せ回路と、この組み合せ回
   路の出力信号と外部から入力したパイプラインの動作停
   止用の第１の制御信号の反転信号とを入力する第１の論
   理積回路とを有し、この第１の論理積回路の出力を前記
   パイプライン動作許可信号としてパイプライン制御手段
   のクロックが供給される論理回路へ供給し、前記第１の
   制御信号がアクティブになったときに前記第１の論理積
   回路の出力で前記パイプライン動作許可信号を非アクテ
   ィブにして前記論理回路の前記クロック信号の出力をマ
   スクすることにより強制的に前記パイプライン動作を停
   止させ、前記プログラムカウンタおよび前記命令実行制
   御手段がこのときの内部状態を保持するように構成する
   請求項１記載のマイクロプロセッサ。
3. 【請求項３】 前記パイプライン動作許可信号が供給さ
   れる前記パイプライン制御手段は、前記命令格納用キャ
   ッシュメモリのアドレスを受けるラッチ手段とデータキ
   ャッシュメモリのアドレスを受けるラッチ手段と前記プ
   ログラムカウンタのアドレス更新手段と命令コードおよ
   び命令デコーダのデコード結果から所定の制御信号およ
   び分岐命令を生成する前記命令実行制御手段のラッチ手
   段とにそれぞれ供給されるクロック信号をマスクするた
   めの論理回路である請求項２記載のマイクロプロセッ
   サ。
4. 【請求項４】 前記第１の制御信号は、内部回路から外
   部に接続されるメモリコントローラに出力するバスホー
   ルド信号の受付け通知信号を反転した信号からなる請求
   項２記載のマイクロプロセッサ。
5. 【請求項５】 前記パイプライン停止手段は、外部から
   入力する前記第１の制御信号に代えて内部回路で生成さ
   れる第２の制御信号が用いられ、この第２の制御信号
   は、前記内部回路で生成されるバスサイクルスタート信
   号とデータストローブ信号との論理積を取る第２の論理
   積回路と、この第２の論理積回路の反転出力とバスホー
   ルド信号の受付け通知信号の反転信号との論理和をとっ
   て前記第２の制御信号を出力する論理和回路とを有し、
   バスホールド時に前記第２の制御信号をアクティブにす
   ることによって強制的に前記パイプライン動作を停止さ
   せ、かつこのときの内部状態を保持するように構成する
   請求項２記載のマイクロプロセッサ。
6. 【請求項６】 ライトバスサイクル時に前記第２の制御
   信号をアクティブにすることによって強制的に前記パイ
   プライン動作を停止させるように構成する請求項５記載
   のマイクロプロセッサ。