JP2611450B2 - 半導体集積回路及びその製造方法 - Google Patents
半導体集積回路及びその製造方法Info
- Publication number
- JP2611450B2 JP2611450B2 JP1226073A JP22607389A JP2611450B2 JP 2611450 B2 JP2611450 B2 JP 2611450B2 JP 1226073 A JP1226073 A JP 1226073A JP 22607389 A JP22607389 A JP 22607389A JP 2611450 B2 JP2611450 B2 JP 2611450B2
- Authority
- JP
- Japan
- Prior art keywords
- buried layer
- type
- conductivity type
- layer
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路及びその製造方法に関し、特
にバイポーラトランジスタとCMOSトランジスタとを同一
基板上に形成するBi−CMOSトランジスタの埋込層の構造
及び形成方法に関する。
にバイポーラトランジスタとCMOSトランジスタとを同一
基板上に形成するBi−CMOSトランジスタの埋込層の構造
及び形成方法に関する。
従来のP+型埋込層とN+型埋込層をセルフアラインに形
成した場合のBi−CMOSトランジスタの縦断面図を第５図
に示す。
成した場合のBi−CMOSトランジスタの縦断面図を第５図
に示す。
Ｐ型シリコン基板１とＮ型エピタキシャル層５の間に
N+型埋込層３とP+型埋込層４がセルフアラインに形成さ
れており互いに接した構造となっている。P+型埋込層３
の存在するエピタキシャル層の一部の領域に、Ｐチャネ
ルMOSトランジスタが形成されるＮウェル領域７が設け
られ、P+型埋込層４の存在するエピタキシャル層の一部
の領域にバイポーラトランジスタの絶縁分離領域及びＮ
チャネルMOSトランジスタが形成されるＰウェル領域６
が設けられている。またP+型埋込層３の存在するエピタ
キシャル層の他の一部の領域には、NPNバイポーラトラ
ンジスタが形成される。そしてフィールド絶縁層８、ゲ
ート酸化膜９、ＮチャネルMOSトランジスタのゲート電
極10、ＰチャネルMOSトランジスタのゲート電極11、Ｎ
チャネルソース・ドレイン領域13、Ｐチャネルソース・
ドレイン領域14が設けられ、それぞれＮチャネルMOSト
ランジスタ及びＰチャネルMOSトランジスタが形成され
ている。更にN+コレクタ電極引き出し領域12、外部ベー
ス領域15、ベース領域16、エミッタ領域17が形成され、
Ｎ型エピタキシャル領域５とともにNPNトランジスタが
形成されている。NPNトランジスタのまわりのP+型埋込
層４及びＰウェル領域６はバイポーラトランジスタ間の
絶縁分離の役目をはたしている。
N+型埋込層３とP+型埋込層４がセルフアラインに形成さ
れており互いに接した構造となっている。P+型埋込層３
の存在するエピタキシャル層の一部の領域に、Ｐチャネ
ルMOSトランジスタが形成されるＮウェル領域７が設け
られ、P+型埋込層４の存在するエピタキシャル層の一部
の領域にバイポーラトランジスタの絶縁分離領域及びＮ
チャネルMOSトランジスタが形成されるＰウェル領域６
が設けられている。またP+型埋込層３の存在するエピタ
キシャル層の他の一部の領域には、NPNバイポーラトラ
ンジスタが形成される。そしてフィールド絶縁層８、ゲ
ート酸化膜９、ＮチャネルMOSトランジスタのゲート電
極10、ＰチャネルMOSトランジスタのゲート電極11、Ｎ
チャネルソース・ドレイン領域13、Ｐチャネルソース・
ドレイン領域14が設けられ、それぞれＮチャネルMOSト
ランジスタ及びＰチャネルMOSトランジスタが形成され
ている。更にN+コレクタ電極引き出し領域12、外部ベー
ス領域15、ベース領域16、エミッタ領域17が形成され、
Ｎ型エピタキシャル領域５とともにNPNトランジスタが
形成されている。NPNトランジスタのまわりのP+型埋込
層４及びＰウェル領域６はバイポーラトランジスタ間の
絶縁分離の役目をはたしている。
上述した従来のP+型とN+型の埋込層が接した構造をも
つBi−CMOSトランジスタでは、P+型埋込層とN+型埋込層
を１回のフォトリソグラフィ工程（以下PR工程という）
で形成することができるという利点がある。以下第６図
を用いて説明する。
つBi−CMOSトランジスタでは、P+型埋込層とN+型埋込層
を１回のフォトリソグラフィ工程（以下PR工程という）
で形成することができるという利点がある。以下第６図
を用いて説明する。
まず、第６図（Ａ）に示すように、Ｐ型シリコン基板
１上に熱酸化膜101を300〜1000Å形成しその上にシリコ
ン窒化膜102を1000〜3000Å成長させる。
１上に熱酸化膜101を300〜1000Å形成しその上にシリコ
ン窒化膜102を1000〜3000Å成長させる。
次に第６図（Ｂ）に示すように、PR工程を経てシリコ
ン窒化膜102の一部を異方性エッチングする。このとき
熱酸化膜101はエッチングのストッパーとなる。次に残
ったシリコン窒化膜102をマスクとしてＮ型の不純物、
例えばヒ素をエネルギー40〜80KeVドーズ量1013〜５×1
04cm-2の条件でイオン注入する。
ン窒化膜102の一部を異方性エッチングする。このとき
熱酸化膜101はエッチングのストッパーとなる。次に残
ったシリコン窒化膜102をマスクとしてＮ型の不純物、
例えばヒ素をエネルギー40〜80KeVドーズ量1013〜５×1
04cm-2の条件でイオン注入する。
次に第６図（Ｃ）に示すように、熱酸化を行い酸化膜
105を4000〜10000Å形成し、その後シリコン窒化膜102
及び熱酸化膜101をエッチングして取り除く。その後酸
化膜105をマスクとしてＰ型の不純物、たとえばボロン
をエネルギー30〜80keV、ドーズ量１×1013〜５×1014c
m-2の条件でイオン注入する。
105を4000〜10000Å形成し、その後シリコン窒化膜102
及び熱酸化膜101をエッチングして取り除く。その後酸
化膜105をマスクとしてＰ型の不純物、たとえばボロン
をエネルギー30〜80keV、ドーズ量１×1013〜５×1014c
m-2の条件でイオン注入する。
次に第６図（Ｄ）に示すように酸化膜105をエッチン
グして取り除く。
グして取り除く。
次に第６図（Ｅ）に示すように、エピタキシャル成長
してエピタキシャル層５を形成することによりN+型埋込
層３と及びP+型埋込層４が形成される。
してエピタキシャル層５を形成することによりN+型埋込
層３と及びP+型埋込層４が形成される。
しかしながら、上述した従来の埋込層を有するBi−CM
OSトランジスタではN+型埋込層３とP+型埋込層４が接し
ているため、その間の耐圧が低くなってしまうという欠
点がある。またバイポーラトランジスタのコレクタ・基
板間の側面容量は、N+型埋込層３とP+型埋込層４の空乏
層が広がりにくいため、大きくなってしまうという欠点
がある。一方、高速化するためのコレクタ抵抗低減のた
め、N+型埋込層の濃度を高くする必要がある。またラッ
チアップに強くするためにN+型埋込層及びP+型埋込層の
濃度を高くする必要がある。そのときP+型埋込層とN+型
埋込層が従来の構造の様に直接接している場合、たとえ
ばP+型埋込層の濃度が１×1018cm-3程度、N+型埋込層の
濃度が５×1019cm-3程度になると埋込層間の耐圧は４〜
5Vと極めて小さくなり、微細化がさまたげられるととも
に、バイポーラトランジスタのコレクタ・基板間の側面
容量が大きくなり高速化のさまたげとなる。
OSトランジスタではN+型埋込層３とP+型埋込層４が接し
ているため、その間の耐圧が低くなってしまうという欠
点がある。またバイポーラトランジスタのコレクタ・基
板間の側面容量は、N+型埋込層３とP+型埋込層４の空乏
層が広がりにくいため、大きくなってしまうという欠点
がある。一方、高速化するためのコレクタ抵抗低減のた
め、N+型埋込層の濃度を高くする必要がある。またラッ
チアップに強くするためにN+型埋込層及びP+型埋込層の
濃度を高くする必要がある。そのときP+型埋込層とN+型
埋込層が従来の構造の様に直接接している場合、たとえ
ばP+型埋込層の濃度が１×1018cm-3程度、N+型埋込層の
濃度が５×1019cm-3程度になると埋込層間の耐圧は４〜
5Vと極めて小さくなり、微細化がさまたげられるととも
に、バイポーラトランジスタのコレクタ・基板間の側面
容量が大きくなり高速化のさまたげとなる。
また第６図（Ｂ）及び（Ｃ）に示したように、高濃度
の不純物たとえばヒ素を70keV、１×1016cm2の条件でイ
オン注入した領域を熱酸化した場合、酸化膜105とシリ
コン窒化膜の境界Ａ部にストレスがかかり欠陥を生じや
すく、P+型埋込層とN+型埋込層間のリークが問題とな
る。またエピタキシャル層の成長時にも欠陥が悪影響を
及ぼす。
の不純物たとえばヒ素を70keV、１×1016cm2の条件でイ
オン注入した領域を熱酸化した場合、酸化膜105とシリ
コン窒化膜の境界Ａ部にストレスがかかり欠陥を生じや
すく、P+型埋込層とN+型埋込層間のリークが問題とな
る。またエピタキシャル層の成長時にも欠陥が悪影響を
及ぼす。
第１の発明の半導体集積回路は、第１導電型の半導体
基板上に形成され所定の導電型の不純物分布がほぼ均一
な半導体層と、この半導体層内に設けられたバイポーラ
トランジスタ領域及び第１導電チャネル型MOSトランジ
スタ領域の下部の前記半導体基板に形成された濃度の高
い第２導電型の第１の埋込層と、バイポーラトランジス
タの絶縁分離領域及び第２導電チャネル型MOSトランジ
スタ領域の下部の前記半導体基板に形成された濃度の高
い第１導電型の第２の埋込層とを有する半導体集積回路
において、前記第１及び第２の埋込層間の前記半導体基
板に濃度の低い第２導電型の第３の埋込層を設けたこと
を特徴とするものである。
基板上に形成され所定の導電型の不純物分布がほぼ均一
な半導体層と、この半導体層内に設けられたバイポーラ
トランジスタ領域及び第１導電チャネル型MOSトランジ
スタ領域の下部の前記半導体基板に形成された濃度の高
い第２導電型の第１の埋込層と、バイポーラトランジス
タの絶縁分離領域及び第２導電チャネル型MOSトランジ
スタ領域の下部の前記半導体基板に形成された濃度の高
い第１導電型の第２の埋込層とを有する半導体集積回路
において、前記第１及び第２の埋込層間の前記半導体基
板に濃度の低い第２導電型の第３の埋込層を設けたこと
を特徴とするものである。
第２の発明の半導体集積回路の製造方法は、第１導電
型の半導体基板上に耐酸化性の絶縁膜を形成する工程
と、この絶縁膜を選択的に除去したのち第２導電型の不
純物を導入し絶縁膜が除去された前記半導体基板に濃度
の低い第２導電型埋込層を形成する工程と、前記絶縁膜
の側面に多結晶シリコン膜からなるサイドウォールを形
成したのち第２導電型の不純物を導入しサイドウォール
の下部を除く前記第２導電型埋込層に濃度の高い第２導
電型の第１の埋込層を形成する工程と、前記サイドウォ
ールを除去したのち前記絶縁膜をマスクとし前記第２導
電型埋込層及び前記第１の埋込層上に酸化膜を形成する
工程と、マスクとした前記絶縁膜を除去したのち前記酸
化膜をマスクとし第１導電型の不純物を導入して前記半
導体基板に濃度の高い第１導電型の第２の埋込層を形成
する工程と、マスクとした前記酸化膜を除去したのち全
面に所定の導電型の半導体層を形成する工程とを含むこ
とを特徴とするものである。
型の半導体基板上に耐酸化性の絶縁膜を形成する工程
と、この絶縁膜を選択的に除去したのち第２導電型の不
純物を導入し絶縁膜が除去された前記半導体基板に濃度
の低い第２導電型埋込層を形成する工程と、前記絶縁膜
の側面に多結晶シリコン膜からなるサイドウォールを形
成したのち第２導電型の不純物を導入しサイドウォール
の下部を除く前記第２導電型埋込層に濃度の高い第２導
電型の第１の埋込層を形成する工程と、前記サイドウォ
ールを除去したのち前記絶縁膜をマスクとし前記第２導
電型埋込層及び前記第１の埋込層上に酸化膜を形成する
工程と、マスクとした前記絶縁膜を除去したのち前記酸
化膜をマスクとし第１導電型の不純物を導入して前記半
導体基板に濃度の高い第１導電型の第２の埋込層を形成
する工程と、マスクとした前記酸化膜を除去したのち全
面に所定の導電型の半導体層を形成する工程とを含むこ
とを特徴とするものである。
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の断面図である。
第１図においてＰ型シリコン基板１とその上に形成さ
れたＮ型エピタキシャル領域５との間には、N+型埋込層
３とP+型埋込層４がシリコン基板１に形成されており、
更にその境界領域にはN+型埋込層３よりも不純物濃度の
低いN-型埋込層２がシリコン基板１に形成されている。
N+型埋込層３の存在するエピタキシャル層の一部の領域
にはＰチャネルMOSトランジスタが形成されるＮウェル
領域７が設けられており、またN+型埋込層３の存在する
エピタキシャル層の他の一部の領域にはバイポーラトラ
ンジスタが形成される。P+型埋込層４の存在するエピタ
キシャル層の一部の領域にはバイポーラトランジスタの
絶縁分離領域及びＮチャネルMOSトランジスタが形成さ
れるＰウェル領域６が設けられている。そして、これら
エピキシャル層上には、フィールド絶縁層８、ゲート酸
化膜９、ＮチャネルMOSトランジスタのゲート電極10,P
チャネルMOSトランジスタのゲート電極11,Nチャネルソ
ース・ドレイン領域13,Pチャネルソース・ドレイン領域
14が設けられ、ＮチャネルMOSトランジスタ及びＰチャ
ネルMOSトランジスタが形成されている。更にN+コレク
タ電極引き出し領域12,P+型外部ベース領域15,P型ベー
ス領域16,N+エミッタ領域17が形成され、Ｎ型エピタキ
シャル領域５とともにNPNトランジスタが形成されてい
る。NPNトランジスタのまわりのP+型埋込層４及びＰウ
ェル領域６は、バイポーラトランジスタ間の絶縁分離の
役目をはたしている。
れたＮ型エピタキシャル領域５との間には、N+型埋込層
３とP+型埋込層４がシリコン基板１に形成されており、
更にその境界領域にはN+型埋込層３よりも不純物濃度の
低いN-型埋込層２がシリコン基板１に形成されている。
N+型埋込層３の存在するエピタキシャル層の一部の領域
にはＰチャネルMOSトランジスタが形成されるＮウェル
領域７が設けられており、またN+型埋込層３の存在する
エピタキシャル層の他の一部の領域にはバイポーラトラ
ンジスタが形成される。P+型埋込層４の存在するエピタ
キシャル層の一部の領域にはバイポーラトランジスタの
絶縁分離領域及びＮチャネルMOSトランジスタが形成さ
れるＰウェル領域６が設けられている。そして、これら
エピキシャル層上には、フィールド絶縁層８、ゲート酸
化膜９、ＮチャネルMOSトランジスタのゲート電極10,P
チャネルMOSトランジスタのゲート電極11,Nチャネルソ
ース・ドレイン領域13,Pチャネルソース・ドレイン領域
14が設けられ、ＮチャネルMOSトランジスタ及びＰチャ
ネルMOSトランジスタが形成されている。更にN+コレク
タ電極引き出し領域12,P+型外部ベース領域15,P型ベー
ス領域16,N+エミッタ領域17が形成され、Ｎ型エピタキ
シャル領域５とともにNPNトランジスタが形成されてい
る。NPNトランジスタのまわりのP+型埋込層４及びＰウ
ェル領域６は、バイポーラトランジスタ間の絶縁分離の
役目をはたしている。
このように構成された第１の実施例においては、N+型
埋込層３とP+型埋込層４の間にN-型埋込層２が存在する
ため、N+型埋込層３とP+型埋込層４の間のシリコン基板
１にかかる電界を緩和し、埋込層間の耐圧の上昇をもた
らす。またN-型埋込層２に空乏層が広がりやすくなるた
め、バイポーラトランジスタのコレクタ・基板間の側面
容量を小さくすることができる。
埋込層３とP+型埋込層４の間にN-型埋込層２が存在する
ため、N+型埋込層３とP+型埋込層４の間のシリコン基板
１にかかる電界を緩和し、埋込層間の耐圧の上昇をもた
らす。またN-型埋込層２に空乏層が広がりやすくなるた
め、バイポーラトランジスタのコレクタ・基板間の側面
容量を小さくすることができる。
次に本第１の実施例の特徴である埋込層の形成方法を
第２の実施例として第２図を用いて説明する。
第２の実施例として第２図を用いて説明する。
まず第２図（Ａ）に示すように、Ｐ型シリコン基板１
上に熱酸化膜101を300〜1500Å形成し、その上にシリコ
ン窒化膜102を1000〜4000Å成長させる。
上に熱酸化膜101を300〜1500Å形成し、その上にシリコ
ン窒化膜102を1000〜4000Å成長させる。
次に第２図（Ｂ）に示すように、PR工程を経てパター
ニングし、シリコン窒化膜102の一部を異方性エッチン
グする。このとき熱酸化膜101はエッチングのストッパ
ーとなる。次に残ったシリコン窒化膜102及びその下の
熱酸化膜101をマスクとしてＮ型の不純物、例えばリン
をエネルギー30〜50keV、ドーズ量１×1013〜１×1014c
m-2の条件でイオン注入しN-型埋込層２を形成する。
ニングし、シリコン窒化膜102の一部を異方性エッチン
グする。このとき熱酸化膜101はエッチングのストッパ
ーとなる。次に残ったシリコン窒化膜102及びその下の
熱酸化膜101をマスクとしてＮ型の不純物、例えばリン
をエネルギー30〜50keV、ドーズ量１×1013〜１×1014c
m-2の条件でイオン注入しN-型埋込層２を形成する。
次に第２図（Ｃ）に示すように、多結晶シリコン膜10
3を2000〜4000Åの厚さに成長する。
3を2000〜4000Åの厚さに成長する。
次に第２図（Ｄ）に示すように、多結晶シリコン膜を
エッチングしてシリコン窒化膜102の側壁にサイドウォ
ール104を形成する。このとき熱酸化膜101はエッチバッ
クのストッパーとなりＰ型シリコン基板１にダメージを
あたえることはない。次でシリコン窒化膜102及びサイ
ドウォール104をマスクとしてＮ型の不純物、たとえば
ヒ素をエネルギー40〜80keV、ドーズ量１×1015〜１×1
016cm-2の条件でイオン注入しN+型埋込層３を形成す
る。
エッチングしてシリコン窒化膜102の側壁にサイドウォ
ール104を形成する。このとき熱酸化膜101はエッチバッ
クのストッパーとなりＰ型シリコン基板１にダメージを
あたえることはない。次でシリコン窒化膜102及びサイ
ドウォール104をマスクとしてＮ型の不純物、たとえば
ヒ素をエネルギー40〜80keV、ドーズ量１×1015〜１×1
016cm-2の条件でイオン注入しN+型埋込層３を形成す
る。
次に第２図（Ｅ）に示すように、多結晶シリコンで形
成したサイドウォール104をエッチングで取り除く。
成したサイドウォール104をエッチングで取り除く。
次に第２図（Ｆ）に示すように、熱酸化を行い酸化膜
105を4000〜10000Å形成し、その後シリコン窒化膜102
及び熱酸化膜101をエッチングして取り除く。その後酸
化膜105をマスクとしてＰ型の不純物、たとえばボロン
をエネルギー30〜80keV、ドーズ量１×1013〜５×1014c
m-2の条件でイオン注入しP+型埋込層４を形成する。
105を4000〜10000Å形成し、その後シリコン窒化膜102
及び熱酸化膜101をエッチングして取り除く。その後酸
化膜105をマスクとしてＰ型の不純物、たとえばボロン
をエネルギー30〜80keV、ドーズ量１×1013〜５×1014c
m-2の条件でイオン注入しP+型埋込層４を形成する。
次に第２図（Ｇ）に示すように、酸化膜105をエッチ
ングして取り除き、次で第２図（Ｈ）に示すように、エ
ピタキシャル成長してＮ型エピタキシャル層５を形成す
る。
ングして取り除き、次で第２図（Ｈ）に示すように、エ
ピタキシャル成長してＮ型エピタキシャル層５を形成す
る。
以上の方法によりN+型埋込層３及びP+型埋込層４及び
その間にはさまれた不純物濃度の低いN-型埋込層２をそ
れぞれセルファラインに形成することができる。
その間にはさまれた不純物濃度の低いN-型埋込層２をそ
れぞれセルファラインに形成することができる。
このようにして製造された第２の実施例によれば、P+
型埋込層とN+型埋込層間の耐圧を10〜15Vと従来のもの
より２〜３倍に高くすることができる。
型埋込層とN+型埋込層間の耐圧を10〜15Vと従来のもの
より２〜３倍に高くすることができる。
また第２図（Ｂ）〜（Ｆ）に示したように、酸化膜10
5を形成するときにシリコン窒化膜との境界部分には従
来例よりも低エネルギーで低濃度のイオン注入がされて
いるため、従来例に比較してストレスによる欠陥が生じ
にくく、P+型埋込層とN+型埋込層間のリークを起りにく
くできる。従ってトランジスタ歩留りを向上させること
ができる。
5を形成するときにシリコン窒化膜との境界部分には従
来例よりも低エネルギーで低濃度のイオン注入がされて
いるため、従来例に比較してストレスによる欠陥が生じ
にくく、P+型埋込層とN+型埋込層間のリークを起りにく
くできる。従ってトランジスタ歩留りを向上させること
ができる。
第３図は本発明の第３の実施例の断面図である。
第３図においてＰ型シリコン基板１とその上に形成さ
れたＮ型エピタキシャル領域５との間におけるＰチャネ
ルMOSトランジスタ領域及びバイポーラトランジスタ領
域の下には、N+型埋込層３が、そしてＮチャネルMOSト
ランジスタ領域及びバイポーラトランジスタの絶縁領域
の下には、P+型埋込層４とN-型埋込層2Aが存在してい
る。N-型埋込層2AはP+型埋込層４とN+型埋込層３の間及
びP+型埋込層４の下部に延在して形成されており、P+型
埋込層４をＰ型シリコン基板１から電気的に分離してい
る。また、P+型埋込層４、N-型埋込層2A、N+型埋込層３
は、それぞれセルファラインで形成された構造となって
いる。
れたＮ型エピタキシャル領域５との間におけるＰチャネ
ルMOSトランジスタ領域及びバイポーラトランジスタ領
域の下には、N+型埋込層３が、そしてＮチャネルMOSト
ランジスタ領域及びバイポーラトランジスタの絶縁領域
の下には、P+型埋込層４とN-型埋込層2Aが存在してい
る。N-型埋込層2AはP+型埋込層４とN+型埋込層３の間及
びP+型埋込層４の下部に延在して形成されており、P+型
埋込層４をＰ型シリコン基板１から電気的に分離してい
る。また、P+型埋込層４、N-型埋込層2A、N+型埋込層３
は、それぞれセルファラインで形成された構造となって
いる。
この第３の実施例では、N+型埋込層３とP+型埋込層４
との間の耐圧を高くするだけでなく、α線ソフトエラー
に強い構造となっている。たとえばBi−CMOSでSRAMを形
成する場合、α線がＰ型シリコン基板１に入り、発生す
る電子がメモリーセルを構成するＮチャネルMOSトラン
ジスタのN+ドレイン領域13に収集されたソフトエラーを
起す。本第３の実施例の場合は、N-型埋込層2AとP+型埋
込層４との間に空乏層が広がりポテンシャルが生じる。
このためα線によって発生した電子がＮチャネルMOSト
ランジスタのN+ドレイン領域13に達するためには、この
ポテンシャルを越えるためのエネルギーが必要となるこ
とと、空乏層内での電子とホール再結合とにより、N+ド
レイン領域13に収集される電子は大きく減少しソフトエ
ラーを起しにくくなる。N-型埋込層2Aが存在する構造は
従来のN-型埋込層のない構造に比べ、α線によるソフト
エラーに対し1.5〜３倍の強度となる。
との間の耐圧を高くするだけでなく、α線ソフトエラー
に強い構造となっている。たとえばBi−CMOSでSRAMを形
成する場合、α線がＰ型シリコン基板１に入り、発生す
る電子がメモリーセルを構成するＮチャネルMOSトラン
ジスタのN+ドレイン領域13に収集されたソフトエラーを
起す。本第３の実施例の場合は、N-型埋込層2AとP+型埋
込層４との間に空乏層が広がりポテンシャルが生じる。
このためα線によって発生した電子がＮチャネルMOSト
ランジスタのN+ドレイン領域13に達するためには、この
ポテンシャルを越えるためのエネルギーが必要となるこ
とと、空乏層内での電子とホール再結合とにより、N+ド
レイン領域13に収集される電子は大きく減少しソフトエ
ラーを起しにくくなる。N-型埋込層2Aが存在する構造は
従来のN-型埋込層のない構造に比べ、α線によるソフト
エラーに対し1.5〜３倍の強度となる。
次に第４の実施例として第４図を用いてこの第３の実
施例の製造方法を説明する。
施例の製造方法を説明する。
まず第４図（Ａ）に示すように、Ｐ型シリコン基板１
上に熱酸化膜101を300〜1500Å形成し、次でその上にシ
リコン窒化膜102を1000〜4000Å成長する。
上に熱酸化膜101を300〜1500Å形成し、次でその上にシ
リコン窒化膜102を1000〜4000Å成長する。
次に第４図（Ｂ）に示すように、PR工程を経てパター
ニングし、シリコン窒化膜102の一部を異方性エッチン
グする。このとき熱酸化膜101はエッチングのストッパ
ーとなる。次に残ったシリコン窒化膜102及びその下の
熱酸化膜101をマスクとしてＮ型の不純物、例えばリン
をエネルギー50〜150keV、ドーズ量１×1012〜５×1013
cm-2の条件でイオン注入する。
ニングし、シリコン窒化膜102の一部を異方性エッチン
グする。このとき熱酸化膜101はエッチングのストッパ
ーとなる。次に残ったシリコン窒化膜102及びその下の
熱酸化膜101をマスクとしてＮ型の不純物、例えばリン
をエネルギー50〜150keV、ドーズ量１×1012〜５×1013
cm-2の条件でイオン注入する。
次に第４図（Ｃ）に示すように、1000℃〜1100℃の高
温の熱処理を行って注入したＮ型不純物を深くおしこ
み、N-型埋込層2Aを形成する。次に多結晶シリコン膜10
3を2000〜4000Åの厚さに成長させる。
温の熱処理を行って注入したＮ型不純物を深くおしこ
み、N-型埋込層2Aを形成する。次に多結晶シリコン膜10
3を2000〜4000Åの厚さに成長させる。
次に第４図（Ｄ）に示すように、多結晶シリコン膜を
エッチングしてシリコン窒化膜102の側壁にサイドウォ
ール104を形成する。このとき熱酸化膜101はエッチング
のストッパーとなり、シリコン基板１にダメージを与え
ることはない。次でシリコン窒化膜102及びサイドウォ
ール104をマスクとしてＰ型の不純物、たとえばボロン
をエネルギー30〜80keV、ドーズ量１×1013〜５×1014c
m-2の条件でイオン注入しP+型埋込層４を形成する。
エッチングしてシリコン窒化膜102の側壁にサイドウォ
ール104を形成する。このとき熱酸化膜101はエッチング
のストッパーとなり、シリコン基板１にダメージを与え
ることはない。次でシリコン窒化膜102及びサイドウォ
ール104をマスクとしてＰ型の不純物、たとえばボロン
をエネルギー30〜80keV、ドーズ量１×1013〜５×1014c
m-2の条件でイオン注入しP+型埋込層４を形成する。
次に第４図（Ｅ）に示すように、多結晶シリコンで形
成したサイドウォール104をエッチングして取り除く。
成したサイドウォール104をエッチングして取り除く。
次に第４図（Ｆ）に示すように、熱酸化を行い酸化膜
105を4000〜10000Åの厚さに形成し、その後シリコン窒
化膜102及び熱酸化膜101をエッチングして取り除く。そ
の後酸化膜105をマスクとしてＮ型の不純物、たとえば
ヒ素をエネルギー40〜80keV、ドーズ量１×1015〜１×1
016cm-2の条件でイオン注入しN+型埋込層３を形成す
る。
105を4000〜10000Åの厚さに形成し、その後シリコン窒
化膜102及び熱酸化膜101をエッチングして取り除く。そ
の後酸化膜105をマスクとしてＮ型の不純物、たとえば
ヒ素をエネルギー40〜80keV、ドーズ量１×1015〜１×1
016cm-2の条件でイオン注入しN+型埋込層３を形成す
る。
次に第４図（Ｇ）に示すように、酸化膜105をエッチ
ングして取り除き、次で第４図（Ｈ）に示すように、エ
ピタキシャル成長してＮ型エピタキシャル層５を形成す
る。
ングして取り除き、次で第４図（Ｈ）に示すように、エ
ピタキシャル成長してＮ型エピタキシャル層５を形成す
る。
以上の方法により、N+型埋込層３、P+型埋込層４及び
N-型埋込層２を１つのマスクでセルアラインに形成する
ことができる。
N-型埋込層２を１つのマスクでセルアラインに形成する
ことができる。
以上説明したように本発明は、バイポーラトランジス
タ領域及び第１導電チャネル型MOSトランジスタ領域の
下部の半導体基板に形成された濃度の高い第２導電型の
第１の埋込層と、バイポーラトランジスタの絶縁分離領
域及び第２導電チャネル型MOSトランジスタ領域の下部
の半導体基板に形成された濃度の高い第１導電型の第２
の埋込層との間の半導体基板に濃度の低い第２導電型の
第３の埋込層を設けることにより、第１の埋込層と第２
の埋込層間にかかる電界を緩和し、耐圧を高くすること
ができるという効果がある。また、第３の埋込層に空乏
層が広がり易くなるため、コレクタ・基板間の側面容量
を小さくできるという効果もある。更に熱酸化時のスト
レスによる欠陥の発生が少くなり、第１の埋込層と第２
の埋込層間のリークが起りにくくなるため、半導体集積
回路の歩留りを向上させることができる。
タ領域及び第１導電チャネル型MOSトランジスタ領域の
下部の半導体基板に形成された濃度の高い第２導電型の
第１の埋込層と、バイポーラトランジスタの絶縁分離領
域及び第２導電チャネル型MOSトランジスタ領域の下部
の半導体基板に形成された濃度の高い第１導電型の第２
の埋込層との間の半導体基板に濃度の低い第２導電型の
第３の埋込層を設けることにより、第１の埋込層と第２
の埋込層間にかかる電界を緩和し、耐圧を高くすること
ができるという効果がある。また、第３の埋込層に空乏
層が広がり易くなるため、コレクタ・基板間の側面容量
を小さくできるという効果もある。更に熱酸化時のスト
レスによる欠陥の発生が少くなり、第１の埋込層と第２
の埋込層間のリークが起りにくくなるため、半導体集積
回路の歩留りを向上させることができる。
第１図は本発明の第１の実施例の断面図、第２図の第２
の実施例の製造方法を説明するための半導体チップの断
面図、第３図は第３の実施例の断面図、第４図は第４の
実施例の製造方法を説明するための半導体チップ断面
図、第５図は従来例の断面図、第６図は従来例の製造方
法を説明するための半導体チップの断面図である。 １……Ｐ型シリコン基板、2,2A……N+型埋込層、３……
N+型埋込層、４……P+型埋込層、５……Ｎ型エピタキシ
ャル層、６……Ｐウェル領域、７……Ｎウェル領域、８
……フィールド絶縁層、９……ゲート酸化膜、10……ゲ
ート電極、11……ゲート電極、12……N+コレクタ電極引
き出し領域、13……ＮチャネルMOSソース・ドレイン領
域、14……ＰチャネルMOSソース・ドレイン領域、15…
…P+型外部ベース領域、16……Ｐ型ベース領域、17……
N+型エミッタ領域。
の実施例の製造方法を説明するための半導体チップの断
面図、第３図は第３の実施例の断面図、第４図は第４の
実施例の製造方法を説明するための半導体チップ断面
図、第５図は従来例の断面図、第６図は従来例の製造方
法を説明するための半導体チップの断面図である。 １……Ｐ型シリコン基板、2,2A……N+型埋込層、３……
N+型埋込層、４……P+型埋込層、５……Ｎ型エピタキシ
ャル層、６……Ｐウェル領域、７……Ｎウェル領域、８
……フィールド絶縁層、９……ゲート酸化膜、10……ゲ
ート電極、11……ゲート電極、12……N+コレクタ電極引
き出し領域、13……ＮチャネルMOSソース・ドレイン領
域、14……ＰチャネルMOSソース・ドレイン領域、15…
…P+型外部ベース領域、16……Ｐ型ベース領域、17……
N+型エミッタ領域。
Claims (3)
- 【請求項１】第１導電型の半導体基板上に形成され所定
の導電型の不純物分布がほぼ均一な半導体層と、この半
導体層内に設けられたバイポーラトランジスタ領域及び
第１導電チャネル型MOSトランジスタ領域の下部の前記
半導体基板に形成された濃度の高い第２導電型の第１の
埋込層と、バイポーラトランジスタの絶縁分離領域及び
第２導電チャネル型MOSトランジスタ領域の下部の前記
半導体基板に形成された濃度の高い第１導電型の第２の
埋込層とを有する半導体集積回路において、前記第１及
び第２の埋込層間の前記半導体基板に濃度の低い第２導
電型の第３の埋込層を設けたことを特徴とする半導体集
積回路。 - 【請求項２】前記第３の埋込層は前記第２の埋込層の下
部に延在して設けられている請求項（１）記載の半導体
集積回路。 - 【請求項３】第１導電型の半導体基板上に耐酸化性の絶
縁膜を形成する工程と、この絶縁膜を選択的に除去した
のち第２導電型の不純物を導入し絶縁膜が除去された前
記半導体基板に濃度の低い第２導電型埋込層を形成する
工程と、前記絶縁膜の側面に多結晶シリコン膜からなる
サイドウォールを形成したのち第２導電型の不純物を導
入しサイドウォールの下部を除く前記第２導電型埋込層
に濃度の高い第２導電型の第１の埋込層を形成する工程
と、前記サイドウォールを除去したのち前記絶縁膜をマ
スクとし前記第２導電型埋込層及び前記第１の埋込層上
に酸化膜を形成する工程と、マスクとした前記絶縁膜を
除去したのち前記酸化膜をマスクとし第１導電型の不純
物を導入して前記半導体基板に濃度の高い第１導電型の
第２の埋込層を形成する工程と、マスクとした前記酸化
膜を除去したのち全面に所定の導電型の半導体層を形成
する工程とを含むことを特徴とする半導体集積回路の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1226073A JP2611450B2 (ja) | 1989-08-30 | 1989-08-30 | 半導体集積回路及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1226073A JP2611450B2 (ja) | 1989-08-30 | 1989-08-30 | 半導体集積回路及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0387059A JPH0387059A (ja) | 1991-04-11 |
| JP2611450B2 true JP2611450B2 (ja) | 1997-05-21 |
Family
ID=16839389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1226073A Expired - Lifetime JP2611450B2 (ja) | 1989-08-30 | 1989-08-30 | 半導体集積回路及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2611450B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100878289B1 (ko) | 2006-10-19 | 2009-01-13 | 미쓰비시덴키 가부시키가이샤 | 플로팅 전극을 구비한 반도체 장치 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2736493B2 (ja) * | 1992-04-03 | 1998-04-02 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| US5504363A (en) * | 1992-09-02 | 1996-04-02 | Motorola Inc. | Semiconductor device |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5994861A (ja) * | 1982-11-24 | 1984-05-31 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
-
1989
- 1989-08-30 JP JP1226073A patent/JP2611450B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100878289B1 (ko) | 2006-10-19 | 2009-01-13 | 미쓰비시덴키 가부시키가이샤 | 플로팅 전극을 구비한 반도체 장치 |
| US7755168B2 (en) | 2006-10-19 | 2010-07-13 | Mitsubishi Electric Corporation | Semiconductor device provided with floating electrode |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0387059A (ja) | 1991-04-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3547884B2 (ja) | 半導体装置及びその製造方法 | |
| US6215160B1 (en) | Semiconductor device having bipolar transistor and field effect transistor and method of manufacturing the same | |
| JPH11330084A (ja) | バイポ―ラトランジスタ―の製造方法及びその構造 | |
| JPS63199463A (ja) | バイポーラとｍｏｓトランジスタを有するデバイスを作成する方法 | |
| JP2708027B2 (ja) | 半導体装置およびその製造方法 | |
| US5624856A (en) | Method for forming a lateral bipolar transistor | |
| JP2004006821A (ja) | バイポーラ・トランジスタ | |
| JP2611450B2 (ja) | 半導体集積回路及びその製造方法 | |
| JP2736493B2 (ja) | 半導体装置およびその製造方法 | |
| JPH08316335A (ja) | 半導体装置およびその製造方法 | |
| US6337252B1 (en) | Semiconductor device manufacturing method | |
| US5950080A (en) | Semiconductor device and method of manufacturing the same | |
| JP2991109B2 (ja) | 半導体集積回路装置の製造方法 | |
| JPH09275199A (ja) | 半導体装置及びその製造方法 | |
| JP3066036B2 (ja) | 半導体装置 | |
| JPH07254645A (ja) | 半導体装置の製造方法 | |
| JPS61127147A (ja) | 半導体装置 | |
| JPH07161729A (ja) | 半導体装置の製造方法 | |
| JP2924038B2 (ja) | 半導体装置 | |
| JP3172997B2 (ja) | Ｂｉ−ＣＭＯＳ半導体装置の製造方法 | |
| JP3062028B2 (ja) | 半導体装置の製造方法 | |
| JPS62293665A (ja) | 半導体集積回路装置の製造方法 | |
| JPS60120552A (ja) | バイポ−ラｃｍｉｓデバイスならびにその製造方法 | |
| JPH098047A (ja) | 半導体装置 | |
| JPH02241057A (ja) | 半導体集積回路の製造方法 |