JP2597872B2 - ブロック同期方式 - Google Patents
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/048—Speed or phase control by synchronisation signals using the properties of error detecting or error correcting codes, e.g. parity as synchronisation signal
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Error Detection And Correction (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理または通信の分野でディジタル通信
を行うために利用する。本発明は誤り訂正符号を含む符
号により符号化された信号のブロック同期の検出および
同期確立に関する。
を行うために利用する。本発明は誤り訂正符号を含む符
号により符号化された信号のブロック同期の検出および
同期確立に関する。
従来例のブロック同期回路を第9図に示す。この回路
では、入力データDについてシンドローム算出回路1が
ワードカウンタ2の送出ワード同期信号に基づいてブロ
ック毎にシンドローム算出を行い、その算出されたシン
ドロームが0でない場合にはエラーパルスEが送出され
る。保護回路3はこのエラーパルスEを入力して、あら
かじめ定めた後方保護段数であるN回連続してエラーパ
ルスEが送出されるときに、ブロック同期が確立されて
いないものとして、ワードカウンタ2の位相を1ビット
シフトさせる。また保護回路3はシンドローム算出回路
1により算出されたシンドロームがM回連続して0であ
るときには、ブロック同期が確立したものと判定する。
では、入力データDについてシンドローム算出回路1が
ワードカウンタ2の送出ワード同期信号に基づいてブロ
ック毎にシンドローム算出を行い、その算出されたシン
ドロームが0でない場合にはエラーパルスEが送出され
る。保護回路3はこのエラーパルスEを入力して、あら
かじめ定めた後方保護段数であるN回連続してエラーパ
ルスEが送出されるときに、ブロック同期が確立されて
いないものとして、ワードカウンタ2の位相を1ビット
シフトさせる。また保護回路3はシンドローム算出回路
1により算出されたシンドロームがM回連続して0であ
るときには、ブロック同期が確立したものと判定する。
これを詳しく説明すると、受信信号が ……a-2、a-1、a0、a1、a2、……an-1、an、…… であり、正しいブロックの信号が a0、a1、……an-1、 である場合に、受信信号の多項式表現は R0(x)=a0xn-1+a1xn-2+…… +an-2x+an-1 (1) となる。ただし、ここで+はmod2の加算とする。同様に
kビットずれた初期位相における受信信号の多項式表現
Rk(x)は Rk(x)=akxn-1+ak+1xn-2+…… +……an+k-1x+an+k-1 (2) となる。
kビットずれた初期位相における受信信号の多項式表現
Rk(x)は Rk(x)=akxn-1+ak+1xn-2+…… +……an+k-1x+an+k-1 (2) となる。
生成多項式G(x)=0の根をαとすると、シンドロ
ームの値は受信多項式にx=αを代入した値となる。し
たがって、正しい初期位相におけるシンドロームは S0=R0(α) =a0αn-1+a1αn-2+…… +an-2α+an-1 (3) =0 となる。
ームの値は受信多項式にx=αを代入した値となる。し
たがって、正しい初期位相におけるシンドロームは S0=R0(α) =a0αn-1+a1αn-2+…… +an-2α+an-1 (3) =0 となる。
また、1ビットずれた初期位相におけるシンドローム
は S+1=R+1(α) =a1αn-1+a2αn-2+……+an-1α+an =R0(α)α+an+a0αn =R0(α)α+(an+a0)(∵αn=1) =(an+a0)α0 (4) となり、an=a0の場合シンドロームは0となる。同様に
1ビットずれた位相におけるシンドロームは S-1=(a-1+an-1)αn-1 (5) S-2=(a-2+an-2)αn-2 +(a-1+an-1)αn-2 (6) S+2=(a0+an)α1+(a1+an+1)α0 (7) となる。
は S+1=R+1(α) =a1αn-1+a2αn-2+……+an-1α+an =R0(α)α+an+a0αn =R0(α)α+(an+a0)(∵αn=1) =(an+a0)α0 (4) となり、an=a0の場合シンドロームは0となる。同様に
1ビットずれた位相におけるシンドロームは S-1=(a-1+an-1)αn-1 (5) S-2=(a-2+an-2)αn-2 +(a-1+an-1)αn-2 (6) S+2=(a0+an)α1+(a1+an+1)α0 (7) となる。
したがって、初期位相が前後に1および2ビットずれ
た場合には、それぞれ1/2、1/4の確立でシンドロームが
0となる。一般にブロック同期回路には後方保護回路が
あり、シンドロームが0であるブロックがM回連続した
場合にブロック同期を確立する。したがって、 (1/2)M、(1/4)M、…… の確立で誤同期が起こる。
た場合には、それぞれ1/2、1/4の確立でシンドロームが
0となる。一般にブロック同期回路には後方保護回路が
あり、シンドロームが0であるブロックがM回連続した
場合にブロック同期を確立する。したがって、 (1/2)M、(1/4)M、…… の確立で誤同期が起こる。
誤同期が生じた場合、従来の回路では前方保護回路に
おいてエラーパルスをカウントし、エラーパルスが連続
してN回発生した場合に、非同期と判断しブロック同期
を再度行う。
おいてエラーパルスをカウントし、エラーパルスが連続
してN回発生した場合に、非同期と判断しブロック同期
を再度行う。
しかし、この方法では回数Nを大きくすると判定の精
度は向上するが、正常な状態で同期が確立するまでの時
間が全体として長くなる欠点がある。逆にこの回数Nを
小さくすると、何らかの原因により少ない数のビット誤
りが発生した場合にも非同期と判定されて同期確立動作
が実行されることになって、同期が不安定になってしま
う。
度は向上するが、正常な状態で同期が確立するまでの時
間が全体として長くなる欠点がある。逆にこの回数Nを
小さくすると、何らかの原因により少ない数のビット誤
りが発生した場合にも非同期と判定されて同期確立動作
が実行されることになって、同期が不安定になってしま
う。
本発明はこれを解決するもので、同期確立までの時間
を短縮するとともに、少数のビット誤りが発生しても非
同期であると判定されることがなく、非同期状態となっ
たときには確実にかつ速やかに非同期状態を検出するこ
とができ、伝送信号のビット誤りにより誤同期を誤って
検出する可能性が小さいブロック同期方式を提供するこ
とを目的とする。
を短縮するとともに、少数のビット誤りが発生しても非
同期であると判定されることがなく、非同期状態となっ
たときには確実にかつ速やかに非同期状態を検出するこ
とができ、伝送信号のビット誤りにより誤同期を誤って
検出する可能性が小さいブロック同期方式を提供するこ
とを目的とする。
本発明の第一の観点は、誤り訂正符号を含み符号化さ
れた信号を受信してひとつの初期位相からシンドローム
を算出する回路と、この回路により算出されたシンドロ
ームが0でない場合に上記回路の初期位相を変更して再
度シンドロームを算出させ、そのシンドロームが連続M
回0となるまでこれを繰り返す制御手段とを備えたブロ
ック同期方式において、上記回路の算出出力に特定のシ
ンドロームがK回中にK0回以上(K0≦K)検出された場
合にブロック同期の非同期判定出力を送出する誤同期検
出回路を備えたことを特徴とする。
れた信号を受信してひとつの初期位相からシンドローム
を算出する回路と、この回路により算出されたシンドロ
ームが0でない場合に上記回路の初期位相を変更して再
度シンドロームを算出させ、そのシンドロームが連続M
回0となるまでこれを繰り返す制御手段とを備えたブロ
ック同期方式において、上記回路の算出出力に特定のシ
ンドロームがK回中にK0回以上(K0≦K)検出された場
合にブロック同期の非同期判定出力を送出する誤同期検
出回路を備えたことを特徴とする。
ここで特定のシンドロームとは、一例としてワードの
第1ビットの位置に現れる0でないシンドロームであ
る。
第1ビットの位置に現れる0でないシンドロームであ
る。
さらに本発明の第二の観点は、誤り訂正符号を含み符
号化され互いに初期位相が一致する複数m系列の信号を
受信してひとつの初期位相からシンドロームを算出する
回路と、この回路により算出されたシンドロームが0で
ない場合にそのシンドロームが連続M回0となるまで上
記初期位相を変更する手段と、そのシンドロームが連続
M回0となったときにワード同期パルスを発生させる手
段とを各系列毎に備えたブロック同期方式において、前
記m系列についてすべてのワード同期パルスの位相が一
致するか否かを検出し不一致の場合にブロック同期の非
同期判定出力を送出する誤同期検出回路を含むことを特
徴とする。
号化され互いに初期位相が一致する複数m系列の信号を
受信してひとつの初期位相からシンドロームを算出する
回路と、この回路により算出されたシンドロームが0で
ない場合にそのシンドロームが連続M回0となるまで上
記初期位相を変更する手段と、そのシンドロームが連続
M回0となったときにワード同期パルスを発生させる手
段とを各系列毎に備えたブロック同期方式において、前
記m系列についてすべてのワード同期パルスの位相が一
致するか否かを検出し不一致の場合にブロック同期の非
同期判定出力を送出する誤同期検出回路を含むことを特
徴とする。
さらに本発明の第三の観点は、誤り訂正符号を含み各
系列別個に符号化されさらにグレイ符号化された多値信
号を受信してひとつの初期位相からシンドロームを算出
する回路と、この回路により算出されたシンドロームが
0でない場合に上記回路の初期位相を変更して再度シン
ドロームを算出させ、そのシンドロームが連続M回0と
なるまでこれを繰り返し制御手段とを備えたブロック同
期方式において、 各系列の符号誤りの位置を示す信号が同時に発生した
ことを検出するゲート回路と、この回路の出力がK回中
にK0回以上(K0≦K)検出された場合にブロック同期の
非同期判定出力を送出する保護カウンタとを含む誤同期
検出回路を備えたことを特徴とする。
系列別個に符号化されさらにグレイ符号化された多値信
号を受信してひとつの初期位相からシンドロームを算出
する回路と、この回路により算出されたシンドロームが
0でない場合に上記回路の初期位相を変更して再度シン
ドロームを算出させ、そのシンドロームが連続M回0と
なるまでこれを繰り返し制御手段とを備えたブロック同
期方式において、 各系列の符号誤りの位置を示す信号が同時に発生した
ことを検出するゲート回路と、この回路の出力がK回中
にK0回以上(K0≦K)検出された場合にブロック同期の
非同期判定出力を送出する保護カウンタとを含む誤同期
検出回路を備えたことを特徴とする。
上記非同期判定出力により、初期位相を変更するある
いはブロック同期をリセットするもしくはその両者を行
うことができる。
いはブロック同期をリセットするもしくはその両者を行
うことができる。
保護回数Mをある程度大きく設定して確実な動作を行
わせることができるとともに、別に誤同期検出回路を設
けることにより、誤同期状態を回数Mだけ待つことなく
判定し、直ちに位相再設定または同期確立動作などを行
わせることができる。また誤同期検出回路は伝送信号の
ビット誤りにより誤同期であると検出する可能性がきわ
めて小さいので、安定した同期状態を維持することがで
きる。
わせることができるとともに、別に誤同期検出回路を設
けることにより、誤同期状態を回数Mだけ待つことなく
判定し、直ちに位相再設定または同期確立動作などを行
わせることができる。また誤同期検出回路は伝送信号の
ビット誤りにより誤同期であると検出する可能性がきわ
めて小さいので、安定した同期状態を維持することがで
きる。
第1図は本発明第一実施例回路のブロック構成図であ
る。この回路は、誤り訂正符号を含み符号化された信号
を端子Dに入力して、ひとつの初期位相からシンドロー
ムを算出するシンドローム算出回路1と、この回路によ
り算出されたシンドロームが0でない場合に端子Eに送
出されるエラーパルスを入力し、上記シンドローム算出
回路1の初期位相を変更して再度シンドロームを算出さ
せ、そのシンドロームが連続M回0となるまでこれを繰
り返す制御手段としての保護回路3およびワードカウン
タ2とを備える。この回路は、本発明の特徴として、上
記シンドローム算出回路の算出出力に特定のシンドロー
ムがK回中にK0回以上(K0≦K)検出された場合にブロ
ック同期の非同期判定出力Seを送出する誤同期検出回路
5を備える。
る。この回路は、誤り訂正符号を含み符号化された信号
を端子Dに入力して、ひとつの初期位相からシンドロー
ムを算出するシンドローム算出回路1と、この回路によ
り算出されたシンドロームが0でない場合に端子Eに送
出されるエラーパルスを入力し、上記シンドローム算出
回路1の初期位相を変更して再度シンドロームを算出さ
せ、そのシンドロームが連続M回0となるまでこれを繰
り返す制御手段としての保護回路3およびワードカウン
タ2とを備える。この回路は、本発明の特徴として、上
記シンドローム算出回路の算出出力に特定のシンドロー
ムがK回中にK0回以上(K0≦K)検出された場合にブロ
ック同期の非同期判定出力Seを送出する誤同期検出回路
5を備える。
第2図は誤同期検出回路5の構成図である。この回路
はワードカウンタ2の出力に送出されるワード同期パル
スS、およびシンドローム算出回路1でひとつの位相か
らひとつのワードについて算出されたシンドロームが0
でないことを示すエラーパルスEを入力とする。ワード
同期パルスSはシフトレジスタ11により1ビット遅延さ
れて、ワード同期パルスSとともにオア回路12に入力す
る。このオア回路12の出力はエラーパルスEとともにア
ンド回路13に入力し、その出力は保護カウンタ14を介し
て非同期判定出力Seに送出される。この保護カウンタ14
はシンドローム算出回路1がK回シンドロームの算出を
実行する毎にリセットされ、そのカウント内容がK0に達
したときに出力を送出するカウンタである。
はワードカウンタ2の出力に送出されるワード同期パル
スS、およびシンドローム算出回路1でひとつの位相か
らひとつのワードについて算出されたシンドロームが0
でないことを示すエラーパルスEを入力とする。ワード
同期パルスSはシフトレジスタ11により1ビット遅延さ
れて、ワード同期パルスSとともにオア回路12に入力す
る。このオア回路12の出力はエラーパルスEとともにア
ンド回路13に入力し、その出力は保護カウンタ14を介し
て非同期判定出力Seに送出される。この保護カウンタ14
はシンドローム算出回路1がK回シンドロームの算出を
実行する毎にリセットされ、そのカウント内容がK0に達
したときに出力を送出するカウンタである。
第3図はこの誤同期検出回路5の動作説明図である。
この例では説明を簡単にするために、 K=K0=1 とする。すなわち保護カウンタ14を省きアンド回路13の
出力を非同期判定出力Seとする。ワード同期パルスSは
各ブロック毎の最終ビットである第nビットに生じる信
号であり、シフトレジスタ11の出力にはこれが1ビット
だけシフトされて出力される。すなわち各ブロックの最
初のビットである第1ビットに生じる信号である。誤同
期時にはエラーパルスEはこの第1ビットに発生する。
したがってアンド回路13の出力には非同期判定出力Seが
送出される。一方、伝送信号にビット誤りがあり、シン
ドローム算出回路1がエラーパルスを送出しても、その
エラーパルスが第1ビットに発生する可能性は(2/n)
であってきわめて小さく、一般に第3図E′のように適
当な位置に発生する。したがってこのエラーパルスがア
ンド回路13の出力に現れることは稀であり、非同期判定
出力Se′には現れない。すなわちこの誤同期検出回路5
を利用することにより、誤同期はただちに検出できると
ともに、ビット誤りによりシンドロームが0でないが誤
同期ではない場合には、これを誤同期と判定する確率は
伝送の誤り率の(2/n)倍となってきわめて小さくな
る。
この例では説明を簡単にするために、 K=K0=1 とする。すなわち保護カウンタ14を省きアンド回路13の
出力を非同期判定出力Seとする。ワード同期パルスSは
各ブロック毎の最終ビットである第nビットに生じる信
号であり、シフトレジスタ11の出力にはこれが1ビット
だけシフトされて出力される。すなわち各ブロックの最
初のビットである第1ビットに生じる信号である。誤同
期時にはエラーパルスEはこの第1ビットに発生する。
したがってアンド回路13の出力には非同期判定出力Seが
送出される。一方、伝送信号にビット誤りがあり、シン
ドローム算出回路1がエラーパルスを送出しても、その
エラーパルスが第1ビットに発生する可能性は(2/n)
であってきわめて小さく、一般に第3図E′のように適
当な位置に発生する。したがってこのエラーパルスがア
ンド回路13の出力に現れることは稀であり、非同期判定
出力Se′には現れない。すなわちこの誤同期検出回路5
を利用することにより、誤同期はただちに検出できると
ともに、ビット誤りによりシンドロームが0でないが誤
同期ではない場合には、これを誤同期と判定する確率は
伝送の誤り率の(2/n)倍となってきわめて小さくな
る。
さらに、誤同期によるエラーパルスは第1ビットに繰
り返し現れ、ビット誤りによるエラーパルスは繰り返し
現れることはないから、保護カウンタ14に適当な値Kお
よびK0を設定することにより、これをさらに効果的に区
別することができる。
り返し現れ、ビット誤りによるエラーパルスは繰り返し
現れることはないから、保護カウンタ14に適当な値Kお
よびK0を設定することにより、これをさらに効果的に区
別することができる。
非同期判定出力Seが送出されると、ワードカウンタ2
は、 第一の方法として初期位相を変更する(一例として1
ビットだけシフトする)、 第二の方法としてワードカウンタをリセットして再度
ブロック同期をとりなおす、 のいずれかの動作を実行する。上記二つの方法を同時
に実行することもできる。
は、 第一の方法として初期位相を変更する(一例として1
ビットだけシフトする)、 第二の方法としてワードカウンタをリセットして再度
ブロック同期をとりなおす、 のいずれかの動作を実行する。上記二つの方法を同時
に実行することもできる。
ブロック同期方式では1ビットづつシフトしてゆく方
式を用いることが多いから、誤同期は正しい初期位相の
1ビット前に起こる場合が多く、上記の方法のうち第一
の方法は第二の方法より早く同期を確立させるために優
れている。
式を用いることが多いから、誤同期は正しい初期位相の
1ビット前に起こる場合が多く、上記の方法のうち第一
の方法は第二の方法より早く同期を確立させるために優
れている。
ワード同期パルスがブロックの初めの方に発生してい
る非同期状態では、ワードパルスを最大(n−1)ビッ
トシフトすることにより同期状態に達することができる
が、エラーパルスを1ビットづつシフトできるように構
成することがこの場合有効である。
る非同期状態では、ワードパルスを最大(n−1)ビッ
トシフトすることにより同期状態に達することができる
が、エラーパルスを1ビットづつシフトできるように構
成することがこの場合有効である。
第4図は本発明第二実施例回路のブロック構成図であ
る。この例は互いに初期位相が一致している複数mの系
列の信号に対して、正常にブロック同期が確立している
ならば、各系列のワード同期パルスの位相が必ず一致し
ていることを利用して誤同期検出を行うものである。
る。この例は互いに初期位相が一致している複数mの系
列の信号に対して、正常にブロック同期が確立している
ならば、各系列のワード同期パルスの位相が必ず一致し
ていることを利用して誤同期検出を行うものである。
第4図はm=2の場合であり、二つのデータ入力D1お
よびD2について、それぞれシンドローム算出回路1およ
び1′でシンドロームが算出される。各シンドローム算
出回路1および1′からそれぞれシンドロームが0でな
いときにエラーパルスE1およびE2が送出される。すなわ
ち、誤り訂正符号を含み符号化され互いに初期位相が一
致する複数m系列の信号を受信してひとつの初期位相か
らシンドロームを算出する回路1、1′と、この回路に
より算出されたシンドロームが0でない場合にそのシン
ドロームが連続M回0となるまで上記初期位相を変更す
る手段およびそのシンドロームが連続M回0となったと
きにワード同期パルスを発生させる手段を含むワードカ
ウンタ2、2′とを各系列毎に備える。ここで本発明の
特徴として、前記m系列についてすべてのワード同期パ
ルスの位相が一致するか否かを検出し不一致の場合にブ
ロック同期の非同期判定出力を送出する誤同期検出回路
6を備える。
よびD2について、それぞれシンドローム算出回路1およ
び1′でシンドロームが算出される。各シンドローム算
出回路1および1′からそれぞれシンドロームが0でな
いときにエラーパルスE1およびE2が送出される。すなわ
ち、誤り訂正符号を含み符号化され互いに初期位相が一
致する複数m系列の信号を受信してひとつの初期位相か
らシンドロームを算出する回路1、1′と、この回路に
より算出されたシンドロームが0でない場合にそのシン
ドロームが連続M回0となるまで上記初期位相を変更す
る手段およびそのシンドロームが連続M回0となったと
きにワード同期パルスを発生させる手段を含むワードカ
ウンタ2、2′とを各系列毎に備える。ここで本発明の
特徴として、前記m系列についてすべてのワード同期パ
ルスの位相が一致するか否かを検出し不一致の場合にブ
ロック同期の非同期判定出力を送出する誤同期検出回路
6を備える。
第5図はこの誤同期検出回路6の構成図である。複数
m(ここではmが2)の入力に対してワード同期の位相
が一致していれば出力は送出されないが、一致していな
い系列があると出力に非同期判定出力Seを送出する。
m(ここではmが2)の入力に対してワード同期の位相
が一致していれば出力は送出されないが、一致していな
い系列があると出力に非同期判定出力Seを送出する。
第6図は非同期判定出力Seが送出された場合に、非同
期状態の系列を識別するための識別回路の一例を示すブ
ロック構成図である。この識別回路は誤同期検出回路6
に含まれ、その出力O1またはO2によりワードカウンタ2
または2′の制御を行う。この例は2系列の場合であ
る。各系列のワード同期パルスを入力する排他的論理和
回路21と、各系列のワード同期パルスを1ビット遅延さ
せるシフトレジスタ22、23と、このシフトレジスタの各
出力と排他的論理和回路21の出力とを入力する二つのア
ンド回路24、25とによりこの回路は構成できる。
期状態の系列を識別するための識別回路の一例を示すブ
ロック構成図である。この識別回路は誤同期検出回路6
に含まれ、その出力O1またはO2によりワードカウンタ2
または2′の制御を行う。この例は2系列の場合であ
る。各系列のワード同期パルスを入力する排他的論理和
回路21と、各系列のワード同期パルスを1ビット遅延さ
せるシフトレジスタ22、23と、このシフトレジスタの各
出力と排他的論理和回路21の出力とを入力する二つのア
ンド回路24、25とによりこの回路は構成できる。
第7図はこの回路の動作説明図である。符号a〜hは
第6図に×印を付して示す対応する符号の点の信号波形
図である。すなわち、ワード同期パルスW1に誤同期があ
り、ワード同期パルスW2は正常であるとすると、排他的
論理和回路21の出力はcのようになり、それぞれシフト
レジスタにより1ビット遅れた信号はd,eのとおりであ
り、アンド回路24の出力にはそれぞれgのように誤同期
を示す信号が送出され、アンド回路25の出力にはhのよ
うに誤同期を示す信号は送出されない。
第6図に×印を付して示す対応する符号の点の信号波形
図である。すなわち、ワード同期パルスW1に誤同期があ
り、ワード同期パルスW2は正常であるとすると、排他的
論理和回路21の出力はcのようになり、それぞれシフト
レジスタにより1ビット遅れた信号はd,eのとおりであ
り、アンド回路24の出力にはそれぞれgのように誤同期
を示す信号が送出され、アンド回路25の出力にはhのよ
うに誤同期を示す信号は送出されない。
この非同期判定出力Seが送出されると、誤同期である
と識別された系について、ワードカウンタ2または2′
は、 第一の方法として初期位相を変更する(一例として1
ビットだけシフトする)、 第二の方法としてカウンタをリセットして再度ブロッ
ク同期をとりなおす、 のいずれかの動作を実行する。上記二つの方法を同時
に実行することもできる。
と識別された系について、ワードカウンタ2または2′
は、 第一の方法として初期位相を変更する(一例として1
ビットだけシフトする)、 第二の方法としてカウンタをリセットして再度ブロッ
ク同期をとりなおす、 のいずれかの動作を実行する。上記二つの方法を同時
に実行することもできる。
従来例で説明した後方保護段数をNとすると、誤同期
は(1/2)Nの確率で発生する。これに対してm系列の
ブロック同期回路において、同時に誤同期が発生する確
率は(1/2)mNであってきわめて小さい確率となる。ま
た、ブロック同期は1ビットづつシフトして同期を確立
するから、誤同期は正しい初期位相の1ビット前で発生
することが多く、この場合1ビットシフトすることによ
り速やかにブロック同期を確立することができる。
は(1/2)Nの確率で発生する。これに対してm系列の
ブロック同期回路において、同時に誤同期が発生する確
率は(1/2)mNであってきわめて小さい確率となる。ま
た、ブロック同期は1ビットづつシフトして同期を確立
するから、誤同期は正しい初期位相の1ビット前で発生
することが多く、この場合1ビットシフトすることによ
り速やかにブロック同期を確立することができる。
また正常なブロック同期位相から1ビット後に誤同期
が発生した場合あるいは複数の系列で同時に誤同期が発
生したような場合には、1ビットシフトした後に通常の
非同期状態となるから、従来から備えている保護回路に
よりリセットされる。
が発生した場合あるいは複数の系列で同時に誤同期が発
生したような場合には、1ビットシフトした後に通常の
非同期状態となるから、従来から備えている保護回路に
よりリセットされる。
このように本発明の誤同期検出回路を用いることによ
り、m系列の信号について速やかに非同期状態を検出す
ることができ、ブロック同期を回復することができる。
り、m系列の信号について速やかに非同期状態を検出す
ることができ、ブロック同期を回復することができる。
第8図は本発明の第三実施例回路のブロック構成図で
ある。この例は本発明をグレイ符号により符号化した多
値変調信号に適用するものである。
ある。この例は本発明をグレイ符号により符号化した多
値変調信号に適用するものである。
第8図において、誤り訂正符号を含み各系列別個に符
号化されさらにグレイ符号化された多値信号がm個の入
力端子D1〜Dmに並列的に入力する。この各端子D1〜Dmの
信号はそれぞれシンドローム算出回路11〜1mに入力し、
一つのワードカウンタ2から発生するワード同期パルス
にしたがってある初期位相からシンドロームを算出す
る。この回路により算出されたシンドロームが0でない
場合に上記回路の初期位相を変更して再度シンドローム
を算出させ、そのシンドロームが連続M回0となるまで
これを繰り返す制御手段として保護回路3を備える。こ
こで本発明の特徴として、各系列の符号誤りの位置を示
す信号が複数の系列で同時に発生したことを検出するゲ
ート回路7と、この回路の出力がK回中にK0回以上(K0
≦K)検出された場合にブロック同期の非同期判定出力
を送出する保護カウンタ8とを含む誤同期検出回路を備
えたことを特徴とする。
号化されさらにグレイ符号化された多値信号がm個の入
力端子D1〜Dmに並列的に入力する。この各端子D1〜Dmの
信号はそれぞれシンドローム算出回路11〜1mに入力し、
一つのワードカウンタ2から発生するワード同期パルス
にしたがってある初期位相からシンドロームを算出す
る。この回路により算出されたシンドロームが0でない
場合に上記回路の初期位相を変更して再度シンドローム
を算出させ、そのシンドロームが連続M回0となるまで
これを繰り返す制御手段として保護回路3を備える。こ
こで本発明の特徴として、各系列の符号誤りの位置を示
す信号が複数の系列で同時に発生したことを検出するゲ
ート回路7と、この回路の出力がK回中にK0回以上(K0
≦K)検出された場合にブロック同期の非同期判定出力
を送出する保護カウンタ8とを含む誤同期検出回路を備
えたことを特徴とする。
ゲート回路7はm個の入力のうち2以上に同時に入力
があるときに出力を発生する。カウンタ8はこのゲート
回路7の出力を計数し、シンドローム算出回路11〜1mの
動作K回毎にリセットされ、その計数値がK0回に達する
と出力を送出する保護カウンタである。
があるときに出力を発生する。カウンタ8はこのゲート
回路7の出力を計数し、シンドローム算出回路11〜1mの
動作K回毎にリセットされ、その計数値がK0回に達する
と出力を送出する保護カウンタである。
誤り訂正符号を含み各系列別個に符号化されさらにグ
レイ符号化された多値信号では、m系列の信号が到来す
るときに誤同期が発生すると、必ず2以上の系列で同時
に誤同期状態となることを利用して、誤同期検出を行う
ものである。
レイ符号化された多値信号では、m系列の信号が到来す
るときに誤同期が発生すると、必ず2以上の系列で同時
に誤同期状態となることを利用して、誤同期検出を行う
ものである。
保護カウンタ8の出力が非同期判定出力であり、ワー
ドカウンタではこの出力により、 第一の方法は初期位相を変更する、 第二の方法はワードカウンタをリセットしてブロック
同期をとりなおす、 方法のいずれかの動作を行う。上記二つの方法は同時
に実行することもできる。
ドカウンタではこの出力により、 第一の方法は初期位相を変更する、 第二の方法はワードカウンタをリセットしてブロック
同期をとりなおす、 方法のいずれかの動作を行う。上記二つの方法は同時
に実行することもできる。
ブロック同期を1ビットづつシフトして行う場合に
は、誤同期は正しい初期位相の1ビット前に起こること
が多いから、この場合には上記第一の方法は第二の方法
に比べて早く同期が確立できる。また正しい初期位相の
1ビット後に誤同期が発生した場合には、1ビットシフ
トした後に従来と同様な方法で保護回路3の動作により
ワードカウンタ2がリセットされる。
は、誤同期は正しい初期位相の1ビット前に起こること
が多いから、この場合には上記第一の方法は第二の方法
に比べて早く同期が確立できる。また正しい初期位相の
1ビット後に誤同期が発生した場合には、1ビットシフ
トした後に従来と同様な方法で保護回路3の動作により
ワードカウンタ2がリセットされる。
このように、符号の性質を利用することにより非同期
状態を速やかに検出することができる。
状態を速やかに検出することができる。
以上説明したように、本発明によれば従来の保護カウ
ンタによる非同期検出に加えて別の誤同期検出回路を設
け、非同期状態を速やかに検出して位相を再設定するあ
るいは同期カウンタをリセットするなどの動作を行うこ
とができる。またこの誤同期検出回路は伝送信号のビッ
ト誤りにより動作する可能性はきわめて小さいので、ビ
ット誤りにより同期がくずれることが少なく安定な同期
状態を保つことができる効果がある。
ンタによる非同期検出に加えて別の誤同期検出回路を設
け、非同期状態を速やかに検出して位相を再設定するあ
るいは同期カウンタをリセットするなどの動作を行うこ
とができる。またこの誤同期検出回路は伝送信号のビッ
ト誤りにより動作する可能性はきわめて小さいので、ビ
ット誤りにより同期がくずれることが少なく安定な同期
状態を保つことができる効果がある。
第1図は本発明第一実施例装置のブロック構成図。 第2図はその誤同期検出回路の構成図。 第3図はその誤同期検出回路の動作説明用信号波形図。 第4図は本発明第二実施例装置のブロック構成図。 第5図はその誤同期検出回路の構成図。 第6図はその誤同期検出回路に含まれ誤同期状態の系を
識別する識別回路の構成図。 第7図はその識別回路の動作説明用信号波形図。 第8図は本発明第三実施例装置のブロック構成図。 第9図は従来例回路のブロック構成図。 1……シンドローム算出回路、2……ワードカウンタ、
3……保護回路、5……誤同期検出回路、6……誤同期
検出回路、7……ゲート回路、8……保護カウンタ。
識別する識別回路の構成図。 第7図はその識別回路の動作説明用信号波形図。 第8図は本発明第三実施例装置のブロック構成図。 第9図は従来例回路のブロック構成図。 1……シンドローム算出回路、2……ワードカウンタ、
3……保護回路、5……誤同期検出回路、6……誤同期
検出回路、7……ゲート回路、8……保護カウンタ。
Claims (4)
- 【請求項1】誤り訂正符号を含み符号化された信号を受
信してひとつの初期位相からシンドロームを算出する回
路と、 この回路により算出されたシンドロームが0でない場合
に上記回路の初期位相を変更して再度シンドロームを算
出させ、そのシンドロームが連続M回0となるまでこれ
を繰り返す制御手段と を備えたブロック同期方式において、 上記回路の算出出力に特定のシンドロームがK回中にK0
回以上(K0≦K)検出された場合にブロック同期の非同
期判定出力を送出する誤同期検出回路を備え、 この誤同期検出回路は、上記ブロックごとの最終ビット
に生ずるワード同期パルスが入力され上記ワード同期パ
ルスを1ビット遅延するシフトレジスタと、上記シンド
ロームの算出回路の出力するシンドロームが0でない旨
のエラーパルスと上記シフトレジスタの出力との論理積
をとる論理積回路と、この論理積回路の出力がK回中に
K0以上になったことを検出する回路とを備えたことを特
徴とするブロック同期方式。 - 【請求項2】誤り訂正符号を含み符号化され互いに初期
位相が一致する複数m系列の信号を受信してひとつの初
期位相からシンドロームを算出する回路と、この回路に
より算出されたシンドロームが0でない場合にそのシン
ドロームが連続M回0となるまで上記初期位相を変更す
る手段と、そのシンドロームが連続M回0となったとき
にワード同期パルスを発生させる手段とを各系列毎に備
えた ブロック同期方式において、 前記m系列についてすべてのワード同期パルスの位相が
一致するか否かを検出し不一致の場合にブロック同期の
非同期判定出力を送出する誤同期検出回路を含む ことを特徴とするブロック同期方式。 - 【請求項3】誤り訂正符号を含み各系列別個に符号化さ
れさらにグレイ符号化された多値信号を受信してひとつ
の初期位相からシンドロームを算出する回路と、 この回路により算出されたシンドロームが0でない場合
に上記回路の初期位相を変更して再度シンドロームを算
出させ、そのシンドロームが連続M回0となるまでこれ
を繰り返す制御手段と、 を備えたブロック同期方式において、 各系列の符号誤りの位置を示す信号が複数の系列で同時
に発生したことを検出するゲート回路と、この回路の出
力がK回中にK0回以上(K0≦K)検出された場合にブロ
ック同期の非同期判定出力を送出する保護カウンタとを
含む誤同期検出回路を備えた ことを特徴とするブロック同期方式。 - 【請求項4】非同期判定出力により、初期位相を変更す
る手段およびまたはブロック同期をリセットする手段を
備えた請求項1ないし請求項3のいずれかに記載のブロ
ック同期方式。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3113788A JP2597872B2 (ja) | 1988-02-13 | 1988-02-13 | ブロック同期方式 |
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EP89101981A EP0328977B1 (en) | 1988-02-13 | 1989-02-04 | Word synchronization system |
CA000590710A CA1329835C (en) | 1988-02-13 | 1989-02-10 | Word synchronization system |
US07/309,587 US4959834A (en) | 1988-02-13 | 1989-02-13 | Word syncronization system and method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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---|---|
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JP2597872B2 true JP2597872B2 (ja) | 1997-04-09 |
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3113788A Expired - Fee Related JP2597872B2 (ja) | 1988-02-13 | 1988-02-13 | ブロック同期方式 |
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---|---|
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EP (1) | EP0328977B1 (ja) |
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CA (1) | CA1329835C (ja) |
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US5367544A (en) * | 1989-05-04 | 1994-11-22 | Northern Telecom Limited | Data stream frame synchronisation |
US5544179A (en) * | 1992-03-30 | 1996-08-06 | Hartwell; David | Mis-synchronization detection system using a combined error correcting and cycle identifier code |
US5430746A (en) * | 1992-06-09 | 1995-07-04 | Wandel & Goltermann Gmbh & Co. Elektronische Messtechnik | Method of and circuitry for detecting synchronism failure of two word sequences |
US5590161A (en) * | 1994-08-23 | 1996-12-31 | Tektron Micro Electronics, Inc. | Apparatus for synchronizing digital data without using overhead frame bits by using deliberately introduced errors for indicating superframe synchronization of audio signals |
JPH08125640A (ja) * | 1994-10-28 | 1996-05-17 | Murata Mach Ltd | 誤り訂正符号復号器の再同期化装置 |
FR2735889B1 (fr) * | 1995-06-22 | 1997-09-05 | Sgs Thomson Microelectronics | Circuit de calcul de syndrome |
US5822339A (en) * | 1996-05-30 | 1998-10-13 | Rockwell International | Data decoder and method to correct inversions or phase ambiguity for M-ary transmitted data |
JPH1168584A (ja) * | 1997-08-11 | 1999-03-09 | Mitsubishi Electric Corp | ビタビ復号装置、ビタビ復号装置における畳み込み符号の入力タイミング制御方法及び入力タイミング制御装置 |
US6560745B1 (en) | 2000-07-21 | 2003-05-06 | The United States Of America As Represented By The National Security Agency | Method of identifying boundary of markerless codeword |
US7106820B2 (en) * | 2001-04-10 | 2006-09-12 | Broadcom Corporation | System and method for establishing word synchronization |
US8166365B2 (en) * | 2008-12-03 | 2012-04-24 | Ciena Corporation | Cycle slip location and correction |
US9379739B2 (en) * | 2014-08-11 | 2016-06-28 | Qualcomm Incorporated | Devices and methods for data recovery of control channels in wireless communications |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3452328A (en) * | 1965-06-07 | 1969-06-24 | Ibm | Error correction device for parallel data transmission system |
US3550082A (en) * | 1966-03-17 | 1970-12-22 | Bell Telephone Labor Inc | Automatic synchronization recovery techniques for nonbinary cyclic codes |
US3466601A (en) * | 1966-03-17 | 1969-09-09 | Bell Telephone Labor Inc | Automatic synchronization recovery techniques for cyclic codes |
US3571794A (en) * | 1967-09-27 | 1971-03-23 | Bell Telephone Labor Inc | Automatic synchronization recovery for data systems utilizing burst-error-correcting cyclic codes |
US4404676A (en) * | 1981-03-30 | 1983-09-13 | Pioneer Electric Corporation | Partitioning method and apparatus using data-dependent boundary-marking code words |
JPS5817745A (ja) * | 1981-07-17 | 1983-02-02 | Victor Co Of Japan Ltd | 同期検出方式 |
JPS59221047A (ja) * | 1983-05-30 | 1984-12-12 | Victor Co Of Japan Ltd | デイジタル信号伝送における同期信号検出回路 |
US4580279A (en) * | 1984-04-16 | 1986-04-01 | At&T Bell Laboratories | Elastic store slip control and maintenance circuit |
DE3510296A1 (de) * | 1985-03-22 | 1986-09-25 | Telefunken Fernseh Und Rundfunk Gmbh, 3000 Hannover | System zur synchronisation von digitalen informationssignalen |
JPS6253040A (ja) * | 1985-09-02 | 1987-03-07 | Nippon Telegr & Teleph Corp <Ntt> | 復号回路 |
US4737971A (en) * | 1986-04-07 | 1988-04-12 | American Telephone And Telegraph Company | Synchronization detection circuit |
JPH071885B2 (ja) * | 1986-10-09 | 1995-01-11 | 日本電気株式会社 | ワ−ド同期器 |
JPH0817378B2 (ja) * | 1987-03-16 | 1996-02-21 | 日本電信電話株式会社 | ブロツク同期方式 |
-
1988
- 1988-02-13 JP JP3113788A patent/JP2597872B2/ja not_active Expired - Fee Related
-
1989
- 1989-02-04 DE DE68922509T patent/DE68922509T2/de not_active Expired - Fee Related
- 1989-02-04 EP EP89101981A patent/EP0328977B1/en not_active Expired - Lifetime
- 1989-02-10 CA CA000590710A patent/CA1329835C/en not_active Expired - Fee Related
- 1989-02-13 US US07/309,587 patent/US4959834A/en not_active Expired - Fee Related
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---|---|
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EP0328977A3 (en) | 1991-03-20 |
EP0328977A2 (en) | 1989-08-23 |
JPH01206750A (ja) | 1989-08-18 |
CA1329835C (en) | 1994-05-24 |
DE68922509D1 (de) | 1995-06-14 |
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EP0328977B1 (en) | 1995-05-10 |
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