Nothing Special   »   [go: up one dir, main page]

JP2022144075A - 半導体記憶装置およびその製造方法 - Google Patents

半導体記憶装置およびその製造方法 Download PDF

Info

Publication number
JP2022144075A
JP2022144075A JP2021044922A JP2021044922A JP2022144075A JP 2022144075 A JP2022144075 A JP 2022144075A JP 2021044922 A JP2021044922 A JP 2021044922A JP 2021044922 A JP2021044922 A JP 2021044922A JP 2022144075 A JP2022144075 A JP 2022144075A
Authority
JP
Japan
Prior art keywords
film
insulating film
region
memory device
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2021044922A
Other languages
English (en)
Inventor
博幸 山下
Hiroyuki Yamashita
雄太 齋藤
Yuta Saito
敬一 澤
Keiichi Sawa
和展 松尾
Kazunori Matsuo
優太 神谷
Yuta Kamiya
伸二 森
Shinji Mori
恒太 高橋
Kota Takahashi
純一 金山
Junichi Kanayama
友紀 石丸
Yuki Ishimaru
健一郎 虎谷
Kenichiro Toraya
ハ ホアン
Ha Hoang
彰司 本田
Shoji Honda
隆文 落合
Takafumi Ochiai
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Priority to JP2021044922A priority Critical patent/JP2022144075A/ja
Priority to US17/412,743 priority patent/US11974432B2/en
Publication of JP2022144075A publication Critical patent/JP2022144075A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

【課題】メモリセルに含まれる層の性能を向上させることが可能な半導体記憶装置およびその製造方法を提供する。【解決手段】一の実施形態によれば、半導体記憶装置は、基板と、前記基板の上方に設けられ、前記基板の表面に垂直な第１方向に互いに離隔された複数の電極膜と、少なくとも１つの前記電極膜の側面に第１絶縁膜を介して設けられた電荷蓄積膜と、前記電荷蓄積膜の側面に第２絶縁膜を介して設けられた半導体膜とを備える。前記電荷蓄積膜は、前記第１絶縁膜の側方に設けられた絶縁体領域である複数の第１領域と、前記複数の第１領域の側方に設けられた半導体領域または導体領域である複数の第２領域と、前記複数の第２領域の側方に設けられた絶縁体領域である１つの第３領域とを含む。【選択図】図１

Description

本発明の実施形態は、半導体記憶装置およびその製造方法に関する。
３次元半導体メモリなどの半導体記憶装置では、メモリセルに含まれる電荷蓄積膜の性能を向上させることが望まれる。
特開２００４－１３４７９６号公報 特開２０２０－０４７７４４号公報
メモリセルに含まれる層の性能を向上させることが可能な半導体記憶装置およびその製造方法を提供する。
一の実施形態によれば、半導体記憶装置は、基板と、前記基板の上方に設けられ、前記基板の表面に垂直な第１方向に互いに離隔された複数の電極膜と、少なくとも１つの前記電極膜の側面に第１絶縁膜を介して設けられた電荷蓄積膜と、前記電荷蓄積膜の側面に第２絶縁膜を介して設けられた半導体膜とを備える。前記電荷蓄積膜は、前記第１絶縁膜の側方に設けられた絶縁体領域である複数の第１領域と、前記複数の第１領域の側方に設けられた半導体領域または導体領域である複数の第２領域と、前記複数の第２領域の側方に設けられた絶縁体領域である１つの第３領域とを含む。
第１実施形態の半導体記憶装置の構造を示す断面図である。 第１実施形態の半導体記憶装置の構造を示す斜視図である。 第１実施形態の比較例の半導体記憶装置の構造と、第１実施形態の半導体記憶装置の構造とを示す断面図である。 第１実施形態の半導体記憶装置の製造方法を示す断面図(1/5)である。 第１実施形態の半導体記憶装置の製造方法を示す断面図(2/5)である。 第１実施形態の半導体記憶装置の製造方法を示す断面図(3/5)である。 第１実施形態の半導体記憶装置の製造方法を示す断面図(4/5)である。 第１実施形態の半導体記憶装置の製造方法を示す断面図(5/5)である。 第２実施形態の半導体記憶装置の構造を示す断面図である。 第２実施形態の比較例の半導体記憶装置の構造を示す断面図である。 第２実施形態の半導体記憶装置の構造を示す断面図である。 第２実施形態の半導体記憶装置の製造方法を示す断面図(1/3)である。 第２実施形態の半導体記憶装置の製造方法を示す断面図(2/3)である。 第２実施形態の半導体記憶装置の製造方法を示す断面図(3/3)である。
以下、本発明の実施形態を、図面を参照して説明する。図１～図１４において、同一の構成には同一の符号を付し、重複する説明は省略する。
（第１実施形態）
図１は、第１実施形態の半導体記憶装置の構造を示す断面図である。図１の半導体記憶装置は、例えば３次元半導体メモリである。
図１の半導体記憶装置は、基板１と、積層部２と、柱状部３とを備えている。積層部２および柱状部３は、複数の絶縁膜１１と、複数の電極膜１２と、ブロック絶縁膜１３と、複数の中間絶縁膜１４と、電荷蓄積膜１５と、トンネル絶縁膜１６と、チャネル半導体膜１７と、コア絶縁膜１８とを備えている。各電極膜１２は、バリアメタル層１２ａと、電極材層１２ｂとを含んでいる。ブロック絶縁膜１３は、絶縁層１３ａと、複数の絶縁層１３ｂとを含んでいる。電荷蓄積膜１５は、複数の絶縁層１５ａと、複数の半導体層１５ｂと、絶縁層１５ｃとを含んでいる。ブロック絶縁膜１３、トンネル絶縁膜１６、および中間絶縁膜１４はそれぞれ、第１、第２、および第３絶縁膜の例である。また、絶縁層１５ａ、半導体層１５ｂ、および絶縁層１５ｃはそれぞれ、第１、第２、および第３領域の例である。
基板１は例えば、シリコン基板などの半導体基板である。図１は、基板１の表面に平行で互いに垂直なＸ方向およびＹ方向と、基板１の表面に垂直なＺ方向とを示している。本明細書では、＋Ｚ方向を上方向として取り扱い、－Ｚ方向を下方向として取り扱う。－Ｚ方向は、重力方向と一致していてもよいし、重力方向と一致していなくてもよい。Ｚ方向は第１方向の例である。
積層部２は、基板１の上方に交互に形成された複数の絶縁膜１１、複数の電極膜１２、および複数の絶縁層１３ｂを含んでいる。各絶縁膜１１は例えば、ＳｉＯ２膜（シリコン酸化膜）である。各電極膜１２は例えば、ＴｉＮ膜（チタン窒化膜）などのバリアメタル層１２ａと、Ｗ（タングステン）層などの電極材層１２ｂとを含んでいる。各電極膜１２内のバリアメタル層１２ａと電極材層１２ｂは、絶縁層１３ｂを介して、絶縁膜１１の上面、絶縁膜１１の下面、および柱状部３の側面に順に形成されている。絶縁層１３ｂは例えば、ＡｌＯｘ膜（アルミニウム酸化膜）である。本実施形態では、上記複数の電極膜１２が、Ｚ方向に互いに離隔されており、上記複数の絶縁膜１１が、これらの電極膜１２間に配置されている。
柱状部３は、積層部２内をＺ方向に延びる柱状の形状を有している。柱状部３は、積層部２の側面に順に形成された絶縁層１３ａ、中間絶縁膜１４、電荷蓄積膜１５、トンネル絶縁膜１６、チャネル半導体膜１７と、およびコア絶縁膜１８を含んでいる。本実施形態の半導体記憶装置は、積層部２内に複数の柱状部３を備えており、図１は、これらの柱状部３の１つを示している。
絶縁層１３ａは、絶縁膜１１の側面に形成されており、かつ電極膜１２の側面に絶縁層１３ｂを介して形成されている。絶縁層１３ａは例えば、ＳｉＯ２膜である。
中間絶縁膜１４は、絶縁膜１１の側面に絶縁層１３ａを介して形成されている。中間絶縁膜１４は例えば、ＳｉＯ２膜である。
電荷蓄積膜１５は、絶縁層１３ａおよび中間絶縁膜１４の側面に形成されている。電荷蓄積膜１５は、メモリセルトランジスタの信号電荷を蓄積するために使用される。本実施形態の電荷蓄積膜１５は、上記複数の電極膜１２の側方に形成された複数の絶縁層１５ａと、これらの絶縁層１５ａの側方に形成された複数の半導体層１５ｂと、これらの半導体層１５ｂの側方に形成された絶縁層１５ｃとを含んでいる。各中間絶縁膜１４は、Ｚ方向に互いに隣接する絶縁層１５ａの間や、Ｚ方向に互いに隣接する半導体層１５ｂの間に形成されており、かつ絶縁層１５ｃの側面に接している。電荷蓄積膜１５は、各電極膜１２の側面にブロック絶縁膜１３を介して形成されている。
絶縁層１５ａおよび半導体層１５ｂは、Ｚ方向において電極膜１２に対応する位置に形成されており、中間絶縁膜１４は、Ｚ方向において絶縁膜１１に対応する位置に形成されている。また、絶縁層１５ｃは、Ｚ方向において複数の絶縁膜１１および複数の電極膜１２に対応する位置に形成されている。なお、絶縁層１５ａおよび半導体層１５ｂのそれぞれの上面または下面のＺ方向の位置は、電極層１２の上面または下面のＺ方向の位置と一致しなくてもよい。絶縁層１５ａおよび半導体層１５ｂの一部が、電極層１２とＺ方向の位置が重なっていればよい。中間絶縁膜１４の上面または下面のＺ方向の位置は、絶縁層１１の上面または下面のＺ方向の位置と一致しなくてもよい。中間絶縁膜１４の一部が、絶縁層１１とＺ方向の位置が重なっていればよい。
絶縁層１５ａは例えば、ＳｉＮ膜（シリコン窒化膜）であり、電荷蓄積膜１５内の電荷トラップ層として機能し、電荷を蓄積することが可能である。絶縁層１５ａ内における、Ｓｉ原子に対するＮ原子の組成比は、例えば１．２２以上である（Ｎ／Ｓｉ≧１．２２）。この組成比は例えば、ＥＥＬＳ、ＸＰＳ、またはＲＢＳにより分析可能である。本実施形態の絶縁層１５ａと中間絶縁膜１４は例えばそれぞれ、ＳｉＮとＳｉＯ２であり、中間絶縁膜１４の誘電率が、絶縁層１５ａの誘電率よりも低くなっている。
半導体層１５ｂは例えば、ポリシリコン層であり、電荷蓄積膜１５内の浮遊ゲート層として機能し、電荷を蓄積することが可能である。半導体層１５ｂは、Ｂ（ボロン）元素またはＰ（リン）元素を含んでいてもよい。この場合、半導体層１５ｂ内におけるＢ元素またはＰ元素の原子濃度は、１．０×１０１９ａｔｏｍｓ／ｃｍ３以上かつ５．０×１０２０ａｔｏｍｓ／ｃｍ３以下とすることが望ましい。本実施形態の半導体層１５ｂは、絶縁層１５ａと絶縁層１５ｃとの間に挟まれているため、ブロック絶縁膜１４にもトンネル絶縁膜１６にも接していない。なお、電荷蓄積膜１５は、半導体層１５ｂの代わりに導体層（例えば金属層）を含んでいてもよい。半導体層１５ｂ内における、Ｓｉ原子に対するＮ原子の組成比は、絶縁層１５ａまたは絶縁層１５ｃ内における、Ｓｉ原子に対するＮ原子の組成比より小さい。この組成比は例えば、ＥＥＬＳ、ＸＰＳ、またはＲＢＳにより分析可能である。
絶縁層１５ｃは例えば、ＳｉＮ膜であり、電荷蓄積膜１５内の電荷トラップ層として機能し、電荷を蓄積することが可能である。絶縁層１５ｃ内における、Ｓｉ原子に対するＮ原子の組成比は、例えば１．２２以上である（Ｎ／Ｓｉ≧１．２２）。この組成比は例えば、ＥＥＬＳ、ＸＰＳ、またはＲＢＳにより分析可能である。本実施形態の絶縁層１５ｃと中間絶縁膜１４は例えばそれぞれ、ＳｉＮとＳｉＯ２であり、中間絶縁膜１４の誘電率が、絶縁層１５ｃの誘電率よりも低くなっている。図１は、半導体層１５ｂとトンネル絶縁膜１６との間の絶縁層１５ｃの厚さＴ１と、中間絶縁膜１４とトンネル絶縁膜１６との間の絶縁層１５ｃの厚さＴ２とを示している。本実施形態では、厚さＴ２が厚さＴ１よりも薄くなっている（Ｔ２＜Ｔ１）。
トンネル絶縁膜１６は、電荷蓄積膜１５の側面に形成されている。トンネル絶縁膜１６は例えば、ＳｉＯＮ膜（シリコン酸窒化膜）である。
チャネル半導体膜１７は、トンネル絶縁膜１６の側面に形成されている。チャネル半導体膜１７は、メモリセルトランジスタや選択トランジスタのチャネルとして機能する。チャネル半導体膜１７は例えば、ポリシリコン層である。チャネル半導体膜１７は、電荷蓄積膜１５の側面にトンネル絶縁膜１６を介して形成されている。
コア絶縁膜１８は、チャネル半導体膜１７の側面に形成されている。コア絶縁膜１８は例えば、ＳｉＯ２膜である。
図１に示すように、ブロック絶縁膜１３、中間絶縁膜１４、電荷蓄積膜１５、トンネル絶縁膜１６、チャネル半導体膜１７、およびコア絶縁膜１８は、電極膜１２の側方に位置する領域と、絶縁膜１１の側方に位置する領域とを含んでいる。本実施形態の半導体記憶装置のメモリセル（メモリセルトランジスタ）は、前者の領域内に形成されている。この領域は、セル部分と呼ばれる。一方、互いに隣接するセル部分の間の領域は、セル間部分と呼ばれる。ブロック絶縁膜１３、中間絶縁膜１４、電荷蓄積膜１５、トンネル絶縁膜１６、チャネル半導体膜１７、およびコア絶縁膜１８は、電極膜１２の側方にセル部分を含み、絶縁膜１１の側方にセル間部分を含んでいる。
図２は、第１実施形態の半導体記憶装置の構造を示す斜視図である。
図２は、積層部２内に含まれる１つの電極膜１２と、この電極膜１２内を貫通する１つの柱状部３とを示している。本実施形態の柱状部３の平面形状は、図２に示すように円形となっている。コア絶縁膜１８は、柱状部３の中心部に配置されており、チャネル半導体膜１７、トンネル絶縁膜１６、電荷蓄積膜１５、および絶縁層１３ａは、コア絶縁膜１８を環状に包囲している。なお、図２での中間絶縁膜１４の図示は省略されている。
図３は、第１実施形態の比較例の半導体記憶装置の構造と、第１実施形態の半導体記憶装置の構造とを示す断面図である。
図３(ａ)は、上記比較例の半導体記憶装置の構造を示している。本比較例の電荷蓄積膜１５は、電荷トラップ層として機能する絶縁層１５ａのみを含んでいる。本比較例では、残留ホールを減少させるために絶縁層１５ａをＳｉリッチなＳｉＮ膜とすると、ブロック絶縁膜１４でのリーク電流が増加して、メモリセルの書込特性が劣化してしまう。これにより、電荷蓄積膜１５の電荷保持特性が、サイクルストレス後に劣化してしまう。さらには、メモリセルからの電荷の横抜けが増加したり、メモリセルトランジスタの閾値分布が広くなったりしてしまう。
図３(ｂ)は、本実施形態の半導体記憶装置の構造を示している。本実施形態の電荷蓄積膜１５は、電荷トラップ層として機能する絶縁層１５ａ、１５ｃの間に、浮遊ゲート層として機能する半導体層１５ｂを含んでいる。そのため、本実施形態の電荷蓄積膜１５は、その中央部にトラップ密度の大きい半導体層１５ｂを含み、その周辺部に高電荷保持性を有する絶縁層１５ａ、１５ｃを含んでいる。本実施形態の電荷蓄積膜１５は、浮遊ゲート層と電荷トラップ層とを含むハイブリッド構造を有している。また、本実施形態の電荷蓄積膜１５は、セル部分ごとに分断された絶縁層１５ａと半導体層１５ｂとを含んでいる。
本実施形態によれば、絶縁層１５ａ、１５ｃにより、ブロック絶縁膜１４でのリーク電流を抑制することや、電荷蓄積膜１５の電荷保持特性がサイクルストレス後に劣化することを抑制することが可能となる。また、本実施形態によれば、半導体層１５ｂにより、メモリセルのセル特性や信頼性を向上させることが可能となる。よって、本実施形態によれば、ハイブリッド構造の電荷蓄積膜１５を用いることで、これらの効果を両立することが可能となる。
一般に浮遊ゲート層には、トラップ密度が高いため書込特性が良好であるという利点があるが、書込や消去を繰り返すとＳＩＬＣ（Stress Induced Leak Current）と呼ばれるリーク電流が生じるという欠点がある。本実施形態によれば、電荷蓄積膜１５が半導体層１５ｂを含むことで、上記利点を享受することが可能となる。また、本実施形態によれば、電荷蓄積膜１５がさらに絶縁層１５ａ、１５ｃを含むことで、上記欠点を抑制することが可能となる。理由は、半導体層１５ｂがブロック絶縁膜１３やトンネル絶縁膜１６に接しなくなることで、サイクルストレス後も電荷を半導体層１５ｂのトラップ準位にトラップすることができるからである。また、本実施形態によれば、電荷蓄積膜１５が半導体層１５ｂと絶縁層１５ａ、１５ｃとを含むことで、電荷蓄積膜１５が絶縁層１５ａ、１５ｃのみを含む場合に比べて、保持できる電荷の容量を増加させることが可能となる。
また、本実施形態によれば、セル部分ごとに分断された絶縁層１５ａおよび半導体層１５ｂを用いることで、残留ホールを減少させることや、メモリセルからの電荷の横抜けを減少させることが可能となる。この場合、中間絶縁膜１４の誘電率を低くすることで、メモリセル間の干渉を抑制することが可能となる。
また、本実施形態によれば、半導体層１５ｂにＢ元素またはＰ元素を添加することで、トラップを高密度化することが可能となる。この場合、半導体層１５ｂ内におけるＢ元素またはＰ元素の原子濃度は、１．０×１０１９ａｔｏｍｓ／ｃｍ３以上かつ５．０×１０２０ａｔｏｍｓ／ｃｍ３以下とすることが望ましい。
また、本実施形態では、絶縁層１３ｂを窒化したり、絶縁層１３ｂと絶縁膜１１との界面を窒化したりして、Ｆ（フッ素）デガスバリア層を形成してもよい。これにより、電極材層１２ｂを形成する際に発生するＦ原子によるブロック絶縁膜１３へのダメージが発生することを抑制することが可能となる。この場合、絶縁層１３ｂや上記界面はＮ元素を含むこととなる。
図４～図８は、第１実施形態の半導体記憶装置の製造方法を示す断面図である。
まず、基板１の上方に、複数の絶縁膜１１と複数の犠牲膜２１とを交互に形成する（図４(ａ)）。絶縁膜１１は例えば、３０ｎｍ程度の膜厚を有するＳｉＯ２膜であり、プラズマＣＶＤ（Chemical Vapor Deposition）によりＳｉＨ４ガスとＮ２Ｏガスとを用いて形成される（Ｈは水素を表す）。犠牲膜２１には、後述する工程で電極膜１２が形成される。犠牲膜２１は例えば、３０ｎｍ程度の膜厚を有するＳｉＮ膜であり、プラズマＣＶＤによりＳｉＨ２Ｃｌ２ガスとＮＨ３ガスとを用いて形成される（Ｃｌは塩素を表す）。犠牲膜２１は第１膜の例であり、絶縁膜１１は第２膜の例である。
次に、リソグラフィおよびＲＩＥ（Reactive Ion Etching）により、絶縁膜１１および犠牲膜２１内にメモリホールＨ１を形成する（図４(ｂ)）。メモリホールＨ１は、Ｚ方向に延びる形状に加工される。メモリホールＨ１には、後述する工程で柱状部３が埋め込まれる。その後、メモリホールＨ１内に熱リン酸を供給して、絶縁膜１１および犠牲膜２１のうちの犠牲膜２１を選択的にエッチングしてもよい。これにより、犠牲膜２１の側面を絶縁膜１１の側面に対しリセスさせることができる。
次に、メモリホールＨ１内に、絶縁層１３ａを形成する（図５(ａ)）。その結果、絶縁膜１１および犠牲膜２１の側面に、絶縁層１３ａが形成される。絶縁層１３ａは例えば、ＳｉＯ２膜であり、ＡＬＤ（Atomic Layer Deposition）によりＴＤＭＡＳ（tris(dimethylamino)silane）ガスを用いて形成される。絶縁層１３ａは、犠牲膜２１の側面をラジカル酸化により直接酸化することで、犠牲膜２１の側面に形成されてもよい。
次に、メモリホールＨ１内に、半導体層１５ｂを形成する（図５(ｂ)）。その結果、絶縁層１３ａの側面に、半導体層１５ｂが形成される。半導体層１５ｂは例えば、１０ｎｍ程度の膜厚を有するＳｉ層であり、ＣＶＤにより５１５℃の減圧環境（２０００Ｐａ以下）でＳｉ２Ｈ６ガスとＳｉＨ４ガスとを用いて形成され、その後にアニールにより結晶化される。これにより、このＳｉ層が、アモルファスシリコン層からポリシリコン層に変化する。この際、Ｂ２Ｈ６ガスまたはＰＨ３ガスを用いて、半導体層１５ｂ内にＢ元素またはＰ元素を添加してもよい。図５(ｂ)はさらに、半導体層１５ｂの形成後に半導体層１５ｂの側面に形成された自然酸化膜２２を示している。
次に、半導体層１５ｂの側面を窒化する（図６(ａ)）。その結果、半導体層１５ｂの絶縁層１３ａとは逆側の側面に、絶縁層１５ｃが形成される。絶縁層１５ｃは例えば、ＳｉＮ膜であり、熱窒化により６５０℃以上かつ９５０℃以下および９０００ＰａでＮＨ３ガス、ＮＯガス、またはＮ２Ｏガスの雰囲気下にて形成される。絶縁層１５ｃは、ラジカル窒化により３００℃以上かつ８００℃以下および５Ｐａ以上かつ２５０Ｐａ以下でＮ２ガス、ＮＨ３ガス、ＮＯガス、またはＮ２Ｏガスの雰囲気下にて形成されてもよい。この場合、当該雰囲気は、Ｈｅ（ヘリウム）ガス、Ｎｅ（ネオン）ガス、Ａｒ（アルゴン）ガス、Ｋｒ（クリプトン）ガス、Ｘｅ（キセノン）ガス、またはＲｎ（ラドン）ガスを含んでいてもよい。絶縁層１５ｃは、自然酸化膜２２を除去してから形成されてもよいし、自然酸化膜２２を除去せずに形成されてもよい。後者の場合には、自然酸化膜２２も絶縁層１５ｃに変化する。図６(ａ)の工程では、絶縁層１５ｃが、厚さＴ１を有するように形成される。
次に、メモリホールＨ１内にトンネル絶縁膜１６、チャネル半導体膜１７、およびコア絶縁膜１８を順に形成する（図６(ｂ)）。トンネル絶縁膜１６は例えば、７ｎｍ程度の膜厚を有するＳｉＯＮ膜であり、ＡＬＤにより４００℃以上かつ８００℃以下の減圧環境（２０００Ｐａ以下）でＨＣＤ（ヘキサクロロジシラン）ガス、Ｏ２ガス、およびＮＨ３ガスを用いて形成される。チャネル半導体膜１７は例えば、１０ｎｍ程度の膜厚を有するＳｉ層であり、ＣＶＤにより４００℃以上かつ８００℃以下の減圧環境（２０００Ｐａ以下）でＳｉＨ４ガスを用いて形成され、その後にアニールにより結晶化される。これにより、このＳｉ層が、アモルファスシリコン層からポリシリコン層に変化する。コア絶縁膜１８は例えば、ＳｉＯ２膜であり、ＣＶＤによりＴＥＯＳ（オルトケイ酸テトラエチル）を用いて形成される。
なお、絶縁層１５ｃは、半導体層１５ｂの側面にトンネル絶縁膜１６を形成した後に、半導体層１５ｂの側面をトンネル絶縁膜１６を介して窒化することで形成してもよい。この場合、絶縁層１５ｃは例えば、熱窒化により８００℃以上かつ９５０℃以下および９０００ＰａでＮＯガスまたはＮ２Ｏガスの雰囲気下にて形成されるか、またはラジカル窒化により３００℃以上かつ８００℃以下および５Ｐａ以上かつ２５０Ｐａ以下で形成される。上記雰囲気は、Ｈｅガス、Ｎｅガス、Ａｒガス、Ｋｒガス、Ｘｅガス、またはＲｎガスを含んでいてもよい。
また、絶縁膜１５ｃおよびトンネル絶縁膜１６は、半導体層１５ｂの側面にチャネル半導体膜１７としてアモルファスシリコン層を形成した後において、当該アモルファスシリコン層をポリシリコン層に変化させる前に、半導体層１５ｂの側面を当該アモルファスシリコン層を介して酸化および窒化することで形成してもよい。この場合、当該アモルファスシリコン層を介した酸化により、まず絶縁層、例えばＳｉＯ２膜が形成される。この絶縁層は例えば、熱酸化により６５０℃以上かつ９５０℃以下および９０００ＰａでＨ２Ｏガスの雰囲気下にて形成されるか、またはラジカル酸化により３００℃以上かつ８００℃以下および５Ｐａ以上かつ２５０Ｐａ以下でＨ２ガスおよびＯ２ガスの雰囲気下（またはＨ２Ｏガス雰囲気下）にて形成される。その後、熱窒化により８００℃以上かつ９５０℃以下および９０００ＰａでＮＯガスまたはＮ２Ｏガスの雰囲気下にて絶縁層１５ｃおよびトンネル絶縁膜１６が形成される。絶縁層１５ｃおよびトンネル絶縁膜１６は、ラジカル窒化により３００℃以上かつ８００℃以下および５Ｐａ以上かつ２５０Ｐａ以下でＮＯガスまたはＮ２Ｏガスの雰囲気下にて形成されてもよい。この場合、当該雰囲気は、Ｈｅガス、Ｎｅガス、Ａｒガス、Ｋｒガス、Ｘｅガス、またはＲｎガスを含んでいてもよい。
次に、絶縁膜１１および犠牲膜２１内に不図示のスリットを形成し、図７(ａ)に示す工程を行う。図７(ａ)に示す工程では、このスリットから絶縁膜１１および絶縁層１３ａを介して半導体層１５ｂの側面を酸化する。その結果、半導体層１５ｂの一部に、複数の中間絶縁膜１４が形成される。半導体層１５ｂにおいて、絶縁層１１と絶縁膜１５ｃに挟まれた領域に中間絶縁膜１４が形成される。半導体層１５ｂにおいて、犠牲層２１と絶縁層１５ｃに挟まれた領域は半導体層１５ｂが維持される。なお、中間絶縁膜１４が形成される領域は、絶縁層１１とＺ方向の位置が一致していてもよいし、上方向または下方向にずれていてもよい。中間絶縁膜１４は例えば、ＳｉＯ２膜であり、熱酸化により９５０℃および９０００ＰａでＨ２Ｏガスの雰囲気下にて形成される。中間絶縁膜１４は、ラジカル酸化により３００℃以上かつ８００℃以下および５Ｐａ以上かつ２５０Ｐａ以下で形成されてもよい。
中間絶縁膜１４は、絶縁膜１１を介して半導体層１５ｂを酸化することで形成される。また、中間絶縁膜１４の少なくとも一部は、絶縁層１５ｃに到達するように形成されるため、１つの半導体層１５ｂが、中間絶縁膜１４により複数の半導体層１５ｂに分断される。図７(ａ)では、各中間絶縁膜１４が、互いに隣接する半導体層１５ｂ間に形成されている。また、中間絶縁膜１４の少なくとも一部は、絶縁層１５ｃに到達するように形成されるため、厚さＴ２が厚さＴ１より薄くなる（Ｔ２＜Ｔ１）。なお、中間絶縁膜１４とトンネル絶縁膜１６との間の絶縁層１５ｃのうち、少なくとも一部が、半導体層１５ｂとトンネル絶縁膜１６との間の絶縁層１５ｃの厚さより薄くてもよい。上述のように、符号Ｔ１は、半導体層１５ｂとトンネル絶縁膜１６との間の絶縁層１５ｃの厚さを示しており、符号Ｔ２は、中間絶縁膜１４とトンネル絶縁膜１６との間の絶縁層１５ｃの厚さを示している。
次に、スリットから犠牲膜２１を除去する（図７(ｂ)）。その結果、複数の絶縁層１１間に複数の空洞Ｈ２が形成され、これらの空洞Ｈ２内に絶縁層１３ａが露出する。犠牲膜２１は例えば、熱リン酸を用いたウェットエッチングにより除去される。
なお、絶縁層１３ａは、図５(ａ)に示す工程で形成する代わりに、空洞Ｈ２から半導体層１５ｂの側面を酸化することで形成してもよい。この場合、絶縁層１３ａは例えば、熱酸化により９５０℃および９０００ＰａでＨ２Ｏガスの雰囲気下にて形成されるか、またはラジカル酸化により３００℃以上かつ８００℃以下および５Ｐａ以上かつ２５０Ｐａ以下でＨ２ガスおよびＯ２ガスの雰囲気下（またはＨ２Ｏガス雰囲気下）にて形成される。
次に、各空洞Ｈ２から絶縁層１３ａを介して、各半導体層１５ｂの側面を窒化する（図８(ａ)）。その結果、各半導体層１５ｂの絶縁層１３ａ側の側面に、絶縁層１５ａが形成される。このようにして、複数の絶縁層１５ａと、複数の半導体層１５ｂと、絶縁層１５ｃとを含む電荷蓄積膜１５が形成される。各中間絶縁膜１４は、互いに隣接する絶縁層１５ａの間や、互いに隣接する半導体層１５ｂの間に介在している。絶縁層１５ａは例えば、ＳｉＮ膜であり、熱窒化により８００℃以上かつ９５０℃以下および９０００ＰａでＮＯガスまたはＮ２Ｏガスの雰囲気下にて形成される。絶縁層１５ａは、ラジカル窒化により３００℃以上かつ８００℃以下および５Ｐａ以上かつ２５０Ｐａ以下でＮＯガスまたはＮ２Ｏガスの雰囲気下にて形成されてもよい。この場合、当該雰囲気は、Ｈｅガス、Ｎｅガス、Ａｒガス、Ｋｒガス、Ｘｅガス、またはＲｎガスを含んでいてもよい。
図８(ａ)は、メモリホールＨ１内に形成された柱状部３を示している。柱状部３は、絶縁膜１１の側面に順に設けられた絶縁層１３ａ、中間絶縁膜１４、電荷蓄積膜１５、トンネル絶縁膜１６、チャネル半導体膜１７、およびコア絶縁膜１８を含んでいる。
次に、スリットから各空洞Ｈ２内に絶縁層１３ｂ、バリアメタル層１２ａ、および電極材層１２ｂを順に形成する（図８(ｂ)）。その結果、電荷蓄積膜１５の側面にブロック絶縁膜１３と電極膜１２とが順に形成される。このようにして、犠牲膜２１が電極膜１２に置換される。絶縁層１３ｂは例えば、３ｎｍ程度の膜厚を有するＡｌＯｘ膜であり、ＡＬＤにより２００～５００℃の減圧環境（２０００Ｐａ以下）でＡｌＣｌ３ガスとＯ３ガスとを用いて形成される。バリアメタル層１２ａは例えば、ＴｉＮ膜であり、ＣＶＤによりＴｉＣｌ４ガスとＮＨ３ガスとを用いて形成される。電極材層１２ｂは例えば、Ｗ層であり、ＣＶＤによりＷＦ６ガスを用いて形成される。
なお、絶縁層１３ｂは、絶縁膜１１の上面および下面を窒化してから形成してもよい。これにより、絶縁層１３ｂと絶縁膜１１との界面に、上述のＦデガスバリア層を形成することができる。Ｆデガスバリア層は例えば、熱窒化により６５０℃以上かつ９５０℃以下および９０００ＰａでＮＨ３ガス、ＮＯガス、またはＮ２Ｏガスの雰囲気下にて形成されるか、またはラジカル窒化により３００℃以上かつ８００℃以下および５Ｐａ以上かつ２５０Ｐａ以下でＮ２ガス、ＮＨ３ガス、ＮＯガス、またはＮ２Ｏガスの雰囲気下にて形成される。後者の場合、当該雰囲気は、Ｈｅガス、Ｎｅガス、Ａｒガス、Ｋｒガス、Ｘｅガス、またはＲｎガスを含んでいてもよい。また、この代わりに、図８(ｂ)に示す工程で絶縁層１３ｂそのものを窒化してもよい。この場合、絶縁層１３ｂは例えば、ＡｌＯｘ膜からＡｌＮ膜（アルミニウム窒化膜）に変化する。
その後、基板１上に種々の絶縁膜、配線層、プラグ層などが形成される。例えば、上述のスリットが絶縁膜で埋め込まれる。このようにして、本実施形態の半導体記憶装置が製造される。
以上のように、本実施形態の電荷蓄積膜１５は、ＳｉＮ膜などの絶縁層１５ａと、ポリシリコン層などの半導体層１５ｂと、ＳｉＮ膜などの絶縁層１５ｃとを含むように形成される。よって、本実施形態によれば、図３(ａ)および図３(ｂ)を参照して説明したように、電荷蓄積膜１５の性能を向上させることが可能となる。
（第２実施形態）
図９は、第２実施形態の半導体記憶装置の構造を示す断面図である。
図９(ａ)は、本実施形態の半導体記憶装置の縦断面（ＸＺ断面）を示し、図９(ｂ)は、本実施形態の半導体記憶装置の横断面（ＸＹ断面）を示している。図９(ｂ)は、図９(ａ)に示すＡ－Ａ’線に沿った横断面を示しており、図９(ａ)は、図９(ｂ)に示すＢ－Ｂ’線に沿った縦断面を示している。図９(ａ)に示す領域は、図９(ｂ)に示す領域の一部と対応している。本実施形態の半導体記憶装置は例えば、第１実施形態の半導体記憶装置とは異なるタイプの３次元半導体メモリである。
本実施形態の半導体記憶装置は、基板３１と、基板３１の上方に形成された複数の積層部とを備え、これらの積層部の各々は、図９(ａ)に示すように、基板３１の上方に交互に形成された複数の絶縁膜３２と複数の電極膜３３とを含んでいる。一方、図９(ｂ)は、２つの積層部に含まれる２つの電極膜３３を示している。図９(ａ)は、これら２つの積層部のうちの左の積層部を示している。
基板３１は例えば、シリコン基板などの半導体基板である。図９(ａ)と図９(ｂ)は、基板３１の表面に平行で互いに垂直なＸ方向およびＹ方向と、基板３１の表面に垂直なＺ方向とを示している。本明細書では引き続き、＋Ｚ方向を上方向として取り扱い、－Ｚ方向を下方向として取り扱う。－Ｚ方向は、重力方向と一致していてもよいし、重力方向と一致していなくてもよい。Ｚ方向は第１方向の例であり、Ｙ方向は第２方向の例である。
絶縁膜３２は、Ｙ方向に延びている。絶縁膜３２は例えば、ＳｉＯ２膜である。電極膜３３も、Ｙ方向に延びている。電極膜３３は例えば、バリアメタル層としてＴｉＮ膜を含み、電極材層としてＷ層を含んでいる。各積層部では、上記複数の電極膜３３が、Ｚ方向に互いに離隔されており、上記複数の絶縁膜３２が、これらの電極膜３３間に配置されている（図９(ａ)）。また、各積層部では、電極膜３３の側面が、絶縁膜３２の側面に対して±Ｘ方向にリセスされている（図９(ａ)）。よって、各積層部は、絶縁膜３２の上面と、絶縁膜３２の下面と、電極膜３３の側面により囲まれた複数の凹部を備えている。
本実施形態の半導体記憶装置はさらに、図９(ａ)に示すように、各積層部の絶縁膜３２および電極膜３３の側面に順に形成されたブロック絶縁膜３４、複数の電荷蓄積膜３５、複数のトンネル絶縁膜３６、チャネル半導体膜３７、およびコア絶縁膜３８を備えている。図９(ｂ)は、２つの積層部の間に形成された２つのブロック絶縁膜３４、２つの電荷蓄積膜３５、２つのトンネル絶縁膜３６、４つのチャネル半導体膜３７、２つのコア絶縁膜３８、および１つの絶縁膜３９を示している。ブロック絶縁膜３４は第１絶縁膜の例であり、トンネル絶縁膜３６は第２絶縁膜の例である。
ブロック絶縁膜３４は、Ｙ方向とＺ方向とに延びている。ブロック絶縁膜３４は、絶縁層３４ａと、複数の絶縁層３４ｂと、複数の絶縁層３４ｃと、複数の絶縁層３４ｄとを含んでいる。絶縁層３４ａは、複数の絶縁膜３２の上面、下面、および側面と、複数の電極膜３３の側面とに形成されており、その一部が上記複数の凹部内に設けられており、残りの部分がこれらの凹部外に設けられている。一方、絶縁層３４ｂ、絶縁層３４ｃ、および絶縁層３４ｄは、その全体がこれらの凹部内に設けられている。各凹部内の絶縁層３４ｂ、絶縁層３４ｃ、および絶縁層３４ｄは、絶縁層３４ａの上面、下面、および側面に順に形成されている。本実施形態では、絶縁層３４ａ～３４ｄの材料を様々に変更することで、所望の性質のブロック絶縁膜３４を形成することができる。
電荷蓄積膜３５およびトンネル絶縁膜３６は、Ｙ方向に延びている。各電荷蓄積膜３５は、１つの凹部内に半導体層３５ａと絶縁層３５ｂとを含んでいる。半導体層３５ａと絶縁層３５ｂは、各凹部内でブロック絶縁膜３４の側面に順に形成されている。半導体層３５ａは第４領域の例であり、絶縁層３５ｂは第５領域の例である。半導体層３５ａと絶縁層３５ｂのさらなる詳細については、後述する。トンネル絶縁膜３６は、対応する電荷蓄積膜３５の側面に形成されており、絶縁層３５ｂに接している。トンネル絶縁膜３６は、例えばＳｉＯ２膜である。
チャネル半導体膜３７、コア絶縁膜３８、および絶縁膜３９は、Ｚ方向に延びている。チャネル半導体膜３７は、図９(ａ)に示すように、ブロック絶縁膜３４およびトンネル絶縁膜３６の側面に形成されている。コア絶縁膜３８は、チャネル半導体膜３７の側面に形成されており（図９(ａ)）、かつ２つの積層部に共通に設けられている（図９(ｂ)）。絶縁膜３９は、図９(ｂ)に示すように、Ｙ方向に互いに隣接するチャネル半導体膜３７間と、Ｙ方向に互いに隣接するコア絶縁膜３８間とに設けられている。チャネル半導体膜３７は、例えばポリシリコン層である。コア絶縁膜３８は、例えばＳｉＯ２膜である。絶縁膜３９は、例えばＳｉＯ２膜である。
以上のように、本実施形態の半導体記憶装置では、電極膜３３がＹ方向に延びており、チャネル半導体膜３７がＺ方向に延びている。そのため、電極膜３３とチャネル半導体膜３７とが所定のＹ座標およびＺ座標で交差する。電極膜３３とチャネル半導体膜３７とが交差する箇所を「交差箇所」と呼ぶことにする。本実施形態では、交差箇所の側方に位置する領域が、セル部分となり、交差箇所の側方に位置する領域からＹ方向にずれた領域が、セル間部分となる。
次に、引き続き図９(ａ)および図９(ｂ)を参照して、本実施形態の電荷蓄積膜３５のさらなる詳細を説明する。
半導体層３５ａは例えば、Ｃ（炭素）元素、Ｎ（窒素）元素、またはＯ（酸素）元素を含むポリシリコン層である。この場合、半導体層３５ａ内のＣ元素、Ｎ元素、またはＯ元素の原子濃度は、１．０×１０２０ａｔｏｍｓ／ｃｍ３以上とすることが望ましい。また、この場合の半導体層３５ａは、５ｎｍ以下のサイズ（グレインサイズ）の結晶粒を含むポリシリコン層とすることが望ましい。例えば、半導体層３５ａ内の結晶粒の平均サイズが、５ｎｍとなっていることが望ましい。
なお、半導体層３５ａは、ポリシリコン層などの多結晶半導体層とする代わりに、アモルファスシリコン層などの非晶質半導体層としてもよい。この場合、このアモルファスシリコン層が、上述のようにＣ元素、Ｎ元素、またはＯ元素を含んでいてもよい。また、電荷蓄積膜３５は、半導体層３５ａの代わりに導体層（例えば金属シリサイド層）を含んでいてもよい。この場合、この導体層が、上述のようにＣ元素、Ｎ元素、またはＯ元素を含んでいてもよい。
絶縁層３５ｂは例えば、Ｓｉ元素と、Ｃ元素と、Ｏ元素とを含んでいるか、またはＳｉ元素と、Ｎ元素と、Ｏ元素とを含んでいる。絶縁層３５ｂの例は、ＳｉＣＯ膜やＳｉＮＯ膜である。絶縁層３５ｂは、膜とは呼べないほど薄い厚さを有する絶縁体領域となっていてもよい。
図１０は、第２実施形態の比較例の半導体記憶装置の構造を示す断面図である。
図１０(ａ)は、本比較例の半導体記憶装置の縦断面を示し、図１０(ｂ)は、図１０(ａ)を拡大した縦断面を示している。図１０(ａ)に示すように、本比較例の電荷蓄積膜３５は、半導体層３５ａのみを含んでいる。本比較例の半導体層３５ａは例えば、Ｃ元素、Ｎ元素、およびＯ元素を含まないポリシリコン層である。本比較例の半導体層３５ａは、サイズの大きい結晶粒４１を含んでいる。
図１０(ｂ)は、本比較例の半導体記憶装置の電荷蓄積膜３５、トンネル絶縁膜３６、およびチャネル半導体膜３７を示している。本比較例のトンネル絶縁膜３６は例えば、電荷蓄積膜３５の側面を酸化することで形成される。この場合、半導体層３５ａ内の結晶粒４１のサイズが大きいと、表面ラフネスの大きいトンネル絶縁膜３６が形成される。その結果、トンネル絶縁膜３６の表面ラフネスの大きい箇所（符号Ｒ参照）に、電界が集中し、メモリセルのリーク特性が劣化してしまう。図１０(ｂ)に示す矢印は、電気力線を示している。
図１１は、第２実施形態の半導体記憶装置の構造を示す断面図である。
図１１(ａ)は、本実施形態の半導体記憶装置の縦断面を示し、図１１(ｂ)は、図１１(ａ)を拡大した縦断面を示している。図１１(ａ)に示すように、本実施形態の電荷蓄積膜３５は、半導体層３５ａと絶縁層３５ｂとを含んでいる。本実施形態の半導体層３５ａは例えば、Ｃ元素、Ｎ元素、またはＯ元素を含むポリシリコン層である。本実施形態の半導体層３５ａは、サイズの小さい結晶粒４１を含んでいる。
図１１(ｂ)は、本実施形態の半導体記憶装置の電荷蓄積膜３５、トンネル絶縁膜３６、およびチャネル半導体膜３７を示している。本実施形態のトンネル絶縁膜３６も例えば、電荷蓄積膜３５の側面を酸化することで形成される。この場合、半導体層３５ａ内の結晶粒４１のサイズが小さいと、表面ラフネスの小さいトンネル絶縁膜３６が形成される。これにより、トンネル絶縁膜３６の特定の箇所に電界が集中することを抑制することが可能となり、メモリセルのリーク特性の劣化を抑制することが可能となる。図１１(ｂ)に示す矢印も、電気力線を示している。
本実施形態の半導体層３５ａは例えば、Ｃ元素、Ｎ元素、またはＯ元素を含むアモルファスシリコン層を形成し、このアモルファスシリコン層を結晶化することで形成される。この場合、アモルファスシリコン層内にＣ元素、Ｎ元素、またはＯ元素を高濃度に添加しておくと、サイズの小さい結晶粒４１を含むポリシリコン層を形成することができる。これにより、表面ラフネスの小さいトンネル絶縁膜３６を形成することが可能となる。半導体層３５ａ内のＣ元素、Ｎ元素、またはＯ元素の原子濃度は、１．０×１０２０ａｔｏｍｓ／ｃｍ３以上とすることが望ましい。また、半導体層３５ａは、５ｎｍ以下のサイズの結晶粒４１を含むポリシリコン層とすることが望ましい。
結晶粒のサイズとは、結晶粒の粒径であり、例えば次のように算出される。ＡＣＯＭ－ＴＥＭ（Automated Crystal Orientation Mapping in Transmision Electron Microscope）により、半導体層３５ａの断面粒径解析を行う。この解析により、半導体層３５ａの一断面（例えば１枚のＴＥＭ画像）における各結晶粒の断面の面積が算出される。次に、各結晶粒の面積と同じ面積を有する円の直径を算出する。さらに、半導体層３５ａの上記一断面に含まれる複数の結晶粒について、上記の直径の平均値を算出する。本実施形態では、この平均値を、半導体層３５ａ内の結晶粒の粒径として使用する。
本実施形態では、Ｃ元素またはＮ元素を含む半導体層３５ａを形成し、半導体層３５ａの表面にＯ元素をドープすることで、絶縁層３５ｂとしてＳｉＣＯ膜またはＳｉＮＯ膜を形成することができる。本実施形態によれば、半導体層３５ａとトンネル絶縁膜３６との間に絶縁層３５ｂ（高誘電率層）を形成することで、トンネル絶縁膜３６にかかる電界を緩和することができる。これにより、電荷蓄積膜３５から電子が抜けにくくなり、メモリセルの電荷保持特性やサイクル特性を向上させることが可能となる。
本実施形態の半導体層３５ａは、第１実施形態の半導体層１５ｂと同様に、浮遊ゲート層として機能する。なお、本実施形態の半導体層３５ａや絶縁層３５ｂの構造は、第１実施形態の電荷蓄積膜１５にも適用可能である。
図１２～図１４は、第２実施形態の半導体記憶装置の製造方法を示す断面図である。図１２(ａ)および図１２(ｂ)はそれぞれ、本実施形態の半導体記憶装置の横断面および縦断面を示している。これは、図１３(ａ)～図１４(ｂ)についても同様である。
まず、基板３１の上方に、複数の絶縁膜３２と複数の犠牲膜５１とを交互に形成し、リソグラフィおよびＲＩＥにより、絶縁膜３２および犠牲膜５１内にメモリホールＨ３を形成する（図１２(ａ)および図１２(ｂ)）。絶縁膜３２は例えば、５０ｎｍ程度の膜厚を有するＳｉＯ膜２であり、ＣＶＤにより３００℃以上かつ７００℃以下の減圧環境（２０００Ｐａ以下）でＴＥＯＳを用いて形成される。犠牲膜５１には、後述する工程で電極膜３３が形成される。犠牲膜５１は例えば、５０ｎｍ程度の膜厚を有するＳｉＮ膜であり、ＣＶＤにより３００以上かつ８５０℃以下の減圧環境（２０００Ｐａ以下）でＳｉＨ２Ｃｌ２ガスとＮＨ３ガスとを用いて形成される。犠牲膜５１は第１膜の例であり、絶縁膜３２は第２膜の例である。メモリホールＨ３は、Ｙ方向およびＺ方向に延びる形状に加工される。
次に、絶縁膜３２および犠牲膜５１の側面のうち、犠牲膜５１の側面を選択的にリセスさせる（図１２(ａ)および図１２(ｂ)）。その結果、犠牲膜５１の側面に複数の凹部Ｈ４が形成される。犠牲膜５１の側面は例えば、熱リン酸を用いたウェットエッチングによりリセスされる。各凹部Ｈ４のＸ方向の深さは、例えば２０ｎｍ程度である。なお、犠牲膜５１の側面がリセスされる際に、絶縁層３２の一部がエッチングされる。
次に、メモリホールＨ３および凹部Ｈ４内に、ブロック絶縁膜３４、電荷蓄積膜３５、トンネル絶縁膜３６、チャネル半導体膜３７、およびコア絶縁膜３８を順に形成する（図１３(ａ)および図１３(ｂ)）。その結果、ブロック絶縁膜３４は、絶縁膜３２および犠牲膜５１の側面に形成され、電荷蓄積膜３５およびトンネル絶縁膜３６は、ブロック絶縁膜３４の側面に順に形成され、チャネル半導体膜３７およびコア絶縁膜３８は、ブロック絶縁膜３４およびトンネル絶縁膜３６の側面に順に形成される。
ブロック絶縁膜３４は例えば、ハフニウム酸化膜、ジルコニウム酸化膜、またはアルミニウム酸化膜を含んでおり、これらの酸化膜はＣＶＤにより２００℃以上かつ５００℃以下で形成される。また、ブロック絶縁膜３４は例えば、シリコン酸化膜とシリコン窒化膜とを含んでおり、これらの酸化膜および窒化膜は２００℃以上かつ８００℃以下で形成される。
電荷蓄積膜３５内の半導体層３５ａは例えば、Ｃ元素を含むポリシリコン層であり、３００℃以上かつ７００℃以下の減圧環境（２０００Ｐａ以下）でＳｉ元素を含むガスとＣ元素を含むガスとを用いて形成される。Ｓｉ元素を含むガスは例えば、ＳｉＨ４ガス、ＳｉＨ６ガス、ＳｉＨ２Ｃｌ２ガス、ＳｉＨＣｌ３ガス、またはＳｉ元素を含む有機ガスである。Ｃ元素を含むガスは例えば、Ｃ２Ｈ６ガスまたはＣ３Ｈ８ガスである。図１３(ａ)および図１３(ｂ)に示す工程では、半導体層３５ａ内のＣ元素の原子濃度が１．０×１０２０ａｔｏｍｓ／ｃｍ３以上となるように、半導体層３５ａが形成される。なお、本実施形態の半導体層３５ａは、アモルファスシリコン層として形成され、後の結晶化によりポリシリコン層に変化する。
トンネル絶縁膜３６は例えば、フッ酸水溶液とアルカリ水溶液とを用いて半導体層３５ａの側面をリセスさせた後に、半導体層３５ａの側面に形成される。トンネル絶縁膜３６は例えば、ＳｉＯ２膜であり、熱酸化、ラジカル酸化、またはプラズマ酸化により半導体層３５ａの側面を酸化することで形成される。本実施形態では、この酸化により半導体層３５ａ内にＯ元素がドープされ、半導体層３５ａとトンネル絶縁膜３６との間に絶縁層３５ｂが形成される。絶縁層３５ｂは、例えばＳｉＣＯ膜である。また、本実施形態の半導体層３５ａは、この酸化の際の熱により結晶化され、アモルファスシリコン層から、サイズの小さい結晶粒４１を含むポリシリコン層に変化する。なお、本実施形態の半導体層３５ａは、この酸化の際の熱により結晶化されずに、アモルファスシリコン層のまま保たれてもよい。
チャネル半導体膜３７は例えば、Ｓｉ層であり、ＣＶＤにより４００℃以上かつ６００℃以下および１～５００ＰａでＳｉＨ４ガス、Ｓｉ２Ｈ６ガス、またはＳｉ元素を含む有機ガスを用いて形成され、その後にアニールにより結晶化される。これにより、このＳｉ層が、アモルファスシリコン層からポリシリコン層に変化する。
コア絶縁膜４８は例えば、ＳｉＯ２膜であり、ＣＶＤによりＴＥＯＳを用いて形成される。
次に、リソグラフィおよびＲＩＥにより、チャネル半導体膜３７およびコア絶縁膜３８内にホールＨ５を形成する（図１４(ａ)および図１４(ｂ)）。その結果、チャネル半導体膜３７およびコア絶縁膜３８の各々が、複数の部分に分割され、Ｚ方向に延びる形状に加工される。ホールＨ５は、Ｚ方向に延びる形状に加工される。
その後、基板１上に種々の絶縁膜、配線層、プラグ層などが形成される。例えば、ホールＨ５が絶縁膜４９で埋め込まれ、犠牲膜５１が電極膜３２に置換される（図９(ａ)および図９(ｂ)）。このようにして、本実施形態の半導体記憶装置が製造される。
以上のように、本実施形態の電荷蓄積膜３５は、Ｃ元素、Ｎ元素、またはＯ元素を含む半導体層３５ａを含むように形成される。よって、本実施形態によれば、図１０(ａ)～図１１(ｂ)を参照して説明したように、電荷蓄積膜３５やトンネル絶縁膜３６の性能を向上させることが可能となる。
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置および方法は、その他の様々な形態で実施することができる。また、本明細書で説明した装置および方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
１：基板、２：積層部、３：柱状部、
１１：絶縁膜、１２：電極膜、１２ａ：バリアメタル層、１２ｂ：電極材層、
１３：ブロック絶縁膜、１３ａ：絶縁層、１３ｂ：絶縁層、１４：中間絶縁膜、
１５：電荷蓄積膜、１５ａ：絶縁層、１５ｂ：半導体層、１５ｃ：絶縁層、
１６：トンネル絶縁膜、１７：チャネル半導体膜、１８：コア絶縁膜、
２１：犠牲膜、２２：自然酸化膜、
３１：基板、３２：絶縁膜、３３：電極膜、３４：ブロック絶縁膜、
３４ａ：絶縁層、３４ｂ：絶縁層、３４ｃ：絶縁層、３４ｄ：絶縁層、
３５：電荷蓄積膜、３５ａ：半導体層、３５ｂ：絶縁層、３６：トンネル絶縁膜、
３７：チャネル半導体膜、３８：コア絶縁膜、３９：絶縁膜、
４１：結晶粒、５１：犠牲膜

Claims (18)

  1. 基板と、
    前記基板の上方に設けられ、前記基板の表面に垂直な第１方向に互いに離隔された複数の電極膜と、
    少なくとも１つの前記電極膜の側面に第１絶縁膜を介して設けられた電荷蓄積膜と、
    前記電荷蓄積膜の側面に第２絶縁膜を介して設けられた半導体膜とを備え、
    前記電荷蓄積膜は、
    前記第１絶縁膜の側方に設けられた絶縁体領域である複数の第１領域と、
    前記複数の第１領域の側方に設けられた半導体領域または導体領域である複数の第２領域と、
    前記複数の第２領域の側方に設けられた絶縁体領域である１つの第３領域とを含む、
    半導体記憶装置。
  2. 前記第２領域は、前記第１および第２絶縁膜に接していない、請求項１に記載の半導体記憶装置。
  3. 前記第２領域は、ボロンまたはリンを含む、請求項１または２に記載の半導体記憶装置。
  4. 前記第２領域内におけるボロンまたはリンの原子濃度は、１．０×１０１９ａｔｏｍｓ／ｃｍ３以上かつ５．０×１０２０ａｔｏｍｓ／ｃｍ３以下である、請求項３に記載の半導体記憶装置。
  5. 前記第１または第３領域は、シリコンと窒素とを含む、請求項１から４のいずれか１項に記載の半導体記憶装置。
  6. 前記第１または第３領域内における、シリコン原子に対する窒素原子の組成比は、１．２２以上である、請求項５に記載の半導体記憶装置。
  7. 前記複数の第１領域の間と、前記複数の第２領域の間と、に設けられた複数の第３絶縁膜をさらに備え、
    前記第３絶縁膜と前記第２絶縁膜との間の前記第３領域の厚さは、前記第２領域と前記第２絶縁膜との間の前記第３領域の厚さよりも薄い、請求項１から６のいずれか１項に記載の半導体記憶装置。
  8. 前記第３絶縁膜の誘電率は、前記第１または第３領域の誘電率よりも低い、請求項７に記載の半導体記憶装置。
  9. 基板と、
    前記基板の上方に設けられ、前記基板の表面に垂直な第１方向に互いに離隔された複数の電極膜と、
    少なくとも１つの前記電極膜の側面に第１絶縁膜を介して設けられた電荷蓄積膜と、
    前記電荷蓄積膜の側面に第２絶縁膜を介して設けられた半導体膜とを備え、
    前記電荷蓄積膜は、炭素、窒素、または酸素を含む半導体領域または導体領域である第４領域を含む、半導体記憶装置。
  10. 前記第４領域は、５ｎｍ以下のサイズの結晶粒を含む多結晶半導体領域であるか、または非晶質半導体領域である、請求項９に記載の半導体記憶装置。
  11. 前記第４領域内の炭素、窒素、または酸素の原子濃度は、１．０×１０２０ａｔｏｍｓ／ｃｍ３以上である、請求項９または１０に記載の半導体記憶装置。
  12. 前記電荷蓄積膜はさらに、前記第２絶縁膜に接する絶縁体領域である第５領域を含む、請求項９から１１のいずれか１項に記載の半導体記憶装置。
  13. 前記第５領域は、シリコンと、炭素と、酸素とを含むか、またはシリコンと、窒素と、酸素とを含む、請求項１２に記載の半導体記憶装置。
  14. 前記電極膜は、前記基板の表面に平行な第２方向に延びており、前記半導体膜は、前記第１方向に延びている、請求項９から１３のいずれか１項に記載の半導体記憶装置。
  15. 基板の上方に複数の第１膜と複数の第２膜とを交互に形成し、
    前記第１および第２膜の側面に第１絶縁膜を介して電荷蓄積膜を形成し、
    前記電荷蓄積膜の側面に第２絶縁膜を介して半導体膜を形成する、
    ことを含み、
    前記電荷蓄積膜は、
    前記第１絶縁膜の側方に設けられた絶縁体領域である複数の第１領域と、
    前記複数の第１領域の側方に設けられた半導体領域または導体領域である複数の第２領域と、
    前記複数の第２領域の側方に設けられた絶縁体領域である１つの第３領域と、
    を含むように形成される、半導体記憶装置の製造方法。
  16. 前記第１および第３領域は、前記第２領域の前記第１絶縁膜側の側面と、前記第２領域の前記第２絶縁膜側の側面とをそれぞれ窒化することで形成される、請求項１５に記載の半導体記憶装置の製造方法。
  17. 前記複数の第１領域の間と、前記複数の第２領域の間と、に複数の第３絶縁膜を形成することをさらに含み、
    前記第３絶縁膜と前記第２絶縁膜との間の前記第３領域の厚さは、前記第２領域と前記第２絶縁膜との間の前記第３領域の厚さよりも薄くなる、請求項１５から１６のいずれか１項に記載の半導体記憶装置の製造方法。
  18. 前記第３絶縁膜は、前記第２領域を前記第２膜を介して酸化することで形成される、請求項１７に記載の半導体記憶装置の製造方法。
JP2021044922A 2021-03-18 2021-03-18 半導体記憶装置およびその製造方法 Pending JP2022144075A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2021044922A JP2022144075A (ja) 2021-03-18 2021-03-18 半導体記憶装置およびその製造方法
US17/412,743 US11974432B2 (en) 2021-03-18 2021-08-26 Semiconductor storage device and method for manufacturing semiconductor storage device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2021044922A JP2022144075A (ja) 2021-03-18 2021-03-18 半導体記憶装置およびその製造方法

Publications (1)

Publication Number Publication Date
JP2022144075A true JP2022144075A (ja) 2022-10-03

Family

ID=83284266

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021044922A Pending JP2022144075A (ja) 2021-03-18 2021-03-18 半導体記憶装置およびその製造方法

Country Status (2)

Country Link
US (1) US11974432B2 (ja)
JP (1) JP2022144075A (ja)

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6140688A (en) * 1998-09-21 2000-10-31 Advanced Micro Devices Inc. Semiconductor device with self-aligned metal-containing gate
US6586797B2 (en) * 2001-08-30 2003-07-01 Micron Technology, Inc. Graded composition gate insulators to reduce tunneling barriers in flash memory devices
KR100446632B1 (ko) 2002-10-14 2004-09-04 삼성전자주식회사 비휘발성 ｓｏｎｓｎｏｓ 메모리
JP4955907B2 (ja) 2003-02-26 2012-06-20 シャープ株式会社 メモリ素子
EP1942528A1 (en) * 2007-01-04 2008-07-09 Interuniversitair Microelektronica Centrum Electronic device and process for manufacturing the same
JP2009253195A (ja) * 2008-04-10 2009-10-29 Toshiba Corp 半導体装置の製造方法、及び半導体装置
JP5651630B2 (ja) 2012-03-22 2015-01-14 株式会社東芝 不揮発性半導体記憶装置
JP5808708B2 (ja) 2012-04-10 2015-11-10 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP2017010951A (ja) 2014-01-10 2017-01-12 株式会社東芝 半導体記憶装置及びその製造方法
US20160247908A1 (en) * 2015-02-23 2016-08-25 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
JP2017163044A (ja) * 2016-03-10 2017-09-14 東芝メモリ株式会社 半導体装置およびその製造方法
JP2020035977A (ja) 2018-08-31 2020-03-05 キオクシア株式会社 半導体記憶装置
JP2020047620A (ja) 2018-09-14 2020-03-26 キオクシア株式会社 半導体装置およびその製造方法
JP2020047744A (ja) 2018-09-18 2020-03-26 キオクシア株式会社 半導体記憶装置
JP2020150227A (ja) 2019-03-15 2020-09-17 キオクシア株式会社 半導体装置およびその製造方法

Also Published As

Publication number Publication date
US11974432B2 (en) 2024-04-30
US20220302162A1 (en) 2022-09-22

Similar Documents

Publication Publication Date Title
KR102396276B1 (ko) 전하 트랩 구조내 보이드 형성
JP6343256B2 (ja) 半導体装置及びその製造方法
US9219076B2 (en) Nonvolatile semiconductor memory device and method for manufacturing the same
US7410913B2 (en) Method of manufacturing silicon rich oxide (SRO) and semiconductor device employing SRO
US20100006923A1 (en) Semiconductor device and method for manufacturing the same
US11785774B2 (en) Semiconductor device and method of manufacturing the same
WO2014077209A1 (ja) 半導体装置およびその製造方法
JP2019054068A (ja) 半導体記憶装置及びその製造方法
US9892930B1 (en) Semiconductor memory device and method for manufacturing same
TWI675451B (zh) 記憶裝置
CN111725224B (zh) 半导体存储装置及其制造方法
US20210083064A1 (en) Semiconductor device and manufacturing method
JP2022144075A (ja) 半導体記憶装置およびその製造方法
WO2021020084A1 (ja) 半導体装置
KR20200101717A (ko) 반도체장치 및 그 제조 방법
JP2021048173A (ja) 半導体装置およびその製造方法
US20220302160A1 (en) Semiconductor storage device and method for fabricating the same
JP2022144088A (ja) 半導体記憶装置およびその製造方法
JP2024078906A (ja) 半導体装置およびその製造方法
JP2024088367A (ja) 半導体装置およびその製造方法
TW202238958A (zh) 半導體裝置及其製造方法
KR20210012786A (ko) 수직형 반도체 장치 및 그 제조 방법
KR101132363B1 (ko) 반도체 메모리 소자 및 그 형성방법
JP2020145241A (ja) 半導体装置およびその製造方法
JP2021044489A (ja) 半導体装置およびその製造方法