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JP2021136241A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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JP2021136241A JP2020028468A JP2020028468A JP2021136241A JP 2021136241 A JP2021136241 A JP 2021136241A JP 2020028468 A JP2020028468 A JP 2020028468A JP 2020028468 A JP2020028468 A JP 2020028468A JP 2021136241 A JP2021136241 A JP 2021136241A
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semiconductor device
emitter
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Kaname Mitsuzuka
要 三塚
勇一 小野澤
Yuichi Onozawa
勇一 小野澤
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Fuji Electric Co Ltd
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Fuji Electric Co Ltd
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Abstract

【課題】センスＩＧＢＴの破壊を回避することが好ましい。【解決手段】半導体基板と、半導体基板に設けられたトランジスタ部と、トランジスタ部に流れる電流を検出するための電流センス部と、トランジスタ部のエミッタ電位に設定されたエミッタ電極と、電流センス部と電気的に接続されたセンス電極と、エミッタ電極とセンス電極との間で電気的に接続されたツェナーダイオードとを備える半導体装置を提供する。トランジスタ部に半導体基板を設ける段階と、トランジスタ部に流れる電流を検出する電流センス部を設ける段階と、トランジスタ部のエミッタ電位に設定されたエミッタ電極を設ける段階と、電流センス部と電気的に接続されたセンス電極を設ける段階と、エミッタ電極とセンス電極との間で電気的に接続されたツェナーダイオードを設ける段階と、を備える半導体装置の製造方法を提供する。【選択図】図２Ｂ

Description

本発明は、半導体装置および半導体装置の製造方法に関する。
特許文献１には、センスＩＧＢＴを備える半導体装置において、ツェナーダイオードを設けることが開示されている。
［先行技術文献］
［特許文献］
［特許文献１］ 国際公開第２０１７／１４１５６０号
センスＩＧＢＴの破壊を回避することが好ましい。
本発明の第１の態様においては、半導体基板と、半導体基板に設けられたトランジスタ部と、トランジスタ部に流れる電流を検出するための電流センス部と、トランジスタ部のエミッタ電位に設定されたエミッタ電極と、電流センス部と電気的に接続されたセンス電極と、エミッタ電極とセンス電極との間で電気的に接続されたツェナーダイオードとを備える半導体装置を提供する。
ツェナーダイオードは、半導体基板上に設けられてよい。
半導体装置は、エミッタ電位に設定され、ツェナーダイオードと電気的に接続されたエミッタ電位電極を備えてよい。
半導体装置は、半導体基板に設けられ、エミッタ電位に設定された第２導電型のウェル領域を備えてよい。半導体装置は、エミッタ電位電極とウェル領域との間に設けられた層間絶縁膜を備えてよい。半導体装置は、層間絶縁膜のコンタクトホールに設けられ、エミッタ電位電極とウェル領域とを電気的に接続するコンタクト部を備えてよい。
センス電極は、上面視で、矩形に形成されてよい。ツェナーダイオードは、センス電極の少なくとも２辺に沿って設けられてよい。
ツェナーダイオードは、センス電極の少なくとも３辺に沿って設けられてよい。
半導体装置は、半導体基板の上方において、エミッタ電位電極とエミッタ電極とを接続する電極接続部を備えてよい。
ツェナーダイオードは、第１導電型領域および第２導電型領域を有してよい。第１導電型領域および第２導電型領域は、上面視において、並んで配置されてよい。
第１導電型領域および第２導電型領域の膜厚は、それぞれ０．３μｍ以上、１μｍ以下であってよい。
半導体装置は、半導体基板に設けられたダイオードを有する温度センス部を備えてよい。温度センス部のダイオードとツェナーダイオードの膜厚が略同一であってよい。
ツェナーダイオードの接合長は、０．６ｍｍ以上、３．０ｍｍ以下であってよい。
ツェナーダイオードは、第２導電型のウェル領域と、半導体基板において、ウェル領域の上方に設けられた第１導電型領域と、半導体基板において、第１導電型領域の上方に設けられた第２導電型領域とを有してよい。
トランジスタ部は、第１導電型のドリフト領域と、ドリフト領域のおもて面側に設けられた第２導電型のベース領域と、ドリフト領域よりも高ドーピング濃度である第１導電型のエミッタ領域と、ベース領域よりも高ドーピング濃度である第２導電型のコレクタ領域とを有してよい。第１導電型領域は、エミッタ領域と同一の膜厚およびドーピング濃度を有してよい。
本発明の第２の態様においては、トランジスタ部に半導体基板を設ける段階と、トランジスタ部に流れる電流を検出する電流センス部を設ける段階と、トランジスタ部のエミッタ電位に設定されたエミッタ電極を設ける段階と、電流センス部と電気的に接続されたセンス電極を設ける段階と、エミッタ電極とセンス電極との間で電気的に接続されたツェナーダイオードを設ける段階と、を備える半導体装置の製造方法を提供する。
ツェナーダイオードのＰＮ構造は、温度センス部のダイオードのＰＮ構造と共通のプロセスで形成されてよい。
半導体装置の製造方法は、エミッタ電位に設定され、ツェナーダイオードと電気的に接続されたエミッタ電位電極を設ける段階を備えてよい。
半導体装置の製造方法は、半導体基板に設けられ、エミッタ電位に設定された第２導電型のウェル領域を設ける段階と、エミッタ電位電極とウェル領域との間に層間絶縁膜を設ける段階と、層間絶縁膜にコンタクトホールを設ける段階と、コンタクトホールに、エミッタ電位電極とウェル領域とを電気的に接続するコンタクト部を設ける段階とを備えてよい。
半導体装置の製造方法は、半導体基板の上方に、エミッタ電位電極とエミッタ電極とを接続する電極接続部を設ける段階を備えてよい。
ツェナーダイオードの第１導電型の領域は、トランジスタ部の第１導電型のエミッタ領域と共通のプロセスで形成されてよい。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
実施例１に係る半導体装置１００の上面図の一例を示す。 実施例１に係る半導体装置１００の上面図の一例を示す。 図１Ｂにおけるａ−ａ'断面の一例を示す図である。 センス電極１４０の周辺における上面の拡大図の一例を示す。 センス電極１４０およびエミッタ電位電極１４２の拡大図の一例である。 図２Ｂのｂ−ｂ'断面の一例を示す図である。 図２Ｂのｃ−ｃ'断面の一例を示す図である。 半導体装置１００を備える半導体モジュール２００の構成の概要を示す。 比較例に係る半導体装置の回路構成の一例を示す。 実施例に係る半導体モジュール２００の回路構成の一例を示す。 実施例２に係る半導体装置１００の構成の一例を示す。 実施例３に係る半導体装置１００の上面図の一例を示す。 図５Ａのｄ−ｄ'断面の一例を示す。 温度センス部１８０の断面の一例を示す。 実施例１または実施例２に係る半導体装置１００の製造フローチャートの一例である。 実施例３に係る半導体装置１００の製造フローチャートの一例である。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
本明細書においては半導体基板の深さ方向と平行な方向における一方の側を「おもて」または「上」、他方の側を「裏」または「下」と称する。基板、層またはその他の部材の２つの主面のうち、一方の面を上面、他方の面を下面と称する。「おもて」、「上」、「裏」、および「下」の方向は、重力方向または半導体装置の実装時における方向に限定されない。
本明細書では、Ｘ軸、Ｙ軸およびＺ軸の直交座標軸を用いて技術的事項を説明する場合がある。直交座標軸は、構成要素の相対位置を特定するに過ぎず、特定の方向を限定するものではない。例えば、Ｚ軸は地面に対する高さ方向を限定して示すものではない。なお、＋Ｚ軸方向と−Ｚ軸方向とは互いに逆向きの方向である。正負を記載せず、Ｚ軸方向と記載した場合、＋Ｚ軸および−Ｚ軸に平行な方向を意味する。また本明細書では、＋Ｚ軸方向から見ることを上面視と称する場合がある。
本明細書において「同一」または「等しい」のように称した場合、製造ばらつき等に起因する誤差を有する場合も含んでよい。当該誤差は、例えば１０％以内である。
本明細書においては、不純物がドーピングされたドーピング領域の導電型をＰ型またはＮ型として説明している。ただし、各ドーピング領域の導電型は、それぞれ逆の極性であってもよい。また、本明細書においてＰ＋型またはＮ＋型と記載した場合、Ｐ型またはＮ型よりもドーピング濃度が高いことを意味し、Ｐ−型またはＮ−型と記載した場合、Ｐ型またはＮ型よりもドーピング濃度が低いことを意味する。
本明細書においてドーピング濃度とは、ドナーまたはアクセプタとして活性化した不純物の濃度を指す。本明細書において、ドナーおよびアクセプタの濃度差を、ドナーまたはアクセプタのうちの多い方の濃度とする場合がある。当該濃度差は、電圧−容量測定法（ＣＶ法）により測定できる。また、拡がり抵抗測定法（ＳＲ）により計測されるキャリア濃度を、ドナーまたはアクセプタの濃度としてよい。また、ドナーまたはアクセプタの濃度分布がピークを有する場合、当該ピーク値を当該領域におけるドナーまたはアクセプタの濃度としてよい。ドナーまたはアクセプタが存在する領域におけるドナーまたはアクセプタの濃度がほぼ均一な場合等においては、当該領域におけるドナー濃度またはアクセプタ濃度の平均値をドナー濃度またはアクセプタ濃度としてよい。
図１Ａは、実施例１に係る半導体装置１００の上面図の一例を示す。半導体装置１００は、トランジスタ部７０およびダイオード部８０を備える半導体チップである。半導体装置１００は、温度センス部１８０を備え、ＩＰＭ（Ｉｎｔｅｌｌｉｇｅｎｔ Ｐｏｗｅｒ Ｍｏｄｕｌｅ）等のモジュールに搭載されてよい。
トランジスタ部７０は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）等のトランジスタを含む。ダイオード部８０は、還流ダイオード（ＦＷＤ：Ｆｒｅｅ Ｗｈｅｅｌ Ｄｉｏｄｅ）等のダイオードを含む。本例の半導体装置１００は、トランジスタ部７０およびダイオード部８０を同一のチップに有する逆導通ＩＧＢＴ（ＲＣ−ＩＧＢＴ：Ｒｅｖｅｒｓｅ Ｃｏｎｄｕｃｔｉｎｇ ＩＧＢＴ）である。
半導体基板１０は、シリコン基板であってよく、炭化シリコン基板であってよく、窒化ガリウム等の窒化物半導体基板等であってもよい。本例の半導体基板１０は、シリコン基板である。半導体基板１０は、活性領域１１０および外周領域１２０を有する。
トランジスタ部７０は、半導体基板１０の下面側に設けられたコレクタ領域を半導体基板１０の上面に投影した領域である。コレクタ領域は、第２導電型を有する。コレクタ領域は、一例としてＰ＋型である。
ダイオード部８０は、半導体基板１０の下面側に設けられたカソード領域を半導体基板１０の上面に投影した領域である。カソード領域は、第１導電型を有する。本例のカソード領域は、一例としてＮ＋型である。
トランジスタ部７０およびダイオード部８０は、ＸＹ平面内において交互に周期的に配列されてよい。本例のトランジスタ部７０およびダイオード部８０は、トランジスタ部およびダイオード部を複数有する。トランジスタ部７０およびダイオード部８０の間の領域において、半導体基板１０の上方には、ゲート金属層５０が設けられてよい。
なお、本例のトランジスタ部７０およびダイオード部８０は、Ｙ軸方向に延伸するトレンチ部を有する。但し、トランジスタ部７０およびダイオード部８０は、Ｘ軸方向に延伸するトレンチ部を有していてもよい。
活性領域１１０は、トランジスタ部７０およびダイオード部８０を有する。活性領域１１０は、半導体装置１００をオン状態に制御した場合に、半導体基板１０の上面と下面との間で主電流が流れる領域である。即ち、半導体基板１０の上面から下面、または下面から上面に、半導体基板１０の内部を深さ方向に電流が流れる領域である。本明細書では、トランジスタ部７０およびダイオード部８０をそれぞれ素子部または素子領域と称する。
なお、上面視において、２つの素子部に挟まれた領域も活性領域１１０とする。本例では、素子部に挟まれてゲート金属層５０が設けられている領域も活性領域１１０に含めている。
ゲート金属層５０は、金属を含む材料で形成される。例えば、ゲート金属層５０は、アルミニウム、アルミニウム‐シリコン合金、またはアルミニウム‐シリコン−銅合金で形成される。ゲート金属層５０は、トランジスタ部７０のゲート導電部と電気的に接続され、トランジスタ部７０にゲート電圧を供給する。ゲート金属層５０は、上面視で、活性領域１１０の外周を囲うように設けられる。ゲート金属層５０は、外周領域１２０に設けられるゲートパッド１３０と電気的に接続される。ゲート金属層５０は、半導体基板１０の外周端に沿って設けられてよい。また、ゲート金属層５０は、上面視で、温度センス部１８０の周囲や、トランジスタ部７０およびダイオード部８０の間に設けられてよい。
外周領域１２０は、上面視において、活性領域１１０と半導体基板１０の外周端との間の領域である。外周領域１２０は、上面視において、活性領域１１０を囲んで設けられる。外周領域１２０には、半導体装置１００と外部の装置とをワイヤ等で接続するための１つ以上の金属のパッドが配置されてよい。なお、外周領域１２０は、エッジ終端構造部を有してよい。エッジ終端構造部は、半導体基板１０の上面側の電界集中を緩和する。例えば、エッジ終端構造部は、ガードリング、フィールドプレート、リサーフおよびこれらを組み合わせた構造を有する。
おもて面電極は、半導体基板１０の上方に設けられる。おもて面電極は、後述するエミッタ電極５２を含む。おもて面電極は、ゲートパッド１３０と、センス電極１４０と、アノードパッド１５０と、カソードパッド１６０とを含んでよい。おもて面電極は、ワイヤボンディング等によって、半導体装置１００の外部の電極と接続されてよい。なお、おもて面電極の個数および位置は、本例に限定されない。
ゲートパッド１３０は、ゲート金属層５０を介してトランジスタ部７０のゲート導電部と電気的に接続される。ゲートパッド１３０は、ゲート電位に設定されている。本例のゲートパッド１３０は、上面視で矩形である。
センス電極１４０は、電流センス部１４１と電気的に接続されている。センス電極１４０は、電流センス部１４１に流れる電流を検出する。本例のセンス電極１４０は、上面視で矩形である。
電流センス部１４１は、トランジスタ部７０に流れる電流を検出する。電流センス部１４１は、センス電極１４０の下方に設けられている。電流センス部１４１は、トランジスタ部７０に対応した構造を有しており、トランジスタ部７０の動作を模擬する。電流センス部１４１には、トランジスタ部７０に流れる電流に比例した電流が流れる。よって、トランジスタ部７０に流れる電流を監視できる。
アノードパッド１５０は、温度センス部１８０のアノード領域と電気的に接続される。アノードパッド１５０は、アノード配線１５２によって、温度センス部１８０のアノード領域と接続されている。本例のアノードパッド１５０は、上面視で矩形である。
カソードパッド１６０は、温度センス部１８０のカソード領域と電気的に接続される。カソードパッド１６０は、カソード配線１６２によって、温度センス部１８０のカソード領域と接続されている。本例のカソードパッド１６０は、上面視で矩形である。
温度センス部１８０は、活性領域１１０の上方に設けられる。温度センス部１８０は、活性領域１１０の温度を検知する。温度センス部１８０は、単結晶または多結晶のシリコンで形成されるダイオードを有してよい。温度センス部１８０は、半導体装置１００の温度を検出して、半導体チップを過熱から保護するために用いられる。温度センス部１８０は、定電流源に接続される。半導体装置１００の温度が変化すると、温度センス部１８０に流れる電流の順方向電圧が変化する。半導体装置１００は、順方向電圧の変化に基づいて、温度を検出することができる。温度センス部１８０は、Ｙ軸方向に長手方向を有し、Ｘ軸方向に短手方向を有するが、これに限られない。
本例の温度センス部１８０は、上面視で、活性領域１１０の中央付近に設けられる。温度センス部１８０は、トランジスタ部７０およびダイオード部８０のいずれの領域に設けられてもよい。即ち、温度センス部１８０が設けられた半導体基板１０の下面側には、第２導電型のコレクタ領域が設けられても第１導電型のカソード領域が設けられてもよい。温度センス部１８０は、トランジスタ部７０およびダイオード部８０に隣接して設けられる。
アノード配線１５２およびカソード配線１６２は、上面視で、活性領域１１０の上方に設けられる。また、アノード配線１５２およびカソード配線１６２は、温度センス部１８０から外周領域１２０まで延伸して設けられる。本例のアノード配線１５２およびカソード配線１６２は、温度センス部１８０からＹ軸方向に延伸して設けられる。アノード配線１５２およびカソード配線１６２は、おもて面電極と同一の材料で構成されてもよい。
図１Ｂは、実施例１に係る半導体装置１００の上面図の一例を示す。本例では、活性領域１１０の端部の拡大図を示している。
トランジスタ部７０は、半導体基板１０の裏面側に設けられたコレクタ領域２２を半導体基板１０の上面に投影した領域である。コレクタ領域２２は、第２導電型を有する。本例のコレクタ領域２２は、一例としてＰ＋型である。トランジスタ部７０は、トランジスタ部７０とダイオード部８０の境界に位置する境界部９０を含む。
ダイオード部８０は、半導体基板１０の裏面側に設けられたカソード領域８２を半導体基板１０の上面に投影した領域である。カソード領域８２は、第１導電型を有する。本例のカソード領域８２は、一例としてＮ＋型である。
本例の半導体装置１００は、半導体基板１０のおもて面において、ゲートトレンチ部４０と、ダミートレンチ部３０と、エミッタ領域１２と、ベース領域１４と、コンタクト領域１５と、ウェル領域１７とを備える。また、本例の半導体装置１００は、半導体基板１０のおもて面の上方に設けられたエミッタ電極５２およびゲート金属層５０を備える。
エミッタ電極５２は、ゲートトレンチ部４０、ダミートレンチ部３０、エミッタ領域１２、ベース領域１４、コンタクト領域１５およびウェル領域１７の上方に設けられている。また、ゲート金属層５０は、ゲートトレンチ部４０およびウェル領域１７の上方に設けられている。本例のエミッタ電極５２は、トランジスタ部７０のエミッタ電位に設定されている。
エミッタ電極５２およびゲート金属層５０は、金属を含む材料で形成される。例えば、エミッタ電極５２の少なくとも一部の領域は、アルミニウム、アルミニウム‐シリコン合金、またはアルミニウム‐シリコン−銅合金で形成されてよい。エミッタ電極５２は、アルミニウム等で形成された領域の下層にチタンやチタン化合物等で形成されたバリアメタルを有してよい。エミッタ電極５２およびゲート金属層５０は、互いに分離して設けられる。
エミッタ電極５２およびゲート金属層５０は、層間絶縁膜３８を挟んで、半導体基板１０の上方に設けられる。層間絶縁膜３８は、図１Ａでは省略されている。層間絶縁膜３８には、コンタクトホール５４、コンタクトホール５５およびコンタクトホール５６が貫通して設けられている。
コンタクトホール５５は、ゲート金属層５０とトランジスタ部７０内のゲート導電部とを接続する。コンタクトホール５５の内部には、タングステン等で形成されたプラグが形成されてもよい。
コンタクトホール５６は、エミッタ電極５２とダミートレンチ部３０内のダミー導電部とを接続する。コンタクトホール５６の内部には、タングステン等で形成されたプラグが形成されてもよい。
接続部２５は、エミッタ電極５２またはゲート金属層５０等のおもて面電極と、半導体基板１０とを電気的に接続する。一例において、接続部２５は、ゲート金属層５０とゲート導電部との間に設けられる。接続部２５は、エミッタ電極５２とダミー導電部との間にも設けられている。接続部２５は、不純物がドープされたポリシリコン等の、導電性を有する材料である。ここでは、接続部２５は、Ｎ型の不純物がドープされたポリシリコン（Ｎ＋）である。接続部２５は、酸化膜等の絶縁膜等を介して、半導体基板１０のおもて面の上方に設けられる。
ゲートトレンチ部４０は、所定の配列方向（本例ではＸ軸方向）に沿って所定の間隔で配列される。本例のゲートトレンチ部４０は、半導体基板１０のおもて面に平行であって配列方向と垂直な延伸方向（本例ではＹ軸方向）に沿って延伸する２つの延伸部分４１と、２つの延伸部分４１を接続する接続部分４３を有してよい。
接続部分４３は、少なくとも一部が曲線状に形成されることが好ましい。ゲートトレンチ部４０の２つの延伸部分４１の端部を接続することで、延伸部分４１の端部における電界集中を緩和できる。ゲートトレンチ部４０の接続部分４３において、ゲート金属層５０がゲート導電部と接続されてよい。
ダミートレンチ部３０は、エミッタ電極５２と電気的に接続されたトレンチ部である。ダミートレンチ部３０は、ゲートトレンチ部４０と同様に、所定の配列方向（本例ではＸ軸方向）に沿って所定の間隔で配列される。本例のダミートレンチ部３０は、ゲートトレンチ部４０と同様に、半導体基板１０のおもて面においてＵ字形状を有してよい。即ち、ダミートレンチ部３０は、延伸方向に沿って延伸する２つの延伸部分３１と、２つの延伸部分３１を接続する接続部分３３を有してよい。
本例のトランジスタ部７０は、２つのゲートトレンチ部４０と３つのダミートレンチ部３０を繰り返し配列させた構造を有する。即ち、本例のトランジスタ部７０は、２：３の比率でゲートトレンチ部４０とダミートレンチ部３０を有している。例えば、トランジスタ部７０は、２本の延伸部分４１の間に１本の延伸部分３１を有する。また、トランジスタ部７０は、ゲートトレンチ部４０と隣接して、２本の延伸部分３１を有している。
但し、ゲートトレンチ部４０とダミートレンチ部３０の比率は本例に限定されない。ゲートトレンチ部４０とダミートレンチ部３０の比率は、１：１であってもよく、２：４であってもよい。また、トランジスタ部７０においてダミートレンチ部３０を設けず、全てゲートトレンチ部４０としたいわゆるフルゲート構造としてもよい。
ウェル領域１７は、後述するドリフト領域１８よりも半導体基板１０のおもて面側に設けられた第２導電型の領域である。ウェル領域１７は、半導体装置１００のエッジ側に設けられるウェル領域の一例である。ウェル領域１７は、一例としてＰ＋型である。ウェル領域１７は、ゲート金属層５０が設けられる側の活性領域の端部から、予め定められた範囲で形成される。ウェル領域１７の拡散深さは、ゲートトレンチ部４０およびダミートレンチ部３０の深さよりも深くてよい。ゲートトレンチ部４０およびダミートレンチ部３０の、ゲート金属層５０側の一部の領域は、ウェル領域１７に形成される。ゲートトレンチ部４０およびダミートレンチ部３０の延伸方向の端の底は、ウェル領域１７に覆われてよい。
コンタクトホール５４は、トランジスタ部７０において、エミッタ領域１２およびコンタクト領域１５の各領域の上方に形成される。また、コンタクトホール５４は、ダイオード部８０において、ベース領域１４の上方に設けられる。コンタクトホール５４は、境界部９０において、コンタクト領域１５の上方に設けられる。コンタクトホール５４は、ダイオード部８０において、ベース領域１４の上方に設けられる。いずれのコンタクトホール５４も、Ｙ軸方向両端に設けられたウェル領域１７の上方には設けられていない。このように、層間絶縁膜には、１又は複数のコンタクトホール５４が形成されている。１又は複数のコンタクトホール５４は、延伸方向に延伸して設けられてよい。
境界部９０は、トランジスタ部７０に設けられ、ダイオード部８０と隣接する領域である。境界部９０は、コンタクト領域１５を有する。本例の境界部９０は、エミッタ領域１２を有さない。一例において、境界部９０のトレンチ部は、ダミートレンチ部３０である。本例の境界部９０は、Ｘ軸方向における両端がダミートレンチ部３０となるように配置されている。
メサ部７１、メサ部９１およびメサ部８１は、半導体基板１０のおもて面と平行な面内において、トレンチ部に隣接して設けられたメサ部である。メサ部とは、隣り合う２つのトレンチ部に挟まれた半導体基板１０の部分であって、半導体基板１０のおもて面から、各トレンチ部の最も深い底部の深さまでの部分であってよい。各トレンチ部の延伸部分を１つのトレンチ部としてよい。即ち、２つの延伸部分に挟まれる領域をメサ部としてよい。
メサ部７１は、トランジスタ部７０において、ダミートレンチ部３０またはゲートトレンチ部４０の少なくとも１つに隣接して設けられる。メサ部７１は、半導体基板１０のおもて面において、ウェル領域１７と、エミッタ領域１２と、ベース領域１４と、コンタクト領域１５とを有する。メサ部７１では、エミッタ領域１２およびコンタクト領域１５が延伸方向において交互に設けられている。
メサ部９１は、境界部９０に設けられている。メサ部９１は、半導体基板１０のおもて面において、コンタクト領域１５およびウェル領域１７を有する。
メサ部８１は、ダイオード部８０において、隣り合うダミートレンチ部３０に挟まれた領域に設けられる。メサ部８１は、半導体基板１０のおもて面において、ベース領域１４と、コンタクト領域１５と、ウェル領域１７とを有する。
ベース領域１４は、トランジスタ部７０およびダイオード部８０において、半導体基板１０のおもて面側に設けられた第２導電型の領域である。ベース領域１４は、一例としてＰ−型である。ベース領域１４は、半導体基板１０のおもて面において、メサ部７１およびメサ部９１のＹ軸方向における両端部に設けられてよい。なお、図１Ａは、当該ベース領域１４のＹ軸方向の一方の端部のみを示している。
エミッタ領域１２は、ドリフト領域１８よりもドーピング濃度の高い第１導電型の領域である。本例のエミッタ領域１２は、一例としてＮ＋型である。エミッタ領域１２のドーパントの一例はヒ素（Ａｓ）である。エミッタ領域１２は、メサ部７１のおもて面において、ゲートトレンチ部４０と接して設けられる。エミッタ領域１２は、メサ部７１を挟んだ２本のトレンチ部の一方から他方まで、Ｘ軸方向に延伸して設けられてよい。エミッタ領域１２は、コンタクトホール５４の下方にも設けられている。
また、エミッタ領域１２は、ダミートレンチ部３０と接してもよいし、接しなくてもよい。本例のエミッタ領域１２は、ダミートレンチ部３０と接している。エミッタ領域１２は、境界部９０のメサ部９１には設けられなくてよい。
コンタクト領域１５は、ベース領域１４よりもドーピング濃度の高い第２導電型の領域である。本例のコンタクト領域１５は、一例としてＰ＋型である。本例のコンタクト領域１５は、メサ部７１およびメサ部９１のおもて面に設けられている。コンタクト領域１５は、メサ部７１またはメサ部９１を挟んだ２本のトレンチ部の一方から他方まで、Ｘ軸方向に設けられてよい。コンタクト領域１５は、ゲートトレンチ部４０と接してもよいし、接しなくてもよい。また、コンタクト領域１５は、ダミートレンチ部３０と接してもよいし、接しなくてもよい。本例においては、コンタクト領域１５が、ダミートレンチ部３０およびゲートトレンチ部４０と接する。コンタクト領域１５は、コンタクトホール５４の下方にも設けられている。なお、コンタクト領域１５は、メサ部８１にも設けられてよい。
図１Ｃは、図１Ｂにおけるａ−ａ'断面の一例を示す図である。ａ−ａ'断面は、トランジスタ部７０において、エミッタ領域１２を通過するＸＺ面である。本例の半導体装置１００は、ａ−ａ'断面において、半導体基板１０、層間絶縁膜３８、エミッタ電極５２およびコレクタ電極２４を有する。エミッタ電極５２は、半導体基板１０および層間絶縁膜３８の上方に形成される。
ドリフト領域１８は、半導体基板１０に設けられた第１導電型の領域である。本例のドリフト領域１８は、一例としてＮ−型である。ドリフト領域１８は、半導体基板１０において他のドーピング領域が形成されずに残存した領域であってよい。即ち、ドリフト領域１８のドーピング濃度は半導体基板１０のドーピング濃度であってよい。
バッファ領域２０は、ドリフト領域１８の下方に設けられた第１導電型の領域である。本例のバッファ領域２０は、一例としてＮ型である。バッファ領域２０のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。バッファ領域２０は、ベース領域１４の下面側から広がる空乏層が、第２導電型のコレクタ領域２２および第１導電型のカソード領域８２に到達することを防ぐフィールドストップ層として機能してよい。
コレクタ領域２２は、トランジスタ部７０において、バッファ領域２０の下方に設けられる。カソード領域８２は、ダイオード部８０において、バッファ領域２０の下方に設けられる。コレクタ領域２２とカソード領域８２との境界は、トランジスタ部７０とダイオード部８０との境界である。
コレクタ電極２４は、半導体基板１０の裏面２３に形成される。コレクタ電極２４は、金属等の導電材料で形成される。
ベース領域１４は、メサ部７１、メサ部９１およびメサ部８１において、ベース領域１４の上方に設けられる第２導電型の領域である。ベース領域１４は、ゲートトレンチ部４０に接して設けられる。ベース領域１４は、ダミートレンチ部３０に接して設けられてよい。
エミッタ領域１２は、メサ部７１において、ベース領域１４とおもて面２１との間に設けられる。エミッタ領域１２は、ゲートトレンチ部４０と接して設けられる。エミッタ領域１２は、ダミートレンチ部３０と接してもよいし、接しなくてもよい。なお、エミッタ領域１２は、メサ部９１に設けられなくてよい。
コンタクト領域１５は、メサ部９１において、ベース領域１４の上方に設けられる。コンタクト領域１５は、メサ部９１において、ゲートトレンチ部４０に接して設けられる。他の断面において、コンタクト領域１５は、メサ部７１のおもて面２１に設けられてよい。
蓄積領域１６は、ドリフト領域１８よりも半導体基板１０のおもて面２１側に設けられる第１導電型の領域である。本例の蓄積領域１６は、一例としてＮ＋型である。蓄積領域１６は、トランジスタ部７０およびダイオード部８０に設けられる。本例の蓄積領域１６は、境界部９０にも設けられている。これにより、半導体装置１００は、蓄積領域１６のマスクずれを回避できる。
また、蓄積領域１６は、ゲートトレンチ部４０に接して設けられる。蓄積領域１６は、ダミートレンチ部３０に接してもよいし、接しなくてもよい。蓄積領域１６のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。蓄積領域１６を設けることで、キャリア注入促進効果（ＩＥ効果）を高めて、トランジスタ部７０のオン電圧を低減できる。
１つ以上のゲートトレンチ部４０および１つ以上のダミートレンチ部３０は、おもて面２１に設けられる。各トレンチ部は、おもて面２１からドリフト領域１８まで設けられる。エミッタ領域１２、ベース領域１４、コンタクト領域１５および蓄積領域１６の少なくともいずれかが設けられる領域においては、各トレンチ部はこれらの領域も貫通して、ドリフト領域１８に到達する。トレンチ部がドーピング領域を貫通するとは、ドーピング領域を形成してからトレンチ部を形成する順序で製造したものに限定されない。トレンチ部を形成した後に、トレンチ部の間にドーピング領域を形成したものも、トレンチ部がドーピング領域を貫通しているものに含まれる。
ゲートトレンチ部４０は、おもて面２１に形成されたゲートトレンチ、ゲート絶縁膜４２およびゲート導電部４４を有する。ゲート絶縁膜４２は、ゲートトレンチの内壁を覆って形成される。ゲート絶縁膜４２は、ゲートトレンチの内壁の半導体を酸化または窒化して形成してよい。ゲート導電部４４は、ゲートトレンチの内部においてゲート絶縁膜４２よりも内側に形成される。ゲート絶縁膜４２は、ゲート導電部４４と半導体基板１０とを絶縁する。ゲート導電部４４は、ポリシリコン等の導電材料で形成される。ゲートトレンチ部４０は、おもて面２１において層間絶縁膜３８により覆われる。
ゲート導電部４４は、半導体基板１０の深さ方向において、ゲート絶縁膜４２を挟んでメサ部７１側で隣接するベース領域１４と対向する領域を含む。ゲート導電部４４に所定の電圧が印加されると、ベース領域１４のうちゲートトレンチに接する界面の表層に、電子の反転層によるチャネルが形成される。
ダミートレンチ部３０は、ゲートトレンチ部４０と同一の構造を有してよい。ダミートレンチ部３０は、おもて面２１側に形成されたダミートレンチ、ダミー絶縁膜３２およびダミー導電部３４を有する。ダミー絶縁膜３２は、ダミートレンチの内壁を覆って形成される。ダミー導電部３４は、ダミートレンチの内部に形成され、且つ、ダミー絶縁膜３２よりも内側に形成される。ダミー絶縁膜３２は、ダミー導電部３４と半導体基板１０とを絶縁する。ダミートレンチ部３０は、おもて面２１において層間絶縁膜３８により覆われる。
層間絶縁膜３８は、おもて面２１に設けられている。層間絶縁膜３８の上方には、エミッタ電極５２が設けられている。層間絶縁膜３８には、エミッタ電極５２と半導体基板１０とを電気的に接続するための１又は複数のコンタクトホール５４が設けられている。コンタクトホール５５およびコンタクトホール５６も同様に、層間絶縁膜３８を貫通して設けられてよい。
図２Ａは、センス電極１４０の周辺における上面の拡大図の一例を示す。半導体装置１００は、ツェナーダイオード１７０を備える。
ツェナーダイオード１７０は、過電圧保護用のダイオードである。半導体装置１００は、ツェナーダイオード１７０を設けることにより、過電圧による電流センス部１４１の破壊を防止できる。本例のツェナーダイオード１７０は、エミッタ電極５２とセンス電極１４０との間で電気的に接続されている。ツェナーダイオード１７０は、半導体基板１０上に設けられている。但し、本例のツェナーダイオード１７０は、外周領域１２０に設けられるので、活性領域１１０の面積を縮小する必要がない。
一例において、ツェナーダイオード１７０は、上面視で、センス電極１４０の外周に沿って設けられる。ツェナーダイオード１７０は、センス電極１４０の２辺に沿って設けられてよい。本例のツェナーダイオード１７０は、センス電極１４０の少なくとも３辺に沿って設けられている。
例えば、ツェナーダイオード１７０の接合長は、センス電極１４０の外周の２０％以上、１００％以下である。ツェナーダイオード１７０の接合長とは、上面視において、ツェナーダイオード１７０が延伸する長さを指す。一例において、ツェナーダイオード１７０の接合長は、０．６ｍｍ以上、３．０ｍｍ以下である。ツェナーダイオード１７０の接合長が長くなることにより、ツェナーダイオード１７０に流れる電流が大きくなる。
エミッタ電位電極１４２は、トランジスタ部７０のエミッタ電位に設定されている。エミッタ電位電極１４２は、ツェナーダイオード１７０と電気的に接続されている。エミッタ電位電極１４２は、上面視で、センス電極１４０の外周に沿って設けられる。本例のエミッタ電位電極１４２は、センス電極１４０の全周を覆って設けられているが、これに限定されない。エミッタ電位電極１４２は、センス電極１４０等のおもて面電極と同一の材料で設けられてよい。
図２Ｂは、センス電極１４０およびエミッタ電位電極１４２の拡大図の一例である。ツェナーダイオード１７０は、センス電極１４０およびエミッタ電位電極１４２の下方に設けられる。ツェナーダイオード１７０は、センス電極１４０の外周とエミッタ電位電極１４２の内周に沿って設けられている。
コンタクト部１４４は、エミッタ電位電極１４２をエミッタ電位に設定する。コンタクト部１４４は、エミッタ電位電極１４２と、エミッタ電位に設定されたウェル領域１７とを電気的に接続する。コンタクト部１４４は、ツェナーダイオード１７０が設けられていない領域に設けられる。コンタクト部１４４については後述する。本例では、コンタクト部１４４がセンス電極１４０の一辺に沿って設けられ、ツェナーダイオード１７０がセンス電極１４０の他の３辺に沿って設けられている。コンタクト部１４４は、センス電極１４０の２辺以上に沿って設けられてもよい。
図２Ｃは、図２Ｂのｂ−ｂ'断面の一例を示す図である。ｂ−ｂ'断面は、ツェナーダイオード１７０を通過するＸＺ面である。
ツェナーダイオード１７０は、第１導電型領域１７１および第２導電型領域１７２を有する。第２導電型領域１７２は、第２導電型領域１７２ａおよび第２導電型領域１７２ｂを含む。第１導電型領域１７１および第２導電型領域１７２は、上面視において、並んで配置されている。本例では、第２導電型領域１７２ａと第２導電型領域１７２ｂとの間に第１導電型領域１７１が設けられている。
第１導電型領域１７１は、ドリフト領域１８よりも高ドーピング濃度である第１導電型の領域である。第１導電型領域１７１は、第２導電型領域１７２ａと第２導電型領域１７２ｂとの間に設けられる。例えば、第１導電型領域１７１は、ヒ素のイオン注入によって形成される。なお、第１導電型領域１７１は、他の第１導電型の領域と共通のプロセスで形成されてもよい。共通のプロセスとは、同一の条件で、同時に実行されるプロセスをいう。
第２導電型領域１７２は、ベース領域１４よりも高ドーピング濃度である第２導電型の領域である。第２導電型領域１７２ａは、コンタクトホール５８を介して、センス電極１４０と電気的に接続される。第２導電型領域１７２ｂは、コンタクトホール５９を介して、エミッタ電位電極１４２と電気的に接続される。例えば、第２導電型領域１７２は、ボロンのイオン注入によって形成される。なお、第２導電型領域１７２は、他の第２導電型の領域と共通のプロセスで形成されてもよい。
一例において、ツェナーダイオード１７０は、ポリシリコン等の半導体層にイオン注入することによって形成される。第１導電型領域１７１および第２導電型領域１７２は、同一の膜厚を有する。第１導電型領域１７１および第２導電型領域１７２の膜厚は、それぞれ０．３μｍ以上、１μｍ以下であってよい。例えば、第１導電型領域１７１および第２導電型領域１７２の膜厚は０．５μｍである。ツェナーダイオード１７０の膜厚を適切に設定することにより、ツェナーダイオード１７０の全面にいずれかの導電型の領域を形成した後に、一部を他の導電型の領域に反転させることができる。
層間絶縁膜３８は、エミッタ電位電極１４２とウェル領域１７との間に設けられる。例えば、層間絶縁膜３８は、０．８μｍ以上、１．２μｍ以下の膜厚を有する。層間絶縁膜３８の下方には、ゲート電位に設定されたゲートランナー４８が設けられている。
層間絶縁膜１７４は、ツェナーダイオード１７０の下方に設けられる。層間絶縁膜１７４は、ツェナーダイオード１７０とウェル領域１７との間に設けられる。例えば、層間絶縁膜１７４の膜厚は、０．２μｍ以下である。層間絶縁膜１７４は、ＨＴＯ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）膜であってよい。
ゲートランナー４８は、半導体基板１０のおもて面２１に設けられ、ゲート電位に設定された配線である。例えば、ゲートランナー４８は、不純物が添加されたポリシリコン、または金属等の導電材料をポリイミド等の絶縁膜で覆って形成される。ゲートランナー４８の膜厚は、ツェナーダイオード１７０の半導体層の膜厚と同じであってもよく、より厚くてもよい。一例において、ゲートランナー４８の膜厚は０．８μｍである。
ゲート酸化膜４９は、半導体基板１０のおもて面２１とゲートランナー４８の間に設けられる。ゲート酸化膜４９を設けることにより、おもて面２１とゲートランナー４８との間のショートを防ぐことができる。ゲート酸化膜４９の膜厚は、０．０８μｍ以上、０．１２μｍ以下が好ましく、更に０．１μｍが好ましい。ゲート酸化膜４９は、ダミー絶縁膜３２およびゲート絶縁膜４２と共通のプロセスで形成されてよい。
図２Ｄは、図２Ｂのｃ−ｃ'断面の一例を示す図である。ｃ−ｃ'断面は、コンタクト部１４４を通過するＹＺ面である。
コンタクト部１４４は、層間絶縁膜３８のコンタクトホールに設けられ、エミッタ電位電極１４２とウェル領域１７とを電気的に接続する。本例のコンタクト部１４４は、異なるコンタクトホールに形成されたコンタクト部１４４ａおよびコンタクト部１４４ｂを有する。コンタクト部１４４は、Ｘ軸方向に延伸して設けられてもよい。コンタクト部１４４の形状はこれに限定されない。
本例のウェル領域１７は、エミッタ電位に設定されている。よって、コンタクト部１４４によってウェル領域１７と接続されたエミッタ電位電極１４２は、エミッタ電位に設定される。
図３Ａは、半導体装置１００を備える半導体モジュール２００の構成の概要を示す。半導体モジュール２００は、ＤＣＢ基板２１０と、プリント基板２２０と、銅ベース２３０とを備える。
ＤＣＢ基板２１０は、ツェナーダイオード１７０が設けられた半導体装置１００を有する。即ち、ツェナーダイオード１７０は、ＤＣＢ基板２１０側に設けられている。プリント基板２２０は、センス抵抗Ｒｓを有する。ＤＣＢ基板２１０は、放熱用の銅ベース２３０に設けられている。ＤＣＢ基板２１０と銅ベース２３０との間には浮遊容量が存在している。
ここで、不慮の外部放電等によって、ドライブ・エミッタ配線にノイズ電流が走り、ｄｉ／ｄｔ起電力が発生する場合がある。ｄｉ／ｄｔ起電力によって容量成分の小さい電流センス部１４１のセンスＩＧＢＴが破壊される故障モードがある。本例の半導体装置１００は、ツェナーダイオード１７０を設けることによって、センスＩＧＢＴの故障を防止できる。また、本例の半導体装置１００は、ツェナーダイオード１７０を半導体基板１０上に設けているので、外部保護回路を追加することなくセンスＩＧＢＴの破壊を抑制できる。
図３Ｂは、比較例に係る半導体装置の回路構成の一例を示す。本例の半導体装置は、ツェナーダイオード１７０を備えないので、ｄｉ／ｄｔ起電力が発生した場合にＧ−Ｓ間耐圧によってセンスＩＧＢＴが故障する場合がある。
メインＩＧＢＴは、センスＩＧＢＴと共通のコレクタ電極およびゲート電極を備える。センスＩＧＢＴの活性領域の面積は、メインＩＧＢＴの活性領域の面積よりも小さい。例えば、センスＩＧＢＴの活性領域の面積は、メインＩＧＢＴの活性領域の面積の１／１０００以下である。
例えば、ｄｉ／ｄｔ起電力が発生した場合、メインＩＧＢＴのＧ−Ｅ間およびセンスＩＧＢＴのＧ−Ｓ間に過電圧が発生する。そして、メインＩＧＢＴのゲート容量ＣｇｅとセンスＩＧＢＴのゲート容量Ｃｇｓの容量比によって、Ｇ−Ｓ間が電圧を分担する。ここで、センスＩＧＢＴのＧ−Ｓ間耐圧を超える電圧が生じると、センスＩＧＢＴが故障する場合がある。
図３Ｃは、実施例に係る半導体モジュール２００の回路構成の一例を示す。本例の半導体装置では、回路内過電圧が発生した場合も、ツェナーダイオード１７０が降伏することにより、電流センス部１４１のＧ−Ｓ間に電圧が集中することを回避できる。これにより、電流センス部１４１が保護される。
図４は、実施例２に係る半導体装置１００の構成の一例を示す。本例の半導体装置１００は、電極接続部１４６を備える。
電極接続部１４６は、半導体基板１０の上方において、エミッタ電位電極１４２とエミッタ電極５２とを接続する。これにより、エミッタ電位電極１４２がエミッタ電位に設定される。電極接続部１４６は、エミッタ電極５２またはエミッタ電位電極１４２と同一の材料で設けられてよい。電極接続部１４６は、エミッタ電極５２等のおもて面電極と共通のプロセスで形成されてよい。
本例の電極接続部１４６は、カソードパッド１６０よりもチップの外側において、エミッタ電位電極１４２とエミッタ電極５２とを接続している。電極接続部１４６の位置は、本例に限られない。電極接続部１４６が設けられた領域には、ゲート金属層５０が設けられなくてよい。電極接続部１４６によって途切れたゲート金属層５０は、ゲートランナー４８を介して接続されてもよい。
図５Ａは、実施例３に係る半導体装置１００の上面図の一例を示す。本例の半導体装置１００は、半導体基板１０を介してエミッタ電極５２と電気的に接続されたツェナーダイオード１７０を有する。本例の半導体装置１００は、エミッタ電位電極１４２を有さない点で実施例１および実施例２と相違する。
図５Ａでは、ツェナーダイオード１７０は、上面視で、センス電極１４０のＹ軸方向正側の端部に設けられているが、センス電極１４０のＹ軸方向正側の端部から電流センス部１４１の間であればどこに設けてもよい。ツェナーダイオード１７０は、上面視で、Ｘ軸方向に延伸して設けられている。但し、ツェナーダイオード１７０の形状は、本例に限られない。即ち、ツェナーダイオード１７０は、エミッタ電極５２とセンス電極１４０との間で電気的に接続されるものであれば、形状および位置は特に限定されない。
図５Ｂは、図５Ａのｄ−ｄ'断面の一例を示す。本例のツェナーダイオード１７０は、深さ方向に形成された第１導電型領域１７１および第２導電型領域１７２で構成される。第２導電型領域１７２は、第２導電型領域１７２ａおよび第２導電型領域１７２ｂを含む。
第１導電型領域１７１は、半導体基板１０において、ウェル領域１７の上方に設けられている。本例の第１導電型領域１７１は、ウェル領域１７である第２導電型領域１７２ｂの上方に設けられる。第１導電型領域１７１は、他の第１導電型の領域と共通のプロセスで形成されてよい。例えば、第１導電型領域１７１は、エミッタ領域１２と共通のプロセスで形成され、エミッタ領域１２と同一の膜厚およびドーピング濃度を有してよい。
第２導電型領域１７２ａは、半導体基板１０において、第１導電型領域１７１の上方に設けられる。第２導電型領域１７２ａは、他の第２導電型の領域と共通のプロセスで形成されてよい。例えば、第２導電型領域１７２ａは、トランジスタ部７０の第２導電型のコンタクトプラグと共通のプロセスで形成される。
第２導電型領域１７２ｂは、第１導電型領域１７１の下方に設けられる。第２導電型領域１７２ｂは、ウェル領域１７の少なくとも一部である。第２導電型領域１７２ｂは、ツェナーダイオード１７０の第２導電型領域として機能する。
酸化膜１４７は、ウェル領域１７同士の間のおもて面２１の上方に設けられる。例えば、酸化膜１４７の膜厚は、１μｍ以下である。酸化膜１４７の上面には、ゲートランナー４８が設けられてよい。ゲートランナー４８は、センス電極１４０およびエミッタ電極５２の下方に延伸して設けられてよい。ゲートランナー４８は、層間絶縁膜３８により、おもて面電極と分離されてよい。
図６は、温度センス部１８０の断面の一例を示す。同図は、特に温度センス部１８０が形成された領域の近傍の断面について示している。
温度センス部１８０は、半導体基板１０に設けられたダイオードを有する。温度センス部１８０は、ダイオードの電流−電圧特性が温度に応じて変化することを利用して、半導体装置１００の温度を検出する。温度センス部１８０は、層間絶縁膜１８６を介して半導体基板１０の上方に配置されている。また、温度センス部１８０は、ウェル領域１７の上方に形成されている。本例の温度センス部１８０は、第１導電型領域１８１、第２導電型領域１８２、第１接続部１８３、第２接続部１８４および層間絶縁膜１８５を備える。
第１導電型領域１８１および第２導電型領域１８２は、ＰＮダイオードを構成する。例えば、第１導電型領域１８１は、Ｎ型半導体で形成され、カソード領域として機能する。第２導電型領域１８２は、Ｐ型半導体で形成され、アノード領域として機能してよい。第１導電型領域１８１および第２導電型領域１８２は、層間絶縁膜１８６上に設けられる。
なお、温度センス部１８０のダイオードとツェナーダイオード１７０の膜厚が略同一であってよい。即ち、第１導電型領域１８１および第２導電型領域１８２の膜厚が、第１導電型領域１７１および第２導電型領域１７２の膜厚と同一であってよい。第１導電型領域１８１および第２導電型領域１８２は、第１導電型領域１７１および第２導電型領域１７２と共通のプロセスで形成されてよい。
第１接続部１８３は、第１導電型領域１８１と電気的に接続される。第２接続部１８４は、第２導電型領域１８２と電気的に接続される。第１接続部１８３は、カソード配線１６２により、カソードパッド１６０と電気的に接続されている。第２接続部１８４は、アノード配線１５２により、アノードパッド１５０と電気的に接続されている。
層間絶縁膜１８５は、第１導電型領域１８１および第２導電型領域１８２の上面に設けられる。また、層間絶縁膜１８５は、層間絶縁膜１８６の上面に設けられる。層間絶縁膜１８５は、第１接続部１８３を第１導電型領域１８１と電気的に接続するためのコンタクトホールを有する。層間絶縁膜１８５は、第２接続部１８４を第２導電型領域１８２と電気的に接続するためのコンタクトホールを有する。層間絶縁膜１８５は、層間絶縁膜３８と共通のプロセスで形成されてよい。
本例の温度センス部１８０は、対応する半導体基板１０の裏面２３側にウェル領域１７を有する。温度センス部１８０の下方には、トランジスタ部７０およびダイオード部８０等の素子領域が設けられてもよい。本例の温度センス部１８０の下方には、コレクタ領域２２が設けられている。即ち、温度センス部１８０は、トランジスタ部７０に設けられている。なお、温度センス部１８０は、ダイオード部８０に設けられてもよい。
図７Ａは、実施例１または実施例２に係る半導体装置１００の製造フローチャートの一例である。ステップＳ１００において、ウェル領域１７を形成する。ステップＳ１０２において、層間絶縁膜１７４を形成する。層間絶縁膜１７４は、半導体基板１０の全面に設けられてよい。層間絶縁膜１７４と同時に、温度センス部１８０の層間絶縁膜１８６が形成されてよい。
ステップＳ１０４において、半導体層を形成する。例えば、半導体層は、ツェナーダイオード１７０または温度センス部１８０を形成するためのポリシリコン層である。半導体層は、半導体基板１０の全面に形成されてよい。ツェナーダイオード１７０のＰＮ構造は、温度センス部１８０のダイオードのＰＮ構造と共通のプロセスで形成されてよい。即ち、ツェナーダイオード１７０のために、新たな工程を設ける必要がない。
ステップＳ１０６において、半導体層へのイオン注入により第２導電型領域を形成する。第２導電型領域として、第２導電型領域１７２および第２導電型領域１８２を共通のプロセスで形成してよい。ステップＳ１０８において、パターニングおよびエッチングにより、第１導電型領域および第２導電型領域として必要な領域を残す。
ステップＳ１１０において、半導体層へのイオン注入により第１導電型領域を形成する。第１導電型領域として、第１導電型領域１７１および第１導電型領域１８１を共通のプロセスで形成してよい。例えば、第１導電型領域１７１および第１導電型領域１８１は、ステップＳ１０６において第２導電型領域１７２および第２導電型領域１８２として形成された領域の一部の導電型を反転させることにより形成される。
ステップＳ１１２において、層間絶縁膜３８を形成する。層間絶縁膜３８と同時に、温度センス部１８０の層間絶縁膜１８５が形成されてよい。ステップＳ１１４において、層間絶縁膜３８にコンタクトホールを形成する。層間絶縁膜３８のコンタクトホールと同時に、層間絶縁膜１８５のコンタクトホールが形成されてもよい。ステップＳ１１６において、おもて面電極を形成する。ステップＳ１１６では、コンタクト部１４４がエミッタ電位電極１４２と共通のプロセスで形成されてよい。
実施例２においては、ステップＳ１１４のコンタクトホールを形成する段階において、コンタクト部１４４を設けるためのコンタクトホールを形成する必要がない。一方、ステップＳ１１６において、おもて面電極の形成時に、電極接続部１４６をエミッタ電位電極１４２およびエミッタ電極５２と共通のプロセスで形成する。
本例の半導体装置１００の製造方法では、ツェナーダイオード１７０の形成工程を他の工程と共通化することにより、専用の工程を設けることなく、ツェナーダイオード１７０を形成することができる。よって、ツェナーダイオード１７０の追加が容易である。
図７Ｂは、実施例３に係る半導体装置１００の製造フローチャートの一例である。ステップＳ３００において、ウェル領域１７を形成する。ステップＳ３０２において、エミッタ領域１２および第１導電型領域を形成する。第１導電型領域として、第１導電型領域１７１および第１導電型領域１８１を共通のプロセスで形成してよい。また、第１導電型領域１７１は、トランジスタ部７０のエミッタ領域１２と共通のプロセスで形成されてよい。
ステップＳ３０４において、第２導電型領域を形成する。第２導電型領域として、第２導電型領域１７２および第２導電型領域１８２を共通のプロセスで形成してもよい。ステップＳ３０６において、層間絶縁膜３８を形成する。層間絶縁膜３８と同時に、温度センス部１８０の層間絶縁膜１８５が形成されてよい。
ステップＳ３０８において、層間絶縁膜３８にコンタクトホールを形成する。層間絶縁膜３８のコンタクトホールと同時に、層間絶縁膜１８５のコンタクトホールが形成されてもよい。ステップＳ３１０において、おもて面電極を形成する。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
特許請求の範囲、明細書、および図面中において示した装置、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１０・・・半導体基板、１２・・・エミッタ領域、１４・・・ベース領域、１５・・・コンタクト領域、１６・・・蓄積領域、１７・・・ウェル領域、１８・・・ドリフト領域、２０・・・バッファ領域、２１・・・おもて面、２２・・・コレクタ領域、２３・・・裏面、２４・・・コレクタ電極、２５・・・接続部、３０・・・ダミートレンチ部、３１・・・延伸部分、３２・・・ダミー絶縁膜、３３・・・接続部分、３４・・・ダミー導電部、３８・・・層間絶縁膜、４０・・・ゲートトレンチ部、４１・・・延伸部分、４２・・・ゲート絶縁膜、４３・・・接続部分、４４・・・ゲート導電部、４８・・・ゲートランナー、４９・・・ゲート酸化膜、５０・・・ゲート金属層、５２・・・エミッタ電極、５４・・・コンタクトホール、５５・・・コンタクトホール、５６・・・コンタクトホール、５８・・・コンタクトホール、５９・・・コンタクトホール、７０・・・トランジスタ部、７１・・・メサ部、８０・・・ダイオード部、８１・・・メサ部、８２・・・カソード領域、９０・・・境界部、９１・・・メサ部、１００・・・半導体装置、１１０・・・活性領域、１２０・・・外周領域、１３０・・・ゲートパッド、１４０・・・センス電極、１４１・・・電流センス部、１４２・・・エミッタ電位電極、１４４・・・コンタクト部、１４６・・・電極接続部、１４７・・・酸化膜、１５０・・・アノードパッド、１５２・・・アノード配線、１６０・・・カソードパッド、１６２・・・カソード配線、１７０・・・ツェナーダイオード、１７１・・・第１導電型領域、１７２・・・第２導電型領域、１７４・・・層間絶縁膜、１８０・・・温度センス部、１８１・・・第１導電型領域、１８２・・・第２導電型領域、１８３・・・第１接続部、１８４・・・第２接続部、１８５・・・層間絶縁膜、１８６・・・層間絶縁膜、２００・・・半導体モジュール、２１０・・・ＤＣＢ基板、２２０・・・プリント基板、２３０・・・銅ベース

Claims (19)

  1. 半導体基板と、
    前記半導体基板に設けられたトランジスタ部と、
    前記トランジスタ部に流れる電流を検出するための電流センス部と、
    前記トランジスタ部のエミッタ電位に設定されたエミッタ電極と、
    前記電流センス部と電気的に接続されたセンス電極と、
    前記エミッタ電極と前記センス電極との間で電気的に接続されたツェナーダイオードと
    を備える半導体装置。
  2. 前記ツェナーダイオードは、前記半導体基板上に設けられる
    請求項１に記載の半導体装置。
  3. 前記エミッタ電位に設定され、前記ツェナーダイオードと電気的に接続されたエミッタ電位電極を備える
    請求項１または２に記載の半導体装置。
  4. 前記半導体基板に設けられ、前記エミッタ電位に設定された第２導電型のウェル領域と、
    前記エミッタ電位電極と前記ウェル領域との間に設けられた層間絶縁膜と、
    前記層間絶縁膜のコンタクトホールに設けられ、前記エミッタ電位電極と前記ウェル領域とを電気的に接続するコンタクト部と、
    を備える請求項３に記載の半導体装置。
  5. 前記センス電極は、上面視で、矩形に形成され、
    前記ツェナーダイオードは、前記センス電極の少なくとも２辺に沿って設けられる
    請求項４に記載の半導体装置。
  6. 前記ツェナーダイオードは、前記センス電極の少なくとも３辺に沿って設けられる
    請求項５に記載の半導体装置。
  7. 前記半導体基板の上方において、前記エミッタ電位電極と前記エミッタ電極とを接続する電極接続部を備える
    請求項３から６のいずれか一項に記載の半導体装置。
  8. 前記ツェナーダイオードは、第１導電型領域および第２導電型領域を有し、
    前記第１導電型領域および前記第２導電型領域は、上面視において、並んで配置されている
    請求項１から７のいずれか一項に記載の半導体装置。
  9. 前記第１導電型領域および前記第２導電型領域の膜厚は、それぞれ０．３μｍ以上、１μｍ以下である
    請求項８に記載の半導体装置。
  10. 前記半導体基板に設けられたダイオードを有する温度センス部を備え、
    前記温度センス部の前記ダイオードと前記ツェナーダイオードの膜厚が略同一である
    請求項１から９のいずれか一項に記載の半導体装置。
  11. 前記ツェナーダイオードの接合長は、０．６ｍｍ以上、３．０ｍｍ以下である
    請求項１から１０のいずれか一項に記載の半導体装置。
  12. 前記ツェナーダイオードは、
    第２導電型のウェル領域と、
    前記半導体基板において、前記ウェル領域の上方に設けられた第１導電型領域と、
    前記半導体基板において、前記第１導電型領域の上方に設けられた第２導電型領域と
    を有する
    請求項１または２に記載の半導体装置。
  13. 前記トランジスタ部は、
    第１導電型のドリフト領域と、
    前記ドリフト領域のおもて面側に設けられた第２導電型のベース領域と、
    前記ドリフト領域よりも高ドーピング濃度である第１導電型のエミッタ領域と、
    前記ベース領域よりも高ドーピング濃度である第２導電型のコレクタ領域と
    を有し、
    前記第１導電型領域は、前記エミッタ領域と同一の膜厚およびドーピング濃度を有する
    請求項１２に記載の半導体装置。
  14. トランジスタ部に半導体基板を設ける段階と、
    前記トランジスタ部に流れる電流を検出する電流センス部を設ける段階と、
    前記トランジスタ部のエミッタ電位に設定されたエミッタ電極を設ける段階と、
    前記電流センス部と電気的に接続されたセンス電極を設ける段階と、
    前記エミッタ電極と前記センス電極との間で電気的に接続されたツェナーダイオードを設ける段階と、
    を備える半導体装置の製造方法。
  15. 前記ツェナーダイオードのＰＮ構造は、温度センス部のダイオードのＰＮ構造と共通のプロセスで形成される
    請求項１４に記載の半導体装置の製造方法。
  16. 前記エミッタ電位に設定され、前記ツェナーダイオードと電気的に接続されたエミッタ電位電極を設ける段階を備える
    請求項１４または１５に記載の半導体装置の製造方法。
  17. 前記半導体基板に設けられ、前記エミッタ電位に設定された第２導電型のウェル領域を設ける段階と、
    前記エミッタ電位電極と前記ウェル領域との間に層間絶縁膜を設ける段階と、
    前記層間絶縁膜にコンタクトホールを設ける段階と、
    前記コンタクトホールに、前記エミッタ電位電極と前記ウェル領域とを電気的に接続するコンタクト部を設ける段階と
    を備える請求項１６に記載の半導体装置の製造方法。
  18. 前記半導体基板の上方に、前記エミッタ電位電極と前記エミッタ電極とを接続する電極接続部を設ける段階を備える
    請求項１６または１７に記載の半導体装置の製造方法。
  19. 前記ツェナーダイオードの第１導電型の領域は、前記トランジスタ部の第１導電型のエミッタ領域と共通のプロセスで形成される
    請求項１４に記載の半導体装置の製造方法。
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