JP2018093074A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】 小型化および信頼性の向上を図った半導体装置およびその製造方法を提供する。【解決手段】 厚さ方向Ｚを向く素子主面１１１と素子主面１１１から露出する電極パッド１１２とを有し、かつ半導体素子である第１素子１１と、素子主面１１１に対向して配置され、かつ電極パッド１１２に導通する配線層２０と、配線層２０に搭載された第２素子３１と、配線層２０に導通し、かつ厚さ方向Ｚに沿って延出するとともに、第２素子３１とは離間して配置された柱状体２４と、配線層２０および第２素子３１を覆う封止樹脂４と、を備え、柱状体２４は、厚さ方向Ｚに沿う側面２４１と、側面２４１に交差する端面２４２と、を有し、側面２４１が封止樹脂４に覆われ、端面２４２が封止樹脂４から露出している。【選択図】 図１

Description

本発明は、半導体素子の上面に他の半導体素子などを搭載したチップ・オン・チップ形式の半導体装置およびその製造方法に関する。

近年における電子機器の小型化および高機能化に伴い、半導体装置の小型化および機能の高度化が進められている。こうした動向を受け、半導体素子の上面に他の半導体素子を搭載したチップ・オン・チップ（ＣＯＣ：Chip on Chip）形式の半導体装置が存在する。

このようなチップ・オン・チップ形式の半導体装置の一例が特許文献１に開示されている。当該半導体装置は、外部との導通経路となるリードフレームが配置されたパッケージ基板と、パッケージ基板に搭載された下層の半導体チップと、下層の半導体チップに搭載された上層の半導体チップを備える。下層の半導体チップおよび上層の半導体チップの各々の上面には電気接続用端子が設けられ、電気接続用端子とリードフレームとを相互に導通させるためのボンディングワイヤが複数配置されている。この場合において上層の半導体チップは、下面（裏面）から窪み、かつ上面の周縁に沿って形成された庇状の段差部を有する。

当該段差部によって創出される空間を活用することによって、上層の半導体チップに設けられた電気接続用端子の直下に、下層の半導体チップに電気接続用端子を設け、かつ各々の電気接続用端子にボンディングワイヤを接続することができる。このため平面視において、上層の半導体チップの大きさが下層の半導体チップの大きさと同一であっても、中心をずらすことなく下層のチップに上層のチップを搭載することができる。したがって、このような構成によれば、チップ・オン・チップ形式の半導体装置の小型化を図ることが可能となる。

ただし、特許文献１に開示されている半導体装置においては、下層の半導体チップを搭載し、かつリードフレームが配置されるパッケージ基板を備える。このような構成によると、半導体装置の厚さを縮小する上で、パッケージ基板が当該長さを縮小することの妨げとなり、当該半導体装置のさらなる薄型化が困難となる。また、当該半導体装置においては、各々の電気接続用端子およびボンディングワイヤが外部に露出した構成となっている。このような構成によると、当該半導体装置が使用される外部環境（大気など）の状態によっては、当該半導体装置に不具合が発生するおそれがある。

特開２０１６−１３９６５４号公報

本発明は上述の事情に鑑み、さらなる薄型化および信頼性の向上を図ることが可能な半導体装置およびその製造方法を提供することをその課題とする。

本発明の第１の側面によって提供される半導体装置は、厚さ方向を向く素子主面と前記素子主面から露出する電極パッドとを有し、かつ半導体素子である第１素子と、前記素子主面に対向して配置され、かつ前記電極パッドに導通する配線層と、前記配線層に搭載された第２素子と、前記配線層に導通し、かつ前記第１素子の厚さ方向に沿って延出するとともに、前記第２素子とは離間して配置された柱状体と、前記第２素子を覆う封止樹脂と、を備え、前記柱状体は、前記第１素子の厚さ方向に沿う側面と、前記側面に交差する端面と、を有し、前記側面が前記封止樹脂に覆われ、前記端面が前記封止樹脂から露出していることを特徴としている。

本発明の実施において好ましくは、前記第１素子の前記素子主面と前記封止樹脂との双方に接し、かつ前記配線層を覆う絶縁層を備える。

本発明の実施において好ましくは、前記絶縁層は、前記第１素子の前記素子主面に接し、かつ前記第１素子の前記電極パッドに通じる第１開口部が形成された第１絶縁層と、前記第１絶縁層と前記封止樹脂との双方に接し、かつ前記柱状体が貫通する第２開口部が形成された第２絶縁層と、を含む。

本発明の実施において好ましくは、前記第１絶縁層および前記第２絶縁層は、ともにポリイミドから構成される。

本発明の実施において好ましくは、前記配線層は、前記第１素子の前記電極パッドに接し、かつ前記第１絶縁層の前記第１開口部に充填された埋込部と、前記第１絶縁層に接し、かつ前記第２絶縁層に覆われた薄膜部と、を含み、前記第２素子は、前記薄膜部に搭載され、前記柱状体は、前記薄膜部に接している。

本発明の実施において好ましくは、前記薄膜部と前記第２素子との間に介在する接合層を備える。

本発明の実施において好ましくは、前記薄膜部には、前記薄膜部と前記接合層との間に介在し、かつ前記第２素子を搭載する搭載パッドが形成されている。

本発明の実施において好ましくは、前記搭載パッドは、Ｎｉから構成される。

本発明の実施において好ましくは、前記配線層は、互いに積層された下地層およびめっき層から構成され、前記下地層は、前記第１絶縁層および前記第１素子の前記電極パッドに接し、かつ前記薄膜部における前記めっき層よりも厚さが薄く設定されている。

本発明の実施において好ましくは、前記下地層は、前記第１絶縁層および前記第１素子の前記電極パッドに接する第１下地層と、前記第１下地層と前記めっき層との間に介在する第２下地層と、を含み、前記第２下地層および前記めっき層は、ともに同一の材料から構成される。

本発明の実施において好ましくは、前記第２下地層および前記めっき層は、ともにＣｕから構成される。

本発明の実施において好ましくは、前記第１下地層は、Ｔｉから構成される。

本発明の実施において好ましくは、前記柱状体は、前記第２下地層および前記めっき層と同一の材料から構成される。

本発明の実施において好ましくは、前記第１素子は、前記柱状体および前記封止樹脂よりも厚さが薄く設定されている。

本発明の実施において好ましくは、前記柱状体の前記端面に接し、かつ外部に露出する端子を備える。

本発明の実施において好ましくは、前記端子は、互いに積層されたＮｉ層、Ｐｄ層およびＡｕ層から構成される。

本発明の実施において好ましくは、前記柱状体の形状は、角柱状である。

本発明の実施において好ましくは、前記端子は、はんだボールから構成される。

本発明の実施において好ましくは、前記柱状体の形状は、円柱状である。

本発明の実施において好ましくは、前記第２素子は、半導体素子である。

本発明の実施において好ましくは、前記第２素子は、受動素子である。

本発明の第２の側面によって提供される半導体装置の製造方法は、厚さ方向を向く主面を有し、かつ単結晶の半導体材料から構成された基材において、前記主面を含む部分に形成された回路に導通する電極パッドを形成する工程と、前記主面に対向し、かつ前記電極パッドに導通する配線層を形成する工程と、前記配線層に素子を搭載する工程と、前記素子を覆う封止樹脂を形成する工程と、を備え、前記配線層を形成する工程では、前記基材の厚さ方向に延出する柱状体を形成する工程を含み、前記封止樹脂を形成する工程では、前記柱状体には、前記基材の厚さ方向に交差し、かつ前記封止樹脂から露出する端面が形成されることを特徴としている。

本発明の実施において好ましくは、前記配線層を形成する工程では、前記電極パッドに接する下地層をスパッタリング法により形成する工程と、前記下地層に接するめっき層を電解めっきにより形成する工程と、を含む。

本発明の実施において好ましくは、前記配線層を形成する工程では、前記柱状体は、電解めっきにより前記めっき層に接するように形成される。

本発明の実施において好ましくは、前記配線層を形成する工程では、前記めっき層に接し、かつ前記素子を搭載する搭載パッドを電解めっきにより形成する工程を含む。

本発明の実施において好ましくは、前記素子は、半導体素子であり、前記配線層を形成する工程では、前記搭載パッドと前記素子との双方に接する接合層を電解めっきにより形成する工程を含む。

本発明の実施において好ましくは、前記電極パッドを形成する工程と、前記配線層を形成する工程との間に、前記基材の前記主面と前記下地層との双方に接する絶縁層をフォトリソグラフィにより形成する工程を備える。

本発明の実施において好ましくは、前記配線層を形成する工程と、前記素子を搭載する工程との間に、前記絶縁層に接し、かつ前記めっき層を覆う保護層をフォトリソグラフィにより形成する工程を含む。

本発明の実施において好ましくは、前記封止樹脂を形成する工程の後に、前記封止樹脂から露出した前記柱状体の前記端面に接する端子を形成する工程を備える。

本発明の実施において好ましくは、前記端子を形成する工程では、無電解めっきにより前記端子が形成される。

本発明の実施において好ましくは、前記端子を形成する工程の後に、前記基材の厚さ方向において前記主面とは反対側に位置する前記基材の一部を除去する工程を備える。

本発明にかかる半導体装置は、素子主面から露出する電極パッドを有する第１素子と、素子主面に対向して配置され、かつ電極パッドに導通する配線層と、配線層に搭載された第２素子と、第２素子を覆う封止樹脂を備える。また、当該半導体装置は、配線層に導通し、かつ第１素子の厚さ方向に沿って延出するとともに、第２素子とは離間して配置された柱状体を備える。柱状体は、側面と、側面に交差する端面を有し、側面が封止樹脂に覆われ、端面が封止樹脂から露出している。このような構成をとることによって、第１素子を搭載する基板が不要となり、装置のさらなる薄型化を図ることができる。また、当該半導体装置において、第１素子および第２素子と外部の回路基板との導電経路となる柱状体は、端面以外は封止樹脂に覆われているため、外部環境から保護された状態となっている。このため、当該半導体装置において、外部環境に起因した不具合が発生するおそれがなくなる。したがって、当該半導体装置によればさらなる薄型化および信頼性の向上を図ることが可能となる。

本発明にかかる半導体装置の製造方法によれば、基材の主面に対向し、かつ基材に形成された電極パッドに導通するとともに、素子を搭載する配線層を形成する工程を備え、配線層を形成する工程では、基材の厚さ方向に延出する柱状体を形成する工程を含む。このような工程をとることによって、当該半導体装置において、第１素子を搭載する基板を不要とすることができる。また、当該半導体装置の製造方法によれば、上述の工程にあわせて、素子を覆う封止樹脂を形成する工程を備える。封止樹脂を形成する工程では、柱状体には、基材の厚さ方向に交差し、かつ封止樹脂から露出する端面が形成される。このような工程をとることによって、当該半導体装置において、端面を除く柱状体が封止樹脂に覆われた構成とすることができる。

本発明のその他の特徴および利点は、添付図面に基づき以下に行う詳細な説明によって、より明らかとなろう。

本発明の第１実施形態にかかる半導体装置の斜視図（第２素子および封止樹脂を透過）である。 図１に示す半導体装置の平面図（第２素子および封止樹脂を透過）である。 図１に示す半導体装置の平面図（第２絶縁層、第２素子、接合層および封止樹脂を除く）である。 図１の示す半導体装置の第１素子および第１絶縁層の平面図である。 図２のＶ−Ｖ線に沿う断面図である。 図２のＶＩ−ＶＩ線に沿う断面図である。 図５の部分拡大図である。 本発明の第１実施形態の変形例にかかる半導体装置の平面図（第２素子および封止樹脂を透過）である。 図８のＩＸ―ＩＸ線に沿う断面図である。 図１に示す半導体装置の製造方法を説明する断面図である。 図１に示す半導体装置の製造方法を説明する断面図である。 図１に示す半導体装置の製造方法を説明する断面図である。 図１に示す半導体装置の製造方法を説明する断面図である。 図１に示す半導体装置の製造方法を説明する断面図である。 図１に示す半導体装置の製造方法を説明する断面図である。 図１に示す半導体装置の製造方法を説明する断面図である。 図１に示す半導体装置の製造方法を説明する断面図である。 図１に示す半導体装置の製造方法を説明する断面図である。 図１に示す半導体装置の製造方法を説明する断面図である。 図１に示す半導体装置の製造方法を説明する断面図である。 図１に示す半導体装置の製造方法を説明する断面図である。 図１に示す半導体装置の製造方法を説明する断面図である。 図１に示す半導体装置の製造方法を説明する断面図である。 図１に示す半導体装置の製造方法を説明する断面図である。 図１に示す半導体装置の製造方法を説明する断面図である。 図１に示す半導体装置の製造方法を説明する断面図である。 図１に示す半導体装置の製造方法を説明する平面図である。 本発明の第２実施形態にかかる半導体装置の平面図（封止樹脂を透過）である。 図２８に示す半導体装置の平面図（第２絶縁層、第２素子、接合層および封止樹脂を除く）である。 図２８の示す半導体装置の第１素子および第１絶縁層の平面図である。 図２８のＸＸＸＩ−ＸＸＸＩ線に沿う断面図である。

本発明を実施するための形態（以下「実施形態」という。）について、添付図面に基づいて説明する。

〔第１実施形態〕
図１〜図７に基づき、本発明の第１実施形態にかかる半導体装置Ａ１０について説明する。半導体装置Ａ１０は、第１素子１１、絶縁層１２、配線層２０、柱状体２４、第２素子３１、接合層３２、封止樹脂４および端子５を備える。これらのうち絶縁層１２は、第１絶縁層１２１および第２絶縁層１２２を含む。

図１は、半導体装置Ａ１０の斜視図である。図２は、半導体装置Ａ１０の平面図である。図１および図２は、理解の便宜上、第２素子３１および封止樹脂４を透過している。図３は、図２から第２絶縁層１２２、第２素子３１、接合層３２および封止樹脂４を除いた平面図である。図４は、半導体装置Ａ１０の第１素子１１および第１絶縁層１２１の平面図である。図５は、図２のＶ−Ｖ線に沿う断面図である。図６は、図２のＶＩ−ＶＩ線に沿う断面図である。図７は、図５の部分拡大図である。なお、図１において透過した第２素子３１および封止樹脂４と、図２において透過した第２素子３１とのそれぞれの外形を想像線（二点鎖線）で示している。

これらの図に示す半導体装置Ａ１０は、様々な電子機器の回路基板に表面実装される樹脂パッケージ形式のものである。図１および図２に示すように、半導体装置Ａ１０の第１素子１１の厚さ方向Ｚ視（以下「平面視」という。）の形状は矩形状である。ここで、説明の便宜上、第１素子１１の厚さ方向Ｚに対して直角である半導体装置Ａ１０の長辺方向を第１方向Ｘと呼ぶ。また、第１素子１１の厚さ方向Ｚおよび第１方向Ｘに対していずれも直角である半導体装置Ａ１０の短辺方向を第２方向Ｙと呼ぶ。

第１素子１１は、半導体装置Ａ１０の機能中枢となる素子であり、かつ半導体素子である。第１素子１１は、たとえば集積回路（ＩＣ）である。第１素子１１は、半導体装置Ａ１０に要求される機能に応じて様々な半導体素子を採ることができる。図１、図５および図６に示すように、第１素子１１は、素子主面１１１、電極パッド１１２および素子裏面１１３を有する。素子主面１１１は、第１素子１１の厚さ方向Ｚを向く、図５および図６に示す第１素子１１の上面である。素子主面１１１は、その全面が第１絶縁層１２１に覆われている。電極パッド１１２は、素子主面１１１から露出する第１素子１１の電極である。電極パッド１１２は、素子主面１１１を含む部分に形成された回路（図示略）と配線層２０とに導通している。電極パッド１１２は、たとえばＡｌから構成される。素子裏面１１３は、第１素子１１の厚さ方向Ｚにおいて素子主面１１１とは反対側を向く、図５および図６に示す第１素子１１の下面である。素子裏面１１３は、その全面が半導体装置Ａ１０の外部に露出している。第１素子１１の厚さは、５０〜１００μｍである。

絶縁層１２は、図１、図５および図６に示すように、第１素子１１の素子主面１１１と封止樹脂４との双方に接し、かつ配線層２０を覆う絶縁体である。本実施形態にかかる絶縁層１２は、素子主面１１１に接する第１絶縁層１２１と、第１絶縁層１２１と封止樹脂４との双方に接する第２絶縁層１２２とを含み、第１絶縁層１２１と第２絶縁層１２２とは、互いに積層されている。また、本実施形態にかかる第１絶縁層１２１および第２絶縁層１２２は、ともにポリイミドから構成される。

図３〜図６に示すように、第１絶縁層１２１には、第１開口部１２１ａが形成されている。第１開口部１２１ａは、第１絶縁層１２１を貫通し、かつ第１素子１１の電極パッド１１２に通じている。第１開口部１２１ａから電極パッド１１２の一部が露出し、第１開口部１２１ａにおいて配線層２０が電極パッド１１２に接している。

図２および図５に示すように、第２絶縁層１２２には、第２開口部１２２ａが形成されている。第２開口部１２２ａには、柱状体２４が貫通している。第２開口部１２２ａから配線層２０の一部が露出し、第２開口部１２２ａにおいて柱状体２４が配線層２０に接している。また、図２、図５および図６に示すように、本実施形態にかかる第２絶縁層１２２には、第２開口部１２２ａと同様に、配線層２０の一部が露出する第３開口部１２２ｂが形成されている。第３開口部１２２ｂから配線層２０に形成された後述する搭載パッド２３が露出している。なお、第２絶縁層１２２は省略することができる。この場合において、配線層２０は、第１絶縁層１２１に接し、かつ封止樹脂４に覆われた構成となる。

配線層２０は、図１、図５および図６に示すように、第１素子１１の素子主面１１１に対向して配置され、かつ第１素子１１の電極パッド１１２に導通する導電部材である。本実施形態にかかる配線層２０は、第１絶縁層１２１に接して配置されている。配線層２０は、互いに積層された下地層２０１およびめっき層２０２から構成される。下地層２０１は、第１絶縁層１２１および第１素子１１の電極パッド１１２に接し、かつめっき層２０２に覆われている。また、めっき層２０２は、第２絶縁層１２２の第２開口部１２２ａおよび第３開口部１２２ｂから露出する部分を除き、第２絶縁層１２２に覆われている。本実施形態においては、下地層２０１の厚さは２００〜３００ｎｍであり、後述する薄膜部２２（配線層２０の一部）におけるめっき層２０２の厚さは３〜１０μｍである。このため、下地層２０１は、薄膜部２２におけるめっき層２０２よりも厚さが薄く設定されている。

図７に示すように、下地層２０１は、第１絶縁層１２１および第１素子１１の電極パッド１１２に接する第１下地層２０１ａと、第１下地層２０１ａとめっき層２０２との間に介在する第２下地層２１１ｂを含む。本実施形態においては、第１下地層２０１ａはＴｉから構成され、第２下地層２０１ｂはＣｕから構成される。また、めっき層２０２は、Ｃｕから構成される。このため、第２下地層２０１ｂおよびめっき層２０２は、ともに同一の材料から構成される。

本実施形態にかかる配線層２０は、図１、図３、図５および図６に示すように、埋込部２１および薄膜部２２を含む。図３、図５および図６に示すように、埋込部２１は、第１素子１１の電極パッド１１２に接し、かつ第１絶縁層１２１の第１開口部１２１ａに充填された部分である。第１素子１１の厚さ方向Ｚにおいて、埋込部２１は、電極パッド１１２と薄膜部２２との間に位置する。

図２、図３、図５および図６に示すように、薄膜部２２は、第１絶縁層１２１に接し、かつ第２絶縁層１２２に覆われた部分である。薄膜部２２は、埋込部２１を介して第１素子１１の電極パッド１１２に導通している。本実施形態においては、第２素子３１は薄膜部２２に搭載され、柱状体２４は薄膜部２２に接している。また、本実施形態にかかる薄膜部２２には、薄膜部２２と接合層３２との間に介在し、かつ第２素子３１を搭載する搭載パッド２３が形成されている。搭載パッド２３は、導電性を有する。搭載パッド２３は、第２絶縁層１２２に第３開口部１２２ｂに充填され、かつ薄膜部２２のめっき層２０２に接している。本実施形態にかかる搭載パッド２３は、Ｎｉから構成される。

柱状体２４は、図１〜図３および図５に示すように、配線層２０に導通し、かつ第１素子１１の厚さ方向Ｚに沿って延出するとともに、第２素子３１とは配置された導電部材である。柱状体２４は、配線層２０の第２下地層２０１ｂおよびめっき層２０２と同一の材料から構成される。このため、本実施形態にかかる柱状体２４は、Ｃｕから構成される。柱状体２４の厚さ（高さ）は、１００〜３００μｍである。このため、第１素子１１は、柱状体２４よりも厚さが薄く設定されている。また、本実施形態にかかる柱状体２４は複数により構成される。各々の柱状体２４の形状は、いずれも角柱状で、かつ同一である。

図１〜図３および図５に示すように、柱状体２４は、第１素子１１の厚さ方向Ｚに沿う側面２４１と、側面２４１に交差する端面２４２を有する。側面２４１は、封止樹脂４に覆われている。端面２４２は、後述する封止樹脂４の実装面４１から露出し、かつ第１素子１１の素子主面１１１と同方向を向く。本実施形態にかかる端面２４２は、矩形状である。端面２４２は、端子５に接している。また、第１素子１１の厚さ方向Ｚにおいて、端面２４２とは反対側に位置する柱状体２４の部分は、第２絶縁層１２２の第２開口部１２２ａにおいて薄膜部２２のめっき層２０２に接している。なお、第２絶縁層１２２を省略した場合、柱状体２４の側面２４１は、全て封止樹脂４に覆われた構成となる。

第２素子３１は、図１、図２、図５および図６に示すように、配線層２０の搭載パッド２３に搭載される素子である。本実施形態にかかる第２素子３１は、集積回路などの半導体素子である。第１素子１１および第２素子３１を集積回路とする場合、第１素子１１を論理素子（ロジックＩＣ）、第２素子３１を記憶素子（メモリＩＣ）とすることができる。これに限られず、第２素子３１は、半導体装置Ａ１０に要求される機能に応じて様々な半導体素子を採ることができる。本実施形態にかかる第２素子３１は、いわゆるフリップチップ型の半導体素子である。図５および図６に示す第２素子３１の下面には、複数の電極バンプ３１１が配置されている。各々の電極バンプ３１１は、接合層３２に接している。本実施形態にかかる電極バンプ３１１は、Ａｌから構成される。

接合層３２は、図１、図２および図５〜図７に示すように、配線層２０の薄膜部２２に形成された搭載パッド２３と、第２素子３１の電極バンプ３１１との間に介在する導電部材である。第２素子３１は、接合層３２により搭載パッド２３に固着されることによって、搭載パッド２３に搭載された構成となっている。あわせて、接合層３２により搭載パッド２３と第２素子３１との導通が確保される。本実施形態にかかる接合層３２は、互いに積層されたＮｉ層およびＳｎを含む合金層から構成される。当該Ｎｉ層は、電極バンプ３１１に接する部分である。このため、本実施形態にかかるＳｎを含む合金層は、搭載パッド２３と当該Ｎｉ層との間に挟まれた構成となっている。当該合金層は、たとえばＳｎ−Ｓｂ系合金またはＳｎ−Ａｇ系合金などの鉛フリーはんだである。また、本実施形態においては、接合層３２の平面視の形状は、搭載パッド２３の平面視の形状と同一である。

封止樹脂４は、図１、図５および図６に示すように、柱状体２４の側面２４１および第２素子３１を覆う絶縁体の部材である。本実施形態にかかる封止樹脂４は、エポキシ樹脂を主剤とした黒色の合成樹脂である。封止樹脂４は、実装面４１および接合面４２を有する。図５および図６に示すように、実装面４１は、第１素子１１の素子裏面１１３とは反対側を向き、かつ素子裏面１１３とともに半導体装置Ａ１０の外部に露出する面である。半導体装置Ａ１０を回路基板に実装したとき、実装面４１は当該回路基板に対向する。なお、柱状体２４の端面２４２は、実装面４１から露出する構成となっている。図５および図６に示すように、接合面４２は、実装面４１とは反対側を向き、かつ第２絶縁層１２２に接する面である。封止樹脂４の厚さは、１００〜３００μｍである。このため、第１素子１１は、封止樹脂４よりも厚さが薄く設定されている。

端子５は、図１〜図３および図５に示すように、柱状体２４の端面２４２に接し、かつ半導体装置Ａ１０の外部に露出する導電部材である。端子５は、半導体装置Ａ１０を回路基板に実装する際に、クリームはんだなどの接合部材が付着する部分である。本実施形態にかかる端子５は、互いに積層されたＮｉ層、Ｐｄ層およびＡｕ層から構成される。Ｎｉ層が端面２４２に接し、Ｐｄ層がＮｉ層に接し、Ａｕ層がＰｄ層に接する構成となっている。

次に、図８および図９に基づき、半導体装置Ａ１０の変形例である半導体装置Ａ１１について説明する。図８は、半導体装置Ａ１０の平面図であり、理解の便宜上、第２素子３１および封止樹脂４を透過している。図９は、図８のＩＸ−ＩＸに沿う断面図である。なお、図８において透過した第２素子３１の外形を想像線で示している。

半導体装置Ａ１１は、柱状体２４および端子５の構成が半導体装置Ａ１０と異なる。図８および図９に示すように、半導体装置Ａ１１の端子５は、はんだボールから構成される。はんだボールの形状は球状であることに対応して、柱状体２４の端面２４２の形状は円形である。このため、柱状体２４の形状は円柱状である。

次に、図１０〜図２７に基づき、半導体装置Ａ１０の製造方法の一例について説明する。

図１０〜図２６は、半導体装置Ａ１０の製造工程を説明する断面図である。図２７は、半導体装置Ａ１０の製造工程を説明する平面図である。図１０〜図２６の断面位置は、半導体装置Ａ１０を示す図５の断面位置に対応している。なお、図１０〜図２７において示される後述する基材８０の厚さ方向Ｚ、第１方向Ｘおよび第２方向Ｙは、図１〜図９において示される第１素子１１の厚さ方向Ｚ、第１方向Ｘおよび第２方向Ｙに対応している。

最初に、図１０に示すように、厚さ方向Ｚを向く主面８０１を有し、かつ単結晶の半導体材料から構成された基材８０を準備する。本実施形態にかかる基材８０は、シリコンウエハである。基材８０の厚さは、たとえば７２５μｍである。基材８０において、主面８０１を含む部分に形成された回路に導通する電極パッド８０２を形成する。当該回路および電極パッド８０２は、一般的な半導体装置製造の前工程において形成される。電極パッド８０２は、たとえばＡｌから構成される。電極パッド８０２が形成された基材８０は、半導体装置Ａ１０の第１素子１１の集合体に対応する。

次いで、図１１に示すように、基材８０の主面８０１と後述する下地層８２１との双方に接する絶縁層８１１をフォトリソグラフィにより形成する。絶縁層８１１が半導体装置Ａ１０の第１絶縁層１２１に対応する。絶縁層８１１は、主面８０１および電極パッド８０２の全面を覆うように基材８０に感光性ポリイミドを塗布した後、当該感光性ポリイミドに対して露光・現像を行うことにより形成される。当該感光性ポリイミドは、たとえばスピンコータ（回転式塗布装置）を用いて塗布される。このとき、絶縁層８１１には、開口部８１１ａが形成され、開口部８１１ａから電極パッド８０２の一部が露出する。本実施形態にかかる開口部８１１ａの平面視の形状は、矩形状（図示略）である。

次いで、図１２〜図２１に示すように、基材８０の主面８０１に対向し、かつ電極パッド８０２に導通する配線層８２を形成する。配線層８２が半導体装置Ａ１０の配線層２０に相当する。配線層８２を形成する工程では、電極パッド８０２および絶縁層８１１に接する下地層８２１を形成する工程と、下地層８２１に接するめっき層８２２を形成する工程を含む。また、配線層８２を形成する工程では、めっき層８２２に接する搭載パッド８２３を形成する工程と、同じくめっき層８２２に接する柱状体８２４を形成する工程を含む。さらに本実施形態においては、配線層８２を形成する工程では、搭載パッド８２３および後述する素子８３１の双方に接する接合層８３２を形成する工程を含む。配線層８２、搭載パッド８２３、柱状体８２４および接合層８３２は、次の手順により形成される。なお、本実施形態にかかるめっき層８２２は、第１めっき層８２２ａおよび第２めっき層８２２ｂを含む。

まず、図１２に示すように、電極パッド８０２および絶縁層８１１に接する下地層８２１を形成する。下地層８２１が半導体装置Ａ１０の配線層２０の下地層２０１に対応する。下地層８２１は、スパッタリング法によって、絶縁層８１１と、絶縁層８１１に形成された開口部８１１ａから露出する電極パッド８０２とを覆うように形成される。このとき、開口部８１１ａの内面も下地層８２１に覆われる。本実施形態にかかる下地層８２１は、互いに積層されたＴｉ層およびＣｕ層から構成され、全体の厚さは２００〜３００ｎｍである。下地層８２１の形成にあたっては、絶縁層８１１に接するＴｉ層を形成した後に、当該Ｔｉ層に接するＣｕ層を形成する。

次いで、図１３に示すように、めっき層８２２のうち第１めっき層８２２ａを形成するための第１マスク層８９１を、下地層８２１に対するフォトリソグラフィにより形成する。下地層８２１の全面を覆うように基材８０に感光性レジストを塗布した後、当該感光性レジストに対して露光・現像を行うことにより第１マスク層８９１が形成される。当該感光性レジストは、たとえばスピンコータを用いて塗布される。このとき第１マスク層８９１には、絶縁層８１１に形成された開口部８１１ａに連通し、かつ下地層８２１の一部が露出する空洞部８９１ａが形成される。本実施形態にかかる空洞部８９１ａの形状は、直方体状（図示略）である。

次いで、図１４に示すように、第１マスク層８９１から露出した下地層８２１に接する第１めっき層８２２ａを形成する。第１めっき層８２２ａは、下地層８２１を導電経路とした電解めっきにより形成される。本実施形態にかかる第１めっき層８２２ａは、Ｃｕから構成される。第１めっき層８２２ａを形成した後、第１マスク層８９１を全て除去する。このとき、絶縁層８１１に形成された開口部８１１ａは、下地層８２１および第１めっき層８２２ａにより充填された状態となる。

次いで、図１５に示すように、めっき層８２２のうち第２めっき層８２２ｂを形成するための第２マスク層８９２を、下地層８２１に対するフォトリソグラフィにより形成する。下地層８２１および第１めっき層８２２ａの全面を覆うように基材８０に感光性レジストを塗布した後、当該感光性レジストに対して露光・現像を行うことにより第２マスク層８９２が形成される。第２マスク層８９２の形成に用いる感光性レジストと、第２マスク層８９２の形成方法とは、ともに第１マスク層８９１のそれらと同一である。このとき、第２マスク層８９２から下地層８２１の一部および第１めっき層８２２ａが露出する。

次いで、図１６に示すように、第２マスク層８９２から露出した下地層８２１および第１めっき層８２２ａに接する第２めっき層８２２ｂを形成する。第２めっき層８２２ｂは、下地層８２１および第１めっき層８２２ａを導電経路とした電解めっきにより形成される。本実施形態にかかる第２めっき層８２２ｂはＣｕから構成され、その厚さは３〜１０μｍである。第２めっき層８２２ｂを形成した後、第２マスク層８９２を全て除去する。このとき、第１めっき層８２２ａおよび第２めっき層８２２ｂが一体となっためっき層８２２が現れる。めっき層８２２が半導体装置Ａ１０の配線層２０のめっき層２０２に対応する。

次いで、図１７および図１８に示すように、めっき層８２２に接し、かつ後述する素子８３１を搭載する搭載パッド８２３と、搭載パッド８２３および素子８３１の双方に接する接合層８３２を形成する。搭載パッド８２３が半導体装置Ａ１０の搭載パッド２３に対応し、接合層８３２が半導体装置Ａ１０の接合層３２に対応する。

図１７に示すように、搭載パッド８２３および接合層８３２を形成するための第３マスク層８９３を、下地層８２１およびめっき層８２２に対するフォトリソグラフィにより形成する。下地層８２１およびめっき層８２２の全面を覆うように基材８０に感光性レジストを塗布した後、当該感光性レジストに対して露光・現像を行うことにより第３マスク層８９３が形成される。第３マスク層８９３の形成に用いる感光性レジストと、第３マスク層８９３の形成方法とは、ともに第１マスク層８９１のそれらと同一である。このとき第３マスク層８９３には、めっき層８２２の一部が露出する空洞部８９３ａが形成される。本実施形態にかかる空洞部８９３ａの形状は、直方体状（図示略）である。

第３マスク層８９３を形成した後、図１８に示すように、搭載パッド８２３および接合層８３２を形成する。搭載パッド８２３および接合層８３２は、ともに下地層８２１およびめっき層８２２を導電経路とした電解めっきにより形成される。本実施形態においては、まず、電解めっきにより第１Ｎｉ層を形成する。第１Ｎｉ層が搭載パッド８２３である。その後、電解めっきによりＳｎを含む合金層を形成してから、同じく電解めっきにより第２Ｎｉ層を形成する。互いに積層された当該合金層および第２Ｎｉ層が接合層８３２である。当該合金層は、たとえばＳｎ−Ｓｂ系合金またはＳｎ−Ａｇ系合金などの鉛フリーはんだである。このとき、第３マスク層８９３に形成された空洞部８９３ａは、搭載パッド８２３および接合層８３２により充填された状態となる。搭載パッド８２３および接合層８３２を形成した後、第３マスク層８９３を全て除去する。

次いで、図１９および図２０に示すように、めっき層８２２に接し、かつ基材８０の厚さ方向Ｚに沿って延出する柱状体８２４を形成する。柱状体８２４が半導体装置Ａ１０の柱状体２４に対応する。

図１９に示すように、柱状体８２４を形成するための第４マスク層８９４を、下地層８２１、めっき層８２２および接合層８３２に対するフォトリソグラフィにより形成する。下地層８２１、めっき層８２２および接合層８３２の全面を覆うように基材８０に感光性レジストを塗布した後、当該感光性レジストに対して露光・現像を行うことにより第４マスク層８９４が形成される。第４マスク層８９４の形成に用いる感光性レジストと、第４マスク層８９４の形成方法とは、ともに第１マスク層８９１のそれらと同一である。このとき第４マスク層８９４には、めっき層８２２の一部が露出する空洞部８９４ａが形成される。本実施形態にかかる空洞部８９４ａの形状は、角柱状（図示略）である。

第４マスク層８９４を形成した後、図２０に示すように、柱状体８２４を形成する。本実施形態にかかる柱状体８２４は、搭載パッド８２３および接合層８３２と同様に下地層８２１およびめっき層８２２を導電経路とした電解めっきにより形成される。本実施形態にかかる柱状体８２４は、Ｃｕから構成される。このとき、第４マスク層８９４に形成された空洞部８９４ａは、柱状体８２４により充填された状態となる。柱状体８２４を形成した後、第４マスク層８９４を全て除去する。

次いで、図２１に示すように、めっき層８２２に覆われていない下地層８２１を全て除去する。下地層８２１は、たとえばウェットエッチングにより除去される。当該ウェットエッチングでは、たとえばＨ₂ＳＯ₄（硫酸）およびＨ₂Ｏ₂（過酸化水素）の混合溶液が用いられる。下地層８２１が除去された部分から、絶縁層８１１の一部が露出する。この状態において、互いに積層された下地層８２１およびめっき層８２２が配線層８２である。以上の手順により配線層８２、搭載パッド８２３、柱状体８２４および接合層８３２が形成される。

次いで、図２２に示すように、絶縁層８１１に接し、かつめっき層８２２を覆う保護層８１２を形成する。保護層８１２が半導体装置Ａ１０の第２絶縁層１２２に対応する。保護層８１２は、絶縁層８１１およびめっき層８２２の全面を覆うように基材８０に感光性ポリイミドを塗布した後、当該感光性ポリイミドに対して露光・現像を行うことにより形成される。当該感光性ポリイミドは、たとえばスピンコータを用いて塗布される。このとき、少なくとも接合層８３２は保護層８１２から露出した状態となるようにする。柱状体８２４は、保護層８１２に覆われた状態であってもよい。

次いで、図２３に示すように、配線層８２に素子８３１を搭載する。素子８３１が半導体装置Ａ１０の第２素子３１に対応する。このため、本実施形態にかかる第２素子３１は、半導体素子である。また、本実施形態においては、配線層８２のめっき層８２２に接して形成された搭載パッド８２３に素子８３１を搭載する。素子８３１の搭載は、ＦＣＢ（Flip Chip Bonding）により行う。素子８３１の電極パッド８３１ａにフラックスを塗布した後、フリップチップボンダを用いて素子８３１を接合層８３２に仮付けする。このとき接合層８３２は、搭載パッド８２３と電極パッド８３１ａとの双方に挟まれた状態となる。その後、リフローにより接合層８３２を溶融させた後、冷却により接合層８３２を固化させることによって、素子８３１の搭載が完了する。

次いで、図２４に示すように、素子８３１を覆う封止樹脂８４を形成する。封止樹脂８４が半導体装置Ａ１０の封止樹脂４に対応する。本実施形態にかかる封止樹脂８４は、エポキシ樹脂を主剤とした黒色の合成樹脂である。封止樹脂８４の形成にあたっては、まず、コンプレッション成形によって、柱状体８２４および素子８３１の全面を覆うように封止樹脂８４を形成する。その後、基材８０の厚さ方向Ｚにおいて、基材８０とは反対側に位置する柱状体８２４および封止樹脂８４の双方の端部を機械研削により除去する。このとき柱状体８２４には、基材８０の厚さ方向Ｚに交差し、かつ封止樹脂８４から露出する端面８２４ａが形成される。

次いで、図２５に示すように、封止樹脂８４から露出した柱状体８２４の端面８２４ａに接する端子８５を形成する。端子８５が半導体装置Ａ１０の端子５に対応する。本実施形態にかかる端子８５は、無電解めっきによりＮｉ層、Ｐｄ層、Ａｕ層の順に各層を析出させることで形成される。なお、半導体装置Ａ１１の製造にかかる端子８５の形成にあたっては、柱状体８２４の端面８２４ａにはんだボールを接合させる。

次いで、図２６に示すように、基材８０の厚さ方向Ｚにおいて主面８０１とは反対側に位置する基材８０の一部を機械研削により除去する。このとき、基材８０の厚さは５０〜１００μｍまで縮小される。

最後に、図２７に示すように、切断線ＣＬに沿って基材８０、絶縁層８１１、保護層８１２および封止樹脂８４を切断し、封止樹脂８４に覆われた素子８３１を構成単位とする個片に分割する。切断にあたっては、たとえばプラズマダイシングにより基材８０、絶縁層８１１、保護層８１２および封止樹脂８４を切断する。当該工程において分割された個片が半導体装置Ａ１０となる。以上の工程を経ることによって、半導体装置Ａ１０が製造される。

次に、半導体装置Ａ１０およびその製造方法の作用効果について説明する。

半導体装置Ａ１０は、素子主面１１１から露出する電極パッド１１２を有する第１素子１１と、素子主面１１１に対向して配置され、かつ電極パッド１１２に導通する配線層２０と、配線層２０に搭載された第２素子３１と、第２素子３１を覆う封止樹脂４を備える。また、半導体装置Ａ１０は、配線層２０に導通し、かつ第１素子１１の厚さ方向Ｚに沿って延出するとともに、第２素子３１とは離間して配置された柱状体２４を備える。柱状体２４は、側面２４１と、側面２４１に交差する端面２４２を有し、側面２４１が封止樹脂４に覆われ、端面２４２が封止樹脂４から露出している。このような構成をとることによって、第１素子１１を搭載する基板が不要となり、装置のさらなる薄型化を図ることができる。また、半導体装置Ａ１０において、第１素子１１および第２素子３１と外部の回路基板との導電経路となる柱状体２４は、端面２４２以外は封止樹脂４に覆われているため、外部環境から保護された状態となっている。このため、半導体装置Ａ１０において、外部環境に起因した不具合が発生するおそれがなくなる。したがって、半導体装置Ａ１０によればさらなる薄型化および信頼性の向上を図ることが可能となる。

ここで、半導体装置Ａ１０の製造方法によれば、基材８０の主面８０１に対向し、かつ基材８０に形成された電極パッド８０２に導通するとともに、素子８３１を搭載する配線層８２を形成する工程を備える。配線層８２を形成する工程では、基材８０の厚さ方向Ｚに延出する柱状体８２４を形成する工程を含む。このような工程をとることによって、半導体装置Ａ１０において、第１素子１１を搭載する基板を不要とすることができる。また、半導体装置Ａ１０の製造方法によれば、上述の工程にあわせて、素子８３１を覆う封止樹脂８４を形成する工程を備える。封止樹脂８４を形成する工程では、柱状体８２４には、基材８０の厚さ方向Ｚに交差し、かつ封止樹脂８４から露出する端面８２４ａが形成される。このような工程をとることによって、半導体装置Ａ１０において、端面２４２を除く柱状体２４が封止樹脂４に覆われた構成とすることができる。

半導体装置Ａ１０は、第１素子１１の素子主面１１１と封止樹脂４との双方に接し、かつ配線層２０を覆う絶縁層１２を備える。本実施形態にかかる絶縁層１２は、第１絶縁層１２１および第２絶縁層１２２を含み、これらはともにポリイミドから構成される。絶縁層１２を備えることによって、外部環境から配線層２０を強固に保護し、かつ第１素子１１と配線層２０との間の電気絶縁性を向上させることができる。また、第２絶縁層１２２を備えることによって、半導体装置Ａ１０の製造にかかる素子８３１を搭載する工程において、溶融した接合層８３２により配線層８２に意図しない導電経路が形成されることを防ぐことができる。なお、第２絶縁層１２２を省略した場合は、配線層２０は封止樹脂４により保護された状態となる。また、第１絶縁層１２１は、素子主面１１１と配線層２０との間の電気絶縁性をさらに向上させる効果がある。

半導体装置Ａ１０の配線層２０は、互いに積層された下地層２０１およびめっき層２０２から構成され、下地層２０１が第１絶縁層１２１に接している。また、下地層２０１は、Ｔｉから構成され、かつ第１絶縁層１２１に接する第１下地層２０１ａと、Ｃｕから構成され、かつ第１下地層２０１ａとめっき層２０２との間に介在する第２下地層２０１ｂを含む。このような構成をとることによって、第２下地層２０１ｂおよびめっき層２０２が第１素子１１に拡散することと、第１絶縁層１２１から第２下地層２０１ｂが剥離することの両者を防ぐことができる。また、第２下地層２０１ｂによって、半導体装置Ａ１０の製造にかかる配線層８２を形成する工程において、電解めっきによりめっき層８２２、搭載パッド８２３、柱状体８２４および接合層８３２を効率良く形成することができる。

半導体装置Ａ１０は、配線層２０の薄膜部２２と第２素子３１との間に介在する接合層３２を備える。接合層３２を備えることによって、半導体装置Ａ１０の製造にかかる素子８３１を搭載する工程において、素子８３１をＦＣＢにより配線層８２に精度良く搭載することができる。ワイヤボンディングにより素子８３１を配線層８２に搭載する場合と比較して、平面視における半導体装置Ａ１０の大きさを縮小することができる。このことは、半導体装置Ａ１０の小型化に寄与する。

また、半導体装置Ａ１０の配線層２０の薄膜部２２には、薄膜部２２と接合層３２との間に介在し、かつ第２素子３１を搭載する搭載パッド２３が形成されている。本実施形態にかかる搭載パッド２３は、Ｎｉから構成されている。薄膜部２２に搭載パッド２３が形成されていることによって、半導体装置Ａ１０の製造にかかる素子８３１を搭載する工程において、リフローにより接合層８３２を溶融する際、熱衝撃から配線層８２を保護することができる。

半導体装置Ａ１０は、柱状体２４の端面２４２に接し、かつ外部に露出する端子５を備える。本実施形態にかかる端子５は、互いに積層されたＮｉ層、Ｐｄ層およびＡｕ層から構成される。このような構成をとることによって、Ｎｉ層およびＰｄ層により半導体装置Ａ１０の実装時の熱衝撃から柱状体２４を保護することができる。また、半導体装置Ａ１０の実装時に、Ａｕ層により端子５に対する鉛フリーのクリームはんだの濡れ性を改善することができる。なお、半導体装置Ａ１０の変形例である半導体装置Ａ１１の端子５は、はんだボールから構成される。このような構成の場合、半導体装置Ａ１１の実装においてクリームはんだは不要となる。

半導体装置Ａ１０の製造方法において、端子８５を形成する工程の後に、基材８０の厚さ方向Ｚにおいて主面８０１とは反対側に位置する基材８０の一部を除去する工程を備える。当該工程において、基材８０において回路が形成されていない部分が除去される。このような工程をとることによって、半導体装置Ａ１０の第１素子１１の厚さを極力薄くすることができるため、半導体装置Ａ１０のより一層の薄型化を図ることができる。

〔第２実施形態〕
図２８〜図３１に基づき、本発明の第２実施形態にかかる半導体装置Ａ２０について説明する。これらの図において、先述した半導体装置Ａ１０と同一または類似の要素には同一の符号を付して、重複する説明を省略する。

図２８は、半導体装置Ａ２０の平面図であり、理解の便宜上、封止樹脂４を透過している。図２９は、図２８から第２絶縁層１２２、第２素子３１、接合層３２および封止樹脂４を除いた平面図である。図３０は、半導体装置Ａ２０の第１素子１１および第１絶縁層１２１の平面図である。図３１は、図２８のＸＸＸＩ−ＸＸＸＩ線に沿う断面図である。

半導体装置Ａ２０は、たとえばＤＣ−ＤＣコンバータのモジュールの回路基板に表面実装される装置である。図２８に示すように、半導体装置Ａ２０の平面視の形状は矩形状である。

本実施形態にかかる第１素子１１は、たとえばパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などを作動させるための回路（ゲートドライバなど）が形成された集積回路である。

本実施形態にかかる第２素子３１は、受動素子であり、たとえばインダクタである。当該インダクタは、薄膜チップインダクタである。第２素子３１は、インダクタの他に、抵抗器、コンデンサおよび水晶振動子など、第１素子１１との組み合わせに応じて様々な素子を採ることができる。また、本実施形態にかかる接合層３２は、Ｓｎ−Ｓｂ系合金またはＳｎ−Ａｇ系合金などの鉛フリーのクリームはんだから構成される。

図２８〜図３１に示すように、第１素子１１および第２素子３１によって構成される半導体装置Ａ２０の回路に対応して、電極パッド１１２、配線層２０、柱状体２４および端子５の配置形態が半導体装置Ａ１０と異なる。ただし、電極パッド１１２、配線層２０、柱状体２４および端子５について、配置形態を除いた他の構成は半導体装置Ａ１０と同一である。また、図２８および図２９に示すように、本実施形態にかかる搭載パッド２３は、第２素子３１の形状に対応して第２方向Ｙに延出している。なお、本実施形態においても、半導体装置Ａ１１と同様に端子５の構成をはんだボールとすることができる。

次に、半導体装置Ａ２０の作用効果について説明する。

半導体装置Ａ２０は、半導体装置Ａ１０と同様の構成をとる第１素子１１、配線層２０、第２素子３１および封止樹脂４を備える。また、半導体装置Ａ２０は、配線層２０に導通し、かつ第１素子１１の厚さ方向Ｚに沿って延出するとともに、第２素子３１とは離間して配置された柱状体２４を備える。柱状体２４は、側面２４１が封止樹脂４に覆われ、端面２４２が封止樹脂４から露出している。このため、半導体装置Ａ２０においても、第１素子１１を搭載する基板が不要となり、装置のさらなる薄型化を図ることができる。また、柱状体２４は、端面２４２以外は封止樹脂４に覆われているため、外部環境から保護された状態となっている。このため、半導体装置Ａ２０においても、外部環境に起因した不具合が発生するおそれがなくなる。したがって、半導体装置Ａ２０によっても、さらなる薄型化および信頼性の向上を図ることが可能となる。

半導体装置Ａ２０の第２素子３１は受動素子であるため、装置内に半導体装置Ａ１０よりも大きな電流を流す必要がある場合などの用途に対応することができる。

本発明は、先述した実施形態に限定されるものではない。本発明の各部の具体的な構成は、種々に設計変更自在である。

Ａ１０，Ａ１１，Ａ２０：半導体装置
１１：第１素子
１１１：素子主面
１１２：電極パッド
１１３：素子裏面
１２：絶縁層
１２１：第１絶縁層
１２１ａ：第１開口部
１２２：第２絶縁層
１２２ａ：第２開口部
１２２ｂ：第３開口部
２０：配線層
２０１：下地層
２０１ａ：第１下地層
２０１ｂ：第２下地層
２０２：めっき層
２１：埋込部
２２：薄膜部
２３：搭載パッド
２４：柱状体
２４１：側面
２４２：端面
３１：第２素子
３１１：電極バンプ
３２：接合層
４：封止樹脂
４１：実装面
４２：接合面
５：端子
８０：基材
８０１：主面
８０２：電極パッド
８１１：絶縁層
８１１ａ：開口部
８１２：保護層
８２：配線層
８２１：下地層
８２２：めっき層
８２２ａ：第１めっき層
８２２ｂ：第２めっき層
８２３：搭載パッド
８２４：柱状体
８２４ａ：端面
８３１：素子
８３１ａ：電極パッド
８３２：接合層
８４：封止樹脂
８５：端子
８９１：第１マスク層
８９１ａ：空洞部
８９２：第２マスク層
８９３：第３マスク層
８９３ａ：空洞部
８９４：第４マスク層
８９４ａ：空洞部
Ｘ：第１方向
Ｙ：第２方向
Ｚ：厚さ方向
ＣＬ：切断線

Claims (31)

1. 厚さ方向を向く素子主面と前記素子主面から露出する電極パッドとを有し、かつ半導体素子である第１素子と、
   前記素子主面に対向して配置され、かつ前記電極パッドに導通する配線層と、
   前記配線層に搭載された第２素子と、
   前記配線層に導通し、かつ前記第１素子の厚さ方向に沿って延出するとともに、前記第２素子とは離間して配置された柱状体と、
   前記第２素子を覆う封止樹脂と、を備え、
   前記柱状体は、前記第１素子の厚さ方向に沿う側面と、前記側面に交差する端面と、を有し、
   前記側面が前記封止樹脂に覆われ、前記端面が前記封止樹脂から露出していることを特徴とする、半導体装置。
2. 前記第１素子の前記素子主面と前記封止樹脂との双方に接し、かつ前記配線層を覆う絶縁層を備える、請求項１に記載の半導体装置。
3. 前記絶縁層は、前記第１素子の前記素子主面に接し、かつ前記第１素子の前記電極パッドに通じる第１開口部が形成された第１絶縁層と、前記第１絶縁層と前記封止樹脂との双方に接し、かつ前記柱状体が貫通する第２開口部が形成された第２絶縁層と、を含む、請求項２に記載の半導体装置。
4. 前記第１絶縁層および前記第２絶縁層は、ともにポリイミドから構成される、請求項３に記載の半導体装置。
5. 前記配線層は、前記第１素子の前記電極パッドに接し、かつ前記第１絶縁層の前記第１開口部に充填された埋込部と、前記第１絶縁層に接し、かつ前記第２絶縁層に覆われた薄膜部と、を含み、
   前記第２素子は、前記薄膜部に搭載され、前記柱状体は、前記薄膜部に接している、請求項３または４に記載の半導体装置。
6. 前記薄膜部と前記第２素子との間に介在する接合層を備える、請求項５に記載の半導体装置。
7. 前記薄膜部には、前記薄膜部と前記接合層との間に介在し、かつ前記第２素子を搭載する搭載パッドが形成されている、請求項６に記載の半導体装置。
8. 前記搭載パッドは、Ｎｉから構成される、請求項７に記載の半導体装置。
9. 前記配線層は、互いに積層された下地層およびめっき層から構成され、
   前記下地層は、前記第１絶縁層および前記第１素子の前記電極パッドに接し、かつ前記薄膜部における前記めっき層よりも厚さが薄く設定されている、請求項５ないし８のいずれかに記載の半導体装置。
10. 前記下地層は、前記第１絶縁層および前記第１素子の前記電極パッドに接する第１下地層と、前記第１下地層と前記めっき層との間に介在する第２下地層と、を含み、
    前記第２下地層および前記めっき層は、ともに同一の材料から構成される、請求項９に記載の半導体装置。
11. 前記第２下地層および前記めっき層は、ともにＣｕから構成される、請求項１０に記載の半導体装置。
12. 前記第１下地層は、Ｔｉから構成される、請求項１０または１１に記載の半導体装置。
13. 前記柱状体は、前記第２下地層および前記めっき層と同一の材料から構成される、請求項１０ないし１２のいずれかに記載の半導体装置。
14. 前記第１素子は、前記柱状体および前記封止樹脂よりも厚さが薄く設定されている、請求項１ないし１３のいずれかに記載の半導体装置。
15. 前記柱状体の前記端面に接し、かつ外部に露出する端子を備える、請求項１ないし１４のいずれかに記載の半導体装置。
16. 前記端子は、互いに積層されたＮｉ層、Ｐｄ層およびＡｕ層から構成される、請求項１５に記載の半導体装置。
17. 前記柱状体の形状は、角柱状である、請求項１６に記載の半導体装置。
18. 前記端子は、はんだボールから構成される、請求項１５に記載の半導体装置。
19. 前記柱状体の形状は、円柱状である、請求項１８に記載の半導体装置。
20. 前記第２素子は、半導体素子である、請求項１ないし１９のいずれかに記載の半導体装置。
21. 前記第２素子は、受動素子である、請求項１ないし１９のいずれかに記載の半導体装置。
22. 厚さ方向を向く主面を有し、かつ単結晶の半導体材料から構成された基材において、前記主面を含む部分に形成された回路に導通する電極パッドを形成する工程と、
    前記主面に対向し、かつ前記電極パッドに導通する配線層を形成する工程と、
    前記配線層に素子を搭載する工程と、
    前記素子を覆う封止樹脂を形成する工程と、を備え、
    前記配線層を形成する工程では、前記基材の厚さ方向に延出する柱状体を形成する工程を含み、
    前記封止樹脂を形成する工程では、前記柱状体には、前記基材の厚さ方向に交差し、かつ前記封止樹脂から露出する端面が形成されることを特徴とする、半導体装置の製造方法。
23. 前記配線層を形成する工程では、前記電極パッドに接する下地層をスパッタリング法により形成する工程と、前記下地層に接するめっき層を電解めっきにより形成する工程と、を含む、請求項２２に記載の半導体装置の製造方法。
24. 前記配線層を形成する工程では、前記柱状体は、電解めっきにより前記めっき層に接するように形成される、請求項２３に記載の半導体装置の製造方法。
25. 前記配線層を形成する工程では、前記めっき層に接し、かつ前記素子を搭載する搭載パッドを電解めっきにより形成する工程を含む、請求項２４に記載の半導体装置の製造方法。
26. 前記素子は、半導体素子であり、
    前記配線層を形成する工程では、前記搭載パッドと前記素子との双方に接する接合層を電解めっきにより形成する工程を含む、請求項２５に記載の半導体装置の製造方法。
27. 前記電極パッドを形成する工程と、前記配線層を形成する工程との間に、前記基材の前記主面と前記下地層との双方に接する絶縁層をフォトリソグラフィにより形成する工程を備える、請求項２３ないし２６のいずれかに記載の半導体装置の製造方法。
28. 前記配線層を形成する工程と、前記素子を搭載する工程との間に、前記絶縁層に接し、かつ前記めっき層を覆う保護層をフォトリソグラフィにより形成する工程を含む、請求項２７に記載の半導体装置の製造方法。
29. 前記封止樹脂を形成する工程の後に、前記封止樹脂から露出した前記柱状体の前記端面に接する端子を形成する工程を備える、請求項２２ないし２８のいずれかに記載の半導体装置の製造方法。
30. 前記端子を形成する工程では、無電解めっきにより前記端子が形成される、請求項２９に記載の半導体装置の製造方法。
31. 前記端子を形成する工程の後に、前記基材の厚さ方向において前記主面とは反対側に位置する前記基材の一部を除去する工程を備える、請求項２９または３０に記載の半導体装置の製造方法。

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