JP2011044589A - 半導体素子および半導体素子の製造方法 - Google Patents

Abstract

【課題】開口不良や形状の精度に優れたコンタクトホールを有する半導体素子の提供。
【解決手段】基板４と、基板４上に第１配線パターン２と、基板４の第１配線パターン２を有する側の面に層間絶縁膜６，８と、層間絶縁膜６，８上に第２配線パターンと、を有し、且つ層間絶縁膜６，８に第１配線パターン２および第２配線パターンを連結するためのコンタクトホールＣＨを備え、基板４の単位面積あたりにおいて第１配線パターン２が存在する比率（密度）が、より高い領域と、より低い領域とを有し、前記比率がより低い領域におけるコンタクトホールＣＨの開口面積が、より高い領域におけるコンタクトホールＣＨの開口面積よりも小さい半導体素子。
【選択図】図４−Ｂ

Description

本発明は、特定のコンタクトホールの構造を有する半導体素子、および特定のコンタクトホール形成プロセスを有する半導体素子の製造方法に関する。

近年、半導体装置の高密度化、高集積化に対応するために、多層配線技術の進展が顕著である。多層配線技術は基板上に２層あるいはそれ以上の複数の層を積層する。それぞれの層は、個別の配線パターン等を形成し、コンタクトホールを利用して異なる層間で配線を結合する。

このような多層配線構造を形成するには、図３−Ａおよび図３−Ｂに示すように、基板４上の全面に配線パターン材料を堆積し、例えばフォトリソグラフィ技術によりパターニングして第１配線パターン２を形成する。さらに、第１配線パターン２の上に層間絶縁膜を形成し、層間絶縁膜にコンタクトホールＣＨを形成し、さらに層間絶縁膜の上全面に配線パターン材料を堆積し、フォトリソグラフィ技術により第２配線パターンを形成することによって形成される。

尚、前記層間絶縁膜として、複数の絶縁層を積層する方法が試されている。具体的には、化学気相堆積法（ＣＶＤ法）によりＣＶＤ絶縁層６（６Ａおよび６Ｂ）を形成し、更に平坦性を上げる観点から回転塗布法によるＳＯＧ（スピン・オン・ガラス）層８を積層して全面エッチバック処理を行った層間絶縁膜が挙げられる（例えば特許文献１参照）。

ここで、第１配線パターン（下層配線パターン）が形成された従来の半導体素子の平面図を、図１−Ａ、図１−Ｂおよび図２−Ａ、図２−Ｂに示す。半導体素子においては、回路の構成上、第１配線パターン（下層配線パターン）２の疎密が必ず存在する。
図１−Ａは基板の単位面積あたりにおいて第１配線パターン２が存在する比率（密度）がより高い領域Ｈを示し、図１−Ｂはその密度が高い領域Ｈの拡大図である。一方、図２−Ａは前記密度がより低い領域Ｌを示し、図２−Ｂはその密度が低い領域Ｌの拡大図である。

特開平１０−２２３６３０号公報

しかしながら、従来における上記の製造方法では、平坦性を上げるためにＳＯＧ層８を形成し全面エッチバックを行っても、基板４の単位面積あたりにおいて第１配線パターン２が存在する比率（密度）がより高い領域Ｈと、前記密度がより低い領域Ｌとでは、ＳＯＧ層８の厚さが異なってしまう。前記密度がより高い領域ＨではＳＯＧ層８がより厚くなり、一方前記密度がより低い領域ＬではＳＯＧ層８が薄くなる。
従って、ＣＶＤ絶縁層６並びにＳＯＧ層８を有する層間絶縁膜を形成した後、コンタクトホールＣＨを形成する際のエッチング処理において、エッチングされる層間絶縁膜の厚さが異なるため、層間絶縁膜が厚い領域（前記密度がより高い領域Ｈ）では、開口不良が発生する。一方、層間絶縁膜が薄い領域（前記密度がより低い領域Ｌ）では、オーバーエッチングとなり第１配線パターン２までもエッチングしてしまい、第１配線パターン２の材料の堆積が発生したり、あるいは第１配線パターン２の表面にバリア膜が形成されている場合には該バリア膜がエッチングされて、第１配線パターン２が露出するなど、コンタクトホールの形成精度に劣るとの欠点があった。

従って、本発明の目的は、開口不良や形状の精度に優れたコンタクトホールを有する半導体素子、コンタクトホールの開口不良やオーバーエッチングによるコンタクトホールの形成精度の不良を抑制した半導体素子の製造方法を提供することにある。

上記目的は、以下の本発明によって達成される。
即ち、本発明の第１実施形態に係る半導体素子は、
基板と、該基板上に第１配線パターンと、前記基板の第１配線パターンを有する側の面に層間絶縁膜と、該層間絶縁膜上に第２配線パターンと、を有し、且つ前記層間絶縁膜に前記第１配線パターンおよび前記第２配線パターンを連結するためのコンタクトホールを備え、
前記基板の単位面積あたりにおいて前記第１配線パターンが存在する比率（密度）が、より高い領域と、より低い領域とを有し、
前記比率がより低い領域における前記コンタクトホールの開口面積が、より高い領域における前記コンタクトホールの開口面積よりも小さいことを特徴とする。

上記第１実施形態に係る半導体素子の作用について説明する。
第１実施形態に係る半導体素子では、前述の通り、前記比率（密度）がより低い領域における前記コンタクトホールの開口面積が、より高い領域における前記コンタクトホールの開口面積よりも小さい。前記比率（密度）がより低い領域ではコンタクトホールの開口面積がより小さいため、コンタクトホール形成の際のエッチング処理によるエッチングレートがより小さくなり、オーバーエッチングが抑制される。その結果、形成された半導体素子における前記比率（密度）がより低い領域のコンタクトホールは、精度に優れた形状を有する。
一方、前記比率（密度）がより高い領域ではコンタクトホールの開口面積がより大きいため、コンタクトホール形成の際のエッチング処理によるエッチングレートがより大きくなり、開口不良が抑制される。

また、本発明の第２実施形態に係る半導体素子は、
基板と、該基板上に第１配線パターンと、前記基板の第１配線パターンを有する側の面に層間絶縁膜と、該層間絶縁膜上に第２配線パターンと、を有し、且つ前記層間絶縁膜に前記第１配線パターンおよび前記第２配線パターンを連結するためのコンタクトホールを備え、
前記第１配線パターン上における前記層間絶縁膜の厚さが、より厚い領域と、より薄い領域とを有し、
前記厚さがより薄い領域における前記コンタクトホールの開口面積が、より厚い領域における前記コンタクトホールの開口面積よりも大きいことを特徴とする。

上記第２実施形態に係る半導体素子の作用について説明する。
第２実施形態に係る半導体素子では、前述の通り、前記厚さがより薄い領域における前記コンタクトホールの開口面積が、より厚い領域における前記コンタクトホールの開口面積よりも小さい。前記厚さがより薄い領域ではコンタクトホールの開口面積がより小さいため、コンタクトホール形成の際のエッチング処理によるエッチングレートがより小さくなり、オーバーエッチングが抑制される。その結果、形成された半導体素子における前記厚さがより薄い領域のコンタクトホールは、精度に優れた形状を有する。
一方、前記厚さがより厚い領域ではコンタクトホールの開口面積がより大きいため、コンタクトホール形成の際のエッチング処理によるエッチングレートがより大きくなり、開口不良が抑制される。

また、本発明の第１実施形態に係る半導体素子の製造方法は、
基板上に、該基板の単位面積あたりにおいて存在する比率（密度）が、より高い領域と、より低い領域とができるように第１配線パターンを形成する第１配線パターン形成工程と、
前記基板および前記第１配線パターンを覆うように層間絶縁膜を形成する層間絶縁膜形成工程と、
前記比率がより低い領域における開口面積が、より高い領域における開口面積よりも小さくなるようにコンタクトホールを形成するコンタクトホール形成工程と、
前記コンタクトホールによって前記第１配線パターンと連結するように第２配線パターンを形成する第２配線パターン形成工程と、
を有することを特徴とする。

上記第１実施形態に係る半導体素子の製造方法の作用について説明する。
第１実施形態に係る半導体素子の製造方法では、前述の通り、前記比率（密度）がより低い領域における前記コンタクトホールの開口面積が、より高い領域における前記コンタクトホールの開口面積よりも小さくなるよう形成される。前記比率（密度）がより低い領域ではコンタクトホールの開口面積がより小さくなるため、コンタクトホール形成の際のエッチング処理によるエッチングレートがより小さくなり、オーバーエッチングが抑制される。その結果、形成精度の不良が抑制される。
一方、前記比率（密度）がより高い領域ではコンタクトホールの開口面積がより大きくなるため、コンタクトホール形成の際のエッチング処理によるエッチングレートがより大きくなり、開口不良が抑制される。

また、本発明の第２実施形態に係る半導体素子の製造方法は、
基板上に第１配線パターンを形成する第１配線パターン形成工程と、
前記基板および前記第１配線パターンを覆うように、前記第１配線パターン上における厚さが、より厚い領域と、より薄い領域とができるように層間絶縁膜を形成する層間絶縁膜形成工程と、
前記厚さがより薄い領域における開口面積が、より厚い領域における開口面積よりも小さくなるようにコンタクトホールを形成するコンタクトホール形成工程と、
前記コンタクトホールによって前記第１配線パターンと連結するように第２配線パターンを形成する第２配線パターン形成工程と、
を有することを特徴とする。

上記第２実施形態に係る半導体素子の製造方法の作用について説明する。
第２実施形態に係る半導体素子の製造方法では、前述の通り、前記厚さがより薄い領域における前記コンタクトホールの開口面積が、より厚い領域における前記コンタクトホールの開口面積よりも小さくなるよう形成される。前記厚さがより薄い領域ではコンタクトホールの開口面積がより小さくなるため、コンタクトホール形成の際のエッチング処理によるエッチングレートがより小さくなり、オーバーエッチングが抑制される。その結果、形成精度の不良が抑制される。
一方、前記厚さがより厚い領域ではコンタクトホールの開口面積がより大きくなるため、コンタクトホール形成の際のエッチング処理によるエッチングレートがより大きくなり、開口不良が抑制される。

尚、上記「コンタクトホールの開口面積」とは、層間絶縁膜の表面における開口部分の面積を表す。

以上説明したように、本発明によれば、開口不良や形状の精度に優れたコンタクトホールを有する半導体素子、コンタクトホールの開口不良やオーバーエッチングによるコンタクトホールの形成精度の不良を抑制した半導体素子の製造方法が提供される。

基板の単位面積あたりにおいて第１配線パターンが存在する比率（密度）がより高い領域を示す平面図である 図１−Ａにおける密度が高い領域の拡大図である。 基板の単位面積あたりにおいて第１配線パターンが存在する比率（密度）がより低い領域を示す平面図である 図２−Ａにおける密度が低い領域の拡大図である。 従来の半導体素子の製造方法における途中過程の構造を示す断面図である。 従来の半導体素子の構造を示す断面図である。 本実施形態に係る半導体素子の製造方法における途中過程の構造を示す断面図である。 本実施形態に係る半導体素子の構造を示す断面図である。

＜第１実施形態および第２実施形態＞
以下、本発明の好ましい実施形態に係る半導体素子、および半導体素子の製造方法について、図面を参照しつつ説明する。

図４−Ｂは、本実施形態に係る半導体素子を示す断面図である。但し、第２配線パターンは図示していない。
本実施形態に係る半導体素子は、基板４と、該基板４上に第１配線パターン（下層配線パターン）２と、前記基板４の第１配線パターン２を有する側の面に下層ＣＶＤ絶縁層６Ａ、上層ＣＶＤ絶縁層６ＢおよびＳＯＧ層８からなる層間絶縁膜と、該層間絶縁膜上に第２配線パターンと、を有し、且つ前記層間絶縁膜に前記第１配線パターン２および前記第２配線パターンを連結するためのコンタクトホールＣＨを備えている。また、前記基板４の単位面積あたりにおいて前記第１配線パターン２が存在する比率（密度）が、より高い領域Ｈと、より低い領域Ｌとを有している。

尚、前記密度がより高い領域Ｈと前記密度がより低い領域Ｌとでは、たとえＳＯＧ層８が形成されていたとしても、該ＳＯＧ層８の厚さが異なってしまい、前記密度がより高い領域ＨではＳＯＧ層８がより厚くなり、一方前記密度がより低い領域ＬではＳＯＧ層８が薄くなる。

本実施形態に係る半導体素子では、前記密度がより低い領域Ｌ（即ち層間絶縁層の厚さがより薄い領域）における前記コンタクトホールの開口面積（ｌ）が、より高い領域Ｈ（即ち層間絶縁層の厚さがより厚い領域）における前記コンタクトホールの開口面積（ｈ）よりも小さく制御されている。

尚、本実施形態に係る半導体素子の種類は特に限定されず、バイポーラトランジスタ、ＭＯＳトランジスタ、ＭＩＳトランジスタ、ＢｉＣＭＯＳなどの全ての半導体素子に対して適用することができる。

以下、本実施形態に係る半導体素子の製造方法および各部組成等について説明する。
本実施形態に係る半導体素子の製造方法は、以下の各工程を有する
（１）基板４上に、該基板４の単位面積あたりにおいて存在する比率（密度）が、より高い領域Ｈと、より低い領域Ｌとができるように第１配線パターン２を形成する第１配線パターン形成工程（図４−Ａ参照）
（２）前記基板４および前記第１配線パターン２を覆うように下層ＣＶＤ絶縁層６Ａ、上層ＣＶＤ絶縁層６ＢおよびＳＯＧ層８からなる層間絶縁膜を形成する層間絶縁膜形成工程（図４−Ａ参照）
（３）前記比率がより低い領域Ｌにおける開口面積（ｌ）が、より高い領域Ｈにおける開口面積（ｈ）よりも小さくなるようにコンタクトホールＣＨを形成するコンタクトホール形成工程（図４−Ｂ参照）
（４）前記コンタクトホールＣＨによって前記第１配線パターン２と連結するように第２配線パターンを形成する第２配線パターン形成工程

尚、前述の通り、前記密度がより高い領域Ｈと前記密度がより低い領域Ｌとでは、ＳＯＧ層８の厚さが異なってしまうため、上記（２）層間絶縁膜形成工程では、前記第１配線パターン２上における厚さが、より厚い領域と、より薄い領域とができるように層間絶縁膜が形成される。

まず、基板４について説明する。基板４としては、例えば、ＳＯＩ基板（Ｓｉ基板と表面Ｓｉ層の間にＳｉＯ_２を挿入した構造の基板）やＳｉ基板等を用いることができる。また、特に高耐圧および高温動作の観点から炭化珪素基板を用いてもよい。
また、基板４として、その表面にフィールド酸化膜を有する基板４を用いてもよい。

（１）第１配線パターン形成工程
第１配線パターン２としては、特に限定されず、例えば基板４の上に積層されるゲート電極層、その他の電極層、多層配線層などで構成される。
ここで、第１配線パターン２としてメタル配線パターンを形成する場合の一例を挙げて説明すると、まず基板４表面にＣＶＤ法によってＮＳＧ膜を形成し、該ＮＳＧ膜の表面全面にスパッタ法によりＡｌ−Ｃｕ（メタル）膜を形成する。次いで、リソグラフィ技術およびドライエッチング技術によりＡｌ−Ｃｕ配線（メタル配線）のパターンを形成する。最後にアッシング技術によりレジストを除去して、図４−Ａに示す第１配線パターン２が基板４上に形成される。

（２）層間絶縁膜形成工程
図４−Ａおよび図４−Ｂにおいては、層間絶縁膜として、下層ＣＶＤ絶縁層６Ａ、上層ＣＶＤ絶縁層６ＢおよびＳＯＧ層８からなる層間絶縁膜を示す。層間絶縁膜の総膜厚は、半導体素子の種類などに応じて決定され、適宜設定してよい。

層間絶縁膜形成工程では、まず第１配線パターン２が形成された基板４の上に、下層ＣＶＤ絶縁層６Ａ、上層ＣＶＤ絶縁層６ＢおよびＳＯＧ層８を順次成膜する。

ここで、下層ＣＶＤ絶縁層６Ａとしては、例えばＮＳＧ（Nondoped Silicate Glass）膜、ＰＳＧ（Phospho Silicate Glass）膜などが挙げられ、ＣＶＤ法により成膜される。

上層ＣＶＤ絶縁層６Ｂは、例えばシランガスとアンモニアガスなどを用いた常圧ＣＶＤ法、減圧ＣＶＤ法、プラズマＣＶＤ法などで成膜される。

ＳＯＧ層８は、例えば回転塗布等の方法により成膜される。

尚、前述の通り、基板４の単位面積あたりにおいて第１配線パターン２が存在する比率（密度）がより高い領域Ｈと前記密度がより低い領域Ｌとでは、ＳＯＧ層８の厚さが異なってしまうため、前記第１配線パターン２上における層間絶縁層の厚さが、より厚い領域と、より薄い領域とが形成される。

（３）コンタクトホール形成工程
上述のように形成された下層ＣＶＤ絶縁層６Ａ、上層ＣＶＤ絶縁層６ＢおよびＳＯＧ層８からなる層間絶縁膜の所定位置に、コンタクトホールＣＨが形成される。
尚、本実施形態に係る半導体素子の製造方法では、基板４の単位面積あたりにおいて第１配線パターン２が存在する比率（密度）がより低い領域Ｌ（即ち層間絶縁層の厚さがより薄い領域）における開口面積（ｌ）が、より高い領域Ｈ（即ち層間絶縁層の厚さがより厚い領域）における開口面積（ｈ）よりも小さくなるよう、コンタクトホールＣＨが形成される。
以下、コンタクトホールの形成方法について説明する。

（３−１）マスクパターン形成工程
コンタクトホール形成工程においては、まず、ＳＯＧ層８の上に、レジスト膜を成膜し、リソグラフィ技術によりコンタクトホールＣＨを形成すべきパターンでレジスト膜に開口部を形成し、マスクパターンを形成する。
尚、上記マスクパターンの開口部の大きさを制御することによって、前述のコンタクトホールＣＨの開口面積（ｈおよびｌ）を調整することができる。

（３−２）エッチング工程
次に、下層ＣＶＤ絶縁層６Ａ、上層ＣＶＤ絶縁層６ＢおよびＳＯＧ層８からなる層間絶縁膜における、コンタクトホールＣＨ形成部分にエッチング処理を施す。
エッチング処理としては、特に限定されず、ウェットエッチング処理、ドライエッチング処理が挙げられる。ウェットエッチング処理の方法としては、浸漬法、スプレー法等の公知の方法が適用され、用いるエッチング溶液としては、例えば、ＮＨ_４Ｆ／ＣＨ_３ＣＯＯＨ混合液等の溶液が好適に用いられる。ドライエッチング処理の方法としては、用いる装置として、例えばアノードカップルＲＩＥ装置等が挙げられる。用いるエッチングガスとしてはフロン系ガスとＯ_２ガスとの混合ガスが挙げられる。

この後、アッシング技術によりマスクパターンを除去することによって、コンタクトホールＣＨが形成される。

（４）第２配線パターン形成工程
第２配線パターンとしては、特に限定されず、例えばＳＯＧ層８の上に積層されるゲート電極層、その他の電極層、多層配線層などで構成される。尚、第２配線パターンとしては、例えば、前述の第１配線パターン２に記載の方法によって形成することができる。

２ 第１配線パターン
４ 基板
６ ＣＶＤ絶縁層
６Ａ 下層ＣＶＤ絶縁層
６Ｂ 上層ＣＶＤ絶縁層
８ ＳＯＧ層
ＣＨ コンタクトホール
Ｈ 基板の単位面積あたりにおいて第１配線パターンが存在する比率（密度）がより高い領域
Ｌ 基板の単位面積あたりにおいて第１配線パターンが存在する比率（密度）がより低い領域

Claims (4)

1. 基板と、該基板上に第１配線パターンと、前記基板の第１配線パターンを有する側の面に層間絶縁膜と、該層間絶縁膜上に第２配線パターンと、を有し、且つ前記層間絶縁膜に前記第１配線パターンおよび前記第２配線パターンを連結するためのコンタクトホールを備え、
   前記基板の単位面積あたりにおいて前記第１配線パターンが存在する比率（密度）が、より高い領域と、より低い領域とを有し、
   前記比率がより低い領域における前記コンタクトホールの開口面積が、より高い領域における前記コンタクトホールの開口面積よりも小さい半導体素子。
2. 基板と、該基板上に第１配線パターンと、前記基板の第１配線パターンを有する側の面に層間絶縁膜と、該層間絶縁膜上に第２配線パターンと、を有し、且つ前記層間絶縁膜に前記第１配線パターンおよび前記第２配線パターンを連結するためのコンタクトホールを備え、
   前記第１配線パターン上における前記層間絶縁膜の厚さが、より厚い領域と、より薄い領域とを有し、
   前記厚さがより薄い領域における前記コンタクトホールの開口面積が、より厚い領域における前記コンタクトホールの開口面積よりも小さい半導体素子。
3. 基板上に、該基板の単位面積あたりにおいて存在する比率（密度）が、より高い領域と、より低い領域とができるように第１配線パターンを形成する第１配線パターン形成工程と、
   前記基板および前記第１配線パターンを覆うように層間絶縁膜を形成する層間絶縁膜形成工程と、
   前記比率がより低い領域における開口面積が、より高い領域における開口面積よりも小さくなるようにコンタクトホールを形成するコンタクトホール形成工程と、
   前記コンタクトホールによって前記第１配線パターンと連結するように第２配線パターンを形成する第２配線パターン形成工程と、
   を有する半導体素子の製造方法。
4. 基板上に第１配線パターンを形成する第１配線パターン形成工程と、
   前記基板および前記第１配線パターンを覆うように、前記第１配線パターン上における厚さが、より厚い領域と、より薄い領域とができるように層間絶縁膜を形成する層間絶縁膜形成工程と、
   前記厚さがより薄い領域における開口面積が、より厚い領域における開口面積よりも小さくなるようにコンタクトホールを形成するコンタクトホール形成工程と、
   前記コンタクトホールによって前記第１配線パターンと連結するように第２配線パターンを形成する第２配線パターン形成工程と、
   を有する半導体素子の製造方法。

Images