JP2010080523A - 半導体記憶装置 - Google Patents

Abstract

【課題】強誘電体キャパシタへのストレスを抑制し、強誘電体キャパシタの分極特性の劣化を抑制することができる半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、半導体基板１０と、半導体基板の上方に設けられ、上部電極ＵＥ、強誘電体膜ＦＥおよび下部電極ＬＥを含む強誘電体キャパシタＦＣと、強誘電体キャパシタの周辺を取り囲むように設けられた上部層間絶縁膜ＩＬＤ３，ＩＬＤ４とを備え、強誘電体キャパシタと上部層間絶縁膜との間に間隙５０が設けられている。
【選択図】図２

Description

本発明は、半導体記憶装置に関する。

不揮発性半導体メモリの一つとして、強誘電体メモリ（Ferro-electric random access memory）が注目されている。強誘電体キャパシタの分極特性は、水素の還元作用により劣化するので、強誘電体キャパシタを水素から保護するために水素バリア膜が頻繁に用いられる。

強誘電体キャパシタの分極特性は、強誘電体キャパシタに接触する材料からのストレスにより劣化する。例えば、ストレスは、強誘電体キャパシタ自身の材料（ＰＺＴ、Ｉｒ、ＩｒＯ_２）、層間膜（ＴＥＯＳ）、水素バリア膜（Ａｌ_２Ｏ_３、ＳｉＮ）、金属配線（Ｔｉ、ＴｉＮ、Ａｌ、Ｗ）等の様々な材料に起因する。強誘電体キャパシタの微細化により、ストレスによる強誘電体キャパシタの分極特性の劣化は益々深刻となっている。
特開２００４−７２００１号公報

強誘電体キャパシタへのストレスを抑制し、強誘電体キャパシタの分極特性の劣化を抑制することができる半導体記憶装置を提供する。

本発明に係る実施形態に従った半導体記憶装置は、半導体基板と、前記半導体基板の上方に設けられ、上部電極、強誘電体膜および下部電極を含む強誘電体キャパシタと、前記強誘電体キャパシタの周辺を取り囲むように設けられた上部層間絶縁膜とを備え、前記強誘電体キャパシタと前記上部層間絶縁膜との間に間隙が設けられていることを特徴とする。

本発明による半導体記憶装置は、強誘電体キャパシタへのストレスを抑制し、強誘電体キャパシタの分極特性の劣化を抑制することができる。

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。

（第１の実施形態）
図１は、本発明に係る実施形態に従った強誘電体メモリの構成を示す回路図である。本実施形態による強誘電体メモリは、チェーン型ＦｅＲＡＭである。チェーン型ＦｅＲＡＭは、セルトランジスタＣＴのソース−ドレイン間に強誘電体キャパシタＦＣの両端をそれぞれ接続し、これをユニットセル（メモリセルＭＣ）とし、このユニットセル（メモリセルＭＣ）を複数直列に接続した強誘電体メモリである。

本実施形態による強誘電体メモリは、ロウ方向へ延伸する複数のワード線ＷＬｉ（ｉは整数）と、ロウ方向に対して直交するカラム方向へ延伸する複数のビット線ＢＬ、ｂＢＬと、ロウ方向へ延伸する複数のプレート線ＰＬと、ブロック選択部ＢＳＰとを備える。

１つのメモリセルＭＣは、バイナリデータあるいはマルチビットデータを強誘電体キャパシタに記憶する。メモリセルＭＣは、ワード線ＷＬｉとビット線ＢＬ、ｂＢＬとの交点に対応して設けられている。各ワード線ＷＬｉは、ロウ方向に配列するセルトランジスタＣＴのゲートに接続されている。各ビット線ＢＬ、ｂＢＬは、カラム方向に配列するセルトランジスタＣＴのソースまたはドレインに接続されている。

強誘電体メモリは、互いに並列に接続された強誘電体キャパシタＦＣおよびセルトランジスタＴＣを含むメモリセルＭＣが複数個直列に接続されて構成されたセルブロックＣＢを複数備えている。セルブロックＣＢの一端は、ブロック選択部ＢＳＰの一端に接続されている。セルブロックＣＢの他端はプレート線ＰＬに接続されている。ブロック選択部ＢＳＰの他端は、それぞれビット線ＢＬまたはｂＢＬに接続されている。即ち、ビット線ＢＬ、ｂＢＬは、それぞれブロック選択部ＢＳＰを介してセルブロックＣＢに接続されている。

ブロック選択部ＢＳＰは、エンハンスメント型トランジスタＴＳＥとデプレーション型トランジスタＴＳＤとを含む。エンハンスメント型トランジスタＴＳＥおよびデプレーション型トランジスタＴＳＤは、ブロック選択線ＢＳ０またはＢＳ１によって制御される。これにより、ブロック選択部ＢＳＰは、ビット線対ＢＬまたはｂＢＬの一方を選択的にビット線ＢＬまたはｂＢＬに接続することができる。

センスアンプＳＡがビット線対ＢＬ、ｂＢＬに接続されている。センスアンプＳＡは、データ読出し時に、ビット線対ＢＬ、ｂＢＬに伝播するメモリセルからのデータを検出する。また、センスアンプＳＡは、データ書込み時にビット線対ＢＬ、ｂＢＬに電圧を印加し、メモリセルＭＣにデータを書き込むことができる。尚、本実施形態は、１Ｔ１Ｃモードまたは２Ｔ２Ｃモードのいずれで動作してもよい。

図２は、第１の実施形態に従った強誘電体キャパシタの構成を示す断面図である。図１では、強誘電体キャパシタの部分のみを示し、セルトランジスタについては省略されている。

本実施形態による強誘電体メモリは、シリコン基板１０上に形成されている。セルトランジスタ（図１では不図示）がシリコン基板１０上に設けられている。下部層間絶縁膜ＩＬＤ１がセルトランジスタを被覆するようにシリコン基板１０上に設けられている。水素バリア膜２０、３０が下部層間絶縁膜ＩＬＤ１上に設けられている。中部層間絶縁膜ＩＬＤ２が水素バリア膜２０と強誘電体キャパシタＦＣとの間に設けられている。第１のコンタクトプラグＰＬＧ１は、中部層間絶縁膜ＩＬＤ２、水素バリア膜２０および下部層間絶縁膜ＩＬＤ１を貫通してシリコン基板１０に達するように設けられている。

強誘電体キャパシタＦＣは、第１のコンタクトプラグＰＬＧ１および中部層間絶縁膜ＩＬＤ２上に設けられている。このように、第１のコンタクトプラグＰＬＧ１上に強誘電体キャパシタＦＣが設けられ、第１のコンタクトプラグＰＬＧ１が下部電極ＬＥとセルトランジスタとの間を接続している。この構造は、ＣＯＰ（Capacitor On Plug ）構造と呼ばれる。

強誘電体キャパシタＦＣは、下部電極ＬＥ、強誘電体膜ＦＥおよび上部電極ＵＥを含む。水素バリア膜３０が、水素バリア膜２０上および強誘電体キャパシタＦＣの側面に形成されている。上部層間絶縁膜ＩＬＤ３、ＩＬＤ４が、水素バリア膜３０上において強誘電体キャパシタＦＣの周辺を取り囲むように設けられている。間隙５０が、強誘電体キャパシタＦＣの側面と上部層間絶縁膜ＩＬＤ３、ＩＬＤ４との間に設けられている。本実施形態では、間隙５０は、水素バリア膜３０と上部層間絶縁膜ＩＬＤ３、ＩＬＤ４との間にある。

強誘電体キャパシタＦＣの上部電極ＵＥ上にも水素バリア膜３０が設けられている。水素バリア膜３０の一部が開口しており、第２のコンタクトプラグＰＬＧ２が、その開口に充填されている。これにより、第２のコンタクトプラグＰＬＧ２が上部電極ＵＥに接続されている。第２のコンタクトプラグＰＬＧ２は、間隙５０の開口部を塞いでいる。さらに、第３のコンタクトプラグＰＬＧ３が第２のコンタクトプラグＰＬＧ２上に設けられている。

ローカル配線ＬＩＣが上部層間絶縁膜ＩＬＤ４、第３のコンタクトプラグＰＬＧ３上に形成されている。ローカル配線ＬＩＣは、第２および第３のコンタクトプラグＰＬＧ２、ＰＬＧ３を介して上部電極ＵＥに電気的に接続されている。さらに、ローカル配線ＬＩＣは、ビット線方向に隣接する２つの強誘電体キャパシタの上部電極ＵＥをセルトランジスタのソースまたはドレインの一方に電気的に接続する役目を果たす。

第１のコンタクトプラグＰＬＧ１は、下部電極ＬＥをセルトランジスタのソースまたはドレインの他方に電気的に接続する。これにより、チェーン型ＦｅＲＡＭを構成することができる。

従来の強誘電体キャパシタの周囲には、間隙は設けられていなかった。本実施形態では、強誘電体キャパシタＦＣの側面および上面と上部層間絶縁膜ＩＬＤ３、ＩＬＤ４との間に間隙５０が設けられている。これにより、上部層間絶縁膜ＩＬＤ３、ＩＬＤ４のストレスが強誘電体キャパシタＦＣに印加されない。また、強誘電体キャパシタＦＣの周囲に設けられた水素バリア膜３０の体積が変化したとしても、間隙５０が水素バリア膜３０の体積変化を吸収することができる。これにより、強誘電体キャパシタＦＣへ印加されるストレスが低下する。その結果、強誘電体キャパシＦＣの分極特性の劣化を抑制することができる。

図３から図１４は、第１の実施形態による強誘電体キャパシタＦＣの製造方法を示す断面図である。これらの図面には、メモリ領域および周辺回路領域が並べて示されている。

まず、ＳＴＩ（Shallow Trench Isolation）が素子分離のためにシリコン基板１０上に形成される。図３に示すように、メモリ領域のシリコン基板１０上にセルトランジスタＣＴを形成し、周辺回路領域のシリコン基板１０上にトランジスタＴｐを形成する。セルトランジスタＣＴおよびトランジスタＴｐは、製造工程を短縮化するために同時に形成されることが好ましい。ただし、両者は、サイズ（Ｗ（ゲート幅）／Ｌ（ゲート長））またはチャネル不純物濃度において相違してもよい。ワード線ＷＬは、セルトランジスタＣＴのゲート電極Ｇとしての機能を兼ね備えている。

次に、セルトランジスタＣＴおよびトランジスタＴｐを被覆するように下部層間絶縁膜ＩＬＤ１が堆積される。さらに、ＣＭＰ（Chemical-Mechanical Polishing）を用いて、第１の層間絶縁膜ＩＬＤ１を平坦化する。下部層間絶縁膜ＩＬＤ１の材料は、例えば、ＢＰＳＧ（Boron Phosphorous Silicate Glass）、Ｐ−ＴＥＯＳ（Plasma-Tetra Ethoxy Silane）等である。これにより、図３に示す構造が得られる。

次に、水素バリア膜２０が下部層間絶縁膜ＩＬＤ１上に堆積され、さらに中部層間絶縁膜ＩＬＤ２が水素バリア膜２０上に堆積される。水素バリア膜２０の材料は、例えば、Ａｌ_２Ｏ_３、ＳｉＮ等である。

次に、中部層間絶縁膜ＩＬＤ２、水素バリア膜２０および下部層間絶縁膜ＩＬＤ１を貫通し、セルトランジスタＣＴのソースまたはドレインに達するコンタクトホールを形成する。このとき、コンタクトホールは、トランジスタＴｐのゲート電極Ｇ上にも形成される。

次に、コンタクトホールに金属が埋め込まれる。金属は、例えば、タングステン、ドープトポリシリコン等である。さらに、ＣＭＰを用いて、金属を平坦化することによって、図４に示すように第１のコンタクトプラグＰＬＧ１が形成される。

次に、図５に示すように、中部層間絶縁膜ＩＬＤ２および第１のコンタクトプラグＰＬＧ１上に、下部電極ＬＥ、強誘電体膜ＦＥおよび上部電極ＵＥの各材料がこの順番に堆積される。下部電極ＬＥは、例えば、Ｔｉ、ＴｉＮ、ＴｉＡｌＮ、Ｐｔ、Ｉｒ、ＩｒＯ_２、ＳＲＯ、Ｒｕ、ＲｕＯ_２等のいずれかを含む材料で形成される。強誘電体膜ＦＥは、例えば、ＰＺＴ、ＳＢＴ等のいずれかを含む材料で形成される。上部電極ＵＥは、例えば、Ｐｔ、Ｉｒ、ＩｒＯ_２、ＳＲＯ、Ｒｕ、ＲｕＯ_２等のいずれかを含む材料で形成される。

次に、上部電極ＵＥ上にマスク材が堆積される。マスク材は、例えば、Ｐ−ＴＥＯＳ、Ｏ_３−ＴＥＯＳ、Ａｌ_２Ｏ_３等で形成される。リソグラフィおよびＲＩＥ（Reactive Ion Etching）を用いて、マスク材を強誘電体キャパシタＦＣのパターンに加工する。続いて、マスク材をマスクとして用いて、上部電極ＵＥ、強誘電体膜ＦＥおよび下部電極ＬＥがエッチングされる。これにより、図６に示すように、強誘電体キャパシタＦＣが形成される。このとき、水素バリア膜２０がエッチングストッパとして作用するので、中部層間絶縁膜ＩＬＤ２も同時にエッチングされる。次に、強誘電体キャパシタＦＣの側面および上面、並びに、水素バリア膜２０上に水素バリア膜３０が堆積される。水素バリア膜３０の材料は、例えば、Ａｌ_２Ｏ_３、ＳｉＮ等である。

次に、図７に示すように、水素バリア膜３０上に上部層間絶縁膜ＩＬＤ３を堆積し、ＣＭＰを用いて上部層間絶縁膜ＩＬＤ３を平坦化する。上部層間絶縁膜ＩＬＤ３の材料は、例えば、Ｐ−ＴＥＯＳ，Ｏ_３−ＴＥＯＳ，ＳＯＧ、ｌｏｗ−ｋ膜（ＳｉＯＦ、ＳｉＯＣ）等である。

次に、リソグラフィおよびＲＩＥを用いて、強誘電体キャパシタＦＣの周囲に溝Ｔｒを形成するように上部層間絶縁膜ＩＬＤ３をエッチングする。これにより、図８に示すように、強誘電体キャパシタＦＣの上面および側面に形成された水素バリア膜３０が露出される。

次に、図９に示すように、溝Ｔｒ内に犠牲層５１を埋込み、ＣＭＰを用いて犠牲層５１を平坦化する。犠牲層５１の材料は、例えば、ＳｉＮ、ｌｏｗ−ｋ膜（ＳｉＯＦ、ＳｉＯＣ）等である。ただし、犠牲層５１の材料は、上部層間絶縁膜ＩＬＤ３、水素バリア膜３０および上部電極ＵＥの材料に対して選択的にエッチングされ得る材料である必要がある。

犠牲層５１は、溝Ｔｒの開口部を塞ぐように堆積すればよく、溝Ｔｒの底部まで充填する必要はない。従って、犠牲層５１の形成後、溝Ｔｒ内にボイドが生じても構わない。むしろ、後の工程において、犠牲層５１が除去されやすくなるので、溝Ｔｒ内にボイドが生じることは好ましい。

次に、図１０に示すように、上部層間絶縁膜ＩＬＤ３および犠牲層５１上に上部層間絶縁膜ＩＬＤ４を堆積する。上部層間絶縁膜ＩＬＤ４の材料は、例えば、Ｐ−ＴＥＯＳ、Ｏ_３−ＴＥＯＳ、Ａｌ_２Ｏ_３等である。

次に、リソグラフィおよびＲＩＥを用いて、上部層間絶縁膜ＩＬＤ４、ＩＬＤ３、犠牲層５１および水素バリア膜３０を貫通し、図１１に示すように上部電極ＵＥに達するコンタクトホールＣＨ１を形成する。

次に、図１２に示すように、コンタクトホールＣＨ１を介して犠牲層５１を除去する。犠牲層５１は、水素バリア膜３０および上部層間絶縁膜ＩＬＤ３、ＩＬＤ４に対して選択的に除去できる材料から成る。例えば、水素バリア膜３０がＡｌ_２Ｏ_３であり、上部層間絶縁膜ＩＬＤ３，ＩＬＤ４がＰ−ＴＥＯＳ，Ｏ_３−ＴＥＯＳ，ＳＯＧ、または、ｌｏｗ−ｋ膜（ＳｉＯＦ、ＳｉＯＣ）であり、上部電極ＵＥが、Ｐｔ、Ｉｒ、ＩｒＯ_２、ＳＲＯ、Ｒｕ、または、ＲｕＯ_２である場合、犠牲層５１は、ＳｉＮでよい。この場合、犠牲層５１は、熱燐酸溶液によってウェットエッチングされ得る。

例えば、水素バリア膜３０がＡｌ_２Ｏ_３であり、上部層間絶縁膜ＩＬＤ３，ＩＬＤ４がＰ−ＴＥＯＳ，Ｏ_３−ＴＥＯＳ，ＳＯＧであり、上部電極ＵＥが、Ｐｔ、Ｉｒ、ＩｒＯ_２、ＳＲＯ、Ｒｕ、ＲｕＯ_２である場合、犠牲層５１は、ｌｏｗ−ｋ膜（ＳｉＯＦ、ＳｉＯＣ）でよい。この場合、犠牲層５１は、プラズマエッチングにより選択的に除去され得る。

次に、スパッタリングを用いて、第２のコンタクトプラグＰＬＧ２の金属材料をコンタクトホールＣＨ１に埋め込む。このとき、図１３に示すように、間隙５０の空間を維持しつつ、間隙５０の開口部を塞ぐように第２のコンタクトプラグＰＬＧ２の金属材料をスパッタリングする。第２のコンタクトプラグＰＬＧ２の金属材料は、例えば、Ｗ、Ａｌ、ＴｉＮ、Ｃｕ、Ｔｉ、Ｔａ、ＴａＮ等のいずれかを含む材料である。

スパッタリングは水素を発生しないので、この工程において強誘電体キャパシタＦＣの劣化は生じない。ＣＭＰを用いて、上部層間絶縁膜ＩＬＤ４上にある第２のコンタクトプラグＰＬＧ２の金属材料を除去する。これにより、第２のコンタクトプラグＰＬＧ２が形成される。

次に、図１３に示すように、ビット線ＢＬの延伸方向に隣接する強誘電体キャパシタＦＣ間にコンタクトホールＣＨ２を形成する。コンタクトホールＣＨ２は、第１のコンタクトプラグＰＬＧ１上に形成される。また、コンタクトホールＣＨ２は、周辺回路領域のコンタクトプラグＰＬＧ１上にも形成される。

次に、図１４に示すように、ＭＯ−ＣＶＤまたはスパッタを用いて、コンタクトホールＣＨ１およびＣＨ２に第３のコンタクトプラグＰＬＧ３の金属材料を埋め込む。第３のコンタクトプラグＰＬＧ３の金属材料は、例えば、Ｗ、Ａｌ、ＴｉＮ、Ｃｕ、Ｔａ、ＴａＮ等のいずれかを含む材料である。ＭＯ−ＣＶＤは、水素を発生する。しかし、強誘電体キャパシタＦＣは、水素バリア膜２０、３０および第２のコンタクトプラグＰＬＧ２で被覆されている。また、間隙５０の開口部は第２のコンタクトプラグＰＬＧ２によって塞がれている。従って、水素による強誘電体キャパシタＦＣの劣化を抑制することができる。

さらに、図１４に示すように、第３のコンタクトプラグＰＬＧ３上にローカル配線ＬＩＣを形成する。このとき、周辺回路領域において、第３のコンタクトプラグＰＬＧ３上に配線Ｗｐが同時に形成される。その後、層間絶縁膜（図示せず）をさらに堆積し、本実施形態による強誘電体メモリが完成する。

第１の実施形態によれば、強誘電体キャパシタＦＣとその周囲にある上部層間絶縁膜ＩＬＤ３、ＩＬＤ４との間に間隙５０が設けられている。間隙５０は、強誘電体キャパシタＦＣに印加されるストレスを吸収し、緩和することができる。これにより、強誘電体キャパシタＦＣの分極特性の劣化を抑制することができる。

第１の実施形態において、間隙５０の幅は、犠牲層５１がエッチングできる限りにおいて狭くてよい。犠牲層５１は、間隙５０に完全に充填される必要はなく、間隙５０の開口部を塞ぐことができれば足りる。むしろ、犠牲層５１を容易にエッチングするために、間隙５０に完全に充填されず、犠牲層５１内にボイドが存在するほうが好ましい。さらに、第２のコンタクトプラグＰＬＧ２が間隙５０の開口部を容易に塞ぐことができるためには、間隙５０の幅が狭いことは好ましい。

（第２の実施形態）
図１５は、本発明に係る第２の実施形態に従った強誘電体キャパシタの構成を示す断面図である。図１５では、強誘電体キャパシタの部分のみを示し、セルトランジスタについては省略されている。第２の実施形態は、間隙５０の内壁を被覆する水素バリア膜６０を備えている。水素バリア膜６０は、間隙５０内における上部層間絶縁膜ＩＬＤ３、ＩＬＤ４の壁面にも形成されている。第２の実施形態その他の構成は、第１の実施形態の構成と同様でよい。

水素バリア膜６０の材料は、例えば、ＡＬＤ（Atomic Layer Deposition）法によって形成されたＡｌ_２Ｏ_３である。水素バリア膜６０が間隙５０の内壁を被覆することによって、さらに、強誘電体キャパシタＦＣの劣化を抑制することができる。

第２の実施形態では、強誘電体キャパシタＦＣの側面に設けられた水素バリア膜３０、６０と上部層間絶縁膜ＩＬＤ３、ＩＬＤ４の側面に設けられた水素バリア膜６０との総膜厚が、水素の侵入を抑制するために充分な厚みであればよい。上部層間絶縁膜ＩＬＤ３、ＩＬＤ４の側面にある水素バリア膜６０の膜厚の分だけ、強誘電体キャパシタＦＣの側面にある水素バリア膜３０、６０の膜厚を薄くすることができる。これは、強誘電体キャパシタＦＣに印加されるストレスの低減に繋がる。

図１６および図１７は、第２の実施形態による強誘電体キャパシタＦＣの製造方法を示す断面図である。これらの図面には、メモリ領域および周辺回路領域が並べて示されている。図３から図１２に示す工程を経た後、図１６に示すように、ＡＬＤ法を用いて、間隙５０の内壁に水素バリア膜６０を堆積する。このとき、水素バリア膜６０は、強誘電体キャパシタＦＣの側面（水素バリア膜３０）上だけでなく、上部層間絶縁膜ＩＬＤ３、ＩＬＤ４の壁面にも堆積される。次に、水素バリア膜６０をエッチングバックすることによって、コンタクトホールＣＨ１の底部において上部電極ＵＥを露出させる。

次に、第２のコンタクトプラグＰＬＧ２の金属材料をコンタクトホールＣＨ１に埋め込む。このとき、図１７に示すように、間隙５０の空間を維持しつつ、間隙５０の開口部を塞ぐように第２のコンタクトプラグＰＬＧ２の金属材料をスパッタリングする。第２のコンタクトプラグＰＬＧ２の材料およびその形成方向は、第１の実施形態のそれと同様である。

次に、コンタクトホールＣＨ２、第３のコンタクトプラグＰＬＧ３およびローカル配線ＬＩＣを形成する。これらの材料および形成方法は、第１の実施形態におけるそれらの材料および形成方法と同様である。

第２の実施形態において上部層間絶縁膜ＩＬＤ３、ＩＬＤ４がプラズマＴＥＯＳで形成される場合、水素が発生する。よって、上部層間絶縁膜ＩＬＤ３、ＩＬＤ４の形成前に、水素バリア膜３０が強誘電体キャパシタＦＣの側面および上面を被覆している必要がある。しかし、上部層間絶縁膜ＩＬＤ３、ＩＬＤ４がオゾンＴＥＯＳで形成される場合、水素が発生しない。この場合、水素バリア膜３０を設ける必要はなく、水素バリア膜６０が強誘電体キャパシタＦＣの側面を直接被覆する。

（第３の実施形態）
図１８は、本発明に係る第３の実施形態に従った強誘電体キャパシタの構成を示す断面図である。図１８では、強誘電体キャパシタの部分のみを示し、セルトランジスタについては省略されている。第３の実施形態では、強誘電体キャパシタＦＣの側面に水素バリア膜が設けられておらず、間隙５０の内壁面のうち、上部層間絶縁膜ＩＬＤ３、ＩＬＤ４の壁面を被覆する水素バリア膜７０を備えている。第３の実施形態その他の構成は、第１の実施形態の構成と同様でよい。

間隙５０は、水素バリア膜７０と強誘電体キャパシタＦＣの側面との間に設けられている。強誘電体キャパシタＦＣの側面は、間隙５０に直接面している。これにより、強誘電体キャパシタＦＣへ印加されるストレスがさらに低減される。

図１９から図２３は、第３の実施形態の製造方法を示す断面図である。まず、図３から図５に示す工程を経る。ここで、第３の実施形態では、水素バリア膜２０の形成後、中部層間絶縁膜ＩＬＤ２を堆積することなく、水素バリア膜２０上に強誘電体キャパシタＦＣを形成する。また、強誘電体キャパシタＦＣの形成時にマスクとして用いたマスク材８０を上部電極ＵＥ上に残置させておく。

次に、図１９に示すように、強誘電体キャパシタＦＣの側面、マスク材８０の上面、水素バリア膜２０の上面および第１のコンタクトプラグＰＬＧ１の上面上に犠牲層５１を堆積する。犠牲層５１は、マスク材８０と同一材料であることが好ましい。

次に、図２０に示すように、第１のコンタクトプラグＰＬＧ１の上面が露出するまで犠牲層５１をエッチングバックする。このとき、上部電極ＵＥ上の犠牲層５１もエッチングされるが、上部電極ＵＥの上面は、マスク材８０によって被覆された状態を維持する。ここで、マスク材８０は、犠牲層５１と同一材料であり、後に、犠牲層として機能する。よって、便宜的に、マスク材８０および犠牲層５１をまとめて犠牲層５１とする。

次に、図２１に示すように、犠牲層５１上に水素バリア膜７０を堆積する。次に、図２２に示すように、上層層間絶縁膜ＩＬＤ３を水素バリア膜７０上に堆積した後、強誘電体キャパシタＦＣ上にコンタクトホールＣＨ１を形成する。コンタクトホールＣＨ１は、上部層間絶縁膜ＩＬＤ３、水素バリア膜７０および犠牲層５１を貫通して、上部電極ＵＥに達するように形成される。

次に、図２３に示すように、コンタクトホールＣＨ１を介して犠牲層５１を除去する。その後、第１の実施形態と同様に、第２のコンタクトプラグＰＬＧ２、コンタクトホールＣＨ２、第３のコンタクトプラグＰＬＧ３およびローカル配線ＬＩＣ等を形成する。これにより、第３の実施形態による強誘電体メモリが完成する。

（第４の実施形態）
図２４は、本発明に係る第４の実施形態に従った強誘電体キャパシタの構成を示す断面図である。図２４では、強誘電体キャパシタの部分のみを示し、セルトランジスタについては省略されている。第４の実施形態では、強誘電体キャパシタＦＣの下部電極ＬＥの底面の一部が間隙５０に面している。第４の実施形態のその他の構成は、第３の実施形態の構成と同様でよい。

間隙５０は、上部電極ＵＥの上面の一部と上部層間絶縁膜ＩＬＤ３、ＩＬＤ４との間だけでなく、下部電極ＬＥの底面の一部と下部層間絶縁膜ＩＬＤ１との間にも設けられている。これにより、強誘電体キャパシタＦＣへ印加させるストレスがさらに低減される。

第４の実施形態の製造方法を説明する。第３の実施形態では、図１９に示すように、強誘電体キャパシタＦＣは、水素バリア膜２０上に直接設けられていた。第４の実施形態では、水素バリア膜２０上に中部層間絶縁膜ＩＬＤ２が設けられ、強誘電体キャパシタＦＣは、中部層間絶縁膜ＩＬＤ２上に形成される。犠牲層５１をエッチングするときに、下部電極ＬＥの下にある中部層間絶縁膜ＩＬＤ２を同時に除去する。第４の実施形態の製造方法のその他の工程は、第３の実施形態の製造方法と同様である。これにより、第４の実施形態による強誘電体メモリが形成され得る。

第３および第４の実施形態において、犠牲層５１および／または中部層間絶縁膜ＩＬＤ２の除去後、ＡＬＤ法を用いて間隙５０の内壁面に水素バリア膜６０を堆積してもよい。このとき、強誘電体キャパシタＦＣの側面にも水素バリア膜６０が薄く形成される。この場合、水素バリア膜６０のストレスが強誘電体キャパシタ６０に印加されるが、水素による強誘電体キャパシタ６０の劣化をより良く抑制することができる。

（第５の実施形態）
第１から第４の実施形態では、間隙５０は、強誘電体キャパシタＦＣのそれぞれに対応して個別に設けられていてもよい。しかし、間隙５０は、複数の強誘電体キャパシタＦＣに共有されていてもよい。この場合、間隙５０は、ワード線ＷＬの延伸方向に隣接する複数の強誘電体キャパシタＦＣに対して共通に設けられている。

ビット線ＢＬの延伸方向に隣接する複数の強誘電体キャパシタＦＣ間には、ローカル配線ＬＩＣと第１のコンタクトプラグＰＬＧ１とを接続するコンタクトプラグＰＬＧ３が設けられている。このため、間隙５０は、ビット線ＢＬの延伸方向に隣接する複数の強誘電体キャパシタＦＣに対して共通化させることはできない。

図２５から図２８は、それぞれ第１から第４の実施形態について、間隙５０をワード線ＷＬの延伸方向に隣接する複数の強誘電体キャパシタＦＣに対して共通化した形態を示す断面図である。間隙５０は、ワード線ＷＬの延伸方向に隣接する複数の強誘電体キャパシタＦＣの周囲に連通して設けられている。間隙５０が複数の強誘電体キャパシタＦＣに共有されることによって、強誘電体メモリをさらに微細化することができる。また、犠牲層５１の除去が容易になる。

本発明に係る実施形態に従った強誘電体メモリの構成を示す回路図。 第１の実施形態に従った強誘電体キャパシタの構成を示す断面図。 第１の実施形態による強誘電体キャパシタＦＣの製造方法を示す断面図。 図３に続く、強誘電体キャパシタＦＣの製造方法を示す断面図。 図４に続く、強誘電体キャパシタＦＣの製造方法を示す断面図。 図５に続く、強誘電体キャパシタＦＣの製造方法を示す断面図。 図６に続く、強誘電体キャパシタＦＣの製造方法を示す断面図。 図７に続く、強誘電体キャパシタＦＣの製造方法を示す断面図。 図８に続く、強誘電体キャパシタＦＣの製造方法を示す断面図。 図９に続く、強誘電体キャパシタＦＣの製造方法を示す断面図。 図１０に続く、強誘電体キャパシタＦＣの製造方法を示す断面図。 図１１に続く、強誘電体キャパシタＦＣの製造方法を示す断面図。 図１２に続く、強誘電体キャパシタＦＣの製造方法を示す断面図。 図１３に続く、強誘電体キャパシタＦＣの製造方法を示す断面図。 本発明に係る第２の実施形態に従った強誘電体キャパシタの構成を示す断面図。 第２の実施形態による強誘電体キャパシタＦＣの製造方法を示す断面図。 図１６に続く、強誘電体キャパシタＦＣの製造方法を示す断面図。 本発明に係る第３の実施形態に従った強誘電体キャパシタの構成を示す断面図。 第３の実施形態の製造方法を示す断面図。 図１９に続く、強誘電体キャパシタＦＣの製造方法を示す断面図。 図２０に続く、強誘電体キャパシタＦＣの製造方法を示す断面図。 図２１に続く、強誘電体キャパシタＦＣの製造方法を示す断面図。 図２２に続く、強誘電体キャパシタＦＣの製造方法を示す断面図。 本発明に係る第４の実施形態に従った強誘電体キャパシタの構成を示す断面図。 第１の実施形態の変形例として、間隙５０をワード線ＷＬの延伸方向に隣接する複数の強誘電体キャパシタＦＣに対して共通化した形態を示す断面図。 第２の実施形態の変形例として、間隙５０をワード線ＷＬの延伸方向に隣接する複数の強誘電体キャパシタＦＣに対して共通化した形態を示す断面図。 第３の実施形態の変形例として、間隙５０をワード線ＷＬの延伸方向に隣接する複数の強誘電体キャパシタＦＣに対して共通化した形態を示す断面図。 第４の実施形態の変形例として、間隙５０をワード線ＷＬの延伸方向に隣接する複数の強誘電体キャパシタＦＣに対して共通化した形態を示す断面図。

符号の説明

１０…シリコン基板、２０、３０…水素バリア膜、５０…間隙、ＦＣ…強誘電体キャパシタ、ＩＬＤ１…下部層間絶縁膜、ＩＬＤ２…中部層間絶縁膜、ＩＬＤ３、ＩＬＤ４…上部層間絶縁膜、ＰＬＧ１〜ＰＬＧ３…コンタクトプラグ、ＬＩＣ…ローカル配線

Claims (5)

1. 半導体基板と、
   前記半導体基板の上方に設けられ、上部電極、強誘電体膜および下部電極を含む強誘電体キャパシタと、
   前記強誘電体キャパシタの周辺を取り囲むように設けられた上部層間絶縁膜とを備え、
   前記強誘電体キャパシタと前記上部層間絶縁膜との間に間隙が設けられていることを特徴とする半導体記憶装置。
2. 前記半導体基板上に設けられたトランジスタと、
   前記トランジスタ上に形成された下部層間絶縁膜と、
   前記下部層間絶縁膜内に設けられたコンタクトプラグとをさらに備え、
   前記強誘電体キャパシタは、前記下部層間絶縁膜上に形成され、
   前記コンタクトプラグは、前記下部電極と前記トランジスタとの間を電気的に接続することを特徴とする請求項１に記載の半導体記憶装置。
3. 前記強誘電体キャパシタの側面を被覆する水素バリア膜をさらに備え、
   前記間隙は、前記水素バリア膜と前記上部層間絶縁膜との間に設けられていることを特徴とする請求項１または請求項２に記載の半導体記憶装置。
4. 前記間隙の内壁面のうち、前記上部層間絶縁膜の壁面を被覆する水素バリア膜をさらに備え、
   前記間隙は、前記水素バリア膜と前記強誘電体キャパシタの側面との間に設けられていることを特徴とする請求項１または請求項２に記載の半導体記憶装置。
5. 複数の前記強誘電体キャパシタが配列されており、
   前記間隙は、前記複数の強誘電体キャパシタにおいて共有されていることを特徴とする請求項１から請求項４のいずれかに記載の半導体記憶装置。

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