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JP2009117715A - Semiconductor device and its manufacturing method - Google Patents

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JP2009117715A JP2007291209A JP2007291209A JP2009117715A JP 2009117715 A JP2009117715 A JP 2009117715A JP 2007291209 A JP2007291209 A JP 2007291209A JP 2007291209 A JP2007291209 A JP 2007291209A JP 2009117715 A JP2009117715 A JP 2009117715A
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Kenichi Matsushita
憲一 松下
Akira Yanagisawa
暁 柳澤
Ichiro Omura
一郎 大村
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Toshiba Corp
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device wherein a gap between a plurality of adjacent guard ring diffusion layers is narrowed and a breakdown voltage at a terminating part is increased, and to provide its manufacturing method. <P>SOLUTION: A guard ring layer 21 is formed on a semiconductor layer 11 formed on a semiconductor substrate 10. On the guard ring layer 21, a field plate electrode 23 is formed through an oxide film 22. The field plate electrode 23 at the terminating part 200 is formed of polysilicon, and the field plate electrode 23 is connected with the guard ring layer 21 through an aluminum electrode 27. Since the polysilicon can be finely worked by dry etching, the gap between adjacent field plates can be narrowed. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、半導体素子の終端部にガードリング構造を有する高耐圧半導体装置及びその製造方法に関するものである。   The present invention relates to a high voltage semiconductor device having a guard ring structure at a terminal portion of a semiconductor element and a method for manufacturing the same.

スイッチング電源やＤＣ−ＤＣコンバータなど様々な用途に用いられるパワーＭＯＳＦＥＴ等の高耐圧半導体装置において、高い耐圧を得るために半導体素子の形成領域の終端部にガードリングを整形する構造がある。また、特許文献１には、ガードリング不純物拡散領域上に絶縁膜を介してアルミ電極のフィールドプレート電極を形成して更に高い耐圧を得る構成が開示されている。   In a high voltage semiconductor device such as a power MOSFET used for various applications such as a switching power supply and a DC-DC converter, there is a structure in which a guard ring is shaped at a terminal portion of a semiconductor element formation region in order to obtain a high voltage resistance. Further, Patent Document 1 discloses a configuration in which an aluminum electrode field plate electrode is formed on a guard ring impurity diffusion region via an insulating film to obtain a higher breakdown voltage.

このフィールドプレート電極を持つガードリング構造において、フィールドプレート電極をガードリング拡散層からはみ出させて最適長さを決めることによって、ガードリング拡散層の外側に発生する高電界を緩和して素子耐圧を向上することができる。特許文献１に記載されているようにガードリング不純物拡散領域に接続されるフィールドプレート電極にソース電極のアルミニウムを用いる場合、ソース電極は高電流を流す必要からアルミニウムの膜厚を厚く形成する。このように厚く形成されたアルミニウム電極のパターン形成は、ウェットエッチングでなければ行うことができないが、ウェットエッチングは制御性が悪く微細加工には適していない。素子耐圧を更に向上するためには、複数あるガードリング拡散層の間隔を狭くする必要がある。しかし上述のフィールドプレート電極にソース電極を用いた構造では、ソース電極の最小加工寸法以下に、隣り合うガードリング拡散層の間隔を狭めることができず、より高い耐圧が得られないという問題があった。
特開２００３−８６８１５号公報 In this guard ring structure with a field plate electrode, the field plate electrode protrudes from the guard ring diffusion layer to determine the optimum length, thereby relaxing the high electric field generated outside the guard ring diffusion layer and improving the device breakdown voltage. can do. When aluminum as a source electrode is used for a field plate electrode connected to a guard ring impurity diffusion region as described in Patent Document 1, the source electrode is formed with a thick aluminum film because a high current needs to flow. Such a thick aluminum electrode pattern can be formed only by wet etching, but wet etching has poor controllability and is not suitable for fine processing. In order to further improve the element breakdown voltage, it is necessary to narrow the interval between the plurality of guard ring diffusion layers. However, the structure using the source electrode as the field plate electrode described above has a problem that the gap between adjacent guard ring diffusion layers cannot be reduced below the minimum processing dimension of the source electrode, and a higher breakdown voltage cannot be obtained. It was.
JP 2003-86815 A

本発明は、複数の隣り合うフィールドプレート間の間隔を狭め、終端部における耐圧を高めた半導体装置及びその製造方法を提供することを目的とする。   SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device in which the interval between a plurality of adjacent field plates is narrowed and the withstand voltage at the terminal portion is increased, and a method for manufacturing the same.

本発明の一の態様に係る半導体装置は、第１導電型の半導体層の一方の表面内に選択的に形成された第２導電型のベース層と、前記ベース層を取り囲むように前記半導体層の表面内に選択的に形成された１つないし複数の第２導電型のガードリング層と、前記半導体層の表面内で前記ガードリング層の外側に前記ガードリング層を囲むように形成された第１導電型の高濃度ストッパー層と、前記ベース層中に選択的に形成された第１導電型のソース層と、前記半導体層と前記ソース層に挟まれた前記ベース層の表面に沿って形成された第１の絶縁膜と、前記ガードリング層の表面、前記ガードリング層間及び前記ガードリング層と前記ストッパー層の間の前記半導体層表面に形成された第２の絶縁膜と、前記第１の絶縁膜上であって前記ソース層と前記半導体層との間に形成されたゲート電極と、前記第２の絶縁膜上に選択的に形成されたフィールドプレート電極と、前記フィールドプレート電極の上部を含めた前記第２の絶縁膜の上部に形成された第３の絶縁膜と、前記ソース層及び前記ベース層に接続された第１の電極と、前記第３の絶縁膜を貫通して前記フィールドプレート電極に達するように形成された第１のコンタクト穴と、前記第２の絶縁膜及び前記第３の絶縁膜を貫通して前記ガードリング層に達するように形成された第２のコンタクト穴と、前記第１のコンタクト穴及び前記第２のコンタクト穴に埋め込まれるように形成され前記フィールドプレート電極と前記ガードリング層とを電気的に接続する第２の電極とを備えることを特徴とする。   A semiconductor device according to one embodiment of the present invention includes a second conductivity type base layer selectively formed in one surface of a first conductivity type semiconductor layer, and the semiconductor layer so as to surround the base layer. One or a plurality of second-conductivity-type guard ring layers selectively formed in the surface of the semiconductor layer, and formed to surround the guard ring layer outside the guard ring layer in the surface of the semiconductor layer A first conductivity type high concentration stopper layer, a first conductivity type source layer selectively formed in the base layer, and a surface of the base layer sandwiched between the semiconductor layer and the source layer A first insulating film formed; a surface of the guard ring layer; a second insulating film formed on the surface of the semiconductor layer between the guard ring layer and between the guard ring layer and the stopper layer; 1 on the insulating film 1 and the saw A gate electrode formed between a layer and the semiconductor layer, a field plate electrode selectively formed on the second insulating film, and the second insulating film including an upper portion of the field plate electrode A third insulating film formed on the substrate, a first electrode connected to the source layer and the base layer, and penetrating the third insulating film to reach the field plate electrode. A first contact hole, a second contact hole formed so as to penetrate the second insulating film and the third insulating film and reach the guard ring layer, the first contact hole, And a second electrode that is formed to be embedded in the second contact hole and electrically connects the field plate electrode and the guard ring layer.

本発明の別の一の態様に係る半導体装置は、第１導電型の半導体層の一方の表面内に選択的に形成されたスイッチング素子領域と、前記半導体層の表面内で前記スイッチング素子領域の外側に形成された１つないし複数の第２導電型のガードリング層と、前記半導体層の表面内で前記ガードリング層の外側に前記ガードリング層を囲むように形成された第１導電型の高濃度ストッパー層と、前記ガードリング層の上部を含み前記半導体層の表面に形成された第１の絶縁膜と、前記ガードリング層及び前記高濃度ストッパー層の上部を除く前記第１の絶縁膜上に選択的に形成されたポリシリコンダイオードと、前記ガードリング層の表面、前記ガードリング層間及び前記ガードリング層と前記ストッパー層の間の前記半導体層の上部における前記第１の絶縁膜上に選択的に形成されたポリシリコンフィールドプレート電極と、前記ポリシリコンダイオード及び前記フィールドプレート電極の上部を含めた前記第１の絶縁膜上に形成された第２の絶縁膜と、前記第２の絶縁膜を貫通して前記ポリシリコンダイオードに達するように形成された第１のコンタクト穴と、前記第１のコンタクト穴を埋め込み前記ポリシリコンダイオードの上部の前記第２の絶縁膜上に形成された第１の電極と、前記第２の絶縁膜を貫通して前記フィールドプレート電極に達するように形成された第２のコンタクト穴と、前記第１の絶縁膜及び前記第２の絶縁膜を貫通して前記ガードリング層に達するように形成された第３のコンタクト穴と、前記第２のコンタクト穴及び前記第３のコンタクト穴に埋め込まれるように形成され前記フィールドプレート電極と前記ガードリング層とを電気的に接続する第２の電極とを備えることを特徴とする。   A semiconductor device according to another aspect of the present invention includes a switching element region selectively formed in one surface of a first conductivity type semiconductor layer, and the switching element region in the surface of the semiconductor layer. One or a plurality of second conductivity type guard ring layers formed on the outside, and a first conductivity type formed so as to surround the guard ring layer outside the guard ring layer within the surface of the semiconductor layer. A high-concentration stopper layer; a first insulating film formed on a surface of the semiconductor layer including an upper portion of the guard ring layer; and the first insulating film excluding the upper portions of the guard ring layer and the high-concentration stopper layer. A polysilicon diode selectively formed on the front surface of the guard ring layer, the guard ring layer and the upper part of the semiconductor layer between the guard ring layer and the stopper layer; A polysilicon field plate electrode selectively formed on the first insulating film, and a second insulating film formed on the first insulating film including the polysilicon diode and the upper part of the field plate electrode A first contact hole formed so as to pass through the second insulating film and reach the polysilicon diode, and the second insulation above the polysilicon diode embedded in the first contact hole A first electrode formed on the film; a second contact hole formed through the second insulating film so as to reach the field plate electrode; the first insulating film and the second electrode; Embedded in a third contact hole formed so as to penetrate the insulating film and reach the guard ring layer, and the second contact hole and the third contact hole. Wherein the so formed as a second electrode that electrically connects the guard ring layer and the field plate electrode.

本発明の一の態様に係る半導体装置の製造方法は、第１導電型の半導体層の一方の表面に第２導電型のベース層を選択的に形成する工程と、前記半導体ベース層を取り囲むように前記半導体層の表面内に１つないし複数の第２導電型のガードリング層を選択的に形成する工程と、前記半導体層の表面内で前記ガードリング層の外側に前記ガードリング層を囲むように第１導電型の高濃度ストッパー層を選択的に形成する工程と、前記半導体ベース層中に第１導電型のソース層を選択的に形成する工程と、前記半導体層と前記ソース層に挟まれた前記ベース層の表面に沿って第１の絶縁膜を形成する工程と、前記複数のガードリング層の表面、前記ガードリング層間及び前記ガードリング層と前記ストッパー層の間の前記半導体層表面に第２の絶縁膜を形成する工程と、前記第１の絶縁膜上であって前記ソース層と前記半導体層との間にゲート電極を形成する工程と、前記第２の絶縁膜上にフィールドプレート電極を選択的に形成する工程と、前記フィールドプレート電極の上部を含めた前記第２の絶縁膜の上部に第３の絶縁膜を形成する工程と、前記第３の絶縁膜を貫通して前記フィールドプレート電極に達するように第１のコンタクト穴を形成する工程と、前記第２の絶縁膜及び前記第３の絶縁膜を貫通して前記ガードリング層に達するように第２のコンタクト穴を形成する工程と、前記ベース層及び前記ソース層に接する第１の電極を形成すると同時に、前記第１のコンタクト穴及び前記第２のコンタクト穴を埋め込み前記フィールドプレート電極と前記ガードリング層とを電気的に接続する第２の電極を形成する工程とを備えることを特徴とする。   According to one aspect of the present invention, there is provided a method for manufacturing a semiconductor device, the method including selectively forming a second conductivity type base layer on one surface of the first conductivity type semiconductor layer, and surrounding the semiconductor base layer. A step of selectively forming one or a plurality of second conductivity type guard ring layers in the surface of the semiconductor layer, and surrounding the guard ring layer outside the guard ring layer in the surface of the semiconductor layer. A step of selectively forming a first conductivity type high concentration stopper layer, a step of selectively forming a source layer of a first conductivity type in the semiconductor base layer, Forming a first insulating film along the surface of the sandwiched base layer, the surface of the plurality of guard ring layers, the guard ring layer, and the semiconductor layer between the guard ring layer and the stopper layer Second on the surface Forming an edge film; forming a gate electrode on the first insulating film between the source layer and the semiconductor layer; and selecting a field plate electrode on the second insulating film Forming a third insulating film on the second insulating film including the upper part of the field plate electrode, and penetrating the third insulating film to form the field plate electrode. Forming a first contact hole so as to reach, and forming a second contact hole so as to penetrate the second insulating film and the third insulating film to reach the guard ring layer; Forming the first electrode in contact with the base layer and the source layer and simultaneously filling the first contact hole and the second contact hole to electrically connect the field plate electrode and the guard ring layer. Characterized in that it comprises a step of forming a second electrode that connects.

本発明によれば、複数の隣り合うフィールドプレートの間隔を狭め、終端部における耐圧を高めた半導体装置及びその製造方法を提供することができる。   ADVANTAGE OF THE INVENTION According to this invention, the space | interval of several adjacent field plates can be narrowed, and the semiconductor device which raised the pressure | voltage resistance in a termination | terminus part and its manufacturing method can be provided.

添付した図面を参照して、本発明の実施の形態について説明する。図１は、本発明の第１の実施の形態に係る半導体装置の断面図である。図２は、半導体装置の終端部を示す断面図である。本実施の形態に係る半導体素子は、ｎチャネルプレーナゲート型ＭＯＳＦＥＴである。以下、第１導電型をｎ型、第２導電型をｐ型として説明する。   Embodiments of the present invention will be described with reference to the accompanying drawings. FIG. 1 is a cross-sectional view of a semiconductor device according to the first embodiment of the present invention. FIG. 2 is a cross-sectional view showing a terminal portion of the semiconductor device. The semiconductor element according to the present embodiment is an n-channel planar gate type MOSFET. In the following description, the first conductivity type is n-type and the second conductivity type is p-type.

図１に示す本実施の形態に係る半導体装置１の素子部１００は、ｎ＋型の半導体基板１０上にｎ−型の半導体層１１が形成されている。このｎ−型半導体層１１の上にｐ型のベース層１２が選択的に形成されている。また、このベース層１２の中にｎ型のソース層１３が選択的に形成されている。この素子部１００にはベース層１２及びソース層１３上に形成されたゲート酸化膜１４を介して例えばポリシリコンからなるゲート電極１５が形成される。半導体層１１上及びゲート酸化膜１４上に形成されたゲート電極１５を覆うように層間絶縁膜１６が形成される。層間絶縁膜１６上には例えばアルミニウムからなるソース電極１８が形成され、このソース電極１８は層間絶縁膜１６及びゲート酸化膜１４を貫通してベース層１２及びソース１３層に達するように形成されたソース電極用コンタクト穴１７を介してｎ型ソース層１３及びｐ型ベース層１２に接続される。また、半導体基板１０の裏面側にはドレイン電極１９が形成される。   In the element unit 100 of the semiconductor device 1 according to the present embodiment shown in FIG. 1, an n− type semiconductor layer 11 is formed on an n + type semiconductor substrate 10. A p-type base layer 12 is selectively formed on the n − -type semiconductor layer 11. An n-type source layer 13 is selectively formed in the base layer 12. A gate electrode 15 made of, for example, polysilicon is formed in the element portion 100 through a gate oxide film 14 formed on the base layer 12 and the source layer 13. An interlayer insulating film 16 is formed so as to cover the gate electrode 15 formed on the semiconductor layer 11 and the gate oxide film 14. A source electrode 18 made of, for example, aluminum is formed on the interlayer insulating film 16, and the source electrode 18 is formed so as to penetrate the interlayer insulating film 16 and the gate oxide film 14 and reach the base layer 12 and the source 13 layer. The source electrode contact hole 17 is connected to the n-type source layer 13 and the p-type base layer 12. A drain electrode 19 is formed on the back side of the semiconductor substrate 10.

また、図１及び図２に示す本実施の形態に係る半導体装置１の終端部２００は、ｎ＋型の半導体基板１０上にｎ−型の半導体層１１が形成されている。このｎ−型半導体層１１の上にｐ型のガードリング層２１がベース層１２よりも深く形成されている。このガードリング層２１上も含む半導体層１１上に、酸化膜２２を介して例えばポリシリコンからなるフィールドプレート電極２３が形成されている。このフィールドプレート電極２３を覆うように層間絶縁膜１６が形成される。層間絶縁膜１６上にはガードリング層２１とフィールドプレート電極２３とを電気的に接続する例えばアルミニウムからなる金属電極２７が形成される。この金属電極２７は層間絶縁膜１６を貫通するフィールドプレート電極コンタクト穴２５を介してフィールドプレート電極２３に接続される。また、金属電極２７は層間絶縁膜１６及び酸化膜２２を貫通するガードリング層コンタクト穴２６を介してガードリング層２１と接続される。これにより、金属電極２７はガードリング層２１とフィールドプレート電極２３とを電気的に接続する。また、半導体基板１０を挟んでガードリング層２１の外側にはガードリング層２１を囲むようにｎ型の高濃度ストッパー層２８が形成されている。   1 and 2, the termination portion 200 of the semiconductor device 1 according to the present embodiment has an n− type semiconductor layer 11 formed on an n + type semiconductor substrate 10. A p-type guard ring layer 21 is formed deeper than the base layer 12 on the n − -type semiconductor layer 11. A field plate electrode 23 made of, for example, polysilicon is formed on the semiconductor layer 11 including the guard ring layer 21 via an oxide film 22. Interlayer insulating film 16 is formed to cover field plate electrode 23. A metal electrode 27 made of, for example, aluminum is formed on the interlayer insulating film 16 to electrically connect the guard ring layer 21 and the field plate electrode 23. The metal electrode 27 is connected to the field plate electrode 23 through a field plate electrode contact hole 25 that penetrates the interlayer insulating film 16. The metal electrode 27 is connected to the guard ring layer 21 through a guard ring layer contact hole 26 that penetrates the interlayer insulating film 16 and the oxide film 22. Thereby, the metal electrode 27 electrically connects the guard ring layer 21 and the field plate electrode 23. Further, an n-type high concentration stopper layer 28 is formed outside the guard ring layer 21 with the semiconductor substrate 10 interposed therebetween so as to surround the guard ring layer 21.

ここで、終端部２００における隣り合うフィールドプレート電極２３の間隔ｄ１は、層間絶縁膜１６上に形成される隣り合う金属電極２７の間隔ｄ２よりも狭く作られる。具体的には、２つのフィールドプレート電極間の幅ｄ１は、０．５〜１μｍ、金属電極間の幅ｄ２は４〜６μｍとして形成される。   Here, the distance d1 between the adjacent field plate electrodes 23 in the termination portion 200 is made narrower than the distance d2 between the adjacent metal electrodes 27 formed on the interlayer insulating film 16. Specifically, the width d1 between the two field plate electrodes is 0.5 to 1 μm, and the width d2 between the metal electrodes is 4 to 6 μm.

図６は、本実施の形態の比較例となる半導体装置の終端部３００を示す断面図である。比較例の半導体装置の終端部３００における半導体基板３０、半導体層３１、ガードリング層３２、酸化膜３３、層間絶縁膜３４、金属電極３５の構成は、本実施の形態における半導体装置の終端部２００における半導体基板１０、半導体層１１、ガードリング層２１、酸化膜２２、層間絶縁膜１６、金属電極２７の構成とほぼ同様である。比較例の半導体装置の終端部３００はポリシリコンからなるフィールドプレート電極が設けられていない点において、本実施の形態に係る半導体装置の終端部２００と異なる。図６に示す終端部３００は、層間絶縁膜３４上に形成されたアルミニウムからなる金属電極３５がフィールドプレート電極として機能する。   FIG. 6 is a cross-sectional view showing a terminal portion 300 of a semiconductor device as a comparative example of the present embodiment. The configuration of the semiconductor substrate 30, the semiconductor layer 31, the guard ring layer 32, the oxide film 33, the interlayer insulating film 34, and the metal electrode 35 in the termination portion 300 of the semiconductor device of the comparative example is the same as the termination portion 200 of the semiconductor device in the present embodiment. The configuration of the semiconductor substrate 10, the semiconductor layer 11, the guard ring layer 21, the oxide film 22, the interlayer insulating film 16, and the metal electrode 27 in FIG. The terminal portion 300 of the semiconductor device of the comparative example is different from the terminal portion 200 of the semiconductor device according to the present embodiment in that a field plate electrode made of polysilicon is not provided. In the termination portion 300 shown in FIG. 6, the metal electrode 35 made of aluminum formed on the interlayer insulating film 34 functions as a field plate electrode.

比較例の半導体装置の終端部３００のアルミニウムからなる金属電極３５の膜厚ｄ３は、大電流を流すために例えば１〜３μｍ程度の厚さで形成されている。この金属電極３５を複数のフィールドプレート電極としてパターン形成する際には、ウェットエッチングを用いて形成する。ウェットエッチングは等方エッチングであるため、エッチングは縦にも横にも進む。したがってアルミニウムの膜厚が厚い場合、隣り合う金属電極間の幅を広くとらないとパターニングできない。結果として各ガードリング層３２及びフィールドプレートとしての金属電極３５間の間隔が離れるため、電界の集中が発生しやすく高耐圧を得ることができないという問題があった。   The film thickness d3 of the metal electrode 35 made of aluminum in the terminal portion 300 of the semiconductor device of the comparative example is formed to a thickness of, for example, about 1 to 3 μm so as to flow a large current. The metal electrode 35 is formed by wet etching when forming a pattern as a plurality of field plate electrodes. Since wet etching is isotropic etching, etching proceeds both vertically and horizontally. Therefore, when the aluminum film is thick, patterning cannot be performed unless the width between adjacent metal electrodes is wide. As a result, the gap between each guard ring layer 32 and the metal electrode 35 as a field plate is separated, and there is a problem that electric field concentration is likely to occur and a high breakdown voltage cannot be obtained.

第１の実施の形態に係る半導体装置１において、ポリシリコンからなるフィールドプレート電極２３が半導体基板上に形成され、このフィールドプレート電極２３が金属電極２７に接続されている。このフィールドプレート電極２３はＭＯＳＦＥＴのポリシリコンからなるゲート電極１５と同時に形成するため、ドライエッチングによる微細加工が可能であり、層間絶縁膜１６上に形成される金属電極２７間の間隔よりも狭い間隔で形成することができる。よってフィールドプレート電極２３に接続されるガードリング層２１の間隔を狭く配置することが可能になり、半導体装置１の終端部２００において電界の集中が起こりにくく、本実施の形態に係る半導体装置においては、半導体装置の終端部における耐圧を高めることができる。   In the semiconductor device 1 according to the first embodiment, a field plate electrode 23 made of polysilicon is formed on a semiconductor substrate, and the field plate electrode 23 is connected to a metal electrode 27. Since the field plate electrode 23 is formed at the same time as the gate electrode 15 made of polysilicon of the MOSFET, it can be finely processed by dry etching, and the gap is narrower than the gap between the metal electrodes 27 formed on the interlayer insulating film 16. Can be formed. Therefore, the interval between the guard ring layers 21 connected to the field plate electrode 23 can be arranged narrowly, and electric field concentration hardly occurs in the terminal portion 200 of the semiconductor device 1. In the semiconductor device according to the present embodiment, In addition, the breakdown voltage at the terminal portion of the semiconductor device can be increased.

第１の実施の形態において、素子部１００に形成されるＭＯＳＦＥＴはプレーナゲート型のトランジスタとして説明したが、これは図７に示すようにトレンチゲート型のＭＯＳＦＥＴとして形成することもできる。図７に示す半導体装置の素子部１００において、ゲート電極１５はベース層１２及びソース層１３が形成された半導体層１１のトレンチにゲート酸化膜１４を介して埋め込まれるように形成されている。この場合においてもフィールドプレート電極２３は層間絶縁膜１６上に形成される金属電極２７間の間隔よりも狭い間隔で形成することができる。よってフィールドプレート電極２３に接続されるガードリング層２１の間隔を狭く配置することが可能になり、半導体装置１の終端部２００において電界の集中が起こりにくく、半導体装置の終端部における耐圧を高めることができる。   In the first embodiment, the MOSFET formed in the element portion 100 has been described as a planar gate type transistor. However, it can also be formed as a trench gate type MOSFET as shown in FIG. In the element unit 100 of the semiconductor device shown in FIG. 7, the gate electrode 15 is formed so as to be embedded through the gate oxide film 14 in the trench of the semiconductor layer 11 in which the base layer 12 and the source layer 13 are formed. Even in this case, the field plate electrode 23 can be formed at a narrower interval than the interval between the metal electrodes 27 formed on the interlayer insulating film 16. Therefore, it is possible to arrange the gap between the guard ring layers 21 connected to the field plate electrode 23 to be narrow, it is difficult for the electric field to concentrate in the terminal portion 200 of the semiconductor device 1, and the breakdown voltage at the terminal portion of the semiconductor device is increased. Can do.

次に、本発明の第１の実施の形態に係る半導体装置１の製造方法について説明する。図３Ａ〜図３Ｅは、本発明の第１の実施の形態に係る半導体装置の製造工程を示す工程図である。図３Ａ〜図３Ｅにおいて左側は半導体装置１の終端部２００、右側は半導体装置１の素子部１００を示している。以下、第１導電型をｎ型、第２導電型をｐ型として説明する。   Next, a method for manufacturing the semiconductor device 1 according to the first embodiment of the present invention will be described. 3A to 3E are process diagrams showing manufacturing steps of the semiconductor device according to the first embodiment of the present invention. 3A to 3E, the left side shows the termination portion 200 of the semiconductor device 1, and the right side shows the element portion 100 of the semiconductor device 1. In the following description, the first conductivity type is n-type and the second conductivity type is p-type.

図３Ａ〜図３Ｅに示す本発明の実施の形態に係る半導体装置１の製造方法は、例えばシリコンウェハであるｎ＋型の半導体基板１０上にｎ−型の半導体層１１を例えばエピタキシャル成長により形成する。終端部２００の半導体層１１上にマスクをしてパターニングを行ない、不純物をインプラントして熱により拡散させ、ｐ型のガードリング層２１を形成する。このとき同時に酸化膜２２を形成する。その後素子部１００の酸化膜２２のみエッチング除去し、マスクをしてパターニングを行ない、不純物をインプラントして拡散させ、ｐ型のベース層１２を形成する。その後、半導体層１１上に酸化により素子部１００におけるゲート酸化膜１４を形成する。これらゲート酸化膜１４及び酸化膜２２が形成された半導体層１１上の素子部１００及び終端部２００に、ポリシリコン層２０を堆積する（図３Ａ参照）。ここで酸化膜２２とゲート酸化膜１４とを別々に形成して酸化膜２２が厚くなるようにするのは、出来上がった素子に電圧を印加した時に、酸化膜２２には酸化膜１４よりも強い電界がかかるために、この強電界で酸化膜２２が破壊するのを防止するためである。   In the manufacturing method of the semiconductor device 1 according to the embodiment of the present invention shown in FIGS. 3A to 3E, an n− type semiconductor layer 11 is formed by, for example, epitaxial growth on an n + type semiconductor substrate 10 which is a silicon wafer, for example. Patterning is performed using a mask on the semiconductor layer 11 of the terminal portion 200, and impurities are implanted and diffused by heat to form a p-type guard ring layer 21. At the same time, an oxide film 22 is formed. Thereafter, only the oxide film 22 of the element part 100 is etched away, patterning is performed using a mask, and impurities are implanted and diffused to form the p-type base layer 12. Thereafter, the gate oxide film 14 in the element unit 100 is formed on the semiconductor layer 11 by oxidation. A polysilicon layer 20 is deposited on the element portion 100 and the termination portion 200 on the semiconductor layer 11 on which the gate oxide film 14 and the oxide film 22 are formed (see FIG. 3A). Here, the oxide film 22 and the gate oxide film 14 are formed separately so that the oxide film 22 becomes thick when the voltage is applied to the completed device. The oxide film 22 is stronger than the oxide film 14. This is because an electric field is applied to prevent the oxide film 22 from being broken by this strong electric field.

その後、ポリシリコン層２０をエッチングすることにより、素子部１００のゲート酸化膜１４上にゲート電極１５を形成する。同時に終端部２００の酸化膜２２上にフィールドプレート電極２３を形成する。このポリシリコン層２０のエッチングは例えばＣＦ４を用いたプラズマエッチングにより行われる。このエッチングはドライエッチングのため０．５μｍ以下の微細加工が可能であり、終端部２００におけるフィールドプレート電極２３間の間隔を０．５μｍ〜１μｍ程度に狭めることができる。このゲート電極１５及びフィールドプレート電極２３のエッチングは素子部１００と終端部２００とで同時に行うことができる（図３Ｂ参照）。 Thereafter, the polysilicon layer 20 is etched to form the gate electrode 15 on the gate oxide film 14 of the element unit 100. At the same time, a field plate electrode 23 is formed on the oxide film 22 of the termination portion 200. The polysilicon layer 20 is etched by plasma etching using CF 4, for example. Since this etching is dry etching, fine processing of 0.5 μm or less is possible, and the interval between the field plate electrodes 23 in the terminal portion 200 can be narrowed to about 0.5 μm to 1 μm. The etching of the gate electrode 15 and the field plate electrode 23 can be performed simultaneously in the element part 100 and the terminal part 200 (see FIG. 3B).

素子部１００のベース層１２上にイオンをインプラントして拡散させることによりｎ型の半導体ソース層１３を形成する（図３Ｃ参照）。   An n-type semiconductor source layer 13 is formed by implanting and diffusing ions on the base layer 12 of the element unit 100 (see FIG. 3C).

半導体基板上のゲート電極１５及びフィールドプレート電極２３上を含む領域に層間絶縁膜１６を形成する。その後、素子部１００における層間絶縁膜１６及びゲート酸化膜１４をエッチングしてベース層１２及びソース層１３に達するようにソース電極コンタクト穴１７を形成する。終端部２００におけるフィールドプレート電極２３上の層間絶縁膜１６をエッチングしてフィールドプレート電極２３に達するようにフィールドプレート電極コンタクト穴２５を形成する。また、終端部２００におけるフィールドプレート電極２３の形成されていない領域上の層間絶縁膜１６及び酸化膜２２をエッチングして、ガードリング層２１に達するようにガードリング層コンタクト穴２６を形成する。このソース電極コンタクト穴１７、フィールドプレート電極コンタクト穴２５及びガードリング層コンタクト穴２６を同時に形成することもできる（図３Ｄ参照）。   An interlayer insulating film 16 is formed in a region including the gate electrode 15 and the field plate electrode 23 on the semiconductor substrate. Thereafter, the interlayer insulating film 16 and the gate oxide film 14 in the element unit 100 are etched to form the source electrode contact hole 17 so as to reach the base layer 12 and the source layer 13. The interlayer insulating film 16 on the field plate electrode 23 in the terminal portion 200 is etched to form a field plate electrode contact hole 25 so as to reach the field plate electrode 23. Further, the interlayer insulating film 16 and the oxide film 22 on the region where the field plate electrode 23 is not formed in the terminal portion 200 are etched to form a guard ring layer contact hole 26 so as to reach the guard ring layer 21. The source electrode contact hole 17, the field plate electrode contact hole 25, and the guard ring layer contact hole 26 can be formed simultaneously (see FIG. 3D).

その後、層間絶縁膜１６上に例えばアルミニウム電極を堆積する。素子部１００において、アルミニウムからなるソース電極１８はソース電極コンタクト穴１７内にも埋め込まれるように形成される。終端部２００において、アルミニウムからなる金属電極２７はフィールドプレート電極コンタクト穴２５及びガードリング層コンタクト穴２６内にも埋め込まれるように形成され、フィールドプレート電極２３とガードリング層２１とを電気的に接続する。このソース電極１８及び金属電極２７の形成は同時に行うこともできる。終端部２００における金属電極２７はエッチングされ、複数のガードリング層２１の領域上にそれぞれ形成される。また半導体基板１０の裏面側にはドレイン電極１９が形成される（図３Ｅ参照）。   Thereafter, for example, an aluminum electrode is deposited on the interlayer insulating film 16. In the element unit 100, the source electrode 18 made of aluminum is formed so as to be embedded in the source electrode contact hole 17. In the terminal portion 200, the metal electrode 27 made of aluminum is formed so as to be embedded in the field plate electrode contact hole 25 and the guard ring layer contact hole 26, and electrically connects the field plate electrode 23 and the guard ring layer 21. To do. The source electrode 18 and the metal electrode 27 can be formed at the same time. The metal electrode 27 in the terminal portion 200 is etched and formed on the regions of the plurality of guard ring layers 21. A drain electrode 19 is formed on the back surface side of the semiconductor substrate 10 (see FIG. 3E).

本実施の形態に係る半導体装置の製造方法によれば、終端部２００のフィールドプレート電極２３をＭＯＳＦＥＴのゲートポリシリコンにより形成しているため、ドライエッチングによる微細加工が可能であり、複数の隣り合うフィールドプレート電極間の間隔を狭めることができる。また、終端部２００のフィールドプレート電極２３を形成するためのエッチングと、素子部１００のゲート電極１５を形成するためのエッチングとを同時に行っているため、特別な工程を増加させる必要がなく、製作時間とコストを抑えることができる。   According to the manufacturing method of the semiconductor device according to the present embodiment, since the field plate electrode 23 of the termination portion 200 is formed of the gate polysilicon of the MOSFET, fine processing by dry etching is possible, and a plurality of adjacent ones are adjacent. The space between the field plate electrodes can be reduced. In addition, since the etching for forming the field plate electrode 23 of the terminal portion 200 and the etching for forming the gate electrode 15 of the element portion 100 are simultaneously performed, there is no need to increase the number of special steps, and the manufacturing is performed. Save time and money.

次に本発明の第２の実施の形態について説明する。図４は、本発明の第２の実施の形態に係る半導体装置を示す断面図である。本実施の形態に係る半導体装置は、センス素子がポリシリコンダイオードである点において第１の実施の形態に係る半導体装置と異なる。また、フィールドプレート電極に用いられるポリシリコンにイオンがドーピングされている点においても第１の実施の形態の半導体装置と異なる。以下、第１導電型をｎ型、第２導電型をｐ型として説明する。尚、図４においてスイッチング素子が形成される素子部の構造については、図１に示した素子部１００の構造の例と同様であることから、ここではその記載と説明を省略する。   Next, a second embodiment of the present invention will be described. FIG. 4 is a cross-sectional view showing a semiconductor device according to the second embodiment of the present invention. The semiconductor device according to the present embodiment differs from the semiconductor device according to the first embodiment in that the sense element is a polysilicon diode. The semiconductor device of the first embodiment is also different in that the polysilicon used for the field plate electrode is doped with ions. In the following description, the first conductivity type is n-type and the second conductivity type is p-type. Note that the structure of the element portion in which the switching element is formed in FIG. 4 is the same as the structure example of the element portion 100 shown in FIG.

図４に示す本実施の形態に係る半導体装置２のセンス部１１０は、ｎ＋型の半導体基板１０上にｎ−型の半導体層１１が形成され、半導体層１１中にｐ型層１１２が形成されている。ｎ−型半導体層１１上のフィールド酸化膜２２を介して例えばポリシリコンからなるセンスダイオード１１５が形成される。フィールド酸化膜２２及びセンスダイオード１１５を覆うように層間絶縁膜１６が形成される。層間絶縁膜１６上には例えばアルミニウムからなるアノード電極１１７やカソード電極１１８が形成され、これらの電極は層間絶縁膜１６を貫通して形成されたアノード電極コンタクト穴１１９又はカソード電極コンタクト穴１２０を介してセンスダイオード１１５のｐ型アノード層１１３及びｎ型カソード層１１４に接続される。   In the sense unit 110 of the semiconductor device 2 according to the present embodiment shown in FIG. 4, an n− type semiconductor layer 11 is formed on an n + type semiconductor substrate 10, and a p type layer 112 is formed in the semiconductor layer 11. ing. A sense diode 115 made of, for example, polysilicon is formed through a field oxide film 22 on the n − type semiconductor layer 11. Interlayer insulating film 16 is formed to cover field oxide film 22 and sense diode 115. An anode electrode 117 and a cathode electrode 118 made of, for example, aluminum are formed on the interlayer insulating film 16, and these electrodes pass through an anode electrode contact hole 119 or a cathode electrode contact hole 120 formed through the interlayer insulating film 16. Are connected to the p-type anode layer 113 and the n-type cathode layer 114 of the sense diode 115.

また、図４に示す本実施の形態に係る半導体装置２の終端部２１０は、ｎ＋型の半導体基板１０上にｎ−型の半導体層１１が形成されている。ｎ−型半導体層１１上にｐ型のガードリング層２１が形成されている。このガードリング層２１上も含む半導体層１１上に、フィールド酸化膜２２を介して例えばｎ型にドーピングされたポリシリコンからなるフィールドプレート電極２３’が形成されている。このフィールドプレート電極２３’は、上述のセンスダイオード１１５と同時に形成されるため、ドライエッチングによる微細加工が可能である。なお本実施の形態ではフィールドプレート電極２３’がｎ型にドーピングされているが、ｐ型にドーピングされていても同様の効果が得られる。このフィールドプレート電極２３’を覆うように層間絶縁膜１６が形成される。層間絶縁膜１６上にはガードリング層２１とフィールドプレート電極２３’とを電気的に接続する例えばアルミニウムからなる金属電極２７が形成される。この金属電極２７は層間絶縁膜１６を貫通するフィールドプレート電極コンタクト穴２５を介してフィールドプレート電極２３’に接続される。また、金属電極２７は層間絶縁膜１６及び酸化膜２２を貫通するガードリング層コンタクト穴２６を介してガードリング層２１と接続される。これにより、金属電極２７はガードリング層２１とフィールドプレート電極２３’とを電気的に接続する。また、半導体基板１０を挟んでガードリング層２１の外側にはガードリング層２１を囲むようにｎ型の高濃度ストッパー層２８が形成されている。   Further, in the termination portion 210 of the semiconductor device 2 according to the present embodiment shown in FIG. 4, the n− type semiconductor layer 11 is formed on the n + type semiconductor substrate 10. A p-type guard ring layer 21 is formed on the n − -type semiconductor layer 11. On the semiconductor layer 11 including the guard ring layer 21, a field plate electrode 23 ′ made of, for example, n-type doped polysilicon is formed via a field oxide film 22. Since the field plate electrode 23 'is formed at the same time as the above-described sense diode 115, fine processing by dry etching is possible. In the present embodiment, the field plate electrode 23 'is doped n-type, but the same effect can be obtained even if it is doped p-type. Interlayer insulating film 16 is formed to cover field plate electrode 23 '. On the interlayer insulating film 16, a metal electrode 27 made of, for example, aluminum is formed to electrically connect the guard ring layer 21 and the field plate electrode 23 '. The metal electrode 27 is connected to the field plate electrode 23 ′ through a field plate electrode contact hole 25 that penetrates the interlayer insulating film 16. The metal electrode 27 is connected to the guard ring layer 21 through a guard ring layer contact hole 26 that penetrates the interlayer insulating film 16 and the oxide film 22. Thereby, the metal electrode 27 electrically connects the guard ring layer 21 and the field plate electrode 23 '. Further, an n-type high concentration stopper layer 28 is formed outside the guard ring layer 21 with the semiconductor substrate 10 interposed therebetween so as to surround the guard ring layer 21.

第２の実施の形態に係る半導体装置２においても、ポリシリコンからなるフィールドプレート電極２３’が半導体基板上に形成され、このフィールドプレート電極２３’が金属電極２７に接続されている。このフィールドプレート電極２３’はポリシリコンからなるセンスダイオード１１５と同時に形成するため、ドライエッチングによる微細加工が可能であり、層間絶縁膜１６上に形成される金属電極２７間の間隔よりも狭い間隔で形成することができる。よってフィールドプレート電極２３’に接続されるガードリング層２１の間隔を狭く配置することが可能になり、半導体装置２の終端部２１０において電界の集中が起こりにくく、本実施の形態に係る半導体装置においては、半導体装置の終端部における耐圧を高めることができる。   Also in the semiconductor device 2 according to the second embodiment, the field plate electrode 23 ′ made of polysilicon is formed on the semiconductor substrate, and the field plate electrode 23 ′ is connected to the metal electrode 27. Since the field plate electrode 23 'is formed at the same time as the sense diode 115 made of polysilicon, it can be finely processed by dry etching, and has a smaller interval than the interval between the metal electrodes 27 formed on the interlayer insulating film 16. Can be formed. Therefore, it is possible to arrange the gap between the guard ring layers 21 connected to the field plate electrode 23 ′ narrow, and electric field concentration is unlikely to occur at the terminal portion 210 of the semiconductor device 2, and in the semiconductor device according to the present embodiment. Can increase the withstand voltage at the terminal portion of the semiconductor device.

次に、本発明の第２の実施の形態に係る半導体装置２の製造方法について説明する。図５Ａ〜図５Ｅは、本発明の製造工程を示す工程図である。図５Ａ〜図５Ｅにおいて左側は半導体装置２の終端部２１０、右側は半導体装置２のセンス部１１０を示している。以下、第１導電型をｎ型、第２導電型をｐ型として説明する。   Next, a method for manufacturing the semiconductor device 2 according to the second embodiment of the present invention will be described. 5A to 5E are process diagrams showing the manufacturing process of the present invention. 5A to 5E, the left side shows the termination unit 210 of the semiconductor device 2, and the right side shows the sense unit 110 of the semiconductor device 2. In the following description, the first conductivity type is n-type and the second conductivity type is p-type.

図５Ａ〜図５Ｅに示す本発明の実施の形態に係る半導体装置２の製造方法は、例えばシリコンウェハであるｎ＋型の半導体基板１０上にｎ−型の半導体層１１を例えばエピタキシャル成長により形成する。終端部２１０の半導体層１１上にマスクをしてパターニングを行ない、不純物をインプラントして熱により拡散させ、ｐ型のガードリング層２１を形成すると共に、センス部１１０にｐ型層１１２を形成する。そして、終端部２１０上及びセンス部１１０上にフィールド酸化膜２２を形成する。その後、図には示されていないが、終端部２１０で取り囲まれるスイッチング素子部のフィールド酸化膜２２をエッチング除去し、スイッチング素子を形成する。センス部１１０は、半導体装置２のチップ上のスイッチング素子部及び終端部２１０以外の任意の場所に形成される。例えば、終端部２１０の外側の一部領域や、ワイヤーボンディング用の電極パット近傍等である。その後、フィールド酸化膜２２が形成されたセンス部１１０および終端部２１０に、ポリシリコン層２０を堆積する（図５Ａ参照）。   In the manufacturing method of the semiconductor device 2 according to the embodiment of the present invention shown in FIGS. 5A to 5E, an n− type semiconductor layer 11 is formed by, for example, epitaxial growth on an n + type semiconductor substrate 10 which is a silicon wafer, for example. The semiconductor layer 11 of the termination part 210 is patterned using a mask, and impurities are implanted and diffused by heat to form the p-type guard ring layer 21 and the p-type layer 112 to the sense part 110. . Then, the field oxide film 22 is formed on the termination portion 210 and the sense portion 110. Thereafter, although not shown in the drawing, the field oxide film 22 in the switching element portion surrounded by the termination portion 210 is removed by etching to form a switching element. The sense unit 110 is formed at any place other than the switching element unit and the termination unit 210 on the chip of the semiconductor device 2. For example, a partial region outside the terminal portion 210, the vicinity of an electrode pad for wire bonding, and the like. Thereafter, the polysilicon layer 20 is deposited on the sense part 110 and the terminal part 210 where the field oxide film 22 is formed (see FIG. 5A).

その後、ポリシリコン層２０をエッチングすることにより、センス部１１０のフィールド酸化膜２２上にセンスダイオード１１５を形成する。同時に終端部２１０のフィールド酸化膜２２上にフィールドプレート電極２３’を形成する。このポリシリコン層２０のエッチングは例えばＣＦ４を用いたプラズマエッチングにより行われる。このエッチングはドライエッチングのため０．５μｍ以下の微細加工が可能であり、終端部２１０におけるフィールドプレート電極２３’間の間隔を０．５μｍ〜１μｍ程度に狭めることができる。このセンスダイオード１１５及びフィールドプレート電極２３’のエッチングはセンス部１１０と終端部２１０とで同時に行うことができる（図５Ｂ参照）。 Thereafter, the polysilicon layer 20 is etched to form the sense diode 115 on the field oxide film 22 of the sense portion 110. At the same time, a field plate electrode 23 ′ is formed on the field oxide film 22 in the termination portion 210. The polysilicon layer 20 is etched by plasma etching using CF 4, for example. Since this etching is dry etching, fine processing of 0.5 μm or less is possible, and the interval between the field plate electrodes 23 ′ in the terminal portion 210 can be narrowed to about 0.5 μm to 1 μm. The sense diode 115 and the field plate electrode 23 'can be etched simultaneously in the sense part 110 and the terminal part 210 (see FIG. 5B).

センス部１１０のセンスダイオード１１５上にフォトレジストを用いてマスクを行い、イオンをインプラントして拡散させることによりセンスダイオードの不純物ドーピングを行う。この不純物ドーピングによりセンスダイオード１１５のｐ型アノード層１１３及びｎ型カソード層１１４を形成する。このときに同時に終端部２１０のフィールドプレート電極２３’にもイオンをインプラントして拡散することにより、フィールドプレート電極２３’を金属化する。本実施の形態ではフィールドプレート電極２３’にｎ型のドーピングを行っているがｐ型のドーピングを行うことも可能である。（図５Ｃ参照）。   A mask is formed on the sense diode 115 of the sense portion 110 using a photoresist, and ions are implanted and diffused to perform impurity doping of the sense diode. By this impurity doping, the p-type anode layer 113 and the n-type cathode layer 114 of the sense diode 115 are formed. At the same time, ions are implanted into the field plate electrode 23 'of the terminal portion 210 and diffused to metallize the field plate electrode 23'. In the present embodiment, n-type doping is performed on the field plate electrode 23 ′, but p-type doping can also be performed. (See FIG. 5C).

半導体基板上のセンスダイオード１１５及びフィールドプレート電極２３’上を含む領域に層間絶縁膜１６を形成する。その後、センス部１１０における層間絶縁膜１６をエッチングしてｐ型アノード層１１３及びｎ型カソード層１１４に達するようにアノード電極コンタクト穴１１９及びカソード電極コンタクト穴１２０を形成する。終端部２１０におけるフィールドプレート電極２３’上の層間絶縁膜１６をエッチングしてフィールドプレート電極２３’に達するようにフィールドプレート電極コンタクト穴２５を形成する。また、終端部２１０におけるフィールドプレート電極２３’の形成されていない領域上の層間絶縁膜１６及びフィールド酸化膜２２をエッチングして、ガードリング層２１に達するようにガードリング層コンタクト穴２６を形成する。このアノード電極コンタクト穴１１９、カソード電極コンタクト穴１２０、フィールドプレート電極コンタクト穴２５及びガードリング層コンタクト穴２６を同時に形成することもできる（図５Ｄ参照）。   An interlayer insulating film 16 is formed in a region including the sense diode 115 and the field plate electrode 23 'on the semiconductor substrate. Thereafter, the interlayer insulating film 16 in the sense portion 110 is etched to form the anode electrode contact hole 119 and the cathode electrode contact hole 120 so as to reach the p-type anode layer 113 and the n-type cathode layer 114. The interlayer insulating film 16 on the field plate electrode 23 'in the terminal portion 210 is etched to form a field plate electrode contact hole 25 so as to reach the field plate electrode 23'. Further, the interlayer insulating film 16 and the field oxide film 22 on the region where the field plate electrode 23 ′ is not formed in the terminal portion 210 are etched to form the guard ring layer contact hole 26 so as to reach the guard ring layer 21. . The anode electrode contact hole 119, the cathode electrode contact hole 120, the field plate electrode contact hole 25, and the guard ring layer contact hole 26 can be formed simultaneously (see FIG. 5D).

その後、層間絶縁膜１６上に例えばアルミニウム電極を堆積する。センス部１１０において、アルミニウムからなるアノード電極１１７及びカソード電極１１８は、それぞれアノード電極コンタクト穴１１９及びカソード電極コンタクト穴１２０内に埋め込まれるように形成される。終端部２１０において、アルミニウムからなる金属電極２７はフィールドプレート電極コンタクト穴２５及びガードリング層コンタクト穴２６内にも埋め込まれるように形成され、フィールドプレート電極２３’とガードリング層２１とを電気的に接続する。このアノード電極１１７、カソード電極１１８及び金属電極２７の形成は同時に行うこともできる。終端部２１０における金属電極２７はエッチングされ、複数のガードリング層２１の領域上にそれぞれ形成される。（図５Ｅ参照）。   Thereafter, for example, an aluminum electrode is deposited on the interlayer insulating film 16. In the sense part 110, the anode electrode 117 and the cathode electrode 118 made of aluminum are formed so as to be embedded in the anode electrode contact hole 119 and the cathode electrode contact hole 120, respectively. In the terminal portion 210, the metal electrode 27 made of aluminum is formed so as to be embedded in the field plate electrode contact hole 25 and the guard ring layer contact hole 26, and the field plate electrode 23 ′ and the guard ring layer 21 are electrically connected. Connecting. The anode electrode 117, the cathode electrode 118, and the metal electrode 27 can be formed simultaneously. The metal electrode 27 in the terminal portion 210 is etched and formed on each of the plurality of guard ring layers 21. (See FIG. 5E).

本実施の形態に係る半導体装置の製造方法によれば、終端部２１０のフィールドプレート電極２３’をセンスダイオードポリシリコンにより形成している。そのため、ゲートポリシリコンを持たない主素子で構成される半導体装置においても、ドライエッチングの微細加工により、狭いフィールドプレート電極間隔の接合終端構造を得ることができる。また、終端部２１０のフィールドプレート電極２３’を形成するためのエッチングと、センス部１１０のセンスダイオード１１５を形成するためのエッチングとを同時に行っているため、特別な工程を増加させる必要がなく、製作時間とコストを抑えることができる。   According to the manufacturing method of the semiconductor device according to the present embodiment, the field plate electrode 23 ′ of the termination portion 210 is formed of sense diode polysilicon. Therefore, even in a semiconductor device composed of a main element having no gate polysilicon, a junction termination structure with a narrow field plate electrode interval can be obtained by fine processing of dry etching. In addition, since the etching for forming the field plate electrode 23 ′ of the termination part 210 and the etching for forming the sense diode 115 of the sense part 110 are simultaneously performed, there is no need to increase a special process, Production time and cost can be reduced.

以上、本発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加等が可能である。   As mentioned above, although embodiment of this invention was described, this invention is not limited to these, A various change, addition, etc. are possible in the range which does not deviate from the meaning of invention.

本発明の実施の形態において、第１導電型をｎ型、第２導電型をｐ型としたが、これは第１導電型をｐ型、第２導電型をｎ型とすることもできる。また、アルミニウム電極と半導体基板の接続にバリアメタルを挿む場合も多いが、この場合も本発明の効果を何ら妨げるものではない。また、フィールドプレート電極及びゲート電極としてポリシリコンを用いて説明したが、これらはシリサイド等の金属電極を用いて形成することもできる。また、素子部に形成される半導体素子は、ＭＯＳＦＥＴに限らずＩＧＢＴとすることもできる。また上記実施例ではフィールドプレート電極としてＭＯＳＦＥＴのゲートポリシリコンを用いる方法について説明したが、ドライエッチングでパターニングされれば、センスダイオードやポリシリコン抵抗、金属電極等の全ての導体とすることもできる。   In the embodiment of the present invention, the first conductivity type is n-type and the second conductivity type is p-type. However, the first conductivity type may be p-type and the second conductivity type may be n-type. In many cases, a barrier metal is inserted into the connection between the aluminum electrode and the semiconductor substrate, but in this case, the effect of the present invention is not hindered. Although the field plate electrode and the gate electrode have been described using polysilicon, they can also be formed using a metal electrode such as silicide. Further, the semiconductor element formed in the element portion is not limited to the MOSFET but can be an IGBT. In the above embodiment, the method using the gate polysilicon of the MOSFET as the field plate electrode has been described. However, if patterning is performed by dry etching, all conductors such as sense diodes, polysilicon resistors, and metal electrodes can be used.

本発明の第１の実施の形態に係る半導体装置の断面図である。1 is a cross-sectional view of a semiconductor device according to a first embodiment of the present invention. 本発明の第１の実施の形態に係る半導体装置の終端部を示す断面図である。1 is a cross-sectional view showing a terminal portion of a semiconductor device according to a first embodiment of the present invention. 本発明の第１の実施の形態に係る半導体装置の製造工程を示す工程図である。It is process drawing which shows the manufacturing process of the semiconductor device which concerns on the 1st Embodiment of this invention. 本発明の第１の実施の形態に係る半導体装置の製造工程を示す工程図である。It is process drawing which shows the manufacturing process of the semiconductor device which concerns on the 1st Embodiment of this invention. 本発明の第１の実施の形態に係る半導体装置の製造工程を示す工程図である。It is process drawing which shows the manufacturing process of the semiconductor device which concerns on the 1st Embodiment of this invention. 本発明の第１の実施の形態に係る半導体装置の製造工程を示す工程図である。It is process drawing which shows the manufacturing process of the semiconductor device which concerns on the 1st Embodiment of this invention. 本発明の第１の実施の形態に係る半導体装置の製造工程を示す工程図である。It is process drawing which shows the manufacturing process of the semiconductor device which concerns on the 1st Embodiment of this invention. 本発明の第２の実施の形態に係る半導体装置の断面図である。It is sectional drawing of the semiconductor device which concerns on the 2nd Embodiment of this invention. 本発明の第２の実施の形態に係る半導体装置の製造工程を示す工程図である。It is process drawing which shows the manufacturing process of the semiconductor device which concerns on the 2nd Embodiment of this invention. 本発明の第２の実施の形態に係る半導体装置の製造工程を示す工程図である。It is process drawing which shows the manufacturing process of the semiconductor device which concerns on the 2nd Embodiment of this invention. 本発明の第２の実施の形態に係る半導体装置の製造工程を示す工程図である。It is process drawing which shows the manufacturing process of the semiconductor device which concerns on the 2nd Embodiment of this invention. 本発明の第２の実施の形態に係る半導体装置の製造工程を示す工程図である。It is process drawing which shows the manufacturing process of the semiconductor device which concerns on the 2nd Embodiment of this invention. 本発明の第２の実施の形態に係る半導体装置の製造工程を示す工程図である。It is process drawing which shows the manufacturing process of the semiconductor device which concerns on the 2nd Embodiment of this invention. 本発明の比較例となる半導体装置の終端部を示す断面図である。It is sectional drawing which shows the termination | terminus part of the semiconductor device used as the comparative example of this invention. 本発明の第１の実施の形態に係る半導体装置の他の例の断面図である。It is sectional drawing of the other example of the semiconductor device which concerns on the 1st Embodiment of this invention.

符号の説明Explanation of symbols

１、２・・・半導体装置、 １０・・・半導体基板、 １１・・・半導体層、 １２・・・ベース層、 １３・・・ソース層、 １４・・・ゲート酸化膜、 １５・・・ゲート電極、 １６・・・層間絶縁膜、 １７・・・ソース電極コンタクト穴、 １８・・・ソース電極、 １９・・・ドレイン電極、 ２０・・・ポリシリコン層、 ２１・・・ガードリング層、 ２２・・・酸化膜、 ２３・・・フィールドプレート電極、 ２５・・・フィールドプレート電極コンタクト穴、 ２６・・・ガードリング層コンタクト穴、 ２７・・・金属電極、 ２８・・・ストッパー層、 ３０・・・半導体基板、 ３１・・・半導体層、 ３２・・・ガードリング層、 ３３・・・酸化膜、 ３４・・・層間絶縁膜、 ３５・・・金属電極、 １００・・・素子部、 １１０・・・センス部、 ２００、２１０、３００・・・終端部   DESCRIPTION OF SYMBOLS 1, 2 ... Semiconductor device, 10 ... Semiconductor substrate, 11 ... Semiconductor layer, 12 ... Base layer, 13 ... Source layer, 14 ... Gate oxide film, 15 ... Gate Electrode, 16 ... Interlayer insulating film, 17 ... Source electrode contact hole, 18 ... Source electrode, 19 ... Drain electrode, 20 ... Polysilicon layer, 21 ... Guard ring layer, 22 ... Oxide film, 23 ... Field plate electrode, 25 ... Field plate electrode contact hole, 26 ... Guard ring layer contact hole, 27 ... Metal electrode, 28 ... Stopper layer, 30. ..Semiconductor substrate 31 ... Semiconductor layer 32 ... Guard ring layer 33 ... Oxide film 34 ... Interlayer insulation film 35 ... Metal electrode 100 ... Element part 110 ... sense part, 200,210,300 ... end

Claims (5)

第１導電型の半導体層の一方の表面内に選択的に形成された第２導電型のベース層と、
前記ベース層を取り囲むように前記半導体層の表面内に選択的に形成された１つないし複数の第２導電型のガードリング層と、
前記半導体層の表面内で前記ガードリング層の外側に前記ガードリング層を囲むように形成された第１導電型の高濃度ストッパー層と、
前記ベース層中に選択的に形成された第１導電型のソース層と、
前記半導体層と前記ソース層に挟まれた前記ベース層の表面に沿って形成された第１の絶縁膜と、
前記ガードリング層の表面、前記ガードリング層間及び前記ガードリング層と前記ストッパー層の間の前記半導体層表面に形成された第２の絶縁膜と、
前記第１の絶縁膜上であって前記ソース層と前記半導体層との間に形成されたゲート電極と、
前記第２の絶縁膜上に選択的に形成されたフィールドプレート電極と、
前記フィールドプレート電極の上部を含めた前記第２の絶縁膜の上部に形成された第３の絶縁膜と、
前記ソース層及び前記ベース層に接続された第１の電極と、
前記第３の絶縁膜を貫通して前記フィールドプレート電極に達するように形成された第１のコンタクト穴と、
前記第２の絶縁膜及び前記第３の絶縁膜を貫通して前記ガードリング層に達するように形成された第２のコンタクト穴と、
前記第１のコンタクト穴及び前記第２のコンタクト穴に埋め込まれるように形成され前記フィールドプレート電極と前記ガードリング層とを電気的に接続する第２の電極と
を備えることを特徴とする半導体装置。 A second conductivity type base layer selectively formed in one surface of the first conductivity type semiconductor layer;
One or more second conductivity type guard ring layers selectively formed in the surface of the semiconductor layer so as to surround the base layer;
A high-concentration stopper layer of a first conductivity type formed so as to surround the guard ring layer outside the guard ring layer within the surface of the semiconductor layer;
A first conductivity type source layer selectively formed in the base layer;
A first insulating film formed along a surface of the base layer sandwiched between the semiconductor layer and the source layer;
A second insulating film formed on the surface of the guard ring layer, on the surface of the semiconductor layer between the guard ring layer and between the guard ring layer and the stopper layer;
A gate electrode formed on the first insulating film and between the source layer and the semiconductor layer;
A field plate electrode selectively formed on the second insulating film;
A third insulating film formed on the second insulating film including the upper part of the field plate electrode;
A first electrode connected to the source layer and the base layer;
A first contact hole formed so as to penetrate the third insulating film and reach the field plate electrode;
A second contact hole formed so as to penetrate the second insulating film and the third insulating film and reach the guard ring layer;
A semiconductor device comprising: a second electrode formed so as to be embedded in the first contact hole and the second contact hole, and electrically connecting the field plate electrode and the guard ring layer. . 前記ゲート電極と前記フィールドプレート電極とは同じ材料により形成され、前記第１の電極と前記第２の電極とはまた別の同じ材料で形成されていることを特徴とする請求項１記載の半導体装置。   2. The semiconductor according to claim 1, wherein the gate electrode and the field plate electrode are formed of the same material, and the first electrode and the second electrode are formed of another same material. apparatus. 前記第２の絶縁膜厚の方が前記第１の絶縁膜厚よりも厚いことを特徴とする請求項１又は２記載の半導体装置。   3. The semiconductor device according to claim 1, wherein the second insulating film thickness is thicker than the first insulating film thickness. 第１導電型の半導体層の一方の表面内に選択的に形成されたスイッチング素子領域と、
前記半導体層の表面内で前記スイッチング素子領域の外側に形成された１つないし複数の第２導電型のガードリング層と、
前記半導体層の表面内で前記ガードリング層の外側に前記ガードリング層を囲むように形成された第１導電型の高濃度ストッパー層と、
前記ガードリング層の上部を含み前記半導体層の表面に形成された第１の絶縁膜と、
前記ガードリング層及び前記高濃度ストッパー層の上部を除く前記第１の絶縁膜上に選択的に形成されたポリシリコンダイオードと、
前記ガードリング層の表面、前記ガードリング層間及び前記ガードリング層と前記ストッパー層の間の前記半導体層の上部における前記第１の絶縁膜上に選択的に形成されたポリシリコンフィールドプレート電極と、
前記ポリシリコンダイオード及び前記フィールドプレート電極の上部を含めた前記第１の絶縁膜上に形成された第２の絶縁膜と、
前記第２の絶縁膜を貫通して前記ポリシリコンダイオードに達するように形成された第１のコンタクト穴と、
前記第１のコンタクト穴を埋め込み前記ポリシリコンダイオードの上部の前記第２の絶縁膜上に形成された第１の電極と、
前記第２の絶縁膜を貫通して前記フィールドプレート電極に達するように形成された第２のコンタクト穴と、
前記第１の絶縁膜及び前記第２の絶縁膜を貫通して前記ガードリング層に達するように形成された第３のコンタクト穴と、
前記第２のコンタクト穴及び前記第３のコンタクト穴に埋め込まれるように形成され前記フィールドプレート電極と前記ガードリング層とを電気的に接続する第２の電極と
を備えることを特徴とする半導体装置。 A switching element region selectively formed in one surface of the first conductivity type semiconductor layer;
One or more second conductivity type guard ring layers formed outside the switching element region within the surface of the semiconductor layer;
A high-concentration stopper layer of a first conductivity type formed so as to surround the guard ring layer outside the guard ring layer within the surface of the semiconductor layer;
A first insulating film formed on a surface of the semiconductor layer including an upper portion of the guard ring layer;
A polysilicon diode selectively formed on the first insulating film excluding the upper portion of the guard ring layer and the high-concentration stopper layer;
A polysilicon field plate electrode selectively formed on the first insulating film on the surface of the guard ring layer, on the guard ring layer and on the semiconductor layer between the guard ring layer and the stopper layer;
A second insulating film formed on the first insulating film including the polysilicon diode and the upper part of the field plate electrode;
A first contact hole formed so as to penetrate the second insulating film and reach the polysilicon diode;
A first electrode embedded in the first contact hole and formed on the second insulating film above the polysilicon diode;
A second contact hole formed so as to penetrate the second insulating film and reach the field plate electrode;
A third contact hole formed so as to penetrate the first insulating film and the second insulating film and reach the guard ring layer;
A semiconductor device comprising: a second electrode formed so as to be embedded in the second contact hole and the third contact hole, and electrically connecting the field plate electrode and the guard ring layer. . 第１導電型の半導体層の一方の表面に第２導電型のベース層を選択的に形成する工程と、
前記半導体ベース層を取り囲むように前記半導体層の表面内に１つないし複数の第２導電型のガードリング層を選択的に形成する工程と、
前記半導体層の表面内で前記ガードリング層の外側に前記ガードリング層を囲むように第１導電型の高濃度ストッパー層を選択的に形成する工程と、
前記半導体ベース層中に第１導電型のソース層を選択的に形成する工程と、
前記半導体層と前記ソース層に挟まれた前記ベース層の表面に沿って第１の絶縁膜を形成する工程と、
前記複数のガードリング層の表面、前記ガードリング層間及び前記ガードリング層と前記ストッパー層の間の前記半導体層表面に第２の絶縁膜を形成する工程と、
前記第１の絶縁膜上であって前記ソース層と前記半導体層との間にゲート電極を形成する工程と、
前記第２の絶縁膜上にフィールドプレート電極を選択的に形成する工程と、
前記フィールドプレート電極の上部を含めた前記第２の絶縁膜の上部に第３の絶縁膜を形成する工程と、
前記第３の絶縁膜を貫通して前記フィールドプレート電極に達するように第１のコンタクト穴を形成する工程と、
前記第２の絶縁膜及び前記第３の絶縁膜を貫通して前記ガードリング層に達するように第２のコンタクト穴を形成する工程と、
前記ベース層及び前記ソース層に接する第１の電極を形成すると同時に、前記第１のコンタクト穴及び前記第２のコンタクト穴を埋め込み前記フィールドプレート電極と前記ガードリング層とを電気的に接続する第２の電極を形成する工程と
を備えることを特徴とする半導体装置の製造方法。 Selectively forming a second conductivity type base layer on one surface of the first conductivity type semiconductor layer;
Selectively forming one or more second-conductivity-type guard ring layers in the surface of the semiconductor layer so as to surround the semiconductor base layer;
Selectively forming a high-concentration stopper layer of a first conductivity type so as to surround the guard ring layer outside the guard ring layer within the surface of the semiconductor layer;
Selectively forming a first conductivity type source layer in the semiconductor base layer;
Forming a first insulating film along a surface of the base layer sandwiched between the semiconductor layer and the source layer;
Forming a second insulating film on the surface of the plurality of guard ring layers, between the guard ring layers and on the semiconductor layer surface between the guard ring layers and the stopper layer;
Forming a gate electrode on the first insulating film and between the source layer and the semiconductor layer;
Selectively forming a field plate electrode on the second insulating film;
Forming a third insulating film on the second insulating film including the upper part of the field plate electrode;
Forming a first contact hole so as to penetrate the third insulating film and reach the field plate electrode;
Forming a second contact hole so as to penetrate the second insulating film and the third insulating film to reach the guard ring layer;
A first electrode in contact with the base layer and the source layer is formed, and at the same time, a first contact hole and a second contact hole are embedded to electrically connect the field plate electrode and the guard ring layer. Forming a second electrode. A method of manufacturing a semiconductor device, comprising:
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