JP2006267999A - 駆動回路チップ及び表示装置 - Google Patents

Abstract

【課題】
ＥＭＩノイズを低減させた駆動回路及び表示装置を提供する。
【解決手段】
本発明の一態様にかかるソースドライバ１０３は、画像信号を画像信号出力端子１０９に出力するソースドライバ１０３であって、同じ水平期間内に外部から供給される第１及び第２の画像出力制御信号（ＸＳＴＢ１、ＸＳＴＢ２）とを含む複数の画像出力制御信号に応じて、第１のタイミングと第１のタイミングと異なる第２のタイミングとを含む複数のタイミングで画像信号を画像信号出力端子１０９に出力するものである。
【選択図】 図２

Description

本発明は、表示装置の駆動回路チップ及びその駆動回路チップを使用した表示装置に関し、特に、駆動回路チップのタイミング制御に関する。

近年、高度な映像・情報化社会の進展やマルチメディアシステムの普及に伴い、液晶表示装置などのフラットディスプレイの重要性はますます増大している。液晶表示装置は、低消費電力・薄型・軽量などの利点を有することから、携帯端末機器などの表示装置として幅広く応用されている。

従来から、液晶表示装置として、単純マトリクス駆動方式のものやアクティブマトリクス駆動方式のものなどが知られている（例えば、特許文献１〜３参照。）。図１２に示すように、アクティブマトリクス駆動方式の液晶表示装置１０は、アクティブマトリクス型の液晶表示パネル１１と、走査線を駆動するゲートドライバ１２と、データ線を駆動するソースドライバ１３と、表示データＸＤｎ及び各種のタイミング信号（ＸＣＬＫ、ＸＳＰ、ＸＳＴＢなど）などを供給するコントローラ１４などを備えている。

液晶表示パネル１１は、格子状に形成された複数の走査線（ゲート線ＧＬ）及び複数のデータ線（ソース線ＳＬ）と、マトリクス状に配列した画素電極と、ソース線ＳＬ及び画素電極に接続されたスイッチング素子であるＴＦＴ（Thin film transistor）とが形成されたＴＦＴアレイ基板と、画素電極に対向する対向電極が形成された対向基板と、これら両基板の間に挟持された液晶とを有する。

ゲートドライバ１２及びソースドライバ１３の出力側は、液晶表示パネル１１のゲート線ＧＬ及びソース線ＳＬにそれぞれ接続されている。コントローラ１４は、ＰＣなどの外部ホストから表示データが入力され、出力側がゲートドライバ１２及びソースドライバ１３に接続されている。

ゲートドライバ１２及びソースドライバ１３は、製造上の制限によりチップサイズが制限される。したがって、一つのチップで形成されたゲートドライバ１２及びソースドライバ１３が、それぞれゲート線ＧＬ及びソース線ＳＬに出力する出力数も制限されることとなる。このため、液晶表示パネル１１が大きい場合、複数個（複数チップ）のゲートドライバ１２及びソースドライバ１３を配置する必要がある。ここでは、ソースドライバ１３を２つ（ソースドライバＡ１３ａ、ソースドライバＢ１３ｂ）設けた場合について図示している。

液晶表示装置１０において表示を行う場合、ＰＣなどの外部ホストから表示データ（ビデオデータ）及び、垂直同期信号Ｖｓｙｎｃや水平同期信号Ｈｓｙｎｃなどの各種のタイミング信号がコントローラ１４に入力される。コントローラ１４からゲートドライバ１２には、各ゲート線ＧＬを順次選択するためのクロック信号及び選択パルス信号が入力される。また、コントローラ１４からソースドライバ１３には、各種タイミング信号や各ソース線ＳＬに対応し階調を示す表示データが送られる。ソースドライバ１３は、取得した表示データをＤ／Ａ変換することによって階調電圧を生成し、各ソース線ＳＬに画像信号として出力する。

ゲートドライバ１２から各ゲート線ＧＬにはパルス状の走査信号が供給され、ゲート線ＧＬに供給された走査信号がオンレベルのとき、そのゲート線ＧＬに接続されているＴＦＴが全てターンオンされる。ソースドライバ１３からソース線ＳＬに供給された画像信号は、ターンオンされたＴＦＴを介して画素電極に供給される。その後、走査信号がオフレベルとなり、ＴＦＴがターンオフされると、供給された画像信号にＴＦＴのフィードスルーによりオフセット電圧を加えた画素電圧が、次のフレームのゲート線ＧＬに走査信号が供給されるまでの間、液晶容量や補助容量などによって保持される。そして、各ゲート線ＧＬに順次走査信号を供給することにより、全ての画素電極に所定の画像信号が供給され、フレーム周期で画像信号の書き換えを行うことにより画像を表示することができる。

特開平０１−２００３９６号公報 特開平０７−１０４７０７号公報 特開平１０−３０１５３６号公報

ところで、液晶表示パネル１１に画像信号を供給するソースドライバ１３では、以下のような問題がある。従来のソースドライバ１３の問題点について、図１３を参照して説明する。ソースドライバ１３において、表示データ保持部１５の入力はコントローラ１４に接続されていると共に、その出力はラッチ回路１６に接続されている。ラッチ回路１６の出力はＤ／Ａコンバータ１７に接続され、Ｄ／Ａコンバータ１７の出力はバッファ１８に接続されている。また、ラッチ回路１６及びバッファ１８には、コントローラ１４から画像出力制御信号（ＸＳＴＢ）が入力される。

上記のような構成を有するソースドライバ１３において、まず、図１２中のソースドライバＡ１３ａに、液晶表示パネル１１の領域Ａにおける１本（液晶表示パネル１１の１／２本分）のゲート線ＧＬに接続されている画素電極分の表示データが、表示データ保持部１５に順次入力される。表示データ保持部１５は、順次入力された表示データを、展開保持する。保持された領域Ａの１本のゲート線ＧＬ分の表示データは画像出力制御信号（ＸＳＴＢ）の立ち上がりタイミングでラッチ回路１６にラッチされ、並列的かつ一斉にＤ／Ａコンバータ１７に出力される。続いて、画像出力制御信号（ＸＳＴＢ）の立ち下がりタイミングで、バッファ１８からソース線ＳＬに画像信号が出力される。図１４に示すように、このとき、１チップのソースドライバ１３から、領域Ａの１本のゲート線分の出力信号が全て一斉に出力されるため、１チップのソースドライバ１３において瞬時に発生するピーク電流が大きくなり、大きなＥＭＩ（Electro Magnetic Interference）ノイズが発生する問題があった。

本発明の一態様は、画像信号を画像信号出力端子に出力する駆動回路チップであって、同じ水平期間内に外部から供給される第１及び第２の画像出力制御信号とを含む複数の画像出力制御信号に応じて、第１のタイミングと前記第１のタイミングと異なる第２のタイミングとを含む複数のタイミングで前記画像信号を前記画像信号出力端子に出力するものである。このような構成を有することによって、１つの駆動回路チップにおいて同時に出力される信号の出力数を低減させることができるため、１チップの駆動回路において、そのピーク電流を低減し、それによってＥＭＩノイズを低減させることができる。

本発明によれば、１チップの駆動回路においてＥＭＩノイズを低減せることができる。

実施の形態１．
図１を参照して、本発明の実施の形態１にかかる表示装置について説明する。ここでは、表示装置の一例として、透過型のアクティブマトリクス液晶表示装置を説明する。図１は、本実施の形態における液晶表示装置１００の概略図である。液晶表示装置１００は、画像表示を行う液晶表示パネル１０１と、走査線（以下ゲート線ＧＬと参照される）を駆動する走査線ドライバ（以下ゲートドライバと参照される）１０２と、データ線（以下ソース線ＳＬと参照される）を駆動するデータ線ドライバ（以下ソースドライバと参照される）１０３を備えている。ここでは、ソースドライバ１０３を２つ配置した例を示している。図１において、ソースドライバＡ１０３ａとソースドライバＢ１０３ｂとが示されている。各ソースドライバ１０３は、一つの半導体チップとして形成されている。さらに、液晶表示装置１００は、デジタル信号である表示データ及び各種タイミング信号を供給するコントローラ１０４、電源（不図示）などを有している。

複数の画素から構成される表示領域を有する液晶表示パネル１０１は、ＴＦＴ（Thin Film Transistor）アレイ基板（不図示）とこれに対向配置される対向基板（不図示）との間に液晶を挟持した構成を有している。ＴＦＴアレイ基板上には、図１における水平方向にゲート線ＧＬ、垂直方向にソース線ＳＬがそれぞれ形成されている。ゲート線ＧＬとソース線ＳＬの交差点付近にはＴＦＴなどの能動素子が設けられている。また、ゲート線ＧＬとソース線ＳＬとの間には、マトリクス状に複数の画素電極が形成されている。ＴＦＴのゲートがゲート線ＧＬに、ソース／ドレインの一方の電極がソース線ＳＬに、他方の電極が画素電極に、それぞれ接続される。

一方、対向基板上にはコモン電極及びＲ（赤）、Ｇ（緑）Ｂ（青）のカラーフィルタが形成されている。コモン電極は、実際には画素電極と対向するように対向基板の略全面に形成される透明電極である。ゲートドライバ１０２から各ゲート線ＧＬにはパルス状の走査信号が供給される。ゲート線ＧＬに供給された走査信号がオンレベルのとき、そのゲート線ＧＬに接続されているＴＦＴが全てターンオンされる。ソースドライバ１０３からソース線ＳＬに供給された画像信号は、ターンオンされたＴＦＴを介して画素電極に供給される。その後、走査信号がオフレベルとなりＴＦＴがターンオフされると、供給された画像信号にＴＦＴのフィードスルーによりオフセット電圧を加えた画素電圧が、次のフレームのゲート線ＧＬに走査信号が供給されるまでの間、液晶容量や補助容量などによって保持される。そして、各ゲート線ＧＬに順次走査信号を供給することにより、全ての画素電極に所定の画像信号が供給され、フレーム周期で画像信号の書き換えを行うことにより画像を表示することができる。

画素電極の画素電圧とコモン電極の電圧との電圧差に応じて、画素電極−コモン電極間の液晶の配列が変化する。これによって、バックライト（不図示）から入射される光の透過量を制御する。液晶表示パネル１０１の各画素は、透過する光量に応じた色の濃淡とＲＧＢいずれかの色表示によりさまざまな色合いの表示を行う。なお、モノクロ表示の場合は、カラーフィルタを設けない。

本発明において注目すべき点は、ソースドライバ１０３である。以下、ソースドライバ１０３について、図２を参照して詳細に説明する。なお、ソースドライバＡ１０３ａとソースドライバＢ１０３ｂとは、同様の回路構成を備えている。本実施の形態にかかるソースドライバ１０３において、図１３に示す従来のソースドライバ１３と異なる点の１つ目は、データラッチ回路１０６からＤ／Ａコンバータ１０７への表示データの出力タイミングを複数有している点である。２つ目は、出力バッファ部１０８から画像信号出力端子１０９への画像信号の出力タイミングを複数有し、それぞれの出力タイミングが異なる点である。ここでは、１つのソースドライバ１０３の内部に制御信号の異なるデータラッチ回路１０６を２つ設け、それぞれ異なるタイミングで表示データを出力し、制御信号の異なる出力バッファ部１０８を２つ設ける場合について説明する。なお、説明を簡明にするため、水平方向の４列×１行分の画素を駆動するソースドライバ１０３について説明する。

図２に示すように、本実施の形態におけるソースドライバ１０３は、表示データ保持部１０５と、第１のラッチ回路Ａ１０６ａと、第２のラッチ回路Ｂ１０６ｂと、Ｄ／Ａコンバータ１０７と、出力バッファ部１０８と、画像信号出力端子１０９を備えている。出力バッファ部１０８としては、第１のラッチ回路Ａ１０６ａからの出力が（Ｄ／Ａコンバータ１０７を介して）入力される第１の出力バッファ部１０８ａと、第２のラッチ回路Ｂ１０６ｂからの出力が（Ｄ／Ａコンバータ１０７を介して）入力される第２の出力バッファ部１０８ｂとを備えている。図２に示す例において、第１の出力バッファ部１０８ａは、液晶表示パネル１０１における奇数番目のソース線ＳＬ（画像信号出力端子１０９ａ）に対応する信号を処理し、第２の出力バッファ部１０８ｂは、液晶表示パネル１０１の偶数番目のソース線ＳＬ（画像信号出力端子１０９ｂ）に対応する信号を処理する。

表示データ保持部１０５の入力はコントローラ１０４に接続されていると共に、その出力は第１のラッチ回路Ａ１０６ａ及び第２のラッチ回路Ｂ１０６ｂに接続されている。各ラッチ回路１０６の出力はＤ／Ａコンバータ１０７に接続され、Ｄ／Ａコンバータ１０７の出力は出力バッファ部１０８に接続されている。ソースドライバ１０３と液晶表示パネル１０１のソース線とは、複数の画像信号出力端子１０９を介して接続されている。出力バッファ部１０８から出力される画像信号は画像信号出力端子１０９を介して、液晶表示パネル１０１のそれぞれのソース線ＳＬに供給される。

表示データ保持部１０５は、コントローラ１０４からシーケンシャルに入力される表示データを展開・保持し、保持した表示データをパラレルに出力する。第１のラッチ回路Ａ１０６ａ及び第２のラッチ回路Ｂ１０６ｂは、表示データ保持部１０５からパラレルに出力された表示データを、それぞれのラッチタイミングでラッチし、Ｄ／Ａコンバータ１０７に対して出力する。Ｄ／Ａコンバータ１０７は、第１及び第２のラッチ回路１０６ａ、１０６ｂからの表示データを、それらに応じた階調電圧に変換する。第１の出力バッファ部１０８ａと第２の出力バッファ部１０８ｂとは、それぞれの出力タイミングにおいて、入力される階調電圧を液晶表示パネル１０１のソース線ＳＬに画像信号として出力する。

図３に出力バッファ部１０８の構成の一例を示す。出力バッファ部１０８は、出力バッファ１１０と、スイッチ１１１とを備えている。出力バッファ１１０の入力側はＤ／Ａコンバータ１０７に接続されており、出力側はスイッチ１１１に接続されている。出力バッファ１１０は、Ｄ／Ａコンバータ１０７から入力される階調電圧をインピーダンス変換して画像信号として出力する。スイッチ１１１は、コントローラ１０４から入力される画像出力制御信号に応じてオンとなり、出力バッファ１１０から供給される画像信号は画像信号出力端子１０９ａに出力される。

ここで、上述の構成を有するソースドライバ１０３を用いて液晶表示パネル１０１を駆動する場合の動作について、詳細に説明する。まず、ＰＣなどの外部ホストから表示データ（ビデオデータ）及び、垂直同期信号Ｖｓｙｎｃや水平同期信号Ｈｓｙｎｃなどの各種のタイミング信号がコントローラ０１４に入力される。コントローラ１０４からゲートドライバ１０２には、各ゲート線ＧＬを順次選択するためのクロック信号及び選択パルス信号が入力される。ゲートドライバ１０２は、クロック信号に従って、入力された選択パルス信号を順次転送しながら、各ゲート線ＧＬに走査信号を出力する。

一方、コントローラ１０４から各ソースドライバ１０３には、第１の画像出力制御信号と第２の画像出力制御信号を含む出力制御信号や階調を示す表示データが入力される。各ソースドライバ１０３は、各ゲート線が走査信号によって選択されている間に、その選択されたゲート線に接続された各画素に対して画像信号を供給する。

表示データ保持部１０５には、コントローラ１０４から、選択パルス信号ＸＳＰとクロック信号ＸＣＬＫが入力される。表示データ保持部１０５は、シフトレジスタと、複数のラッチが縦接続された入力データラッチブロックとを備えている。選択パルス信号ＸＳＰは、シフトレジスタに入力され、クロック信号ＸＣＬＫに同期して、順次後段に転送される。

シフトレジスタの各フリップフロップからの出力によって選択された各入力データラッチに、各ソース線ＳＬに対応する表示データがラッチされる。これによって、表示データ保持部１０５は、コントローラ１０４からシーケンシャルに入力された表示データを展開・保持する。

第１のラッチ回路Ａ１０６ａには、コントローラ１０４から、第１の画像出力制御信号である画像出力制御信号１（ＸＳＴＢ１）が入力されている。第１のラッチ回路Ａ１０６ａは、第３のタイミングである画像出力制御信号１（ＸＳＴＢ１）の立ち上がりエッジにおいて、表示データ保持部１０５からパラレルに出力されている表示データをラッチする。さらに、第１のラッチ回路Ａ１０６ａは、ラッチした表示データ（本例では奇数番目の２本のソース線ＳＬに対応する信号）を、パラレルにＤ／Ａコンバータ１０７に出力する。Ｄ／Ａコンバータ１０７は、入力された表示データに従って、階調電圧生成回路（不図示）で生成された複数の階調電圧からＤ／Ａ変換処理し、所望の階調電圧を出力バッファ部１０８に出力する。

画像出力制御信号１（ＸＳＴＢ１）は、各第１の出力バッファ部１０８ａのスイッチ１１１にも入力されている。第３のタイミングである画像出力制御信号１（ＸＳＴＢ１）の立ち上がりエッジにおいて第１の出力バッファ部１０８ａのスイッチ１１１はオフとなり、第１の出力バッファ部１０８ａの出力はハイインピーダンスとなる。第１の出力バッファ部１０８ａの出力がハイインピーダンスである間に、第１のラッチ回路Ａ１０６ａからのデジタル出力が、Ｄ／Ａコンバータ１０７によってＤ／Ａ変換される。そして、第１の出力バッファ部１０８ａに設けられた出力バッファ１１０は、Ｄ／Ａコンバータ１０７から入力される階調電圧をインピーダンス変換して画像信号として出力する。その後、第１のタイミングである画像出力制御信号１（ＸＳＴＢ１）の立ち下がりエッジにおいてスイッチ１１１がオンとなり、変換した画像信号は画像信号出力端子１０９ａに出力される。

第１のラッチ回路Ａ１０６ａに遅れて、第２のラッチ回路Ｂ１０６ｂが、表示データのラッチ及び出力を開始する。第２のラッチ回路Ｂ１０６ｂには、コントローラ１０４から、第２の画像出力制御信号である画像出力制御信号２（ＸＳＴＢ２）が入力されている。第２のラッチ回路Ｂ１０６ｂは、第４のタイミングである画像出力制御信号２（ＸＳＴＢ２）の立ち上がりエッジにおいて、表示データ保持部１０５からパラレルに出力されている表示データをラッチする。さらに、第２のラッチ回路Ｂ１０６ｂは、ラッチした表示データ（本例では偶数番目の２本のソース線ＳＬに対応する信号）を、パラレルにＤ／Ａコンバータ１０７に出力する。Ｄ／Ａコンバータ１０７は、入力された表示データに従って、階調電圧生成回路（不図示）で生成された複数の階調電圧からＤ／Ａ変換処理し、所望の階調電圧を出力バッファ１０８に出力する。

画像出力制御信号２（ＸＳＴＢ２）は、各第２の出力バッファ部１０８ｂのスイッチ１１１にも入力されている。第４のタイミングである画像出力制御信号２（ＸＳＴＢ２）の立ち上がりエッジにおいて第２の出力バッファ部１０８ｂのスイッチ１１１はオフとなり、第２の出力バッファ部１０８ｂの出力はハイインピーダンスとなる。第２の出力バッファ部１０８ｂの出力がハイインピーダンスである間に、第２のラッチ回路Ｂ１０６ｂからのデジタル出力が、Ｄ／Ａコンバータ１０７によってＤ／Ａ変換される。そして、第２の出力バッファ部１０８ｂに設けられた出力バッファ１１０は、Ｄ／Ａコンバータ１０７から入力される階調電圧をインピーダンス変換して画像信号として出力する。その後、第２のタイミングである画像出力制御信号２（ＸＳＴＢ２）の立ち下がりエッジにおいてスイッチ１１１がオンとなり、変換した画像信号を画像信号出力端子１０９ｂに出力する。

すなわち、表示データ保持部１０５において展開・保持された表示データは、ラッチ回路Ａ１０６ａとラッチ回路Ｂ１０６ｂとに第３のタイミングと第４のタイミングの異なるタイミングでラッチされる。そして、画像信号は、液晶表示パネル１０１の奇数列目のソース線ＳＬと偶数列目のソース線ＳＬにそれぞれ第１のタイミング又は第２のタイミングの異なるタイミングで出力される。つまり、本実施の形態における１つのソースドライバから同時に出力される画像信号の数が従来技術の１／２となる。

図４に、本実施の形態におけるソースドライバ１０３を用いたときのタイミングチャートを示す。図４（ａ）は、ゲート線ＧＬに供給される走査信号Ｇａｔｅである。同図（ｂ）は、本実施の形態におけるソースドライバ１０３のラッチ回路１０６及び出力バッファ部１０８に入力される画像出力制御信号である。同図（ｃ）は、液晶表示パネル１０１の各ソース線ＳＬに接続されている画素電極に供給される画像信号を示す。

図４（ａ）に示すように、ゲートドライバ１０２から各ゲート線ＧＬにはパルス状の走査信号が送られる。ゲート線ＧＬに供給された走査信号がオンレベルのとき、そのゲート線ＧＬに接続されているＴＦＴが全てターンオンされる。ＴＦＴがターンオンされた状態で、ソースドライバ１０３からソース線ＳＬに送られた画像信号がオンとなったＴＦＴを介して画素電極に供給される。その後、走査信号がオフレベルとなり、ＴＦＴがターンオフされると、画素電極と対向基板電極との電位差は、次の画像信号が画素電極に供給されるまでの間、液晶容量や補助容量などによって保持される。そして、各ゲート線ＧＬに順次走査信号を送ることにより、全ての画素電極に所定の画像信号が供給され、フレーム周期で画像信号の書き換えを行うことにより画像を表示することができる。

図４（ｂ）を参照して、上述のように、画像出力制御信号１（ＸＳＴＢ１）の立ち下がりエッジ（第１のタイミング）と画像出力制御信号２（ＸＳＴＢ２）の立ち下がりエッジ（第２のタイミング）とは、そのタイミングが異なる。画像出力制御信号１（ＸＳＴＢ１）の入力後、Δｔの時間長遅れたタイミングで画像出力制御信号２（ＸＳＴＢ２）が入力される。従って、本実施の形態においては、ソースドライバ１０３は、液晶表示パネル１０１の奇数列目に対して先に画像信号を出力し、その後偶数列目に対して画像信号を出力する。

上述のように、各ソース線ＳＬには２つの画像出力制御信号（ＸＳＴＢ１、ＸＳＴＢ２）のそれぞれの立ち下がりエッジ（第１のタイミング又は第２のタイミング）で画像信号が出力される。したがって、図４（ｃ）に示すように、奇数列目（１、３、・・・、２ｍ−１本目）（ｍ：自然数）のソース線ＳＬに接続されている画素電極には、図４（ｂ）に示す画像出力制御信号１（ＸＳＴＢ１）の立下りエッジ（第１のタイミング）に応じて画像信号が供給され、走査信号Ｇａｔｅがオンレベルの間に電荷が蓄積される。その後、偶数列目（２、４、・・・、２ｍ本目）（ｍ：自然数）のソース線ＳＬに接続されている画素電極には、図４（ｂ）に示す画像出力制御信号２（ＸＳＴＢ２）の立下りエッジ（第２のタイミング）に応じて画像信号が供給され、走査信号Ｇａｔｅがオンレベルの間に電荷が蓄積される。

また、各タイミングは、図４に示すように同一の水平期間において、（第３、第１、第４、第２）のタイミングの順番に限定されない。例えば、第１のタイミングが第４のタイミングより遅く、第２のタイミングより早くてもよい。すなわち、（第３、第４、第１、第２）のタイミングの順番としてもよい。また、（第３、第４、第２、第１）のタイミングの順番、（第４、第２、第３、第１）のタイミングの順番、（第４、第３、第２、第１）のタイミングの順番、（第４、第３、第１、第２）のタイミングの順番、（第３＝第４、第１、第２）のタイミングの順番、（第３＝第４、第２、第１）のタイミングの順番であってもよい。

図５に、このように駆動した場合にソースドライバ１０３内で消費される電源電流ＩＤＤを示す。図５において、従来、蓄積された１本のゲート線ＧＬ分の表示データが画像出力制御信号に応じてラッチ回路に一斉にロードされ、並列的かつ一斉にＤ／Ａコンバータに出力される場合に発生するピーク電流を破線で示す。図５からわかるように、本形態のソースドライバにおいて、２つの画像出力制御信号の立ち下がりエッジのタイミングがΔｔの時間分ずれているため、一つのソースドライバチップ内において瞬時に発生するピーク電流を抑制することが可能である。したがって、ピーク電流に起因して発生するＥＭＩ（Electro Magnetic Interference）ノイズを抑制することができる。

なお、本実施の形態においては、図１に示すように、ソースドライバＡ１０３ａとソースドライバＢ１０３ｂの同一の画像出力制御信号の入力端子は配線で接続されている。したがって、同一の画像出力制御信号は、ソースドライバＡ１０３ａ及びソースドライバＢ１０３ｂへ同じタイミングで入力される。つまり、液晶表示パネル１０１において、全ての奇数番目のソース線ＳＬには第１のタイミングで画像信号が供給され、全ての偶数番目のソース線ＳＬには第２のタイミングで画像信号が供給される。

しかし、ソースドライバＡ１０３ａとソースドライバＢ１０３ｂに入力される画像出力制御信号は、異なるタイミングの制御信号であってもよい。つまり、コントローラ１０４からソースドライバＡ１０３ａへの２本の画像出力制御信号を伝送する配線と、コントローラ１０４からソースドライバＢ１０３ｂへの２本の画像出力制御信号を伝送する配線を別に形成してもよい。つまり、ソースドライバＡ１０３ａからは、第１及び第２のタイミングで画像信号を画像信号出力端子に出力し、ソースドライバＢ１０３ｂは、第１及び第２のタイミングとは異なる、第５及び第６のタイミングで画像信号を画像信号出力端子１０９に出力してもよい。

上述の説明から理解されるように、ソースドライバ１０３の全てにおいて、１ライン分の表示データが表示データ保持部１０５に展開・保持された後に、画像出力制御信号に従って画像信号の出力が開始される。従って、画像出力制御信号のタイミングのずれΔｔは、任意に設定することが可能である。つまり、従来の技術においては、各ソースドライバへの表示データの入力タイミングにあわせて、信号出力のタイミングが決定されていたが、本形態においてはこれに拘束されるものではない。例えば、画像品質の点からは、Δｔが小さいことが好ましいであろう。一方、ソースドライバ内におけるＥＭＩ抑制の観点からは、Δｔを相応の大きさに設定することが必要とされる。

Δｔは、コントローラ１０４から入力される画像出力制御信号のタイミングを変えることによって、容易に変更することができる。例えば、コントローラ１０４内にカウンタを設けて調整することができる。このようにすることによって、例えば、ＥＭＩノイズが伝播する距離であるソースドライバ１０３内の配線間距離に応じて、画像出力制御信号のタイミング調整することができ、画像品質を維持しつつ、ＥＭＩノイズをより効果的に低減させることが可能である。

なお、本実施の形態においては、コントローラ１０４から供給される第ｎ（ｎ：自然数）の画像出力制御信号のｎは１と２に設定し、画像出力制御信号を２つ設けた場合について説明したが、これに限定されない。例えば、ｎは３以上に設定し、画像出力制御信号を３つ以上設けてもよい。このようにすることによって、ソースドライバ１０３から１度に出力される出力数を減らすことができ、さらにピーク電流を低減させＥＭＩノイズを低減させることができる。例えば、カラーＲＧＢに対応するように３つの異なるタイミングを設定し、各隣接画像信号出力端子からは、異なるタイミングにおいて画像信号を出力するようにすることができる。このとき、同一の色で出力タイミングが同じになるようにするのが好ましい。

実施の形態２．
実施の形態１においては、表示データはデジタル信号であったが、表示データはアナログ信号であってもよい。つまり、アナログ信号の表示データを複数のスイッチと複数のコンデンサから構成されるサンプルホールド回路に展開・保持してもよい。

図６は、実施の形態２にかかるソースドライバ１０３を示す回路図である。図６に示すように、実施の形態２にかかるソースドライバ１０３は、表示データ保持部１０５と、第１のサンプルホールド回路Ａ１１２ａと、第２のサンプルホールド回路Ｂ１１２ｂと、Ｄ／Ａコンバータ１０７と、出力バッファ１１１を備えている。本実施の形態において、実施の形態１と異なる点は、図１に示す第１のラッチ回路Ａ１０６ａに置き換えて第１のサンプルホールド回路Ａ１１２ａ、第２のラッチ回路Ｂ１０６ｂに置き換えて第２のサンプルホールド回路Ｂ１１２ｂを有している点である。

表示データ保持部１０５の入力はコントローラ１０４に接続されていると共に、その出力は第１のサンプルホールド回路Ａ１１２ａ及び第２のサンプルホールド回路Ｂ１１２ｂに接続されている。各サンプルホールド回路１１２の出力は出力バッファ１１０に接続されている。ソースドライバ１０３と液晶表示パネル１０１のソース線とは、複数の画像信号出力端子１０９を介して接続されている。出力バッファ部１０８から出力される画像信号は画像信号出力端子１０９を介して、液晶表示パネル１０１のそれぞれのソース線ＳＬに供給される。

図７にサンプルホールド回路１１２の一例を示す。図７に示すサンプルホールド回路１１２は、１サンプルホールド／１アンプ構成を有しており、サンプリングスイッチ１１３と、出力スイッチ１１４と、サンプリングコンデンサ１１５と、を備えている。サンプリングスイッチ１１３にはアナログの表示データが供給される。その他の例としてサンプルホールド回路が２系統である２サンプルホールド／１アンプ構成などでもよい。

ここで、上述の構成を有するソースドライバ１０３を用いて液晶表示パネル１０１を駆動する場合の動作について説明する。表示データ保持部１０５には、コントローラ１０４から、サンプリング信号ＸＳＰとクロック信号ＸＣＬＫが入力される。表示データ保持部１０５は、シフトレジスタ(不図示)を備えている。サンプリング信号ＸＳＰはシフトレジスタに入力され、クロック信号ＸＣＬＫに同期して、順次後段に転送される。

サンプルホールド回路Ａ１１２ａ及びサンプルホールド回路Ｂ１１２ｂに設けられているサンプリングスイッチ１１３は、サンプリング信号ＸＳＰに応じて制御される。サンプリングスイッチ１１３がオンとなると、各サンプリングコンデンサ１１５は、表示データ保持部１０５から出力されるアナログの表示データを保持する。これによって、サンプルホールド回路Ａ１１２ａ及びサンプルホールド回路Ｂ１１２ｂは、それぞれコントローラ１０４からシーケンシャルに入力された表示データを展開・保持する。

サンプルホールド回路Ａ１１２ａには、コントローラ１０４から、第１の画像出力制御信号である画像出力制御信号１（ＸＳＴＢ１）が入力されている。サンプルホールド回路Ａ１１２ａの出力スイッチ１１４は、画像出力制御信号１（ＸＳＴＢ１）によって制御される。また、サンプルホールド回路Ｂ１１２ｂには、コントローラ１０４から、第２の画像出力制御信号である画像出力制御信号２（ＸＳＴＢ２）が入力されている。サンプルホールド回路Ｂ１１２ｂの出力スイッチ１１４は、画像出力制御信号２（ＸＳＴＢ２）によって制御される。

サンプルホールド回路Ａ１１２ａは、第１のタイミングである画像出力制御信号１（ＸＳＴＢ１）の立ち下がりエッジにおいて、出力スイッチ１１４をターンオンし、サンプリングコンデンサ１１５に保持されているアナログの表示データを出力バッファ１１０に出力する。その後、出力バッファ１１０は、入力された表示データをインピーダンス変換し、画像信号として画像信号出力端子１０９ａに出力する。

サンプルホールド回路Ａ１１２ａにΔｔの時間長遅れて、サンプルホールド回路Ｂ１１２ｂが表示データのサンプリング及び出力を開始する。上述したように、第２のラッチ回路Ｂ１０６ｂには、コントローラ１０４から、第２の画像出力制御信号である画像出力制御信号２（ＸＳＴＢ２）が入力されている。サンプルホールド回路Ｂ１１２ｂは、第２のタイミングである画像出力制御信号１（ＸＳＴＢ２）の立ち下がりエッジにおいて、出力スイッチ１１４をターンオンし、サンプリングコンデンサ１１５に保持されているアナログの表示データを出力バッファ１１０に出力する。その後、出力バッファ１１０は、入力された表示データをインピーダンス変換し、画像信号として画像信号出力端子１０９ｂに出力する。

すなわち、第１の実施の形態と同様に、画像出力制御信号１（ＸＳＴＢ１）と画像出力制御信号２（ＸＳＴＢ２）でΔｔの時間タイミングをずらすことで、出力バッファ１１０から画像信号を異なるタイミングで出力することができる。つまり、画像信号は、液晶表示パネル１０１の奇数列目のソース線ＳＬと偶数列目のソース線ＳＬにそれぞれ第１のタイミング又は第２のタイミングの異なるタイミングで出力される。つまり、本実施の形態における１つのソースドライバから同時に出力される画像信号の数が従来技術の１／２となる。

これにより、一つのソースドライバチップ内において瞬時に発生するピーク電流を抑制することが可能である。したがって、ピーク電流に起因して発生するＥＭＩ（Electro Magnetic Interference）ノイズを抑制することができる。

実施の形態３．
第１の実施の形態、及び第２の実施の形態においては、画像出力制御信号１（ＸＳＴＢ１）と画像出力制御信号２（ＸＳＴＢ２）とはΔｔの時間ずれているため、奇数列目の画素電極への書き込み時間は偶数列目の書き込み時間よりもΔｔ長くなる。画素電極への画像信号の書き込み時間が十分にあれば、画質への影響はないが、表示パネルが大型化、高精細化すると、負荷容量が大きくなだけでなく、１水平期間が短くなるので、液晶へのすなわち、液晶表示パネル１０１において、奇数列目と偶数列目とで、交互に画素電極に書き込みが不足している列と、十分に書き込みされている列とが存在することになる。

また、従来の液晶表示装置において、図１５に示すように、ソースドライバＡ１３ａから画像信号が液晶表示パネル１１に供給された後、ソースドライバＢ１３ｂから、表示データに応じた画像信号が出力される。つまり、ソースドライバＢ１３ｂは、ソースドライバＡ１３ａの出力タイミングから遅れて、領域Ｂの１本のゲート線分の出力信号を全て一斉に出力する。

このような駆動方法においては、図１５に示すように、ソースドライバＡ１３ａにより駆動される領域ＡとソースドライバＢ１３ｂにより駆動される領域Ｂとで、所望の画像信号を供給する時間長が異なることになる。このため、先に画像信号が供給され供給時間が長い領域Ａと、その後に供給され、供給時間が短い領域Ｂとの間において、ブロック間の表示ムラが生じてしまう。

そこで、本実施の形態においては、図８に示すように、フレームごとに画像出力制御信号１（ＸＳＴＢ１）と画像出力制御信号２（ＸＳＴＢ２）のタイミングを前後させる。すなわち、フレームごとに奇数列目のソース線ＳＬと偶数列目のソース線ＳＬに画像信号を供給する第１のタイミングと第２のタイミング交互に前後させる。これにより、上述のようなブロック間の縦線の表示ムラを軽減させることができ、表示品質を向上させることが可能である。

実施の形態４．
本発明の実施の形態４について、図９を参照して説明する。図９は、実施の形態４にかかるソースドライバ１０３の構成の一例を示す図である。図９に示すように、本実施の形態にかかるソースドライバ１０３は、表示データ保持部１０５、ラッチ回路Ａ１０６ａ、ラッチ回路Ｂ１０６ｂ、正極用Ｄ／Ａコンバータ１０７ｐ、負極用Ｄ／Ａコンバータ１０７ｎ、出力バッファ部１２０を備える。本実施の形態にかかるソースドライバ１０３は、液晶表示パネル１０１をドット反転駆動するものである。図９において、図１と同一の構成要素には同一の符号を付し、その説明を省略する。

本実施の形態にかかるソースドライバ１０３において、実施の形態１との違いについて説明する。ドット反転駆動では、奇数列目の画像信号出力端子１０９ａ、１０９ｃ（ＸＯＵＴ１、ＸＯＵＴ３）から正極の画像信号が出力されているときに、偶数列目の画像信号出力端子１０９ｂ、１０９ｄ（ＸＯＵＴ２、ＸＯＵＴ４）から負極の画像信号が出力される。また、奇数列目の画像信号出力端子１０９ａ、１０９ｃ（ＸＯＵＴ１、ＸＯＵＴ３）から負極の画像信号が出力されているときに、偶数列目の画像信号出力端子１０９ｂ、１９ｄ（ＸＯＵＴ２、ＸＯＵＴ４）から正極の画像信号が出力される。このとき、正極の画像信号と負極の画像信号が同時に出力されるのが好ましい。

このため、本実施の形態にかかるソースドライバ１０３は、一水平期間の第１のタイミングで画像信号出力端子１０９ａ、１０９ｂ（ＸＯＵＴ１、ＸＯＵＴ２）から画像信号を出力し、第１のタイミングと異なる第２のタイミングで画像信号出力端子１０９ｃ、１０９ｄ（ＸＯＵＴ３、ＸＯＵＴ４）から画像信号を出力する。あるいは、水平期間の第１のタイミングで画像信号出力端子１０９ａ、１０９ｄ（ＸＯＵＴ１、ＸＯＵＴ４）から画像信号を出力し、第１のタイミングと同じ水平期間の第１のタイミングと異なる第２のタイミングで画像信号出力端子１０９ｂ、１０９ｃ（ＸＯＵＴ２、ＸＯＵＴ３）から画像信号を出力してもよい。

正極Ｄ／Ａコンバータ１０７ｐは、正極の階調電圧を選択する。また、負極Ｄ／Ａコンバータ１０７ｎは、負極の階調電圧を選択する。出力バッファ部１２０は、正極の階調電圧又は負極の階調電圧を切り替え出力する。

ここで、本実施の形態における出力バッファ部１２０について、図１０を参照して詳細に説明する。図１０は、出力バッファ部１２０の構成を示す図である。出力バッファ部１２０は、ストレートスイッチ１１６、クロススイッチ１１７、出力バッファ１１０、出力スイッチ１１１、中和スイッチ１１８、共通ノード１１９を備えている。

図９に示すように、表示データ保持部１０５の入力はコントローラ１０４に接続されていると共に、その出力はラッチ回路Ａ１０６ａ及びラッチ回路Ｂ１０６ｂに接続されている。各ラッチ回路１０６の出力はＤ／Ａコンバータ１０７に接続されている。ソースドライバ１０３と液晶表示パネル１０１のソース線とは、複数の画像信号出力端子１０９を介して接続される。出力バッファ部１２０から出力される画像信号は画像信号出力端子１０９を介して、液晶表示パネル１０１のそれぞれのソース線ＳＬに供給される。

ストレートスイッチ１１６は、正極用Ｄ／Ａコンバータ１０７ｐから入力される正極の階調電圧を奇数列目の画像信号出力端子１０９ａ、１０９ｃ（ＸＯＵＴ１、ＸＯＵＴ３）に供給するときにターンオンされる。また、ストレートスイッチ１１６は、負極用Ｄ／Ａコンバータ１０７ｎから入力される負極の階調電圧を偶数列目の画像信号出力端子１０９ｂ、１０９ｄ（ＸＯＵＴ２、ＸＯＵＴ４）に供給するときにターンオンされる。クロススイッチ１１７は、負極用Ｄ／Ａコンバータ１０７ｎから入力される負極の階調電圧を奇数列目の画像信号出力端子１０９ａ、１０９ｃ（ＸＯＵＴ１、ＸＯＵＴ３）に供給するときにターンオンされる。また、クロススイッチ１１７は、正極用Ｄ／Ａコンバータ１０７ｐから入力される正極の階調電圧を偶数列目の画像信号出力端子１０９ｂ、１０９ｄ（ＸＯＵＴ２、ＸＯＵＴ４）に供給するときにターンオンされる。すなわち、ストレートスイッチ１１６及びクロススイッチ１１７は、奇数列目の画像信号出力端子１０９ａ、１０９ｃ（ＸＯＵＴ１、ＸＯＵＴ３）及び偶数列目の画像信号出力端子１０９ｂ、１０９ｄ（ＸＯＵＴ２、ＸＯＵＴ４）に供給する画像信号の極性を反転させ、極性の切り替えを行う。ここで、ストレートスイッチ１１６及びクロススイッチ１１７を極性切り替え回路と呼ぶ。

ここで、上述の構成を有するソースドライバ１０３の動作について、図１１を参照して詳細に説明する。第１フレーム目では、極性信号ＸＰＯＬが"Ｈ"で、画像出力制御信号１（ＸＳＴＢ１）が画像出力制御信号２（ＸＳＴＢ２）より先に動作する。したがって、第１フレーム目では、画像出力制御信号１（ＸＳＴＢ１）の立ち上がりである第３のタイミング、その立ち下りである第１のタイミング、画像出力制御信号２（ＸＳＴＢ２）の立ち上がりである第４のタイミング、その立ち下がりである第２のタイミングの順番となっている。

極性切り替え回路には、コントローラ１０４から極性信号ＸＰＯＬが入力される。極性信号ＸＰＯＬが"Ｈ"となると、ストレートスイッチ１１６がターンオンされ、クロススイッチ１１７はターンオフされる。

第１の出力バッファ部１２０ａには、コントローラ１０４から第１の画像出力制御信号（ＸＳＴＢ１）が入力される。第１の画像出力制御信号（ＸＳＴＢ１）の立ち上がりエッジ（第３のタイミング）において、出力スイッチ１１１がターンオフされ、中和スイッチ１１８がターンオンされる。これにより、奇数列目の画像信号出力端子１０９ａ、１０９ｃの負極電圧と偶数列目の画像信号出力端子１０９ｂ、１０９ｄの正極電圧が中和される。すなわち、液晶表示パネル１０１の全ての奇数列目のデータ線ＤＬと偶数列目のデータ線ＤＬとを共通ノード１１９を介して短絡し、データ線の電圧を平均化する。

また、画像出力制御信号１（ＸＳＴＢ１）は、第１のラッチ回路Ａ１０６ａにも入力されている。第１のラッチ回路Ａ１０６ａは、第３のタイミングである画像出力制御信号１（ＸＳＴＢ１）の立ち上がりエッジにおいて、表示データ保持部１０５からパラレルに出力されている表示データをラッチする。ここでは、第１のラッチ回路Ａ１０６ａは、１列目のデータ線ＤＬに出力する正極の表示データと２列目データ線ＤＬに出力する負極の表示データとをラッチする。

さらに、ラッチ回路Ａ１０６ａは、ラッチした１列目の正極表示データを正極用Ｄ／Ａコンバータ１０７ｐに、２列目負極表示データを負極用のＤ／Ａコンバータ１０７ｎにそれぞれ出力する。それぞれのＤ／Ａコンバータ１０７ｐ、１０７ｎでは、入力された表示データにしたがって、階調電圧生成回路（不図示）で生成された複数の階調電圧からＤ／Ａ変換処理し、所望の階調電圧を第１の出力バッファ部１２０ａに出力する。

そして、第１の出力バッファ部１２０ａでは、各Ｄ／Ａコンバータ１０７ｐ又は１０７ｎから入力される階調電圧をインピーダンス変換し画像信号として出力する。その後、第１のタイミングである画像出力制御信号１（ＸＳＴＢ１）の立ち下がりエッジにおいてスイッチ１１１がオンとなり、変換した画像信号を画像信号出力端子１０９ａ及び１０９ｂ（ＸＯＵＴ１、ＸＯＵＴ２）に同時に出力する。具体的には、正極表示データに対応する正極画像信号が画像信号出力端子１０９ａ（ＸＯＵＴ１）から出力され、負極表示データに対応する負極画像信号が画像信号出力端子１０９ｂ（ＸＯＵＴ２）から出力される。

第１のラッチ回路Ａ１０６ａに遅れて、第２のラッチ回路Ｂ１０６ｂが、表示データのラッチ及び出力を開始する。第２のラッチ回路Ｂ１０６ｂには、コントローラ１０４から、第２の画像出力制御信号である画像出力制御信号２（ＸＳＴＢ２）が入力されている。第２のラッチ回路Ｂ１０６ｂは、第４のタイミングである画像出力制御信号２（ＸＳＴＢ２）の立ち上がりエッジにおいて、表示データ保持部１０５からパラレルに出力されている表示データをラッチする。ここでは、第２のラッチ回路Ｂ１０６ｂは、３列目のデータ線ＤＬに出力する正極の表示データと４列目データ線ＤＬに出力する負極の表示データとをラッチする。

さらに、第２のラッチ回路Ｂ１０６ｂは、ラッチした３列目の正極表示データを正極用Ｄ／Ａコンバータ１０７ｐに、４列目負極表示データを負極用のＤ／Ａコンバータ１０７ｎにそれぞれ出力する。それぞれのＤ／Ａコンバータ１０７ｐ、１０７ｎでは、入力された表示データにしたがって、階調電圧生成回路（不図示）で生成された複数の階調電圧からＤ／Ａ変換処理し、所望の階調電圧を第２の出力バッファ部１２０ｂに出力する。

そして、第２の出力バッファ部１２０ｂでは、各Ｄ／Ａコンバータ１０７ｐ又は１０７ｎから入力される階調電圧をインピーダンス変換し画像信号として出力する。その後、第２のタイミングである画像出力制御信号２（ＸＳＴＢ２）の立ち下がりエッジにおいてスイッチ１１１がオンとなり、変換した画像信号を画像信号出力端子１０９ｃ及び１０９ｄ（ＸＯＵＴ３、ＸＯＵＴ４）に同時に出力する。具体的には、正極表示データに対応する正極画像信号が画像信号出力端子１０９ｃ（ＸＯＵＴ３）から出力され、負極表示データに対応する負極画像信号が画像信号出力端子１０９ｄ（ＸＯＵＴ４）から出力される。

第１フレーム目の次の第２フレーム目では、極性信号ＸＰＯＬが"Ｌ"で、画像出力制御信号１（ＸＳＴＢ１）が画像出力制御信号２（ＸＳＴＢ２）より先に動作する。したがって、第２フレーム目では、画像出力制御信号１（ＸＳＴＢ１）の立ち上がりである第３のタイミング、その立ち下りである第１のタイミング、画像出力制御信号２（ＸＳＴＢ２）の立ち上がりである第４のタイミング、その立ち下がりである第２のタイミングの順番となっている。

極性切り替え回路には、コントローラ１０４から極性信号ＸＰＯＬが入力される。極性信号ＸＰＯＬが"Ｌ"となると、ストレートスイッチ１１６がターンオフされ、クロススイッチ１１７はターンオンされる。

第１の出力バッファ部１２０ａには、コントローラ１０４から第１の画像出力制御信号（ＸＳＴＢ１）が入力される。第１の画像出力制御信号（ＸＳＴＢ１）の立ち上がりエッジ（第３のタイミング）において、出力スイッチ１１１がターンオフされ、中和スイッチ１１８がターンオンされる。これにより、奇数列目の画像信号出力端子１０９ａ、１０９ｃの正極電圧と偶数列目の画像信号出力端子１０９ｂ、１０９ｄの負極電圧が中和される。すなわち、液晶表示パネル１０１の奇数列目のデータ線ＤＬを偶数列目のデータ線ＤＬとを共通ノード１１９を介して短絡し、両データ線の電圧を平均化する。

また、画像出力制御信号１（ＸＳＴＢ１）は、第１のラッチ回路Ａ１０６ａにも入力されている。第１のラッチ回路Ａ１０６ａは、第３のタイミングである画像出力制御信号１（ＸＳＴＢ１）の立ち上がりエッジにおいて、表示データ保持部１０５からパラレルに出力されている表示データをラッチする。ここでは、第１のラッチ回路Ａ１０６ａは、１列目のデータ線ＤＬに出力する負極の表示データと２列目データ線ＤＬに出力する正極の表示データとをラッチする。

そして、ラッチ回路Ａ１０６ａは、ラッチした１列目の負極表示データを負極用Ｄ／Ａコンバータ１０７ｎに、２列目の正極表示データを正極用のＤ／Ａコンバータ１０７ｐにそれぞれ出力する。それぞれのＤ／Ａコンバータ１０７ｐ、１０７ｎでは、入力された表示データにしたがって、階調電圧生成回路（不図示）で生成された複数の階調電圧からＤ／Ａ変換処理し、所望の階調電圧を第１の出力バッファ部１２０ａに出力する。

そして、第１の出力バッファ部１２０ａでは、各Ｄ／Ａコンバータ１０７ｐ又は１０７ｎから入力される階調電圧をインピーダンス変換し画像信号として出力する。その後、第１のタイミングである画像出力制御信号１（ＸＳＴＢ１）の立ち下がりエッジにおいてスイッチ１１１がオンとなり、変換した画像信号を画像信号出力端子１０９ａ及び１０９ｂ（ＸＯＵＴ１、ＸＯＵＴ２）に出力する。具体的には、負極表示データに対応する負極画像信号が画像信号出力端子１０９ａ（ＸＯＵＴ１）から出力され、正極表示データに対応する正極画像信号が画像信号出力端子１０９ｂ（ＸＯＵＴ２）から出力される。

第１のラッチ回路Ａ１０６ａに遅れて、第２のラッチ回路Ｂ１０６ｂが、表示データのラッチ及び出力を開始する。第２のラッチ回路Ｂ１０６ｂには、コントローラ１０４から、第２の画像出力制御信号である画像出力制御信号２（ＸＳＴＢ２）が入力されている。第２のラッチ回路Ｂ１０６ｂは、第４のタイミングである画像出力制御信号２（ＸＳＴＢ２）の立ち上がりエッジにおいて、表示データ保持部１０５からパラレルに出力されている表示データをラッチする。ここでは、第２のラッチ回路Ｂ１０６ｂは、３列目のデータ線ＤＬに出力する負極の表示データと４列目データ線ＤＬに出力する正極の表示データとをラッチする。

さらに、第２のラッチ回路Ｂ１０６ｂは、ラッチした３列目の負極表示データを負極用Ｄ／Ａコンバータ１０７ｎに、４列目正極表示データを正極用のＤ／Ａコンバータ１０７ｐにそれぞれ出力する。それぞれのＤ／Ａコンバータ１０７ｐ、１０７ｎでは、入力された表示データにしたがって、階調電圧生成回路（不図示）で生成された複数の階調電圧からＤ／Ａ変換処理し、所望の階調電圧を第２の出力バッファ部１２０ｂに出力する。

そして、第２の出力バッファ部１２０ｂでは、各Ｄ／Ａコンバータ１０７ｐ又は１０７ｎから入力される階調電圧をインピーダンス変換し画像信号として出力する。その後、第２のタイミングである画像出力制御信号２（ＸＳＴＢ２）の立ち下がりエッジにおいてスイッチ１１１がオンとなり、変換した画像信号を画像信号出力端子１０９ｃ及び１０９ｄ（ＸＯＵＴ３、ＸＯＵＴ４）に同時に出力する。具体的には、負極表示データに対応する負極画像信号が画像信号出力端子１０９ｃ（ＸＯＵＴ３）から出力され、正極表示データに対応する正極画像信号が画像信号出力端子１０９ｄ（ＸＯＵＴ４）から出力される。

第２フレーム目の次の第３フレーム目では、極性信号ＸＰＯＬが"Ｈ"で、画像出力制御信号２（ＸＳＴＢ２）が画像出力制御信号１（ＸＳＴＢ１）より先に動作する。したがって、第３フレーム目では、画像出力制御信号２（ＸＳＴＢ２）の立ち上がりである第４のタイミング、その立ち下りである第２のタイミング、画像出力制御信号１（ＸＳＴＢ１）の立ち上がりである第３のタイミング、その立ち下がりである第１のタイミングの順番となっている。

極性切り替え回路には、コントローラ１０４から極性信号ＸＰＯＬが入力される。極性信号ＸＰＯＬが"Ｈ"となると、ストレートスイッチ１１６がターンオンされ、クロススイッチ１１７はターンオフされる。

第２の出力バッファ部１２０ｂには、コントローラ１０４から第２の画像出力制御信号（ＸＳＴＢ２）が入力される。第２の画像出力制御信号（ＸＳＴＢ２）の立ち上がりエッジ（第４のタイミング）において、出力スイッチ１１１がターンオフされ、中和スイッチ１１８がターンオンされる。これにより、奇数列目の画像信号出力端子１０９ａ、１０９ｃの負極電圧と偶数列目の画像信号出力端子１０９ｂ、１０９ｄの正極電圧が中和される。すなわち、液晶表示パネル１０１の全ての奇数列目のデータ線ＤＬと偶数列目のデータ線ＤＬとを共通ノード１１９を介して短絡し、データ線の電圧を平均化する。

また、画像出力制御信号２（ＸＳＴＢ２）は、第２のラッチ回路Ｂ１０６ｂにも入力されている。第２のラッチ回路Ｂ１０６ｂは、第４のタイミングである画像出力制御信号２（ＸＳＴＢ２）の立ち上がりエッジにおいて、表示データ保持部１０５からパラレルに出力されている表示データをラッチする。ここでは、第２のラッチ回路Ｂ１０６ｂは、３列目のデータ線ＤＬに出力する正極の表示データと４列目データ線ＤＬに出力する負極の表示データとをラッチする。

さらに、ラッチ回路Ｂ１０６ｂは、ラッチした３列目の正極表示データを正極用Ｄ／Ａコンバータ１０７ｐに、４列目負極表示データを負極用のＤ／Ａコンバータ１０７ｎにそれぞれ出力する。それぞれのＤ／Ａコンバータ１０７ｐ、１０７ｎでは、入力された表示データにしたがって、階調電圧生成回路（不図示）で生成された複数の階調電圧からＤ／Ａ変換処理し、所望の階調電圧を第１の出力バッファ部１２０ａに出力する。

そして、第２の出力バッファ部１２０ｂでは、各Ｄ／Ａコンバータ１０７ｐ又は１０７ｎから入力される階調電圧をインピーダンス変換し画像信号として出力する。その後、第２のタイミングである画像出力制御信号２（ＸＳＴＢ２）の立ち下がりエッジにおいてスイッチ１１１がオンとなり、変換した画像信号を画像信号出力端子１０９ｃ及び１０９ｄ（ＸＯＵＴ３、ＸＯＵＴ４）に同時に出力する。具体的には、正極表示データに対応する正極画像信号が画像信号出力端子１０９ｃ（ＸＯＵＴ３）から出力され、負極表示データに対応する負極画像信号が画像信号出力端子１０９ｄ（ＸＯＵＴ４）から出力される。

第２のラッチ回路Ｂ１０６ｂに遅れて、第１のラッチ回路Ａ１０６ａが、表示データのラッチ及び出力を開始する。第１のラッチ回路Ａ１０６ａには、コントローラ１０４から、第１の画像出力制御信号である画像出力制御信号１（ＸＳＴＢ１）が入力されている。第１のラッチ回路Ａ１０６ａは、第３のタイミングである画像出力制御信号２（ＸＳＴＢ２）の立ち上がりエッジにおいて、表示データ保持部１０５からパラレルに出力されている表示データをラッチする。ここでは、第１のラッチ回路Ａ１０６ａは、１列目のデータ線ＤＬに出力する正極の表示データと２列目データ線ＤＬに出力する負極の表示データとをラッチする。

さらに、第１のラッチ回路Ａ１０６ａは、ラッチした１列目の正極表示データを正極用Ｄ／Ａコンバータ１０７ｐに、２列目の負極表示データを負極用のＤ／Ａコンバータ１０７ｎにそれぞれ出力する。それぞれのＤ／Ａコンバータ１０７ｐ、１０７ｎでは、入力された表示データにしたがって、階調電圧生成回路（不図示）で生成された複数の階調電圧からＤ／Ａ変換処理し、所望の階調電圧を第１の出力バッファ部１２０ａに出力する。

そして、第１の出力バッファ部１２０ａでは、各Ｄ／Ａコンバータ１０７ｐ又は１０７ｎから入力される階調電圧をインピーダンス変換し画像信号として出力する。その後、第１のタイミングである画像出力制御信号１（ＸＳＴＢ１）の立ち下がりエッジにおいてスイッチ１１１がオンとなり、変換した画像信号を画像信号出力端子１０９ａ及び１０９ｂ（ＸＯＵＴ１、ＸＯＵＴ２）に同時に出力する。具体的には、正極表示データに対応する正極画像信号が画像信号出力端子１０９ａ（ＸＯＵＴ１）から出力され、負極表示データに対応する負極画像信号が画像信号出力端子１０９ｂ（ＸＯＵＴ２）から出力される。

第３フレーム目の次の第４フレーム目では、極性信号ＸＰＯＬが"Ｌ"で、画像出力制御信号２（ＸＳＴＢ２）が画像出力制御信号１（ＸＳＴＢ１）より先に動作する。したがって、第４フレーム目では、画像出力制御信号２（ＸＳＴＢ２）の立ち上がりである第４のタイミング、その立ち下りである第２のタイミング、画像出力制御信号１（ＸＳＴＢ１）の立ち上がりである第３のタイミング、その立ち下がりである第１のタイミングの順番となっている。

極性切り替え回路には、コントローラ１０４から極性信号ＸＰＯＬが入力される。極性信号ＸＰＯＬが"Ｌ"となると、ストレートスイッチ１１６がターンオフされ、クロススイッチ１１７はターンオンされる。

第２の出力バッファ部１２０ｂには、コントローラ１０４から第２の画像出力制御信号（ＸＳＴＢ２）が入力される。第２の画像出力制御信号（ＸＳＴＢ２）の立ち上がりエッジ（第４のタイミング）において、出力スイッチ１１１がターンオフされ、中和スイッチ１１８がターンオンされる。これにより、奇数列目の画像信号出力端子１０９ａ、１０９ｃの正極電圧と偶数列目の画像信号出力端子１０９ｂ、１０９ｄの負極電圧が中和される。すなわち、液晶表示パネル１０１の奇数列目のデータ線ＤＬを偶数列目のデータ線ＤＬとを共通ノード１１９を介して短絡し、両データ線の電圧を平均化する。

また、画像出力制御信号２（ＸＳＴＢ２）は、第２のラッチ回路Ｂ１０６ｂにも入力されている。第２のラッチ回路Ｂ１０６ｂは、第４のタイミングである画像出力制御信号２（ＸＳＴＢ２）の立ち上がりエッジにおいて、表示データ保持部１０５からパラレルに出力されている表示データをラッチする。ここでは、第２のラッチ回路Ｂ１０６ｂは、３列目のデータ線ＤＬに出力する負極の表示データと４列目データ線ＤＬに出力する正極の表示データとをラッチする。

そして、ラッチ回路Ｂ１０６ｂは、ラッチした３列目の負極表示データを負極用Ｄ／Ａコンバータ１０７ｎに、４列目の正極表示データを正極用のＤ／Ａコンバータ１０７ｐにそれぞれ出力する。それぞれのＤ／Ａコンバータ１０７ｐ、１０７ｎでは、入力された表示データにしたがって、階調電圧生成回路（不図示）で生成された複数の階調電圧からＤ／Ａ変換処理し、所望の階調電圧を第２の出力バッファ部１２０ｂに出力する。

そして、第２の出力バッファ部１２０ｂでは、各Ｄ／Ａコンバータ１０７ｐ又は１０７ｎから入力される階調電圧をインピーダンス変換し画像信号として出力する。その後、第２のタイミングである画像出力制御信号２（ＸＳＴＢ２）の立ち下がりエッジにおいてスイッチ１１１がオンとなり、変換した画像信号を画像信号出力端子１０９ｃ及び１０９ｄ（ＸＯＵＴ３、ＸＯＵＴ４）に出力する。具体的には、負極表示データに対応する負極画像信号が画像信号出力端子１０９ｃ（ＸＯＵＴ３）から出力され、正極表示データに対応する正極画像信号が画像信号出力端子１０９ｄ（ＸＯＵＴ４）から出力される。

第２のラッチ回路Ｂ１０６ｂに遅れて、第１のラッチ回路Ａ１０６ａが、表示データのラッチ及び出力を開始する。第１のラッチ回路Ａ１０６ａには、コントローラ１０４から、第１の画像出力制御信号である画像出力制御信号１（ＸＳＴＢ１）が入力されている。第１のラッチ回路Ａ１０６ａは、第３のタイミングである画像出力制御信号１（ＸＳＴＢ１）の立ち上がりエッジにおいて、表示データ保持部１０５からパラレルに出力されている表示データをラッチする。ここでは、第１のラッチ回路Ａ１０６ａは、１列目のデータ線ＤＬに出力する負極の表示データと２列目データ線ＤＬに出力する正極の表示データとをラッチする。

さらに、第１のラッチ回路Ａ１０６ａは、ラッチした１列目の負極表示データを負極用Ｄ／Ａコンバータ１０７ｎに、２列目正極表示データを正極用のＤ／Ａコンバータ１０７ｐにそれぞれ出力する。それぞれのＤ／Ａコンバータ１０７ｐ、１０７ｎでは、入力された表示データにしたがって、階調電圧生成回路（不図示）で生成された複数の階調電圧からＤ／Ａ変換処理し、所望の階調電圧を第１の出力バッファ部１２０ａに出力する。

そして、第１の出力バッファ部１２０ａでは、各Ｄ／Ａコンバータ１０７ｐ又は１０７ｎから入力される階調電圧をインピーダンス変換し画像信号として出力する。その後、第１のタイミングである画像出力制御信号１（ＸＳＴＢ１）の立ち下がりエッジにおいてスイッチ１１１がオンとなり、変換した画像信号を画像信号出力端子１０９ａ及び１０９ｂ（ＸＯＵＴ１、ＸＯＵＴ２）に同時に出力する。具体的には、負極表示データに対応する負極画像信号が画像信号出力端子１０９ａ（ＸＯＵＴ１）から出力され、正極表示データに対応する正極画像信号が画像信号出力端子１０９ｂ（ＸＯＵＴ２）から出力される。

このように、画像信号は、液晶表示パネル１０１の各データ線に第１のタイミング又は第２のタイミングの異なるタイミングで出力される。つまり、実施の形態１のように本実施の形態における１つのソースドライバから同時に出力される画像信号の数は従来技術の１／２となる。これにより、一つのソースドライバチップ内において瞬時に発生するピーク電流を抑制することが可能である。したがって、ピーク電流に起因して発生するＥＭＩ（Electro Magnetic Interference）ノイズを抑制することができる。

また、さらに、本実施の形態にかかるソースドライバ１０３では、正極と負極の画像信号とを同時に出力している。そして、２つの出力制御信号（ＸＳＴＢ１、ＸＳＴＢ２）のタイミングを前後させ、４フレームを１サイクルとして、１列目と２列目のデータ線及び３列目と４列目のデータ線に画像信号を出力する順番を２フレームごとに交互に変更している。これにより、画質を向上させることができる。

実施の形態４においては、画像出力制御信号１（ＸＳＴＢ１）と画像出力制御信号２（ＸＳＴＢ２）の２つの信号を用いて、ソースドライバ１０３における表示データ及び画像信号の出力を制御したが、これに限定されるものではない。実施の形態１と同様に、３以上の画像出力制御信号（ＸＳＴＢ）を用いてもよい。例えば、カラーＲＧＢに対応するように３つの異なるタイミングを設定し、各隣接画像信号出力端子からは、異なるタイミングで画像信号を出力するようにすることができる。

このとき、同一の色で出力タイミングが同じになるようにするのが好ましい。ＲＧＢカラーのドット反転駆動では、Ｒ、Ｇ、Ｂそれぞれの単位画素ごとに画像信号の極性が反転する。したがって、Ｒ、Ｇ、Ｂ３色の単位画素からなる画素とこれに隣接する画素において、同一色の単位画素の極性は異なることとなる。

つまり、隣接する２つの画素に含まれる２つのＲの単位画素には、ｍを自然数として、画像信号出力端子ＸＯＵＴ（６ｍ−５）または画像信号出力端子ＸＯＵＴ（６ｍ−２）から、それぞれ異なる極性の画像信号が供給される。また、隣接する２つの画素に含まれる２つのＧの単位画素には、画像信号出力端子ＸＯＵＴ（６ｍ−４）または画像信号出力端子ＸＯＵＴ（６ｍ−１）から、それぞれ異なる極性の画像信号が供給される。そして、隣接する２つの画素に含まれる２つのＢの単位画素には、画像信号出力端子ＸＯＵＴ（６ｍ−３）または画像信号出力端子ＸＯＵＴ（６ｍ）からそれぞれことなる極性の画像信号が供給される。

このため、３つの画像出力制御信号（画像出力制御信号１（ＸＳＴＢ１）、画像出力制御信号２（ＸＳＴＢ２）、画像出力制御信号３（ＸＳＴＢ３））を設け、隣接する画素に含まれる同一色の単位画素に供給する画像信号を同時に出力する。すなわち、画像信号出力端子ＸＯＵＴ（６ｍ−５）と画像信号出力端子ＸＯＵＴ（６ｍ−２）とを画像出力制御信号１（ＸＳＴＢ１）で制御し、画像信号出力端子ＸＯＵＴ（６ｍ−４）と画像信号出力端子ＸＯＵＴ（６ｍ−１）とを画像出力制御信号２（ＸＳＴＢ２）で制御し、画像信号出力端子ＸＯＵＴ（６ｍ−３）と画像信号出力端子ＸＯＵＴ（６ｍ）とを画像出力制御信号３（ＸＳＴＢ３）で制御するのが好ましい。

なお、ここでは液晶表示装置を例として説明したが、これに限定されるものではない。本発明の駆動回路は、ＰＤＰ、有機ＥＬ表示装置などさまざまな画像表示装置に利用することが可能である。

実施の形態１にかかる表示装置の構成の一例を示す概略図である。 実施の形態１にかかる駆動回路の構成の一例を示す概略図である。 実施の形態１にかかる駆動回路の出力バッファ部の一例を示す概略図である。 実施の形態１にかかる駆動回路を用いた場合のタイミングチャートである。 実施の形態１にかかる駆動回路の動作を説明する波形図である。 実施の形態２にかかる駆動回路の構成の一例を示す概略図である。 実施の形態２にかかる駆動回路のサンプルホールド回路の一例を示す概略図である。 実施の形態３にかかる駆動回路の動作を説明するためのタイミングチャートである。 実施の形態４にかかる駆動回路の構成の一例を示す概略図である。 実施の形態４にかかる駆動回路のバッファ部の一例を示す概略図である。 実施の形態４にかかる駆動回路を用いた場合のタイミングチャートである。 従来の液晶表示装置の構成を示す図である。 従来の駆動回路の構成を示す図である。 従来の駆動回路の動作を説明する図である。 従来の駆動回路を用いた場合のタイミングチャートである。

符号の説明

１００ 液晶表示装置
１０１ 液晶表示パネル
１０２ ゲートドライバ
１０３ ソースドライバ
１０４ ＬＣＤコントローラ
１０５ 表示データ保持部
１０６ ラッチ回路
１０７ Ｄ／Ａコンバータ
１０８ 出力バッファ部
１０９ 画像信号出力端子
１１０ 出力バッファ
１１１ スイッチ
１１２ サンプルホールド回路
１１３ サンプリングスイッチ
１１４ 出力スイッチ
１１５ サンプリングコンデンサ
１１６ ストレートスイッチ
１１７ クロススイッチ
１１８ 中和スイッチ
１１９ 共通ノード
１２０ 出力バッファ部

Claims (14)

1. 画像信号を複数の画像信号出力端子に出力する駆動回路チップであって、
   同じ水平期間内に外部から供給される画像出力制御信号に応じて、第１のタイミングと前記第１のタイミングと異なる第２のタイミングとを含む複数のタイミングで前記画像信号を前記画像信号出力端子に出力する駆動回路チップ。
2. 前記複数の画像信号出力端子は、前記第１のタイミングに応じて前記画像信号を出力する第１の画像信号出力端子と、前記第２のタイミングに応じて前記画像信号を出力する第２の画像信号出力端子とを含み、
   前記第１の画像信号出力端子は、前記第２の画像信号出力端子の間に配置される請求項１に記載の駆動回路チップ。
3. 前記第１の画像信号出力端子は、前記駆動回路チップの奇数番目の画像信号出力端子で、前記第２の画像信号出力端子は、前記駆動回路チップの偶数番目の画像信号出力端子である請求項２に記載の駆動回路チップ。
4. 前記第１の画像信号出力端子は、ｍを自然数として前記駆動回路チップの（４ｍ−３）番目と（４ｍ−２）番目の画像信号出力端子で、前記第２の画像出力端子は、前記駆動回路チップの（４ｍ−１）番目と４ｍ番目の画像信号出力端子である請求項２に記載の駆動回路チップ。
5. 前記第１の画像信号出力端子は、ｍを自然数として前記駆動回路チップの（４ｍ−３）番目と４ｍ番目の画像信号出力端子で、前記第２の画像出力端子は、前記駆動回路チップの（４ｍ−２）番目と（４ｍ−１）番目の画像信号出力端子である請求項２に記載の駆動回路チップ。
6. 前記（４ｍ−３）番目と前記（４ｍ−１）番目の画像信号出力端子には、第１の極性の画像信号を供給し、前記（４ｍ−２）番目と前記４ｍ番目の画像信号出力端子には、前記第１の極性と異なる第２の極性の画像信号を供給する請求項４又は５に記載の駆動回路チップ。
7. 前記複数の画像信号出力端子は、第１のタイミングに応じて前記画像信号を出力する第１の画像信号出力端子と、前記第１のタイミングと異なる第２のタイミングに応じて前記画像信号を出力する第２の画像信号出力端子と、前記第１及び第２のタイミングと異なる第３のタイミングに応じて前記画像信号を出力する第３の画像信号出力端子とを含み、
   前記第１の画像信号出力端子は、ｍを自然数として前記駆動回路チップの（３ｍ−２）番目の画像信号出力端子であり、
   前記第２の画像出力端子は、前記駆動回路チップの（３ｍ−１）番目の画像信号出力端子であり、
   前記第３の画像信号出力端子は、前記駆動回路チップの（３ｍ）番目の画像信号出力端子である請求項１に記載の駆動回路チップ。
8. 前記第１の画像信号出力端子は、ｍを自然数として前記駆動回路チップの（６ｍ−５）番目と（６ｍ−２）番目の画像信号出力端子であり、
   前記第２の画像出力端子は、前記駆動回路チップの（６ｍ−４）番目と（６ｍ−１）番目の画像信号出力端子であり、
   前記第３の画像信号出力端子は、前記駆動回路チップの（６ｍ−３）番目と（６ｍ）番目の画像信号出力端子であり、
   前記（６ｍ−５）番目と前記（６ｍ−３）番目と前記（６ｍ−１）番目の画像信号出力端子には、第１の極性の画像信号を供給し、前記（６ｍ−４）番目と前記（６ｍ−２）番目と前記（６ｍ）番目の画像信号出力端子には、前記第１の極性と異なる第２の極性の画像信号を供給する請求項７に記載の駆動回路チップ。
9. 前記複数のタイミングの順番は、所定の水平期間又はフレーム期間で順番が異なるように制御される請求項１〜８のいずれか１項に記載の駆動回路チップ。
10. 前記駆動回路チップは、シーケンシャルに入力されたデジタルの表示データを展開保持しパラレルに出力する展開保持回路と、前記保持された表示データをＤ／Ａ変換するＤ／Ａ変換回路と、バッファ回路と、をさらに有し、
    前記展開保持回路は、前記表示データのうちの第１の表示データを第３のタイミングでラッチする第１のラッチ回路と、前記表示データのうちの第２の表示データを第４のタイミングでラッチする第２のラッチ回路とを備え、
    前記第１のラッチ回路からの出力と前記第２のラッチ回路からの出力をＤ／Ａ変換した階調電圧を前記バッファ回路を介して前記第１及び第２のタイミングで画像信号を前記画像信号出力端子に出力する請求項１〜９のいずれか１項に記載の駆動回路チップ。
11. 前記駆動回路チップは、シーケンシャルに入力されたアナログの表示データを展開保持しパラレルに出力する展開保持回路と、バッファ回路と、をさらに有し、
    前記展開保持回路は、複数のスイッチと容量とで構成され、前記表示データのうちの第１の表示データを前記第３のタイミングでラッチする第１のサンプルホールド回路と、前記表示データのうちの第２の表示データを前記第４のタイミングでラッチする第２のサンプルホールド回路とを備え、
    前記第１のサンプルホールド回路で保持された電圧及び前記第２のサンプルホールド回路で保持された電圧を前記バッファ回路を介して前記第１及び第２のタイミングで画像信号を前記画像信号出力端子に出力する請求項１〜９のいずれか１項に記載の駆動回路チップ。
12. 前記第１から第４のタイミングは、それぞれが異なるタイミングである請求項１０又は１１に記載の駆動回路チップ。
13. 前記第３と第４のタイミングは、同じタイミングである請求項１０又は１１に記載の駆動回路チップ。
14. 請求項１から１３のいずれか１項に記載の駆動回路チップと、
    前記駆動回路チップに画像出力制御信号を供給するコントローラと、
    前記駆動回路によって駆動される表示パネルとを備える表示装置。

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