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JP2005268472A - 強誘電体記憶装置及びその製造方法 - Google Patents

強誘電体記憶装置及びその製造方法 Download PDF

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JP2005268472A JP2004077679A JP2004077679A JP2005268472A JP 2005268472 A JP2005268472 A JP 2005268472A JP 2004077679 A JP2004077679 A JP 2004077679A JP 2004077679 A JP2004077679 A JP 2004077679A JP 2005268472 A JP2005268472 A JP 2005268472A
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Abstract

【課題】強誘電体キャパシタへの水素侵入を抑制する。
【解決手段】強誘電体記憶装置は、半導体基板11と、トランジスタ15と、半導体基板及びトランジスタ上に形成された絶縁膜16と、下部電極18と強誘電体膜19と上部電極20とを有する強誘電体キャパシタ22と、連続して形成された第1乃至第3の部分23a,23b,23cを有し、第1の部分は絶縁膜上に設けられ、第2の部分は下部電極、強誘電体膜及び上部電極の側面をそれぞれ覆い、第3の部分は上部電極の上面上に設けられている水素バリア膜23と、第2の部分上に形成された介在層24と、連続して形成された第4乃至第6の部分25a,25b,25cを有し、第4の部分は第1の部分の少なくとも一部と接触する第1の接触部分を備え、第5の部分は介在層上に設けられ、第6の部分は第3の部分上に設けられている第2の水素バリア膜25とを具備する。
【選択図】 図2

Description

本発明は、水素バリア膜を備えた強誘電体記憶装置及びその製造方法に関する。
近年、不揮発性半導体メモリの一つとして、強誘電体キャパシタを用いた強誘電体記憶装置(FeRAM:Ferro-electric Random Access Memory)が注目されている。
図50は、従来技術による強誘電体記憶装置の断面図を示す。図50に示すように、従来技術による強誘電体記憶装置は、半導体基板11にゲート電極13とソース/ドレイン拡散層14a,14bとを有するMOSFET15が形成され、このMOSFET15上に層間絶縁膜16が形成されている。この層間絶縁膜16上に強誘電体キャパシタ22が形成され、この強誘電体キャパシタ22は下部電極18と強誘電体膜19と上部電極20とで構成される。上部電極20は、コンタクト28を介してプレート線(PL)30に接続され、下部電極18は、コンタクト17を介してMOSFET15の一方のソース/ドレイン拡散層14aに接続されている。MOSFET15の他方のソース/ドレイン拡散層14bには、コンタクト29,33を介して、ビット線(BL)34が接続されている。このような強誘電体記憶装置において、強誘電体キャパシタ22に水素が侵入することを防止するために、水素バリア膜23で強誘電体キャパシタ22が覆われている。
しかしながら、水素バリア膜23は、強誘電体キャパシタ22の加工後の熱工程によって再結晶化が生じて変形したり、強誘電体キャパシタ22の加工時のフェンスが残存している部分においてフェンス物質のマイグレーションによって変形したりする。これにより、水素バリア膜23に破れた箇所が存在することがある。従って、強誘電体キャパシタ22の近傍のコンタクト29等から強誘電体キャパシタ22に水素が侵入し、水素バリア膜23の破れた箇所から水素が侵入して、キャパシタ特性を劣化させることがあった。
尚、本発明に関連する先行技術文献情報としては、次のようなものがある。
特開平2002-353414号公報
本発明は上記課題を解決するためになされたものであり、その目的とするところは、強誘電体キャパシタへの水素侵入を抑制することが可能な強誘電体記憶装置及びその製造方法を提供することにある。
本発明は、前記目的を達成するために以下に示す手段を用いている。
本発明の第1の視点による強誘電体記憶装置は、半導体基板と、前記半導体基板上に形成され、第1のゲート電極と第1及び第2の拡散層とを有する第1のトランジスタと、前記半導体基板及び前記第1のトランジスタ上に形成された第1の絶縁膜と、前記第1の絶縁膜上に選択的に形成され、第1の下部電極と第1の強誘電体膜と第1の上部電極とを有する第1の強誘電体キャパシタと、連続して形成された第1乃至第3の部分を有し、前記第1の部分は前記第1の絶縁膜上に設けられ、前記第2の部分は前記第1の下部電極の側面、前記第1の強誘電体膜の側面及び前記第1の上部電極の側面をそれぞれ覆い、前記第3の部分は前記第1の上部電極の上面上に設けられている第1の水素バリア膜と、前記第2の部分上に形成された第1の介在層と、連続して形成された第4乃至第6の部分を有し、前記第4の部分は前記第1の部分の少なくとも一部と接触する第1の接触部分を備え、前記第5の部分は前記第1の介在層上に設けられ、前記第6の部分は前記第3の部分上に設けられている第2の水素バリア膜とを具備する。
本発明の第2の視点による強誘電体記憶装置の製造方法は、半導体基板に第1のゲート電極と第1及び第2の拡散層とを有する第1のトランジスタを形成する工程と、前記半導体基板及び前記第1のトランジスタ上に第1の絶縁膜を形成する工程と、前記第1の絶縁膜上に第1の下部電極と第1の強誘電体膜と第1の上部電極とを有する第1の強誘電体キャパシタを形成する工程と、前記第1の強誘電体キャパシタ及び前記第1の絶縁膜上に第1の水素バリア膜を形成する工程と、前記第1の強誘電体キャパシタの側面における前記第1の水素バリア膜上に第1の介在層を形成する工程と、前記第1の介在層及び前記第1の水素バリア膜上に第2の水素バリア膜を形成し、前記第1の絶縁膜上における前記第1及び第2の水素バリア膜の少なくとも一部を接触させて第1の接触部分を形成する工程とを具備する。
本発明によれば、強誘電体キャパシタへの水素侵入を抑制することが可能な強誘電体記憶装置及びその製造方法を提供できる。
本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
A.COP(Capacitor On Plug)型
第1及び第2の実施形態に係る強誘電体記憶装置は、COP型のメモリセルの例である。
[1]第1の実施形態
第1の実施形態は、COP型のメモリセルであって、強誘電体キャパシタにおける上部電極、強誘電体膜、及び下部電極を1マスクで加工する例である。
[1−1]基本例1
図1は、本発明の第1の実施形態の基本例1に係る強誘電体記憶装置の概略的な平面図を示す。図2は、図1のII−II線に沿った強誘電体記憶装置の断面図を示す。以下に、第1の実施形態の基本例1に係る構造について説明する。
図1及び図2に示すように、半導体基板11には、素子領域を分離する素子分離領域12が形成され、素子領域には、ゲート電極13とソース/ドレイン拡散層14a,14bとを有するMOSFET15が形成されている。そして、MOSFET15上には層間絶縁膜16が形成されている。
層間絶縁膜16上には、強誘電体キャパシタ22が形成されている。この強誘電体キャパシタ22は、下部電極18と強誘電体膜19と上部電極20とで構成されている。これら下部電極18と強誘電体膜19と上部電極20とからなる3層は、1マスクでセル毎に加工されるため、これら3層の側面はほぼ一致している。また、これら3層の平面形状は、下層に行くほど大きくなっているか、又は、ほぼ同じ大きさになっている。
強誘電体キャパシタ22は、第1の水素バリア膜23で覆われている。この第1の水素バリア膜23は、連続して形成された第1乃至第3の部分23a,23b,23cを有している。前記第1の部分23aは、層間絶縁膜16上に設けられている。前記第2の部分23bは、下部電極18の側面、強誘電体膜19の側面及び上部電極20の側面をそれぞれ覆っている。前記第3の部分23cは、絶縁膜21を介して、上部電極20上に設けられている。
第1の水素バリア膜23は、第2の水素バリア膜25で覆われている。この第2の水素バリア膜25は、連続して形成された第4乃至第6の部分25a,25b,25cを有している。前記第4の部分25aは、第1の水素バリア膜23における第1の部分23a上に設けられている。前記第5の部分25bは、介在層24を介して、第1の水素バリア膜23における第2の部分23b上に設けられている。前記第6の部分25cは、第1の水素バリア膜23における第3の部分23c上に設けられている。
このような第1及び第2の水素バリア膜23,25には、第1及び第2の水素バリア膜23,25が接することで、第1の接触部分と第2の接触部分とが存在する。前記第1の接触部分は、下部電極18の下端部から層間絶縁膜16上における領域で、第1の部分23aと第4の部分25aとが接触する部分である。前記第2の接触部分は、上部電極20の上方における領域で、第3の部分23cと第6の部分25cとが接触する部分である。第1の接触部分は、強誘電体キャパシタ22の周囲をセル毎に囲むように存在している(図1参照)。
強誘電体キャパシタ22の上部電極20は、コンタクト28を介して、プレート線(PL)30に接続されている。強誘電体キャパシタ22の下部電極18は、下部電極18直下に設けられたコンタクト17を介して、MOSFET15の一方のソース/ドレイン拡散層14aに接続されている。MOSFET15の他方のソース/ドレイン拡散層14bには、コンタクト29,33及び配線60を介して、ビット線(BL)34が接続されている。
尚、第2の水素バリア膜25の膜厚は、第1の水素バリア膜23の膜厚とほぼ等しいか、第1の水素バリア膜23の膜厚よりも厚い方が望ましい。また、介在層24は、絶縁材や導電材等種々の材料で形成可能であるが、絶縁材で形成するのが望ましい。
図3乃至図11は、本発明の第1の実施形態の基本例1に係る強誘電体記憶装置の製造工程の断面図を示す。以下に、第1の実施形態の基本例1に係る製造方法について説明する。
まず、図3に示すように、半導体基板11内に素子分離を行うためのSTI(Shallow Trench Isolation)構造の素子分離領域12が形成される。その後、半導体基板11上にゲート電極13が形成され、このゲート電極13を挟むようにソース/ドレイン拡散層14a,14bが形成される。このようにして、MOSFET15が形成される。
次に、図4に示すように、半導体基板11及びMOSFET15上に層間絶縁膜16が堆積され、この層間絶縁膜16の上面が例えばCMP(Chemical Mechanical Polish)で平坦化される。この層間絶縁膜16の材料としては、例えば、BPSG(Boron Phosphorous Silicate Glass),P−TEOS(Plasma-Tetra Ethoxy Silane)などがあげられる。次に、層間絶縁膜16内に、ソース/ドレイン拡散層14aに接続するコンタクト17が形成される。
次に、図5に示すように、層間絶縁膜16及びコンタクト17上に、下部電極18、強誘電体膜19、上部電極20、及び絶縁膜21が順に堆積される。ここで、下部電極18は、例えば、Ir、IrO、Ru、RuO、Ptなどが含まれている材料で形成される。強誘電体膜19の材料としては、PZT、SBTなどがあげられる。上部電極20の材料としては、Pt、Ir、IrO、SRO、Ru、RuOなどがあげられる。
次に、図6に示すように、絶縁膜21、上部電極20、強誘電体膜19、及び下部電極18がパターニングされる。これにより、セル毎に強誘電体キャパシタ22が形成される。
次に、図7に示すように、スパッタリングやCVD(Chemical Vapor Deposition)法により、層間絶縁膜16の上面、強誘電体キャパシタ22の側面、及び絶縁膜21の上面及び側面に、絶縁性の第1の水素バリア膜23が形成される。この第1の水素バリア膜23の材料としては、例えば、Al,SiN,SiON,TiO,PZTなどがあげられる。次に、第1の水素バリア膜23上に介在層24が堆積される。この介在層24の材料としては、例えば、絶縁材の場合は、P−TEOS、O−TEOS、SOG、Al、SiN、SiON、PZT、SBTなど、導電材の場合は、TiAlNなどがあげられる。
次に、図8に示すように、介在層24が第1の水素バリア膜23が露出するまでエッチバックされ、第1の水素バリア膜23の側面にのみ介在層24が残される。
次に、図9に示すように、介在層24及び第1の水素バリア膜23上に、第2の水素バリア膜25が形成される。これにより、下部電極18の下端部付近及び上部電極20の上方において、第1及び第2の水素バリア膜23,25が接する。
次に、図10に示すように、第2の水素バリア膜25上に層間絶縁膜26が堆積され、この層間絶縁膜26の上面が平坦化される。次に、上部電極20を露出するコンタクトホール27が形成される。その後、例えば650℃の酸素雰囲気中で1時間などの条件で、高温の酸素アニールが行われ、強誘電体キャパシタ22のダメージの回復が図られる。
次に、図11に示すように、コンタクトホール27が例えばTi,TiN,Wなどを含む金属材で埋め込まれ、この金属材の上面が平坦化される。これにより、上部電極20に接続するコンタクト28が形成される。次に、ソース/ドレイン拡散層14bに接続するコンタクト29が形成される。ここで、コンタクト29のようにアスペクト比の高いコンタクトホールの埋め込みを可能にするには、プラズマCVD法を用いて金属材を埋め込むとよい。
次に、図2に示すように、例えばW、Cu、Al、TiNなどからなるプレート線30及び配線60が形成される。次に、層間絶縁膜31,32が形成され、配線60に接続するコンタクト33が形成される。その後、コンタクト33に接続するビット線34が形成される。このようにして強誘電体記憶装置が形成される。
上記第1の実施形態の基本例1によれば、下部電極18の下端部付近における強誘電体キャパシタ22とコンタクト29との間において、第1の水素バリア膜23の第1の部分23aと第2の水素バリア膜25の第4の部分25aとが接触しているため、強誘電体キャパシタ22の周囲を囲む第1の接触部分が存在する。これにより、第1の接触部分で、コンタクト29から介在層24を介して強誘電体キャパシタ22へ水素が侵入することを防止できるため、強誘電体キャパシタ22の劣化を防止でき、信頼性の高い強誘電体記憶装置を提供できる。
また、強誘電体キャパシタ22の側面に設けられた第1の水素バリア膜23の第2の部分23bは、介在層24を介して、第2の水素バリア膜25で覆われている。従って、製造工程中に第1の水素バリア膜23が部分的に破れても、第2の水素バリア膜25が存在するため、第1の水素バリア膜23の破れた箇所から強誘電体キャパシタ22へ水素が侵入することを防止できる。
[1−2]変形例1
第1の実施形態の変形例1は、上記基本例1における強誘電体キャパシタ近傍のコンタクト29を複数のコンタクトで形成したものである。
図12は、本発明の第1の実施形態の変形例1に係る強誘電体記憶装置の断面図を示す。以下に、第1の実施形態の変形例1に係る構造について説明する。
図12に示すように、第1の実施形態の変形例1において、上記基本例1と異なる点は、強誘電体キャパシタ22の近傍に位置するコンタクトが、例えば2つのコンタクト29−1,29−2で形成されている点である。ここで、コンタクト29−1は、コンタクト17と同時に形成すればよく、コンタクト29−2は、コンタクト28の形成後に形成すればよい。
上記第1の実施形態の変形例1によれば、上記基本例1と同様の効果を得ることができるだけでなく、さらに、上記基本例1よりもコンタクト29−1,29−2の開口や埋め込みが容易となる。
[1−3]変形例2
第1の実施形態の変形例2は、上記基本例1における第1の接触部分を変形させたものである。
図13は、本発明の第1の実施形態の変形例2に係る強誘電体記憶装置の概略的な平面図を示す。図14は、図14のXIV−XIV線に沿った強誘電体記憶装置の断面図を示す。以下に、第1の実施形態の変形例2に係る構造について説明する。
図13及び図14に示すように、第1の実施形態の変形例2において、上記基本例1と異なる点は、第1の水素バリア膜23における第1の部分23aと第2の水素バリア膜25における第4の部分25aとが接触する第1の接触部分の面積が少なくなっている点である。
つまり、上記基本例1のように第1及び第4の部分23a,25aが全面で接触するのではなく、下部電極18の下端部において、第2の水素バリア膜25に係る第4の部分25aと第5の部分25bとの境界部分Xのみが、第1の水素バリア膜23に係る第1の部分23aに接触している。そして、第1の部分23aと第4の部分25aとの間には、介在層24が存在している。
図15は、本発明の第1の実施形態の変形例2に係る強誘電体記憶装置の製造工程の断面図を示す。以下に、第1の実施形態の変形例2に係る製造方法について説明する。
まず、上記基本例1と同様に、図3乃至図7の工程を経て、強誘電体キャパシタ22を覆うように、第1の水素バリア膜23及び介在層24が堆積される。
次に、図15に示すように、介在層24がエッチバックされる。ここで、下部電極18の下端部付近の部分におけるエッチングが進み、この部分の第1の水素バリア膜23が露出する。そこで、この段階でエッチングをストップすることで、第2の部分23bだけでなく、第1の部分23a上にも介在層24が残る。
次に、図14に示すように、第1の水素バリア膜23及び介在層24上に第2の水素バリア膜25が堆積される。これにより、第2の水素バリア膜25に係る第4の部分25aと第5の部分25bとの境界部分Xが、第1の水素バリア膜23に接触する。その後は、上記基本例1と同様の製造方法であるため、説明は省略する。
上記第1の実施形態の変形例2によれば、上記基本例1と同様の効果を得ることができる。
さらに、変形例2では、第1及び第4の部分23a,25a間には、第2及び第5の部分23b,25b間と同じ材質の膜である介在層24が設けられている。従って、介在層24を低ストレスの絶縁膜で形成した場合、第1及び第4の部分23a,25aにおいても、水素バリア膜のストレスを緩和し、水素バリア膜の破れによる欠陥の発生を抑制することができる。
尚、図16に示すように、第4及び第5の部分25a,25bの境界部分Xにおける第2の水素バリア膜23は、第1の水素バリア膜23を突き抜けて、第1の水素バリア膜23下の層間絶縁膜16に達してもよい。
[1−4]変形例3
第1の実施形態の変形例3は、上記基本例1における第2の接触部分が存在しないものである。
図17は、本発明の第1の実施形態の変形例3に係る強誘電体記憶装置の概略的な平面図を示す。図18は、図17のXVIII−XVIII線に沿った強誘電体記憶装置の断面図を示す。以下に、第1の実施形態の変形例3に係る構造について説明する。
図17及び図18に示すように、第1の実施形態の変形例3において、上記基本例1と異なる点は、上部電極20の上方において、第1及び第2の水素バリア膜23,25が接触していない点である。つまり、第1の水素バリア膜23における第3の部分23cと第2の水素バリア膜25における第6の部分25cとの間に、介在層24が存在する。
図19は、本発明の第1の実施形態の変形例3に係る強誘電体記憶装置の製造工程の断面図を示す。以下に、第1の実施形態の変形例3に係る製造方法について説明する。
まず、上記基本例1と同様に、図3乃至図7の工程を経て、強誘電体キャパシタ22を覆うように、第1の水素バリア膜23及び介在層24が堆積される。
次に、図19に示すように、マスク層40を用いて、第1の水素バリア膜23の第1の部分23a上の介在層24のみがエッチングされる。これにより、強誘電体キャパシタ22の側面及び上面部分にのみ介在層24を残すことができる。
次に、図18に示すように、第1の水素バリア膜23及び介在層24上に第2の水素バリア膜25が堆積される。これにより、第1の水素バリア膜23における第3の部分23cと第2の水素バリア膜25における第6の部分25cとは接しない構造となる。その後は、上記基本例1と同様の製造方法であるため、説明は省略する。
上記第1の実施形態の変形例3によれば、上記基本例1と同様の効果を得ることができる。
さらに、変形例3では、強誘電体キャパシタ22を覆う部分である第2及び第5の部分23b,25b間や第3及び第6の部分23c,25c間に介在層24が存在するため、第2の水素バリア膜25のストレスが強誘電体キャパシタ22へ及ぼす影響を低減することができる。
[1−5]変形例4
第1の実施形態の変形例4は、上記基本例1におけるビット線の位置を変更したものである。
図20は、本発明の第1の実施形態の変形例4に係る強誘電体記憶装置の断面図を示す。以下に、第1の実施形態の変形例4に係る構造について説明する。
図20に示すように、第1の実施形態の変形例4において、上記基本例1と異なる点は、ビット線34を強誘電体キャパシタ22よりも下方に配置した点である。つまり、ビット線34は、強誘電体キャパシタ22下の層間絶縁膜16内に形成され、ソース/ドレイン拡散層14bにコンタクトを介して接続されている。
上記第1の実施形態の変形例4によれば、上記基本例1と同様の効果を得ることができる。
尚、図20では、強誘電体キャパシタ22の近傍にコンタクトが図示されていないが、センスアンプやデコーダにおけるコンタクトがセルに隣接して存在している場合があるため、第1の実施形態の変形例4は、このようなコンタクトから水素が侵入する場合に有効な構造であると言える。
[2]第2の実施形態
第2の実施形態は、COP型のメモリセルであって、強誘電体キャパシタにおける上部電極、強誘電体膜、及び下部電極を2マスクで加工する例である。
[2−1]基本例2
図21は、本発明の第2の実施形態の基本例2に係る強誘電体記憶装置の断面図を示す。以下に、第2の実施形態の基本例2に係る構造について説明する。
図21に示すように、第2の実施形態の基本例2において、上記第1の実施形態の基本例1と異なる点は、強誘電体キャパシタ22の構造である。つまり、基本例1では、強誘電体キャパシタ22が1マスクで形成されているのに対し、基本例2では、強誘電体キャパシタ22が2マスクで形成されている。従って、基本例2では、強誘電体膜19及び上部電極20と下部電極18とは異なるマスクで加工されるので、強誘電体膜19及び上部電極20と下部電極18とは異なる平面形状となる。
具体的には、下部電極18は、強誘電体膜19及び上部電極20よりも大きな平面形状となる。また、強誘電体膜19の側面は、上部電極20の側面とほぼ一致している。強誘電体膜19は、上部電極20よりも大きな平面形状か、上部電極20とほぼ同じ大きさの平面形状となっている。
図22乃至図25は、本発明の第2の実施形態の基本例2に係る強誘電体記憶装置の製造工程の断面図を示す。以下に、第2の実施形態の基本例2に係る製造方法について説明する。
まず、第1の実施形態の基本例1と同様に、図3及び図4の工程を経て、MOSFET15及びコンタクト17が形成される。
次に、図22に示すように、層間絶縁膜16及びコンタクト17上に、下部電極18、強誘電体膜19、及び上部電極20が順に堆積される。次に、上部電極20上に第1のマスク層41が堆積されてパターニングされる。
次に、図23に示すように、第1のマスク層41を用いて、強誘電体膜19及び上部電極20がパターニングされる。その後、第1のマスク層41は除去される。
次に、図24に示すように、上部電極20及び下部電極18上に第2のマスク層42が堆積されてパターニングされる。
次に、図25に示すように、第2のマスク層42を用いて、下部電極18がパターニングされる。これにより、2マスクで加工された強誘電体キャパシタ22が形成される。
次に、図21に示すように、第2のマスク層42及び層間絶縁膜16上に第1の水素バリア膜23が堆積される。その後は、第1の実施形態の基本例1と同様の製造方法であるため、説明は省略する。
尚、上記説明では、第2のマスク層42は、下部電極18の加工後も残しているが、除去してもよい。
上記第2の実施形態の基本例2によれば、上記第1の実施形態の基本例1と同様の効果を得ることができるだけでなく、さらに、基本例1と比べて、上部電極20と下部電極18とがショートする恐れを抑制できる。
[2−2]変形例1
第2の実施形態の変形例1は、上記基本例2における強誘電体キャパシタ近傍のコンタクト29を複数のコンタクトで形成したものである。
図26は、本発明の第2の実施形態の変形例1に係る強誘電体記憶装置の断面図を示す。以下に、第2の実施形態の変形例1に係る構造について説明する。
図26に示すように、第2の実施形態の変形例1において、上記基本例2と異なる点は、強誘電体キャパシタ22の近傍に位置するコンタクトが、例えば2つのコンタクト29−1,29−2で形成されている点である。ここで、コンタクト29−1は、コンタクト17と同時に形成すればよく、コンタクト29−2は、コンタクト28の形成後に形成すればよい。
上記第2の実施形態の変形例1によれば、上記基本例2と同様の効果を得ることができるだけでなく、さらに、上記基本例2よりもコンタクト29−1,29−2の開口や埋め込みが容易となる。
[2−3]変形例2
第2の実施形態の変形例2は、上記基本例2における第1の接触部分を変形させたものである。
図27は、本発明の第2の実施形態の変形例2に係る強誘電体記憶装置の断面図を示す。以下に、第2の実施形態の変形例2に係る構造について説明する。
図27に示すように、第2の実施形態の変形例2において、上記基本例2と異なる点は、第1の水素バリア膜23における第1の部分23aと第2の水素バリア膜25における第4の部分25aとが接触する第1の接触部分の面積が少なくなっている点である。
つまり、上記基本例2のように第1及び第4の部分23a,25aが全面で接触するのではなく、下部電極18の下端部において、第2の水素バリア膜25に係る第4の部分25aと第5の部分25bとの境界部分Xのみが、第1の水素バリア膜23に係る第1の部分23aに接触している。そして、第1の部分23aと第4の部分25aとの間には、介在層24が存在している。
上記第2の実施形態の変形例2によれば、上記基本例2と同様の効果を得ることができる。
さらに、変形例2では、第1及び第4の部分23a,25a間には、第2及び第5の部分23b,25b間と同じ材質の膜である介在層24が設けられている。従って、介在層24を低ストレスの絶縁膜で形成した場合、第1及び第4の部分23a,25aにおいても、水素バリア膜のストレスを緩和し、水素バリア膜の破れによる欠陥の発生を抑制することができる。
尚、図28に示すように、第4及び第5の部分25a,25bの境界部分Xにおける第2の水素バリア膜23は、第1の水素バリア膜23を突き抜けて、第1の水素バリア膜23下の層間絶縁膜16に達してもよい。
[2−4]変形例3
第2の実施形態の変形例3は、上記基本例2における第2の接触部分が存在しないものである。
図29は、本発明の第2の実施形態の変形例3に係る強誘電体記憶装置の断面図を示す。以下に、第2の実施形態の変形例3に係る構造について説明する。
図29に示すように、第2の実施形態の変形例3において、上記基本例2と異なる点は、上部電極20の上方において、第1及び第2の水素バリア膜23,25が接触していない点である。つまり、第1の水素バリア膜23における第3の部分23cと第2の水素バリア膜25における第6の部分25cとの間に、介在層24が存在する。
上記第2の実施形態の変形例3によれば、上記基本例2と同様の効果を得ることができる。
さらに、変形例3では、強誘電体キャパシタ22を覆う部分である第2及び第5の部分23b,25b間や第3及び第6の部分23c,25c間に介在層24が存在するため、第2の水素バリア膜25のストレスが強誘電体キャパシタ22へ及ぼす影響を低減することができる。また、第1及び第2の水素バリア膜23,25間の接続部分を気丈とすることにより、接続不良点を大幅に低減することもできる。
[2−5]変形例4
第2の実施形態の変形例4は、上記基本例2におけるビット線の位置を変更したものである。
図30は、本発明の第2の実施形態の変形例4に係る強誘電体記憶装置の断面図を示す。以下に、第2の実施形態の変形例4に係る構造について説明する。
図30に示すように、第2の実施形態の変形例4において、上記基本例2と異なる点は、ビット線34を強誘電体キャパシタ22よりも下方に配置した点である。つまり、ビット線34は、強誘電体キャパシタ22下の層間絶縁膜16内に形成され、ソース/ドレイン拡散層14bにコンタクトを介して接続されている。
上記第2の実施形態の変形例4によれば、上記基本例2と同様の効果を得ることができる。
B.オフセット型
[3]第3の実施形態
第3の実施形態は、オフセット型のメモリセルであって、強誘電体キャパシタにおける上部電極、強誘電体膜、及び下部電極を2マスクで加工する例である。
[3−1]基本例3
図31は、本発明の第3の実施形態の基本例3に係る強誘電体記憶装置の概略的な平面図を示す。図32は、図31のXXXII-XXXII線に沿った強誘電体記憶装置の断面図を示す。以下に、第3の実施形態の基本例3に係る構造について説明する。
図31及び図32に示すように、第3の実施形態の基本例3において、上記第2の実施形態の基本例2と異なる点は、強誘電体キャパシタ22の下部電極18とソース/ドレイン拡散層14aとの接続方法である。
第2の実施形態の基本例2では、コンタクト17は、強誘電体キャパシタ22の直下に配置していた。これに対し、第3の実施形態の基本例3では、コンタクト17は、強誘電体キャパシタ22の直下には配置せずに、下部電極18の下方以外の領域に配置する。そして、下部電極18をビット線34の延在方向と平行に延在させ、上部電極20及び強誘電体膜19が存在しない領域で下部電極18とソース/ドレイン拡散層14aを接続させている。
具体的には、次のようになっている。まず、下部電極18は、強誘電体膜19及び上部電極20よりも平面形状が大きい。このため、下部電極18は、強誘電体膜19及び上部電極20が存在する第1の領域と、強誘電体膜19及び上部電極20が存在しない第2の領域とを有する。そして、第2の領域における下部電極18上にコンタクト62が形成され、このコンタクト62上にプレート線30同一レベルに配線61が形成されている。この配線61は、ビット線34の延在方向と垂直な方向(例えばワード線方向)に、下部電極18よりもはみ出して延在する。このはみ出した領域において、配線61は、コンタクト17等を介して、ソース/ドレイン拡散層14aと接続されている。このようにして、下部電極18は、コンタクト62,17及び配線61などを介して、ソース/ドレイン拡散層14aと電気的に接続されている。
上記第3の実施形態の基本例3によれば、上記第2の実施形態の基本例2と同様の効果を得ることができる。
さらに、基本例3では、下部電極18に酸素防止能力が要求されないため、強誘電体キャパシタ22の段差を低減することができる。
[3−2]変形例1
第3の実施形態の変形例1は、上記基本例3における強誘電体キャパシタ近傍のコンタクト29を複数のコンタクトで形成したものである。
図33は、本発明の第3の実施形態の変形例1に係る強誘電体記憶装置の断面図を示す。以下に、第3の実施形態の変形例1に係る構造について説明する。
図33に示すように、第3の実施形態の変形例1において、上記基本例3と異なる点は、強誘電体キャパシタ22の近傍に位置するコンタクトが、2つのコンタクト29−1,29−2で形成されている点である。ここで、コンタクト29−1は、コンタクト17と同時に形成すればよく、コンタクト29−2は、コンタクト28の形成後に形成すればよい。
上記第3の実施形態の変形例1によれば、上記基本例3と同様の効果を得ることができるだけでなく、さらに、上記基本例3よりもコンタクト29−1、29−2の開口や埋め込みが容易となる。
[3−3]変形例2
第3の実施形態の変形例2は、上記基本例3における第1の接触部分を変形させたものである。
図34は、本発明の第3の実施形態の変形例2に係る強誘電体記憶装置の断面図を示す。以下に、第3の実施形態の変形例2に係る構造について説明する。
図34に示すように、第3の実施形態の変形例2において、上記基本例3と異なる点は、第1の水素バリア膜23における第1の部分23aと第2の水素バリア膜25における第4の部分25aとが接触する第1の接触部分の面積が少なくなっている点である。
つまり、上記基本例3のように第1及び第4の部分23a,25aが全面で接触するのではなく、下部電極18の下端部において、第2の水素バリア膜25に係る第4の部分25aと第5の部分25bとの境界部分Xのみが、第1の水素バリア膜23に係る第1の部分23aに接触している。そして、第1の部分23aと第4の部分25aとの間には、介在層24が存在している。
上記第3の実施形態の変形例2によれば、上記基本例3と同様の効果を得ることができる。
さらに、変形例2では、第1及び第4の部分23a,25a間には、第2及び第5の部分23b,25b間と同じ材質の膜である介在層24が設けられている。従って、介在層24を低ストレスの絶縁膜で形成した場合、第1及び第4の部分23a,25aにおいても、水素バリア膜のストレスを緩和し、水素バリア膜の破れによる欠陥の発生を抑制することができる。
尚、図35に示すように、第4及び第5の部分25a,25bの境界部分Xにおける第2の水素バリア膜23は、第1の水素バリア膜23を突き抜けて、第1の水素バリア膜23下の層間絶縁膜16に達してもよい。
[3−4]変形例3
第3の実施形態の変形例3は、上記基本例3における第2の接触部分が存在しないものである。
図36は、本発明の第3の実施形態の変形例3に係る強誘電体記憶装置の断面図を示す。以下に、第3の実施形態の変形例3に係る構造について説明する。
図36に示すように、第3の実施形態の変形例3において、上記基本例3と異なる点は、上部電極20の上方において、第1及び第2の水素バリア膜23,25が接触していない点である。つまり、第1の水素バリア膜23における第3の部分23cと第2の水素バリア膜25における第6の部分25cとの間に、介在層24が存在する。
上記第3の実施形態の変形例3によれば、上記基本例3と同様の効果を得ることができる。
さらに、変形例3では、強誘電体キャパシタ22を覆う部分である第2及び第5の部分23b,25b間や第3及び第6の部分23c,25c間に介在層24が存在するため、第2の水素バリア膜25のストレスが強誘電体キャパシタ22へ及ぼす影響を低減することができる。
[3−5]変形例4
第3の実施形態の変形例4は、上記基本例3におけるビット線の位置を変更したものである。
図37は、本発明の第3の実施形態の変形例4に係る強誘電体記憶装置の断面図を示す。以下に、第3の実施形態の変形例4に係る構造について説明する。
図37に示すように、第3の実施形態の変形例4において、上記基本例3と異なる点は、ビット線34を強誘電体キャパシタ22よりも下方に配置した点である。つまり、ビット線34は、強誘電体キャパシタ22下の層間絶縁膜16内に形成され、ソース/ドレイン拡散層14bにコンタクトを介して接続されている。
上記第3の実施形態の変形例4によれば、上記基本例3と同様の効果を得ることができる。
C.TC並列ユニット直列接続型
第4及び第5の実施形態に係る強誘電体記憶装置は、TC並列ユニット直列接続型のメモリセルの例である。ここで、TC並列ユニット直列接続型のメモリセルとは、メモリセルトランジスタ(T)のソース/ドレイン間にキャパシタ(C)の両端をそれぞれ接続し、これをユニットセルとし、このユニットセルを複数直列に接続したメモリセルのことをいう。
[4]第4の実施形態
第4の実施形態は、TC並列ユニット直列接続型のメモリセルであって、強誘電体キャパシタにおける上部電極、強誘電体膜、及び下部電極を1マスクで加工する例である。
[4−1]基本例4
図38は、本発明の第4の実施形態の基本例4に係る強誘電体記憶装置の概略的な平面図を示す。図39は、図38のXXXIX-XXXIX線に沿った強誘電体記憶装置の断面図を示す。以下に、第4の実施形態の基本例4に係る構造について説明する。
図38及び図39に示すように、第4の実施形態の基本例4において、上記第1の実施形態の基本例1と異なる点は、TC並列ユニット直列接続型のセル構造になっている点である。この基本例4は、具体的には次のような構造になっている。
第1のセルは、MOSFET15aと強誘電体キャパシタ22aとで構成されている。この第1のセルにおいて、ソース/ドレイン拡散層14aには、強誘電体キャパシタ22aの下部電極18が電気的に接続され、ソース/ドレイン拡散層14bには、コンタクト29及び配線50を介して強誘電体キャパシタ22aの上部電極20が電気的に接続されている。これにより、MOSFET15aのソース/ドレイン拡散層14a,14bと強誘電体キャパシタ22aの上部電極20及び下部電極18とが並列に接続されている。
第2のセルは、MOSFET15bと強誘電体キャパシタ22bとで構成されている。この第2のセルにおいて、ソース/ドレイン拡散層14cには、強誘電体キャパシタ22bの下部電極18が電気的に接続され、ソース/ドレイン拡散層14bには、コンタクト29及び配線50を介して強誘電体キャパシタ22bの上部電極20が電気的に接続されている。これにより、MOSFET15bのソース/ドレイン拡散層14b,14cと強誘電体キャパシタ22bの上部電極20及び下部電極18とが並列に接続されている。
そして、第1及び第2のセルにおいて、ソース/ドレイン拡散層14bと上部電極20との接続部分を共有することで、第1及び第2のセルが直列に接続されて1ブロックが構成されている。
尚、1ブロックは2セルに限定されず、1ブロックは複数個のセルを直列接続して構成しても勿論よい。また、図示していないが、ブロックの端部にはブロックを選択するためのブロック選択トランジスタが配置され、このブロック選択トランジスタのソース/ドレインの一方はブロックに接続され、ソース/ドレインの他方はビット線に接続される。
上記第4の実施形態の基本例4によれば、上記第2の実施形態の基本例2と同様の効果を得ることができる。
さらに、基本例4では、アクティブ状態でビット線につながるメモリセルの数が減少するため、ビット線の寄生容量が減少し、信号量が大きくなる。このため、ダメージ防御効果で得られる信号増大量を格段に大きくできる。
[4−2]変形例1
第4の実施形態の変形例1は、上記基本例4における強誘電体キャパシタ近傍のコンタクト29を複数のコンタクトで形成したものである。
図40は、本発明の第4の実施形態の変形例1に係る強誘電体記憶装置の断面図を示す。以下に、第4の実施形態の変形例1に係る構造について説明する。
図40に示すように、第4の実施形態の変形例1において、上記基本例4と異なる点は、強誘電体キャパシタ22a,22bの近傍に位置するコンタクトが、2つのコンタクト29−1,29−2で形成されている点である。ここで、コンタクト29−1は、コンタクト17と同時に形成すればよく、コンタクト29−2は、コンタクト28の形成後に形成すればよい。
上記第4の実施形態の変形例1によれば、上記基本例4と同様の効果を得ることができるだけでなく、さらに、上記基本例4よりもコンタクト29−1,29−2の開口や埋め込みが容易となる。
[4−3]変形例2
第4の実施形態の変形例2は、上記基本例4における第1の接触部分を変形させたものである。
図41は、本発明の第4の実施形態の変形例2に係る強誘電体記憶装置の断面図を示す。以下に、第4の実施形態の変形例2に係る構造について説明する。
図41に示すように、第4の実施形態の変形例2において、上記基本例4と異なる点は、第1の水素バリア膜23における第1の部分23aと第2の水素バリア膜25における第4の部分25aとが接触する第1の接触部分の面積が少なくなっている点である。
つまり、上記基本例4のように第1及び第4の部分23a,25aが全面で接触するのではなく、下部電極18の下端部において、第2の水素バリア膜25に係る第4の部分25aと第5の部分25bとの境界部分Xのみが、第1の水素バリア膜23に係る第1の部分23aに接触している。そして、第1の部分23aと第4の部分25aとの間には、介在層24が存在している。
上記第4の実施形態の変形例2によれば、上記基本例4と同様の効果を得ることができる。
さらに、変形例2では、第1及び第4の部分23a,25a間には、第2及び第5の部分23b,25b間と同じ材質の膜である介在層24が設けられている。従って、介在層24を低ストレスの絶縁膜で形成した場合、第1及び第4の部分23a,25aにおいても、水素バリア膜のストレスを緩和し、水素バリア膜の破れによる欠陥の発生を抑制することができる。
尚、図42に示すように、第4及び第5の部分25a,25bの境界部分Xにおける第2の水素バリア膜23は、第1の水素バリア膜23を突き抜けて、第1の水素バリア膜23下の層間絶縁膜16に達してもよい。
[4−4]変形例3
第4の実施形態の変形例3は、上記基本例4における第2の接触部分が存在しないものである。
図43は、本発明の第4の実施形態の変形例3に係る強誘電体記憶装置の断面図を示す。以下に、第4の実施形態の変形例3に係る構造について説明する。
図43に示すように、第4の実施形態の変形例3において、上記基本例4と異なる点は、上部電極20の上方において、第1及び第2の水素バリア膜23,25が接触していない点である。つまり、第1の水素バリア膜23における第3の部分23cと第2の水素バリア膜25における第6の部分25cとの間に、介在層24が存在する。
上記第4の実施形態の変形例3によれば、上記基本例4と同様の効果を得ることができる。
さらに、変形例3では、強誘電体キャパシタ22を覆う部分である第2及び第5の部分23b,25b間や第3及び第6の部分23c,25c間に介在層24が存在するため、第2の水素バリア膜25のストレスが強誘電体キャパシタ22へ及ぼす影響を低減することができる。
[5]第5の実施形態
第5の実施形態は、TC並列ユニット直列接続型のメモリセルであって、強誘電体キャパシタにおける上部電極、強誘電体膜、及び下部電極を2マスクで加工する例である。
[5−1]基本例5
図44は、本発明の第5の実施形態の基本例5に係る強誘電体記憶装置の断面図を示す。以下に、第5の実施形態の基本例5に係る構造について説明する。
図44に示すように、第5の実施形態の基本例5において、上記第4の実施形態の基本例4と異なる点は、強誘電体キャパシタ22a,22bの構造である。つまり、基本例4では、強誘電体キャパシタ22a,22bが1マスクでそれぞれ形成されているのに対し、基本例5では、強誘電体キャパシタ22a,22bが2マスクでそれぞれ形成されている。従って、基本例5では、強誘電体膜19及び上部電極20と下部電極18とは異なるマスクで加工されるので、強誘電体膜19及び上部電極20と下部電極18とは異なる平面形状となる。
具体的には、下部電極18は、強誘電体膜19及び上部電極20よりも大きな平面形状となる。また、強誘電体膜19の側面は、上部電極20の側面とほぼ一致している。強誘電体膜19は、上部電極20よりも大きな平面形状か、上部電極20とほぼ同じ大きさの平面形状となっている。
上記第5の実施形態の基本例5によれば、上記第4の実施形態の基本例4と同様の効果を得ることができるだけでなく、さらに、基本例4と比べて、上部電極20と下部電極18とがショートする恐れを抑制できる。
[5−2]変形例1
第5の実施形態の変形例1は、上記基本例5における強誘電体キャパシタ近傍のコンタクト29を複数のコンタクトで形成したものである。
図45は、本発明の第5の実施形態の変形例1に係る強誘電体記憶装置の断面図を示す。以下に、第5の実施形態の変形例1に係る構造について説明する。
図45に示すように、第5の実施形態の変形例1において、上記基本例5と異なる点は、強誘電体キャパシタ22aの近傍に位置するコンタクトが、2つのコンタクト29a−1,29a−2で形成され、強誘電体キャパシタ22bの近傍に位置するコンタクトが、2つのコンタクト29b−1,29b−2で形成されている点である。ここで、コンタクト29a−1,29b−1は、コンタクト17と同時に形成すればよく、コンタクト29a−2,29b−2は、コンタクト28a,28bの形成後に形成すればよい。
上記第5の実施形態の変形例1によれば、上記基本例5と同様の効果を得ることができるだけでなく、さらに、上記基本例5よりもコンタクト29a−1,29a−2,29b−1,29b−2の開口や埋め込みが容易となる。
[5−3]変形例2
第5の実施形態の変形例2は、上記基本例5における第1の接触部分を変形させたものである。
図46は、本発明の第5の実施形態の変形例2に係る強誘電体記憶装置の断面図を示す。以下に、第5の実施形態の変形例2に係る構造について説明する。
図46に示すように、第5の実施形態の変形例2において、上記基本例5と異なる点は、第1の水素バリア膜23における第1の部分23aと第2の水素バリア膜25における第4の部分25aとが接触する第1の接触部分の面積が少なくなっている点である。
つまり、上記基本例5のように第1及び第4の部分23a,25aが全面で接触するのではなく、下部電極18の下端部において、第2の水素バリア膜25に係る第4の部分25aと第5の部分25bとの境界部分Xのみが、第1の水素バリア膜23に係る第1の部分23aに接触している。そして、第1の部分23aと第4の部分25aとの間には、介在層24が存在している。
上記第5の実施形態の変形例2によれば、上記基本例5と同様の効果を得ることができる。
さらに、変形例2では、第1及び第4の部分23a,25a間には、第2及び第5の部分23b,25b間と同じ材質の膜である介在層24が設けられている。従って、介在層24を低ストレスの絶縁膜で形成した場合、第1及び第4の部分23a,25aにおいても、水素バリア膜のストレスを緩和し、水素バリア膜の破れによる欠陥の発生を抑制することができる。
尚、図47に示すように、第4及び第5の部分25a,25bの境界部分Xにおける第2の水素バリア膜23は、第1の水素バリア膜23を突き抜けて、第1の水素バリア膜23下の層間絶縁膜16に達してもよい。
[5−4]変形例3
第5の実施形態の変形例3は、上記基本例5における第2の接触部分が存在しないものである。
図48は、本発明の第5の実施形態の変形例3に係る強誘電体記憶装置の断面図を示す。以下に、第5の実施形態の変形例3に係る構造について説明する。
図48に示すように、第5の実施形態の変形例3において、上記基本例5と異なる点は、上部電極20の上方において、第1及び第2の水素バリア膜23,25が接触していない点である。つまり、第1の水素バリア膜23における第3の部分23cと第2の水素バリア膜25における第6の部分25cとの間に、介在層24が存在する。
上記第5の実施形態の変形例3によれば、上記基本例5と同様の効果を得ることができる。
さらに、変形例3では、強誘電体キャパシタ22を覆う部分である第2及び第5の部分23b,25b間や第3及び第6の部分23c,25c間に介在層24が存在するため、第2の水素バリア膜25のストレスが強誘電体キャパシタ22へ及ぼす影響を低減することができる。
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。例えば、図49に示すように、第1の水素バリア膜23の第1の部分23aは、下部電極18の下端部よりも下に位置してもよい。この図49の構造は、例えば、強誘電体キャパシタ22の加工時にオーバーエッチングが生じ、層間絶縁膜16の上面がエッチングされた場合等に実現する。
さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
本発明の第1の実施形態の基本例1に係わる強誘電体記憶装置を示す概略的な平面図。 図1のII-II線に沿った強誘電体記憶装置の断面図。 本発明の第1の実施形態の基本例1に係わる強誘電体記憶装置の製造工程を示す断面図。 図3に続く、本発明の第1の実施形態の基本例1に係わる強誘電体記憶装置の製造工程を示す断面図。 図4に続く、本発明の第1の実施形態の基本例1に係わる強誘電体記憶装置の製造工程を示す断面図。 図5に続く、本発明の第1の実施形態の基本例1に係わる強誘電体記憶装置の製造工程を示す断面図。 図6に続く、本発明の第1の実施形態の基本例1に係わる強誘電体記憶装置の製造工程を示す断面図。 図7に続く、本発明の第1の実施形態の基本例1に係わる強誘電体記憶装置の製造工程を示す断面図。 図8に続く、本発明の第1の実施形態の基本例1に係わる強誘電体記憶装置の製造工程を示す断面図。 図9に続く、本発明の第1の実施形態の基本例1に係わる強誘電体記憶装置の製造工程を示す断面図。 図10に続く、本発明の第1の実施形態の基本例1に係わる強誘電体記憶装置の製造工程を示す断面図。 本発明の第1の実施形態の変形例1に係わる強誘電体記憶装置を示す断面図。 本発明の第1の実施形態の変形例2に係わる強誘電体記憶装置を示す概略的な平面図。 図13のXIV-XIV線に沿った強誘電体記憶装置を示す断面図。 本発明の第1の実施形態の変形例2に係わる強誘電体記憶装置の製造工程を示す断面図。 本発明の第1の実施形態の変形例2に係わる他の強誘電体記憶装置を示す断面図。 本発明の第1の実施形態の変形例3に係わる強誘電体記憶装置を示す概略的な平面図。 図17のXVIII-XVIII線に沿った強誘電体記憶装置を示す断面図。 本発明の第1の実施形態の変形例3に係わる強誘電体記憶装置の製造工程を示す断面図。 本発明の第1の実施形態の変形例4に係わる強誘電体記憶装置を示す断面図。 本発明の第2の実施形態の基本例2に係わる強誘電体記憶装置を示す断面図。 本発明の第2の実施形態の基本例2に係わる強誘電体記憶装置の製造工程を示す断面図。 図22に続く、本発明の第2の実施形態の基本例2に係わる強誘電体記憶装置の製造工程を示す断面図。 図23に続く、本発明の第2の実施形態の基本例2に係わる強誘電体記憶装置の製造工程を示す断面図。 図24に続く、本発明の第2の実施形態の基本例2に係わる強誘電体記憶装置の製造工程を示す断面図。 本発明の第2の実施形態の変形例1に係わる強誘電体記憶装置を示す断面図。 本発明の第2の実施形態の変形例2に係わる強誘電体記憶装置を示す断面図。 本発明の第2の実施形態の変形例2に係わる他の強誘電体記憶装置を示す断面図。 本発明の第2の実施形態の変形例3に係わる強誘電体記憶装置を示す断面図。 本発明の第2の実施形態の変形例4に係わる強誘電体記憶装置を示す断面図。 本発明の第3の実施形態の基本例3に係わる強誘電体記憶装置を示す概略的な平面図。 図31のXXXII-XXXII線に沿った強誘電体記憶装置を示す断面図。 本発明の第3の実施形態の変形例1に係わる強誘電体記憶装置を示す断面図。 本発明の第3の実施形態の変形例2に係わる強誘電体記憶装置を示す断面図。 本発明の第3の実施形態の変形例2に係わる他の強誘電体記憶装置を示す断面図。 本発明の第3の実施形態の変形例3に係わる強誘電体記憶装置を示す断面図。 本発明の第3の実施形態の変形例4に係わる強誘電体記憶装置を示す断面図。 本発明の第4の実施形態の基本例4に係わる強誘電体記憶装置を示す概略的な平面図。 図38のXXXIX-XXXIX線に沿った強誘電体記憶装置を示す断面図。 本発明の第4の実施形態の変形例1に係わる強誘電体記憶装置を示す断面図。 本発明の第4の実施形態の変形例2に係わる強誘電体記憶装置を示す断面図。 本発明の第4の実施形態の変形例2に係わる他の強誘電体記憶装置を示す断面図。 本発明の第4の実施形態の変形例3に係わる強誘電体記憶装置を示す断面図。 本発明の第5の実施形態の基本例5に係わる強誘電体記憶装置を示す断面図。 本発明の第5の実施形態の変形例1に係わる強誘電体記憶装置を示す断面図。 本発明の第5の実施形態の変形例2に係わる強誘電体記憶装置を示す断面図。 本発明の第5の実施形態の変形例2に係わる他の強誘電体記憶装置を示す断面図。 本発明の第5の実施形態の変形例3に係わる強誘電体記憶装置を示す断面図。 本発明の各実施形態に係わる強誘電体記憶装置を示す断面図。 従来技術による強誘電体記憶装置を示す断面図。
符号の説明
11…半導体基板、12…素子分離領域、13,13a,13b…ゲート電極、14a,14b,14c…ソース/ドレイン拡散層、15,15a,15b…MOSFET、16,26,31,32…層間絶縁膜、17,17a,17b,28,28a,28b,29,29−1,29−2,29a,29a−1,29a−2,29b,29b−1,29b−2,33…コンタクト、18…下部電極、19…強誘電体膜、20…上部電極、21…絶縁膜、22,22a,22b…強誘電体キャパシタ、23…第1の水素バリア膜、24…介在層、25…第2の水素バリア膜、27,27a,27b…コンタクトホール、30…プレート線、34…ビット線、40,41,42…マスク層、50,50a,50b60…配線。

Claims (5)

  1. 半導体基板と、
    前記半導体基板上に形成され、第1のゲート電極と第1及び第2の拡散層とを有する第1のトランジスタと、
    前記半導体基板及び前記第1のトランジスタ上に形成された第1の絶縁膜と、
    前記第1の絶縁膜上に選択的に形成され、第1の下部電極と第1の強誘電体膜と第1の上部電極とを有する第1の強誘電体キャパシタと、
    連続して形成された第1乃至第3の部分を有し、前記第1の部分は前記第1の絶縁膜上に設けられ、前記第2の部分は前記第1の下部電極の側面、前記第1の強誘電体膜の側面及び前記第1の上部電極の側面をそれぞれ覆い、前記第3の部分は前記第1の上部電極の上面上に設けられている第1の水素バリア膜と、
    前記第2の部分上に形成された第1の介在層と、
    連続して形成された第4乃至第6の部分を有し、前記第4の部分は前記第1の部分の少なくとも一部と接触する第1の接触部分を備え、前記第5の部分は前記第1の介在層上に設けられ、前記第6の部分は前記第3の部分上に設けられている第2の水素バリア膜と
    を具備することを特徴とする強誘電体記憶装置。
  2. 前記第1の接触部分は、前記第1の強誘電体キャパシタの周囲を囲むことを特徴とする請求項1に記載の強誘電体記憶装置。
  3. 前記第1の接触部分は、前記第1の下部電極の下端部付近のみに存在し、
    前記第1の接触部分以外の前記第1及び第4の部分の間には、第2の介在層が存在することを特徴とする請求項1に記載の強誘電体記憶装置。
  4. 前記第1の接触部分における前記第2の水素バリア膜は、前記第1の水素バリア膜を突き抜けていることを特徴とする請求項1に記載の強誘電体記憶装置。
  5. 半導体基板に第1のゲート電極と第1及び第2の拡散層とを有する第1のトランジスタを形成する工程と、
    前記半導体基板及び前記第1のトランジスタ上に第1の絶縁膜を形成する工程と、
    前記第1の絶縁膜上に第1の下部電極と第1の強誘電体膜と第1の上部電極とを有する第1の強誘電体キャパシタを形成する工程と、
    前記第1の強誘電体キャパシタ及び前記第1の絶縁膜上に第1の水素バリア膜を形成する工程と、
    前記第1の強誘電体キャパシタの側面における前記第1の水素バリア膜上に第1の介在層を形成する工程と、
    前記第1の介在層及び前記第1の水素バリア膜上に第2の水素バリア膜を形成し、前記第1の絶縁膜上における前記第1及び第2の水素バリア膜の少なくとも一部を接触させて第1の接触部分を形成する工程と
    を具備することを特徴とする強誘電体記憶装置の製造方法。
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