JP2005142615A

JP2005142615A - マンチェスタ符号データ受信装置

Info

Publication number: JP2005142615A
Application number: JP2003374012A
Authority: JP
Inventors: Ikuya Honda; 本田　　育哉
Original assignee: Yaskawa Electric Corp
Current assignee: Yaskawa Electric Corp
Priority date: 2003-11-04
Filing date: 2003-11-04
Publication date: 2005-06-02

Abstract

【課題】伝送速度を選択できるとともに、受信信号の歪許容量を向上することができるマンチェスタ符号受信装置を提供する。
【解決手段】マンチェスタ符号受信データ１０５の片エッジを検出して片エッジ検出信号１０６を出力する片エッジ検出回路１０１と、片エッジ検出信号１０６でロードされ次回のエッジ発生までの時間を計測するエッジ間隔タイマ１０２と、片エッジ検出信号１０６発生時のエッジ間隔タイマ１０２のタイマ値１０７からその時点のエッジがビット中点かビット端点かを示すビット中点信号１０８を生成するビット中点判定回路１０３と、タイマ値１０７とビット中点信号１０８から復調すべきＮＲＺ符号値と対応したＮＲＺ受信データ１０９および復調クロック１１０を生成するデータクロック生成回路１０４を備える。
【選択図】図１

Description

本発明は、マンチェスタ符号をＮＲＺ（Ｎｏｎ−ＲｅｔｕｒｎｔｏＺｅｒｏ）符号に復号するマンチェスタ符号データ受信装置に関する。

従来のマンチェスタ符号データ受信装置は、受信したマンチェスタ符号データから同期クロックとその同期クロックに同期した出力シリアルバイナリデータを生成している（例えば、特許文献１参照）。
マンチェスタ符号は、“０”値のデータであればシリアルデータのビットセル中点で“０”から“１”の変化、“１”値のデータであればシリアルデータのビットセル中点で“１”から“０”の変化をするという規則で変調を行う符号である。従って、“０”値データに続く“１”値データの場合もしくは“１”値データに続く“０”値データへの場合に1ビット長の幅の信号が発生し、“０”値データの連続もしくは“１”値データの連側の場合は０．５ビット長の信号になる。
図４は従来のマンチェスタ符号データ受信装置の例を示す説明図である。
図４において、４０１、４０６、４０７、４０８は正論理バッファ、４０２、４０４は遅延部、４０３、４１０は排他的論理和部、４０５は論理和部、４０９、４１１はフリップフロップ、４１２はマンチェスタコード、４１３は出力シリアルバイナリデータ、４１４は同期クロック、４１５はパルス信号、４１６は保持信号である。
遅延部４０２は０．５ビット長の遅延であり、遅延前の信号との排他的論理和をとることにより、マンチェスタ符号での1ビット長幅の信号発生時にパルス信号４１５を発生する。このパルス信号４１５をクロックとして、フリップフロップ４０９で正論理バッファ４０１通過後のマンチェスタコード４１２を保持した信号は、マンチェスタ符号での1ビット長幅の信号発生毎に、1ビット長幅の信号レベルの逆論理を保持する保持信号４１６となる。その保持信号４１６と、遅延部４０２の出力を３段の正論理バッファ４０６、４０７、４０８でタイミング調節した信号との排他的論理和部４１０からの出力である同期クロック４１４は、マンチェスタ符号のビットごとにパルスが発生するので、受信信号に同期したクロック信号となる。従って、この同期クロック４１４をクロック入力として使用して保持信号４１６をラッチするフリップフロップ４１１の出力信号である出力シリアルバイナリデータ４１３は、マンチェスタ符号からＮＲＺ符号へ復調したデータとなる。
マンチェスタコード４１２として０．５ビット長の信号が入力された場合には、排他的論理和部４０３からの出力にハザードが発生する可能性がある。特に、遅延部４０２の遅延値が０．５ビット長からずれた場合やマンチェスタコード４１２からの入力の歪が大きい場合にハザードが発生しやすい。遅延部４０４と論理和部４０５は、このハザードを除去する回路である。
このように、従来のマンチェスタ符号データ受信装置は、マンチェスタ符号の受信データから受信クロックを抽出してそのクロックに同期したＮＲＺ符号データに復号するものであった。
特開平５−１２２２０３号公報（第３−５頁、図１）

従来のマンチェスタ符号データ受信装置は、固定遅延を利用した回路構成となっているため、特定の伝送速度にしか対応できないという問題があった。また、ハザードを遅延で吸収するという機構およびデジタル回路では遅延の精度を上げにくいことから受信信号の歪に対する許容量が少ないという問題があった。
本発明はこのような問題点に鑑みてなされたものであり、伝送速度を選択できるとともに、受信信号の歪許容量を向上することができるマンチェスタ符号データ受信装置を提供することを目的とする。

上記問題を解決するため、本発明は、マンチェスタ符号受信データをＮＲＺ符号に復号するマンチェスタ符号受信装置において、前記マンチェスタ符号受信データの立ち上がりエッジもしくは降下エッジを検出して片エッジ検出信号を出力する片エッジ検出回路と、前記片エッジ検出信号でロードされ次回のエッジ発生までの時間を計測するエッジ間隔タイマと、前記片エッジ検出信号発生時の前記エッジ間隔タイマのタイマ値からその時点のエッジがビット中点かビット端点かを示すビット中点信号を生成するビット中点判定回路と、前記エッジ間隔タイマのタイマ値と前記ビット中点信号から復調すべきＮＲＺ符号値と対応したＮＲＺ受信データおよび復調クロックを生成するデータクロック生成回路とを備えたことを特徴とするものである。

本発明のマンチェスタ符号受信装置によると、遅延回路を使用しない構成にしているので、伝送速度は固定でなく選択することができ、受信信号の歪許容量を向上することができる。

以下、本発明の具体的実施例について、図に基づいて説明する。

図１は、本発明のマンチェスタ符号データ受信装置の構成例を示す説明図である。図１において、１０１は片エッジ検出回路、１０２はエッジ間隔タイマ、１０３はビット中点判定回路、１０４はデータクロック生成回路、１０５はマンチェスタ符号受信データ、１０６は片エッジ検出信号、１０７はエッジ間隔タイマ値でありエッジ間隔タイマ１０２のタイマ値、１０８はビット中点信号、１０９はＮＲＺ受信データ、１１０は復調クロックである。
図１を用いて構成要素と各構成要素間の接続について説明する。
図示しないマンチェスタ符号データ送信装置から本発明のマンチェスタ符号データ受信装置へ送られたマンチェスタ符号受信データ１０５は片エッジ検出回路１０１に入力される。片エッジ検出回路１０１ではマンチェスタ符号受信データ１０５の片側のエッジを検出して片エッジ検出信号１０６を発生し出力する。片エッジ検出回路１０１の出力はエッジ間隔タイマ１０２に接続されており、片エッジ検出信号１０６の発生毎にエッジ間隔タイマ１０２にロードさる。エッジ間隔タイマ１０２の出力であるエッジ間隔タイマ値１０７および前記片エッジ検出信号１０６は、共にビット中点判定回路１０３およびデータクロック生成回路１０４に入力される。ビット中点判定回路１０３は片エッジ検出信号１０６で検出したエッジがビット中点かビット端点かを判定し、ビット中点信号１０８をデータクロック生成回路１０４に出力する。データクロック生成回路１０４は片エッジ検出信号１０６、エッジ間隔タイマ値１０７およびビット中点信号１０８の値から復調すべきＮＲＺ符号値と対応したＮＲＺ受信データ１０９および復調クロック１１０を生成し、それぞれ図示しないサンプリング部へ出力する。このサンプリング部（不図示）で、ＮＲＺ受信データ１０９を復調クロック１１０でサンプリングすることにより元のデータが得られる。
本発明が特許文献１と異なる部分は、片エッジ検出回路とエッジ間隔タイマで遅延回路等に依らないエッジ間隔計測機能を備えたことと、ビット中点判定回路とデータクロック生成回路でＮＲＺ符号への復調を行う機能を備えた部分である。

図２は本発明のマンチェスタ符号データ受信装置の動作を示す場合分けの説明図である。
その動作は、図２に示すように、Ｔを１ビット幅とすると、エッジ間隔タイマ値１０７が１．７５Ｔから２．２５Ｔの範囲にある場合をエッジ間隔２Ｔ、エッジ間隔タイマ値１０７が１．２５Ｔから１．７５Ｔの範囲にある場合を１．５Ｔ、エッジ間隔タイマ値１０７が０．７５Ｔから１．２５Ｔの範囲にある場合を１Ｔとする３つに分けられる。さらにエッジ間隔１．５Ｔの場合と１Ｔの場合は、後ろのエッジがビット中点の場合とビット端点の場合の２つに分けられる。
エッジ間隔２Ｔの場合、前と後ろの立ち上がりエッジはともにビット中点である。このときにはビット中点信号を“１”とする。マンチェスタ符号を用いた伝送では、プリアンブルにこのビットパタンがあるので、伝送フレームの先頭で正しいビット中点が判定できる。また、この間に含まれるデータは“１”と“０”なので、この２つの値をＮＲＺ受信データ１０９に出力するのに合わせて、復調クロック１１０を２パルス発生する。
エッジ間隔１．５Ｔでビット中点信号１０８が“１”の場合は、前のエッジがビット中点であるので１．５Ｔ後のエッジはビット端点になる。従ってビット中点信号１０８を“０”に変化させる。この間に含まれるデータは“１”なので、ＮＲＺ受信データ１０９に“１”を出力するのに合わせて、復調クロック１１０を１パルス発生する。これを図２の１．５ＴのＡに示す。一方、エッジ間隔１．５Ｔでビット中点信号１０８が“０”の場合は、後ろのエッジが中点であり、ビット中点信号を“１”にして、この間に含まれる“１”と“０”のデータをＮＲＺ受信データ１０９に出力するのに合わせて、復調クロック１１０を２パルス発生する。
エッジ間隔１Ｔの場合は、前のエッジと後ろのエッジがともにビット中点、もしくはともにビット端点なので、ビット中点信号はそのまま変化させず、その間のデータに相当する値として、ビット中点信号１０８が“１”の場合はＮＲＺ受信データ１０９に“１”、ビット中点信号１０８が“０”の場合はＮＲＺ受信データ１０９に“０”、を出力し、復調クロック１１０を１パルス発生する。
これらの動作により、エッジ間隔が０．７５Ｔ以下と２．２５Ｔ以上の場合は、許容歪の限度オーバーとして排除することができる。さらに、立ち上がりエッジのみを検出しているので、降下エッジの位置が伝送による歪でどのようにずれても正常に受信できる。
図２では片エッジ検出回路１０１で検出するのが立ち上がりエッジの場合を示しているが、降下エッジの場合も同様な場合分けで動作を決定できる。
図３は本発明のマンチェスタ符号データ受信装置の動作を示すタイムチャート例であり、図２の場合分けの動作を連続したビット列で示す。ここでは、信号値が１００１１０１１１０１００のシリアルデータをマンチェスタ符号に符号化して伝送した場合の、マンチェスタ符号受信データ１０５、片エッジ検出信号１０６、ビット中点信号１０８、ＮＲＺ受信データ１０９、復調クロック１１０の動作をタイムチャートで示している。図３によりＮＲＺ受信データ１０９を復調クロック１１０でサンプリングすると元のデータと一致することがわかる。

このように、片エッジ検出回路とエッジ間隔タイマで遅延回路等に依らないエッジ間隔計測機能と、ビット中点判定回路とデータクロック生成回路でＮＲＺ符号への復調を行う機能を備えたので、伝送速度は固定でなく選択することができ、受信信号の歪許容量を向上することができる。

遅延回路を使用しない構成にすることで、伝送速度を選択できるとともに、受信信号の歪許容量を向上することができるので、長距離や伝送速度が高いマンチェスタ符号データ伝送が実現でき、モーションコントローラによる複数のサーボ間の精密な同期制御や高速性に重点を置いたモーションフィールドネットワークなど広い用途に適用できる。

本発明のマンチェスタ符号データ受信装置の構成例を示す説明図である。本発明のマンチェスタ符号データ受信装置の動作を示す場合分けの説明図である。本発明のマンチェスタ符号データ受信装置の動作を示すタイムチャート例である。従来のマンチェスタ符号データ受信装置の例を示す説明図である。

符号の説明

１０１片エッジ検出回路
１０２エッジ間隔タイマ
１０３ビット中点判定回路
１０４データクロック生成回路
１０５マンチェスタ符号受信データ
１０６片エッジ検出信号
１０７エッジ間隔タイマ値
１０８ビット中点信号
１０９ＮＲＺ受信データ
１１０復調クロック
４０１、４０６、４０７、４０８正論理バッファ
４０２、４０４遅延部
４０３、４１０排他的論理和部
４０５論理和部
４０９、４１１フリップフロップ
４１２マンチェスタコード
４１３出力シリアルバイナリデータ
４１４同期クロック
４１５パルス信号
４１６保持信号

Claims

マンチェスタ符号受信データをＮＲＺ符号に復号するマンチェスタ符号受信装置において、
前記マンチェスタ符号受信データの立ち上がりエッジもしくは降下エッジを検出して片エッジ検出信号を出力する片エッジ検出回路と、
前記片エッジ検出信号でロードされ次回のエッジ発生までの時間を計測するエッジ間隔タイマと、
前記片エッジ検出信号発生時の前記エッジ間隔タイマのタイマ値からその時点のエッジがビット中点かビット端点かを示すビット中点信号を生成するビット中点判定回路と、
前記エッジ間隔タイマのタイマ値と前記ビット中点信号から復調すべきＮＲＺ符号値と対応したＮＲＺ受信データおよび復調クロックを生成するデータクロック生成回路と、を備えたことを特徴とするマンチェスタ符号データ受信装置。