【０００１】
【発明の属する技術分野】
この発明は、半導体ウェーハの平坦化処理方法、詳しくは半導体ウェーハの表面およびまたは裏面を、エピタキシャル成長とエッチングという２つの異なる処理を同時に施すことで高精度に平坦化する技術に関する。
【０００２】
【従来の技術】
近年、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造を有する半導体ウェーハを製造する方法としてスマートカット法が開発されている。
これは、水素などを所定深さ位置にイオン注入した活性層用ウェーハと、支持基板用ウェーハとを酸化膜を介して貼り合わせ、その後、得られた貼り合わせウェーハを熱処理炉に挿入して熱処理し、このイオン注入領域から活性層用ウェーハを剥離して活性層を形成し、それから活性層の剥離面を平坦化処理する方法である。
また、ＳＯＩ構造の半導体ウェーハを製造する他の方法として、１枚のシリコンウェーハを使用し、活性層とバルク層との間に埋め込みシリコン酸化膜が介在されたＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）基板の製造方法が開発されている。
ＳＩＭＯＸ基板は、酸素イオンをウェーハ表面側からシリコンウェーハの所定深さにイオン注入し、その後、シリコンウェーハを熱処理してイオン注入領域に埋め込みシリコン酸化膜を形成し、次に活性層のイオン注入側の面を平坦化処理して製造される。
【０００３】
ＳＯＩ構造を有する半導体ウェーハの表面ラフネス（ウェーハ表面の平坦性）は重要である。特に、厚さが１μｍ以下の薄膜の活性層にあっては、デバイス特性への影響が問題となるため、活性層の面内均一性には、デバイスメーカーから高い精度の要求がある。スマートカット法では、ウェーハ剥離時に活性層の表面があれる。一方、ＳＩＭＯＸ基板では、ウェーハ面内で酸素イオンが均一に注入されないことを原因として、表面ラフネスが低下する。
そこで、従来における表面ラフネスの改善方法として、例えば（１） 活性層の表面にエピタキシャル層を成長させる方法（例えば、特許文献１参照）、（２） 水素アニールにより活性層の表面をガスエッチングする方法（例えば、特許文献２参照）、（３） 活性層の表面を研磨する方法（例えば、特許文献３参照）などが知られている。
【０００４】
【特許文献１】特開２０００−３０９９５号公報（第１頁、図１）
【特許文献２】特開平１１−３０７４７２号公報（第１頁、図１）
【特許文献３】特開平５−８２５２５号公報（第１頁、図１）
【０００５】
【発明が解決しようとする課題】
しかしながら、（１） のエピタキシャル成長法だけによる表面ラフネスの改善では活性層が厚くなり、薄膜の活性層が得られないという別の問題が発生していた。（２） のガスエッチング法による表面ラフネスの改善によれば、活性層が薄くなるだけではなく、剥離面の凸部が優先的にエッチングされるだけで局所的な凹部（ピット）の平坦化は困難であった。また、所定の活性層厚さを有するＳＯＩウェーハに対しては、エッチングにより活性層が薄くなるため、更なる表面平坦化が施せないという問題があった。（３）の研磨方法は、機械的な研磨処理であるため、ウェーハ面内の厚みバラツキが発生し易く、また、非常に薄い活性層を定性的かつ定量的に得難いという問題があった。
また、エピタキシャル成長とエッチングとを、所定の順序で活性層に施すことも考えられる。しかしながら、これでは半導体ウェーハを平坦化するための処理時間が長くなり、効率的ではない。
【０００６】
そこで、発明者らは鋭意研究の結果、活性層の表面に対して、この表面の局所的な凹部をエピタキシャル層により埋めるエピタキシャル成長と、活性層の表面の凸部を溶解するエッチングとを同時に施せば、短時間のうちにウェーハの表面ラフネス（ウェーハ表面の平坦性）を高い精度で改善できることを知見し、この発明を完成させた。
【０００７】
【発明の目的】
この発明は、短時間で、ウェーハ表面の平坦性を高めることができる半導体ウェーハの平坦化処理方法を提供することを、その目的としている。
【０００８】
【課題を解決するための手段】
請求項１に記載の発明は、半導体ウェーハの表面およびまたは裏面を平坦化する半導体ウェーハの平坦化処理方法において、前記半導体ウェーハの平坦化処理される面の凹部をエピタキシャル層により埋めるエピタキシャル成長と、前記半導体ウェーハの平坦化処理される面の凸部を溶解するエッチングとを同時に施す半導体ウェーハの平坦化処理方法である。
半導体ウェーハの種類は限定されない。例えば、単結晶シリコンウェーハ、ガリウム・ヒ素ウェーハなどの単層構造の半導体ウェーハを採用することができる。その他、各種のＳＯＩ構造を有するウェーハでもよい。例えば、貼り合わせＳＯＩウェーハ、スマートカット法を利用した剥離を伴うウェーハ（例えばユニボンドウェーハ）、ＳＩＭＯＸウェーハ、ＥＬＴＲＡＮウェーハなどを採用することができる。
【０００９】
ＳＯＩ構造を有する半導体ウェーハの場合、活性層の厚さは限定されない。例えば、厚膜の活性層では２０〜５０μｍ、薄膜の活性層では０．０１〜２０μｍである。また、活性層と支持基板用ウェーハとの間に介在される埋め込みシリコン酸化膜の厚さは限定されない。例えば、０．１〜０．５μｍである。
貼り合わせＳＯＩウェーハの場合、活性層用ウェーハと支持基板用ウェーハとの貼り合わせは、例えば常温により両ウェーハを重ね合わせた後、貼り合わせ熱処理することで行われる。この貼り合わせ熱処理の加熱処理温度は８００℃以上、例えば１１００℃である。貼り合わせ熱処理の時間は、例えば２時間である。使用する熱酸化炉内の雰囲気ガスには酸素などが用いられる。
この貼り合わせ熱処理時に活性層用ウェーハを剥離してもよい。また、この貼り合わせ熱処理とは別に、活性層用ウェーハを剥離してもよい。
【００１０】
スマートカット法が施される半導体ウェーハの場合、半導体ウェーハにイオン注入される軽元素の種類は限定されない。例えば、水素（Ｈ）の他、希ガスの元素であるヘリウム（Ｈｅ）、ネオン（Ｎｅ）、アルゴン（Ａｒ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）、ラドン（Ｒｎ）などでもよい。または、これらの単体または化合物でもよい。
イオン注入時の軽元素のドーズ量は限定されない。例えば１×１０１６〜１×１０１７ａｔｏｍｓ／ｃｍ２である。
軽元素のイオン注入時の加速電圧も限定されない。例えば５０ｋｅＶ以下、好ましくは３０ｋｅＶ以下、さらに好ましくは２０ｋｅＶ以下である。軽元素のイオン注入は、低加速電圧ほど目標深さに軽元素を集中させることができる。その結果、軽元素バブル領域の厚さがより小さくなる。
ウェーハ剥離時の熱処理温度は４００〜７００℃、好ましくは４５０〜５５０℃である。４００℃未満では半導体ウェーハ内に軽元素ハブル領域が全く形成されず、剥離されない。また、７００℃を超えるとウェーハの固溶酸素濃度によっては活性層に酸素析出物が形成される。
【００１１】
ＳＩＭＯＸウェーハの場合、活性層の厚さは、例えば０．０１〜０．３μｍである。また、埋め込みシリコン酸化膜の厚さは、例えば０．１〜０．５μｍである。
半導体ウェーハへの酸素イオンの注入密度は、例えば１０１８ａｔｏｍｓ／ｃｍ２である。また、イオン注入時の酸素イオンの加速電圧は３０〜２００ｋｅＶである。酸素イオン後、埋め込みシリコン酸化膜を形成する熱処理温度は、例えば１２００℃以上である。
【００１２】
半導体ウェーハの平坦化処理される面は限定されない。ウェーハ表面、ウェーハ裏面またはウェーハ表裏両面でもよい。
エピタキシャル成長の種類は限定されない。例えば、エピタキシャル成長ガスを使用する気相エピタキシャル成長、エピタキシャル成長材料を過飽和に含む融液を使用した液相エピタキシャル成長などを採用することができる。気相エピタキシャル成長法には、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＰＶＤ（Ｐｈｙｓｉｃｓ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法などを採用することができる。
【００１３】
エピタキシャル成長装置は、半導体ウェーハを１枚ずつ膜形成室に挿入してエピタキシャル成長処理する枚葉式でもよい。また、複数の半導体ウェーハを膜形成室に挿入し、一度に処理するバッチ式のエピタキシャル成長装置でもよい。
原料ガスとしては、例えばＳｉＨ４、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４などを採用することができる。
キャリアガスとしては、例えば水素ガス、不活性ガスなどを採用することができる。
エピタキシャル成長装置内での加熱手段としては、例えばハロゲンランプ、赤外線ランプなどを採用することができる。
【００１４】
エッチングの種類は限定されない。ドライエッチングまたはウエットエッチングの何れでもよい。ドライエッチングとしては、例えばガスエッチング、プラズマエッチング、スパッタッチング、イオンビームエッチングなどを採用することができる。その中でも、エッチングガス（塩酸ガスなど）の雰囲気中で行われるガスエッチングが好ましい。ガスエッチングの反応は、熱処理だけで進行する。塩酸ガスを使用する際の塩酸の濃度は８％以下、熱処理温度は９００〜１１５０℃程度である。このガスエッチング条件では、エッチング速度の面異方性がなく、ウェーハ表面の平坦化に有利である。ところが、塩酸の濃度が高く、熱処理の温度も高い場合には、面異方向性が大きく、ウェーハ表面の平坦化が困難である。好ましい塩酸の濃度は５％以下、熱処理温度は１１００℃以下である。
【００１５】
請求項２に記載の発明は、前記エピタキシャル成長が気相エピタキシャル成長で、前記エッチングがガスエッチングである請求項１に記載の半導体ウェーハの平坦化処理方法である。
エッチングガスの種類は限定されない。例えば、塩酸（ＨＣｌ）ガスなどを採用することができる。
エッチング温度は９００〜１１５０℃、エッチング時間は０．１〜１０分間である。
エピタキシャル成長速度は０．００１〜０．５μｍ／ｍｉｎ、好ましくは０．０１〜０．１μｍ／ｍｉｎである。０．００１μｍ／ｍｉｎ未満ではエピタキシャル成長の制御が難しく、成長速度も遅いために生産性が低下する。また、０．５μｍ／ｍｉｎを超えると、エピタキシャル成長速度とエッチング速度を同程度にするためには、高温、高濃度のエッチング条件が必要となり、エッチング速度の面異方性が大きくなり、活性層の平坦化が困難となる。
同様に、エッチング速度は０．００１〜０．５μｍ／ｍｉｎ、好ましくは０．０１〜０．１μｍ／ｍｉｎである。０．００１μｍ／ｍｉｎ未満ではエッチング制御が難しく、エッチング速度も遅いために生産性が低下する。また、０．５μｍ／ｍｉｎを超えると高温、高Ｓｉ原料ガス濃度のエピタキシャル成長条件が必要となり、エピタキシャル成長速度の面異方性が大きくなり、活性層の平坦化が困難となる。
【００１６】
請求項３に記載の発明は、前記エピタキシャル層のエピタキシャル成長速度と、前記凸部のエッチング速度とを略等しくした請求項１または請求項２に記載の半導体ウェーハの平坦化処理方法である。
【００１７】
請求項４に記載の発明は、前記エピタキシャル成長速度とエッチング速度との差が、該エピタキシャル成長速度とエッチング速度のうち、高速側の速度の１０％以下である請求項１〜請求項３のうち、何れか１項に記載の半導体ウェーハの平坦化処理方法である。
この場合のエピタキシャル成長速度とはエッチングガス（例えばＨＣｌ）を流さない時の成長速度である。また、エッチング速度とは、エピタキシャルＳｉ原料ソースガス（例えばＳｉＨＣｌ３）を流さない時のエッチング速度と定義する。
好ましい速度差は、高速側の速度の５％以下である。１０％を超えるとＳＯＩ層の膜厚を大きく変化させることなく短時間で平坦化させることができなくなる。
【００１８】
請求項５に記載の発明は、前記半導体ウェーハがＳＩＭＯＸウェーハで、前記平坦化処理される面が活性層の表面である請求項１〜請求項４のうち、何れか１項に記載の半導体ウェーハの平坦化処理方法である。
【００１９】
請求項６に記載の発明は、前記半導体ウェーハが剥離処理を伴うウェーハで、前記平坦化処理される面が半導体ウェーハの剥離面である請求項１〜請求項５のうち、何れか１項に記載の半導体ウェーハの平坦化処理方法である。
【００２０】
請求項７に記載の発明は、前記平坦化処理される面には、平坦化処理の前に、研磨、半導体ウェーハの剥離面に酸化膜を形成した後に酸化膜を除去する犠牲酸化および前記半導体ウェーハを水素雰囲気中で高温加熱する水素アニールのうち、少なくとも１つの他の平坦化処理が施される請求項１〜請求項６のうち、何れか１項に記載の半導体ウェーハの平坦化処理方法である。
研磨装置は限定されない。１枚の半導体ウェーハだけを研磨する枚葉式でも、複数枚の半導体ウェーハを一括して研磨するバッチ式でもよい。また、半導体ウェーハの片面だけを研磨する片面研磨装置でも、半導体ウェーハの表裏両面を研磨する両面研磨装置でもよい。
研磨布としては、例えばポリエステルフェルトにポリウレタンを含浸させた多孔性の不織布タイプの研磨布が挙げられる。また、発泡したウレタンのブロックをスライスした発泡性ウレタンタイプの研磨布でもよい。
平坦化処理される面の研磨量は、例えば０．０１〜１μｍ、好ましくは０．０１〜０．２μｍである。０．０１μｍ未満では研磨量が少なすぎるため、平坦化処理の前に研磨を行う効果が小さく、１μｍを超えると活性層（ＳＯＩ層）の面内均一性が崩れる。
【００２１】
犠牲酸化用の酸化膜としては、例えば半導体ウェーハを大気中などに放置して得られる自然酸化膜でもよいし、各種の熱処理を施して形成される熱酸化膜でもよい。また、半導体ウェーハを、例えばＳＣ−１洗浄またはオゾン洗浄することで酸化膜を形成してもよい。
酸化膜の厚さは限定されない。例えば、５〜１００００オングストローム程度である。薄くすることで、膜形成方法および膜除去方法の選択肢が増え、膜形成時間および膜除去時間も短縮する。
酸化膜の除去方法は限定されない。例えばＨＦ洗浄を採用することができる。その際、フッ酸の濃度は０．０１〜５０ｗｔ％程度である。
【００２２】
水素アニールの温度としては、例えば１０００〜１３００℃である。水素アニールの熱処理時間は１〜１２０分である。水素アニール時の雰囲気ガスとしては、水素１００％の他、水素とアルゴンとの混合ガス（例えば水素：アルゴン＝１：３３）、または、水素と窒素との混合ガス（例えば水素：窒素＝１：２０）を採用することができる。
他の平坦化処理は、研磨だけ、犠牲酸化だけまたは水素アニールだけの単独処理でもよい。また、研磨と犠牲酸化、研磨と水素アニール、犠牲酸化と水素アニールの複合処理でもよい。さらには、３種類すべての処理を施してもよい。
【００２３】
【作用】
この発明によれば、半導体ウェーハの平坦化処理される面に対して、エピタキシャル成長とエッチングとを同時に施す。具体的には、半導体ウェーハが挿入されたエピタキシャル成長装置の膜形成室に、例えばエピタキシャル成長ガスとエッチングガスとの混合ガスを供給する。これにより、平坦化処理される面の凹部がエピタキシャル層により埋められるとともに、平坦化処理される面の凸部がエッチングされる。これは、ウェーハ表面の局所的な自由エネルギーによるもので、凹部に関しては、結合している原子を切ってエッチングするよりも、新たに原子が付着し結合した方がエネルギー的に安定する。また、凸部に関しては、そこに新たに原子が付着し結合するよりも、既に存在する原子の結合を切って、平らになった方がエネルギー的に安定になるという作用によるものと推察される。その結果、短時間で半導体ウェーハ表面の平坦性を高めることができる。
【００２４】
特に、請求項３に記載の半導体ウェーハの平坦化処理方法によれば、エピタキシャル層のエピタキシャル成長速度と、凸部のエッチング速度とを略等しくする。これにより、エピタキシャル層成長の進行の度合いと、凸部エッチングの進行の度合いとが略同じになる。その結果、平坦化処理される面を、最も効率良く最短時間のうちに平坦化処理することができる。
【００２５】
また、請求項７に記載の半導体ウェーハの平坦化処理方法によれば、平坦化処理の前に、平坦化処理される面に対して別の平坦化処理（研磨、犠牲酸化および水素アニールの少なくとも１つ）が施される。その結果、ウェーハ表面の平坦性をさらに高めることができる。
【００２６】
【発明の実施の形態】
以下、この発明の実施例を図面を参照して説明する。まず、第１の実施例のＳＩＭＯＸウェーハの平坦化処理方法を説明する。
ボロンが所定量添加されたｐ型の単結晶シリコンインゴットをＣＺ法により引き上げた後、単結晶シリコンインゴットに、ブロック切断、スライス、面取り、鏡面研磨などを施す。これにより、厚さ７２５μｍ、直径２００ｍｍ、比抵抗２０Ωｃｍ、ｐ型の鏡面仕上げされたシリコンウェーハＷが得られる（図１（ａ））。
【００２７】
鏡面仕上げされたシリコンウェーハＷの表面から、中電流イオン注入装置を使用し、１８０ｋｅＶの加速電圧で酸素イオンを注入する（図１（ｂ））。このときのドーズ量は、４×１０１７ａｔｏｍｓ／ｃｍ３である。
その後、シリコンウェーハＷを熱処理炉に投入し、１３５０℃で１０時間、高温アニールを施す（図１（ｃ））。雰囲気ガスは、アルゴンと酸素との混合比が９９：１の混合ガスである。これにより、注入された酸素とシリコンとが結合し、酸素イオン注入領域ａに埋め込みシリコン酸化膜ｂが形成される。その結果、シリコンウェーハＷの表面側に活性層１１が形成される一方、シリコンウェーハＷの裏面側にバルク層１２が形成される。埋め込みシリコン酸化膜ｂの膜厚は約０．１μｍである。これにより、活性層１１とバルク層１２との間に埋め込みシリコン酸化膜ｂが介在されたＳＩＭＯＸウェーハＷＡが作製される。
【００２８】
次に、このＳＯＩ構造を有するシリコンウェーハＷを枚葉式のＣＶＤ装置の膜形成室内に挿入し、活性層１１の表面の凹部１１ａをエピタキシャル層１１ｂにより埋めるエピタキシャル成長と、活性層１１の表面の凸部１１ｃを溶解するエッチングとを同時に施して、活性層１１の表面を高精度に平坦化処理する（図１（ｄ），図２）。このとき、エピタキシャル層１１ｂのエピタキシャル成長速度と、凸部１１ｃのエッチング速度とは略同じ０．１μｍ／分とする。
膜形成室には、エピタキシャル成長用のＳｉソースガスであるＳｉＨＣｌ３を０．１〜０．５ｓｌｍで供給するとともに、エッチングガスであるＨＣｌガスを、０．３〜６．０ｓｌｍで供給する。キャリアガスにはＨ２ガスを使用し、Ｈ２ガスの供給量は６０ｓｌｍである。膜形成室での熱処理の温度は、１０５０〜１２００℃、熱処理の時間は１〜３０分間の熱処理する。
【００２９】
このように、膜形成室にエピタキシャル成長ガスとエッチングガスとの混合ガスを、図２（ａ）に示す高温アニール後の活性層１１の表面に沿って流すと、活性層１１の表面のうちでも、特に凸部１１ｃがＨＣｌガスに晒され、この凸部１１ｃが溶解されて徐々にその高さが低くなる（図２（ｂ））。これと同時に、活性層１１の表面の凹部１１ａはＳｉＨＣｌ３との接触が多くなり、そこでエピタキシャル層１１ｂが成長し、その凹部１１ａが徐々に埋まって行く。そして、最終的には、エピタキシャル成長速度とエッチング速度とが略同じであることから、活性層１１の表面の凹部１１ａと凸部１１ｃとの中間の高さ位置で、これらの２種類の異なる平坦化処理が終了する（図２（ｃ））。その結果、活性層１１の表面の平坦性を高めることができる。しかも、この平坦化に要する時間は、例えばエピタキシャル成長とエッチングとを所定の順序で施す場合より、短縮することができる。
【００３０】
ここで、混合ガスにより凸部１１ｃが選択的にエッチングされ、凹部１１ａに選択的にエピタキシャル層１１ｂがエピタキシャル成長されるのは、ウェーハ表面の局所的な自由エネルギーによるもので、凹部に関しては、結合している原子を切ってエッチングするよりも、新たに原子が付着し結合した方がエネルギー的には安定であり、凸部に関しては、そこに新たに原子が付着し結合するよりも、既に存在する原子の結合を切って、平らになった方が安定になるという作用によるものと推察される。
また、この第１の実施例では、エピタキシャル層１１ｂのエピタキシャル成長速度と、凸部１１ｃのエッチング速度とを略等しくしている。その結果、エピタキシャル層１１ｂの成長の進行の度合いと、凸部１１ｃのエッチングの進行の度合いとが略等しくなり、平坦化処理される活性層１１の表面を、最も効率良く最短時間で平坦化処理することができる。
そして、活性層１１の表面には、平坦化処理の前に、例えば公知の研磨処理、半導体ウェーハの剥離面に酸化膜を形成した後に酸化膜をフッ酸濃度が０．０１〜５０ｗｔ％のＨＦ溶液により除去する公知の犠牲酸化、および、半導体ウェーハを水素雰囲気中で高温加熱する水素アニールなどを施してもよい。
【００３１】
次に、図３を参照して、第２の実施例のスマートカットウェーハの平坦化処理方法について説明する。
まず、ＳＩＭＯＸウェーハ用のシリコンウェーハＷと同じウェーハ加工条件で活性層用ウェーハ２０を作製する（図３（ａ））。この活性層用ウェーハ２０に酸素ガス雰囲気で９００℃の熱酸化処理を施し、活性層用ウェーハ２０の露出面の全域に、シリコン酸化膜２０ａを形成する。この鏡面仕上げされた活性層用ウェーハ２０の表面から約０．６μｍの深さ位置に、中電流イオン注入装置を使用し、５０ｋｅＶの加速電圧で水素イオンを注入する。このときのドーズ量は、５×１０１６ａｔｏｍｓ／ｃｍ２である。図３において、ｃは水素イオン注入領域を示す。
【００３２】
続いて、活性層用ウェーハ２０の表面と、あらかじめ準備された支持基板用ウェーハ（同一プロセスで作製されたシリコンウェーハ）３０の鏡面とを貼り合わせ面（重ね合わせ面）とし、例えば真空装置内で公知の治具を用いて両ウェーハ２０，３０を貼り合わせる（図３（ｂ））。このとき、活性層用ウェーハ２０と支持基板用ウェーハ３０との間のシリコン酸化膜２０ａが、埋め込みシリコン酸化膜２０ｂとなる。
それから、貼り合わせウェーハ４０を図示しない枚葉式の剥離熱処理装置に挿入し、５００℃の炉内温度、Ｎ２ガスの雰囲気で３０分間の剥離熱処理を施す。これにより、水素イオン注入領域ｃを介して、支持基板用ウェーハ３０側に活性層２１を残し、活性層用ウェーハ２０が剥離される（図３（ｃ））。
その後、得られた活性層２１の表面に対して、第１の実施例と同様に、エピタキシャル層１１ｂの成長、凸部１１ｃのガスエッチングとを同時に施す。
こうして、活性層２１と支持基板用ウェーハ３０との間に埋め込みシリコン酸化膜２０ｂが介在されたスマートカットウェーハＷＢが作製される。
その他の構成、作用および効果は、第１の実施例から推測可能な範囲であるので、説明を省略する。
【００３３】
次に、表１に基づき、この発明のＳＩＭＯＸウェーハとスマートカットウェーハ（試験例１〜３）と、従来のＳＩＭＯＸウェーハとスマートカットウェーハ（比較例１〜４）とについて、平坦化方法の違いによる活性層の表面ラフネスに関する試験結果を報告する。平坦化処理後の活性層の表面ラフネスは、原子間力顕微鏡（ＡＦＭ）により評価した（２×２μｍ視野）。
本試験例１〜３では、膜形成室には、ＳｉＨＣｌ３を０．３ｓｌｍで供給するとともに、ＨＣｌガスを０．３ｓｌｍで供給する。キャリアガスにはＨ２ガスを使用し、その供給量は６０ｓｌｍとした。膜形成室内の温度は１１５０℃、熱処理の時間は３分間とした。比較例１，３では、ＨＣｌガスを供給（ガスエッチング）しない点を除いては本試験例と同条件であり、比較例２，４では、ＳｉＨＣｌ３ を供給（エピタキシャル成長）しない点を除いては本試験例と同条件とした。
【００３４】
【表１】
【００３５】
表１から明らかなように、エピタキシャル成長とエッチングとを同時処理する試験例１〜３は、いずれも平坦化処理後の表面ラフネスが１ｎｍを下回り、良好な結果が得られた。特に、試験例２，３では平坦化処理前の表面ラフネスが５０ｎｍ前後にも拘らず、平坦化処理後は０．７ｎｍ前後であった。これに対して、比較例１，３のエピタキシャル成長による平坦化処理と、比較例２，４の塩酸を利用したガスエッチングによる平坦化処理では、平坦化処理後の表面ラフネスは最大１３ｎｍ、最小でも１．２ｎｍであった。
【００３６】
次に、表２に基づき、この発明のスマートカットウェーハ（試験例４〜７）について、エピタキシャル成長速度とエッチング速度とに関する試験結果を報告する。ウェーハの平坦化処理条件および表面ラフネスの評価は、前記試験例１〜３と同様とする。また、平坦化処理前のラフネスは、Ｐ−Ｖ値で４０〜５０ｎｍとする。
【００３７】
【表２】
【００３８】
表２から明らかなように、エピタキシャル成長レートとエッチングレートが１０％以上異なる試験例７では、処理時間３ｍｉｎでは、表面ラフネスの改善は十分ではなかった。
【００３９】
次に、表３に基づき、この発明のスマートカットウェーハについて、エピタキシャル成長とエッチングとの同時平坦化処理の前に、研磨（試験例８，比較例５）、犠牲酸化（試験例９，比較例６）、水素アニール（試験例１０，比較例７）を施すか否かによる活性層の表面ラフネスに関する試験結果を報告する。ウェーハの平坦化処理条件および表面ラフネスの評価は、前記試験例１〜３と同様とする。ただし、平坦化処理時間は１分間に変更する。
【００４０】
【表３】
【００４１】
表３から明らかなように、エピタキシャル成長とエッチングとを同時処理する前に、研磨、犠牲酸化、水素アニールなどの前処理を施すと、短時間で所望の表面ラフネスを有するスマートカットウェーハが得られることが分かった。
【００４２】
【発明の効果】
この発明によれば、半導体ウェーハの平坦化処理される面に、エピタキシャル成長およびエッチングを同時に施すので、エピタキシャル成長により平坦化処理される面の凹部がエピタキシャル層により埋められるとともに、平坦化処理される面の凸部がエッチングにより溶解される。これにより、短時間のうち、ウェーハ表面の平坦性を改善することができる。
【００４３】
特に、請求項３に記載の半導体ウェーハの平坦化処理方法によれば、エピタキシャル層のエピタキシャル成長速度と、凸部のエッチング速度とを略等しくしたので、平坦化処理される面を、最も効率良く最短時間で平坦化処理することができる。
【００４４】
また、請求項７に記載の半導体ウェーハの平坦化処理方法によれば、平坦化処理の前処理として、平坦化処理される面に研磨、犠牲酸化、水素アニールの少なくとも１つが施されるので、ウェーハ表面の平坦性をさらに高めることができる。
【図面の簡単な説明】
【図１】この発明の第１の実施例に係るＳＩＭＯＸウェーハの平坦化処理方法を示すフローシートである。
【図２】この発明の第１の実施例に係るウェーハ表面の平坦化処理の進行状態を示すフローシートである。
【図３】この発明の一実施例に係るスマートカットウェーハの平坦化処理方法を示すフローシートである。
【符号の説明】
１０ 活性層用ウェーハ（半導体ウェーハ）、
１１，２１ 活性層、
１１ａ 凹部、
１１ｃ 凸部、
Ｗ シリコンウェーハ（半導体ウェーハ）、
ＷＡ ＳＩＭＯＸウェーハ、
ＷＢ スマートカットウェーハ。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a method for flattening a semiconductor wafer, and more particularly to a technique for precisely flattening the front and / or back surface of a semiconductor wafer by simultaneously performing two different processes of epitaxial growth and etching.
[0002]
[Prior art]
In recent years, a smart cut method has been developed as a method for manufacturing a semiconductor wafer having an SOI (Silicon On Insulator) structure.
In this method, a wafer for an active layer in which hydrogen or the like is ion-implanted at a predetermined depth and a wafer for a support substrate are bonded via an oxide film, and then the obtained bonded wafer is inserted into a heat treatment furnace to perform heat treatment. Then, the active layer wafer is peeled from the ion-implanted region to form an active layer, and then the peeled surface of the active layer is flattened.
As another method of manufacturing a semiconductor wafer having an SOI structure, a SIMOX (Separation by Implanted Oxygen) substrate in which one silicon wafer is used and an embedded silicon oxide film is interposed between an active layer and a bulk layer. Manufacturing methods have been developed.
In the SIMOX substrate, oxygen ions are ion-implanted from the wafer surface side to a predetermined depth of the silicon wafer, and then the silicon wafer is heat-treated to form a buried silicon oxide film in the ion-implanted region. Is manufactured by flattening the surface of
[0003]
The surface roughness (flatness of the wafer surface) of a semiconductor wafer having an SOI structure is important. In particular, in the case of a thin active layer having a thickness of 1 μm or less, the influence on device characteristics becomes a problem. Therefore, high uniformity in the in-plane uniformity of the active layer is required by a device manufacturer. In the smart cut method, the surface of the active layer is exposed when the wafer is separated. On the other hand, in the SIMOX substrate, the surface roughness is reduced due to the fact that oxygen ions are not uniformly implanted in the wafer surface.
Therefore, as a conventional method for improving the surface roughness, for example, (1) a method of growing an epitaxial layer on the surface of the active layer (for example, see Patent Document 1), and (2) a method of gas etching the surface of the active layer by hydrogen annealing (For example, see Patent Document 2), (3) A method of polishing the surface of the active layer (for example, see Patent Document 3) and the like are known.
[0004]
[Patent Document 1] JP-A-2000-30995 (page 1, FIG. 1)
[Patent Document 2] JP-A-11-307472 (page 1, FIG. 1)
[Patent Document 3] Japanese Patent Application Laid-Open No. 5-82525 (page 1, FIG. 1)
[0005]
[Problems to be solved by the invention]
However, if the surface roughness is improved only by the epitaxial growth method (1), another problem occurs that the active layer becomes thicker and a thin active layer cannot be obtained. According to the improvement of the surface roughness by the gas etching method of (2), not only the active layer becomes thinner, but also the convexities on the peeled surface are preferentially etched, and the local flattening of the concaves (pits) is not achieved. It was difficult. In addition, for an SOI wafer having a predetermined active layer thickness, the active layer becomes thinner by etching, so that there is a problem that further surface flattening cannot be performed. Since the polishing method (3) is a mechanical polishing process, there is a problem that thickness variation in a wafer surface is likely to occur, and it is difficult to obtain a very thin active layer qualitatively and quantitatively.
It is also conceivable to perform epitaxial growth and etching on the active layer in a predetermined order. However, this increases the processing time for flattening the semiconductor wafer and is not efficient.
[0006]
Therefore, the present inventors have conducted intensive studies and found that the surface of the active layer can be simultaneously subjected to epitaxial growth for filling local concave portions on the surface with an epitaxial layer and etching for dissolving the convex portions on the surface of the active layer. The present inventors have found that the surface roughness (flatness of the wafer surface) of a wafer can be improved with high accuracy in a short time, and have completed the present invention.
[0007]
[Object of the invention]
An object of the present invention is to provide a method of planarizing a semiconductor wafer, which can improve the flatness of the wafer surface in a short time.
[0008]
[Means for Solving the Problems]
The invention according to claim 1 is a semiconductor wafer flattening method for flattening a front surface and / or a back surface of a semiconductor wafer, wherein the epitaxial growth in which a concave portion of the flattened surface of the semiconductor wafer is filled with an epitaxial layer; This is a method of planarizing a semiconductor wafer, which simultaneously performs etching for dissolving convex portions of a surface of the semiconductor wafer to be planarized.
The type of the semiconductor wafer is not limited. For example, a semiconductor wafer having a single layer structure such as a single crystal silicon wafer and a gallium arsenide wafer can be employed. In addition, wafers having various SOI structures may be used. For example, a bonded SOI wafer, a wafer accompanied by peeling using a smart cut method (eg, a unibond wafer), a SIMOX wafer, an ELTRAN wafer, or the like can be employed.
[0009]
In the case of a semiconductor wafer having an SOI structure, the thickness of the active layer is not limited. For example, the thickness is 20 to 50 μm for a thick active layer, and 0.01 to 20 μm for a thin active layer. The thickness of the buried silicon oxide film interposed between the active layer and the support substrate wafer is not limited. For example, it is 0.1 to 0.5 μm.
In the case of a bonded SOI wafer, the bonding of the active layer wafer and the support substrate wafer is performed, for example, by laminating both wafers at room temperature and then performing a bonding heat treatment. The heat treatment temperature of this bonding heat treatment is 800 ° C. or more, for example, 1100 ° C. The time of the bonding heat treatment is, for example, 2 hours. Oxygen or the like is used as an atmospheric gas in the thermal oxidation furnace to be used.
The active layer wafer may be peeled off during the bonding heat treatment. In addition to this bonding heat treatment, the active layer wafer may be peeled off.
[0010]
In the case of a semiconductor wafer subjected to the smart cut method, the type of the light element to be ion-implanted into the semiconductor wafer is not limited. For example, in addition to hydrogen (H), rare gas elements such as helium (He), neon (Ne), argon (Ar), krypton (Kr), xenon (Xe), and radon (Rn) may be used. Alternatively, these may be used alone or as a compound.
The dose of the light element at the time of ion implantation is not limited. For example, 1 × 10 16 ~ 1 × 10 17 atoms / cm 2 It is.
The acceleration voltage at the time of light element ion implantation is not limited. For example, it is 50 keV or less, preferably 30 keV or less, and more preferably 20 keV or less. The light element ion implantation can concentrate the light element at a target depth as the acceleration voltage becomes lower. As a result, the thickness of the light element bubble region becomes smaller.
The heat treatment temperature at the time of wafer peeling is 400 to 700 ° C, preferably 450 to 550 ° C. If the temperature is lower than 400 ° C., no light element hubble region is formed in the semiconductor wafer at all, and it is not peeled off. On the other hand, when the temperature exceeds 700 ° C., oxygen precipitates are formed in the active layer depending on the concentration of dissolved oxygen in the wafer.
[0011]
In the case of a SIMOX wafer, the thickness of the active layer is, for example, 0.01 to 0.3 μm. The thickness of the buried silicon oxide film is, for example, 0.1 to 0.5 μm.
The implantation density of oxygen ions into a semiconductor wafer is, for example, 10 18 atoms / cm 2 It is. The acceleration voltage of oxygen ions during ion implantation is 30 to 200 keV. After the oxygen ions, the heat treatment temperature for forming the buried silicon oxide film is, for example, 1200 ° C. or higher.
[0012]
The surface of the semiconductor wafer to be planarized is not limited. The surface of the wafer, the back surface of the wafer, or both sides of the wafer may be used.
The type of epitaxial growth is not limited. For example, vapor phase epitaxial growth using an epitaxial growth gas, liquid phase epitaxial growth using a melt containing an epitaxial growth material in supersaturation, or the like can be employed. As the vapor phase epitaxial growth method, for example, a CVD (Chemical Vapor Deposition) method, a PVD (Physics Vapor Deposition) method, or the like can be employed.
[0013]
The epitaxial growth apparatus may be of a single-wafer type in which semiconductor wafers are inserted one by one into a film formation chamber to perform epitaxial growth processing. Alternatively, a batch type epitaxial growth apparatus in which a plurality of semiconductor wafers are inserted into a film forming chamber and processed at one time may be used.
As the source gas, for example, SiH 4 , SiH 2 Cl 2 , SiHCl 3 , SiCl 4 Etc. can be adopted.
As the carrier gas, for example, hydrogen gas, inert gas, or the like can be employed.
As a heating means in the epitaxial growth apparatus, for example, a halogen lamp, an infrared lamp, or the like can be employed.
[0014]
The type of etching is not limited. Either dry etching or wet etching may be used. As the dry etching, for example, gas etching, plasma etching, sputter etching, ion beam etching, or the like can be employed. Among them, gas etching performed in an atmosphere of an etching gas (such as hydrochloric acid gas) is preferable. The gas etching reaction proceeds only by heat treatment. The concentration of hydrochloric acid when using hydrochloric acid gas is 8% or less, and the heat treatment temperature is about 900 to 1150 ° C. Under these gas etching conditions, there is no plane anisotropy in the etching rate, which is advantageous for flattening the wafer surface. However, when the concentration of hydrochloric acid is high and the temperature of the heat treatment is high, the directionality of the surface is large and it is difficult to flatten the wafer surface. The preferred concentration of hydrochloric acid is 5% or less, and the heat treatment temperature is 1100 ° C or less.
[0015]
The invention according to claim 2 is the method for planarizing a semiconductor wafer according to claim 1, wherein the epitaxial growth is a vapor phase epitaxial growth, and the etching is a gas etching.
The type of the etching gas is not limited. For example, hydrochloric acid (HCl) gas or the like can be employed.
The etching temperature is 900 to 1150 ° C., and the etching time is 0.1 to 10 minutes.
The epitaxial growth rate is 0.001 to 0.5 μm / min, preferably 0.01 to 0.1 μm / min. If it is less than 0.001 μm / min, it is difficult to control the epitaxial growth, and the growth rate is slow, so that the productivity is reduced. On the other hand, if it exceeds 0.5 μm / min, high-temperature, high-concentration etching conditions are required in order to make the epitaxial growth rate and the etching rate comparable, the plane anisotropy of the etching rate becomes large, Flattening becomes difficult.
Similarly, the etching rate is 0.001 to 0.5 μm / min, preferably 0.01 to 0.1 μm / min. If it is less than 0.001 μm / min, it is difficult to control the etching and the etching rate is low, so that the productivity is reduced. On the other hand, if it exceeds 0.5 μm / min, epitaxial growth conditions at a high temperature and a high Si source gas concentration are required, the plane anisotropy of the epitaxial growth rate becomes large, and it becomes difficult to flatten the active layer.
[0016]
The invention according to claim 3 is the method for planarizing a semiconductor wafer according to claim 1 or 2, wherein the epitaxial growth rate of the epitaxial layer is substantially equal to the etching rate of the projection.
[0017]
In the invention according to claim 4, any one of claims 1 to 3, wherein the difference between the epitaxial growth rate and the etching rate is 10% or less of the high-speed side of the epitaxial growth rate and the etching rate. 2. A method for flattening a semiconductor wafer according to item 1.
The epitaxial growth rate in this case is a growth rate when an etching gas (eg, HCl) is not flowed. In addition, the etching rate refers to an epitaxial Si raw material source gas (for example, SiHCl 3 ) Is defined as the etching rate when not flowing.
The preferred speed difference is 5% or less of the speed on the high speed side. If it exceeds 10%, planarization cannot be performed in a short time without greatly changing the thickness of the SOI layer.
[0018]
The invention according to claim 5 is the semiconductor wafer according to any one of claims 1 to 4, wherein the semiconductor wafer is a SIMOX wafer, and the surface to be planarized is a surface of an active layer. Is a flattening method.
[0019]
The invention according to claim 6, wherein the semiconductor wafer is a wafer accompanied by a peeling process, and the surface to be planarized is a peeled surface of the semiconductor wafer. It is a planarization processing method of the semiconductor wafer described in the above.
[0020]
8. The semiconductor device according to claim 7, wherein the surface to be planarized is polished before the planarization, an oxide film is formed on an exfoliated surface of the semiconductor wafer, and then the oxide film is removed. 7. The method for planarizing a semiconductor wafer according to claim 1, wherein at least one other planarizing process is performed in hydrogen annealing for heating the wafer at a high temperature in a hydrogen atmosphere. It is.
The polishing device is not limited. A single wafer type in which only one semiconductor wafer is polished, or a batch type in which a plurality of semiconductor wafers are polished at once may be used. Further, a single-side polishing apparatus for polishing only one side of a semiconductor wafer or a double-side polishing apparatus for polishing both front and back surfaces of a semiconductor wafer may be used.
Examples of the polishing cloth include a porous non-woven cloth polishing cloth in which polyester felt is impregnated with polyurethane. Further, a foaming urethane type polishing cloth obtained by slicing a foamed urethane block may be used.
The polishing amount of the surface to be planarized is, for example, 0.01 to 1 μm, and preferably 0.01 to 0.2 μm. If it is less than 0.01 μm, the polishing amount is too small, and the effect of polishing before the planarization treatment is small. If it exceeds 1 μm, the in-plane uniformity of the active layer (SOI layer) is lost.
[0021]
The oxide film for the sacrificial oxidation may be, for example, a natural oxide film obtained by leaving a semiconductor wafer in the air or the like, or a thermal oxide film formed by performing various heat treatments. Further, the oxide film may be formed by, for example, SC-1 cleaning or ozone cleaning of the semiconductor wafer.
The thickness of the oxide film is not limited. For example, about 5 to 10000 angstroms. By reducing the thickness, the choices of a film formation method and a film removal method are increased, and the film formation time and the film removal time are also reduced.
The method for removing the oxide film is not limited. For example, HF cleaning can be adopted. At that time, the concentration of hydrofluoric acid is about 0.01 to 50 wt%.
[0022]
The hydrogen annealing temperature is, for example, 1000 to 1300 ° C. The heat treatment time for hydrogen annealing is 1 to 120 minutes. As an atmosphere gas at the time of hydrogen annealing, in addition to 100% hydrogen, a mixed gas of hydrogen and argon (eg, hydrogen: argon = 1: 33) or a mixed gas of hydrogen and nitrogen (eg, hydrogen: nitrogen = 1: 1) 20) can be adopted.
Another planarization process may be a single process of only polishing, only sacrificial oxidation, or only hydrogen annealing. Also, a combination of polishing and sacrificial oxidation, polishing and hydrogen annealing, or sacrificial oxidation and hydrogen annealing may be used. Further, all three types of processing may be performed.
[0023]
[Action]
According to the present invention, epitaxial growth and etching are simultaneously performed on the surface of the semiconductor wafer to be planarized. Specifically, for example, a mixed gas of an epitaxial growth gas and an etching gas is supplied to a film forming chamber of an epitaxial growth apparatus into which a semiconductor wafer has been inserted. Thereby, the concave portions of the surface to be planarized are filled with the epitaxial layer, and the convex portions of the surface to be planarized are etched. This is due to the local free energy of the wafer surface. Regarding the concave portion, it is more energetically stable to newly attach and bond the atoms than to cut and cut the bonded atoms. In addition, it is presumed that the protruding part is more stable in terms of energy by breaking the bonds of existing atoms and flattening it, rather than attaching and bonding new atoms there. . As a result, the flatness of the semiconductor wafer surface can be improved in a short time.
[0024]
In particular, according to the method for planarizing a semiconductor wafer according to the third aspect, the epitaxial growth rate of the epitaxial layer is made substantially equal to the etching rate of the projection. As a result, the degree of progress of the epitaxial layer growth is substantially the same as the degree of progress of the projection etching. As a result, the surface to be flattened can be flattened most efficiently in the shortest time.
[0025]
Further, according to the method for planarizing a semiconductor wafer according to claim 7, before the planarizing process, another planarizing process (at least of polishing, sacrificial oxidation, and hydrogen annealing) is performed on the surface to be planarized. 1). As a result, the flatness of the wafer surface can be further improved.
[0026]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings. First, a method of flattening a SIMOX wafer according to the first embodiment will be described.
After pulling up a p-type single crystal silicon ingot to which a predetermined amount of boron is added by the CZ method, the single crystal silicon ingot is subjected to block cutting, slicing, chamfering, mirror polishing, and the like. Thus, a silicon wafer W having a thickness of 725 μm, a diameter of 200 mm, a specific resistance of 20 Ωcm, and a p-type mirror-finished surface is obtained (FIG. 1A).
[0027]
Oxygen ions are implanted from the mirror-finished surface of the silicon wafer W at an acceleration voltage of 180 keV using a medium current ion implanter (FIG. 1B). The dose at this time is 4 × 10 17 atoms / cm 3 It is.
Thereafter, the silicon wafer W is put into a heat treatment furnace, and high-temperature annealing is performed at 1350 ° C. for 10 hours (FIG. 1C). The atmosphere gas is a mixed gas having a mixing ratio of argon and oxygen of 99: 1. As a result, the implanted oxygen and silicon are combined, and a buried silicon oxide film b is formed in the oxygen ion implanted region a. As a result, the active layer 11 is formed on the front surface side of the silicon wafer W, while the bulk layer 12 is formed on the back surface side of the silicon wafer W. The thickness of the buried silicon oxide film b is about 0.1 μm. Thus, a SIMOX wafer WA having the buried silicon oxide film b interposed between the active layer 11 and the bulk layer 12 is manufactured.
[0028]
Next, the silicon wafer W having the SOI structure is inserted into a film forming chamber of a single-wafer type CVD apparatus, and epitaxial growth is performed by filling a concave portion 11a on the surface of the active layer 11 with an epitaxial layer 11b. The surface of the active layer 11 is flattened with high precision by simultaneously performing etching for dissolving the portion 11c (FIGS. 1D and 2). At this time, the epitaxial growth rate of the epitaxial layer 11b and the etching rate of the projection 11c are set to be approximately the same, that is, 0.1 μm / min.
SiHCl, which is a Si source gas for epitaxial growth, is provided in the film forming chamber. 3 Is supplied at 0.1 to 0.5 slm, and an HCl gas as an etching gas is supplied at 0.3 to 6.0 slm. H for carrier gas 2 Using gas, H 2 The gas supply is 60 slm. The temperature of the heat treatment in the film formation chamber is 1,050 to 1,200 ° C., and the heat treatment time is 1 to 30 minutes.
[0029]
As described above, when the mixed gas of the epitaxial growth gas and the etching gas flows into the film formation chamber along the surface of the active layer 11 after the high-temperature annealing shown in FIG. In particular, the convex portion 11c is exposed to HCl gas, and the convex portion 11c is dissolved and its height gradually decreases (FIG. 2B). At the same time, the recess 11a on the surface of the active layer 11 is 3 And the epitaxial layer 11b grows there, and the recess 11a gradually fills in. Finally, since the epitaxial growth rate and the etching rate are substantially the same, these two types of different flattening are performed at the intermediate height position between the concave portion 11a and the convex portion 11c on the surface of the active layer 11. The process ends (FIG. 2C). As a result, the flatness of the surface of the active layer 11 can be improved. Moreover, the time required for the flattening can be shortened, for example, as compared with the case where the epitaxial growth and the etching are performed in a predetermined order.
[0030]
Here, the protrusion 11c is selectively etched by the mixed gas and the epitaxial layer 11b is selectively epitaxially grown in the recess 11a due to the local free energy of the wafer surface. It is more energetically more stable to attach and bond new atoms than to cut and etch the existing atoms, and the protrusions are already present rather than newly attached and bonded atoms. This is presumed to be due to the effect of breaking the bonds of the atoms and making the flattened one more stable.
In the first embodiment, the epitaxial growth rate of the epitaxial layer 11b and the etching rate of the projection 11c are substantially equal. As a result, the degree of progress of the growth of the epitaxial layer 11b and the degree of progress of the etching of the protrusions 11c become substantially equal, and the surface of the active layer 11 to be flattened can be flattened most efficiently in the shortest time. can do.
On the surface of the active layer 11, before the planarization treatment, for example, a known polishing treatment, an oxide film is formed on the peeled surface of the semiconductor wafer, and then the oxide film is formed with HF having a hydrofluoric acid concentration of 0.01 to 50 wt%. A well-known sacrificial oxidation that is removed by a solution and a hydrogen annealing that heats the semiconductor wafer at a high temperature in a hydrogen atmosphere may be performed.
[0031]
Next, a method for flattening a smart cut wafer according to a second embodiment will be described with reference to FIG.
First, the active layer wafer 20 is manufactured under the same wafer processing conditions as the SIMOX wafer silicon wafer W (FIG. 3A). The active layer wafer 20 is subjected to a thermal oxidation treatment at 900 ° C. in an oxygen gas atmosphere, and a silicon oxide film 20 a is formed on the entire exposed surface of the active layer wafer 20. Hydrogen ions are implanted at a depth of about 0.6 μm from the surface of the mirror-finished active layer wafer 20 at an acceleration voltage of 50 keV using a medium current ion implanter. The dose at this time is 5 × 10 16 atoms / cm 2 It is. In FIG. 3, c indicates a hydrogen ion implanted region.
[0032]
Subsequently, the surface of the active layer wafer 20 and the mirror surface of the previously prepared support substrate wafer (silicon wafer manufactured by the same process) 30 are used as a bonding surface (overlapping surface), for example, in a vacuum device. The wafers 20 and 30 are bonded together using a known jig (FIG. 3B). At this time, the silicon oxide film 20a between the active layer wafer 20 and the support substrate wafer 30 becomes a buried silicon oxide film 20b.
Then, the bonded wafer 40 is inserted into a single-wafer type separation heat treatment apparatus (not shown), and a furnace temperature of 500 ° C. and N 2 A peeling heat treatment is performed for 30 minutes in a gas atmosphere. Thereby, the active layer wafer 20 is peeled off, leaving the active layer 21 on the support substrate wafer 30 side via the hydrogen ion implanted region c (FIG. 3C).
After that, the growth of the epitaxial layer 11b and the gas etching of the projections 11c are simultaneously applied to the surface of the obtained active layer 21, as in the first embodiment.
Thus, a smart cut wafer WB in which the buried silicon oxide film 20b is interposed between the active layer 21 and the support substrate wafer 30 is manufactured.
Other configurations, operations, and effects are in ranges that can be inferred from the first embodiment, and a description thereof will not be repeated.
[0033]
Next, based on Table 1, the SIMOX wafer and the smart cut wafer of the present invention (Test Examples 1 to 3), and the conventional SIMOX wafer and the smart cut wafer (Comparative Examples 1 to 4) differ depending on the difference in the flattening method. The test results on the surface roughness of the active layer are reported. The surface roughness of the active layer after the flattening treatment was evaluated by an atomic force microscope (AFM) (2 × 2 μm visual field).
In Test Examples 1 to 3, the film formation chamber was provided with SiHCl. 3 Is supplied at 0.3 slm, and HCl gas is supplied at 0.3 slm. H for carrier gas 2 Gas was used and the supply amount was 60 slm. The temperature in the film formation chamber was 1150 ° C., and the heat treatment time was 3 minutes. In Comparative Examples 1 and 3, the conditions were the same as in this test example except that HCl gas was not supplied (gas etching). In Comparative Examples 2 and 4, SiHCl was used. 3 The conditions were the same as in the present test example, except that GaN was not supplied (epitaxial growth).
[0034]
[Table 1]
[0035]
As is clear from Table 1, in each of Test Examples 1 to 3 in which the epitaxial growth and the etching were simultaneously performed, the surface roughness after the planarization was less than 1 nm, and good results were obtained. In particular, in Test Examples 2 and 3, the surface roughness before and after the flattening treatment was about 0.7 nm despite the fact that the surface roughness was about 50 nm. On the other hand, in the flattening process by epitaxial growth in Comparative Examples 1 and 3 and the flattening process by gas etching using hydrochloric acid in Comparative Examples 2 and 4, the surface roughness after the flattening process was 13 nm at the maximum and 1 at the minimum. 0.2 nm.
[0036]
Next, based on Table 2, with respect to the smart cut wafer of the present invention (Test Examples 4 to 7), test results on the epitaxial growth rate and the etching rate will be reported. The evaluation of the wafer flattening condition and the surface roughness are the same as those in Test Examples 1 to 3. The roughness before the flattening process is set to a PV value of 40 to 50 nm.
[0037]
[Table 2]
[0038]
As is clear from Table 2, in Test Example 7 in which the epitaxial growth rate and the etching rate were different by 10% or more, the surface roughness was not sufficiently improved in the treatment time of 3 min.
[0039]
Next, based on Table 3, the smart cut wafer of the present invention was polished (Test Example 8 and Comparative Example 5) and sacrificial oxidation (Test Example 9 and Comparative Example 6) before the simultaneous planarization treatment of epitaxial growth and etching. ), And the results of a test on the surface roughness of the active layer depending on whether or not to perform hydrogen annealing (Test Example 10 and Comparative Example 7). The evaluation of the wafer flattening condition and the surface roughness are the same as those in Test Examples 1 to 3. However, the flattening time is changed to one minute.
[0040]
[Table 3]
[0041]
As is clear from Table 3, a smart cut wafer having a desired surface roughness can be obtained in a short time by performing a pre-treatment such as polishing, sacrificial oxidation, and hydrogen annealing before the simultaneous treatment of the epitaxial growth and the etching. I understood.
[0042]
【The invention's effect】
According to the present invention, since the epitaxial growth and etching are simultaneously performed on the surface of the semiconductor wafer to be planarized, the recesses of the surface to be planarized by the epitaxial growth are filled with the epitaxial layer, and the surface of the surface to be planarized is also filled. The protrusions are dissolved by etching. Thereby, the flatness of the wafer surface can be improved in a short time.
[0043]
In particular, according to the method for planarizing a semiconductor wafer according to the third aspect, since the epitaxial growth rate of the epitaxial layer and the etching rate of the projection are made substantially equal, the surface to be planarized is most efficiently and shortest. Flattening can be performed in a long time.
[0044]
According to the method of planarizing a semiconductor wafer according to claim 7, at least one of polishing, sacrificial oxidation, and hydrogen annealing is performed on the surface to be planarized as a pre-process of the planarizing process. The flatness of the wafer surface can be further improved.
[Brief description of the drawings]
FIG. 1 is a flow sheet showing a method for flattening a SIMOX wafer according to a first embodiment of the present invention.
FIG. 2 is a flow sheet showing a progress state of a wafer surface flattening process according to the first embodiment of the present invention.
FIG. 3 is a flow sheet showing a method for flattening a smart cut wafer according to one embodiment of the present invention.
[Explanation of symbols]
10 Active layer wafer (semiconductor wafer),
11,21 active layer,
11a recess,
11c convex part,
W silicon wafer (semiconductor wafer),
WA SIMOX wafer,
WB Smart cut wafer.