JP2003229572A - 半導体装置 - Google Patents
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【課題】 過電流を防止する電流センス素子を内蔵した
絶縁ゲート型トランジスタに対して、電流センス素子の
過電圧による破壊を防止する手段を提供する。 【解決手段】 主電流を制御する第１ＩＧＢＴ１と、第
１ＩＧＢＴ１の過電流を防止する第２ＩＧＢＴ２とを備
えた半導体装置においては、第１エミッタ５と第２エミ
ッタ６との間に、第１ダイオード９と第２ダイオード１
０とが、センス抵抗８と並列となるようにして、逆直列
に接続されている。ここで、両ダイオード９、１０の逆
方向電圧に対する降伏電圧は、両エミッタ５、６間の耐
圧値より低く、かつセンス電圧の上限値より高い値に設
定され、これにより第１ＩＧＢＴ１の過電流を有効に防
止しつつ、第２ＩＧＢＴ２の過電圧による破壊が確実に
防止されるようになっている。
絶縁ゲート型トランジスタに対して、電流センス素子の
過電圧による破壊を防止する手段を提供する。 【解決手段】 主電流を制御する第１ＩＧＢＴ１と、第
１ＩＧＢＴ１の過電流を防止する第２ＩＧＢＴ２とを備
えた半導体装置においては、第１エミッタ５と第２エミ
ッタ６との間に、第１ダイオード９と第２ダイオード１
０とが、センス抵抗８と並列となるようにして、逆直列
に接続されている。ここで、両ダイオード９、１０の逆
方向電圧に対する降伏電圧は、両エミッタ５、６間の耐
圧値より低く、かつセンス電圧の上限値より高い値に設
定され、これにより第１ＩＧＢＴ１の過電流を有効に防
止しつつ、第２ＩＧＢＴ２の過電圧による破壊が確実に
防止されるようになっている。
Description
【０００１】
【発明の属する技術分野】本発明は、過電流を防止する
ための電流センス素子を内蔵するとともに、該電流セン
ス素子を過電圧による破壊から保護する手段を有するＩ
ＧＢＴ（Insulated Gate Bipolar Transistor）、ＭＯ
ＳＦＥＴ（Metal Oxide Semiconductor Field Effect T
ransistor）等の絶縁ゲート型のトランジスタを備えた
半導体装置に関するものである。
ための電流センス素子を内蔵するとともに、該電流セン
ス素子を過電圧による破壊から保護する手段を有するＩ
ＧＢＴ（Insulated Gate Bipolar Transistor）、ＭＯ
ＳＦＥＴ（Metal Oxide Semiconductor Field Effect T
ransistor）等の絶縁ゲート型のトランジスタを備えた
半導体装置に関するものである。
【０００２】
【従来の技術】ＩＧＢＴ、ＭＯＳＦＥＴ等の絶縁ゲート
型（電圧駆動型）のトランジスタは、高速スイッチング
が可能なことから、近年、インバータ、ＡＣサーボ等の
スイッチング素子等として広く用いられている。そし
て、かかる絶縁ゲート型のトランジスタにおいては、一
般に、回路、外部負荷等に過電流が流れるのを防止する
ための電流センス素子が設けられる。
型（電圧駆動型）のトランジスタは、高速スイッチング
が可能なことから、近年、インバータ、ＡＣサーボ等の
スイッチング素子等として広く用いられている。そし
て、かかる絶縁ゲート型のトランジスタにおいては、一
般に、回路、外部負荷等に過電流が流れるのを防止する
ための電流センス素子が設けられる。
【０００３】具体的には、例えば、主電流を制御する主
ＩＧＢＴないしは主ＭＯＳＦＥＴを流れる電流を検出す
る電流センス素子を内蔵し、電流センス素子によって主
ＩＧＢＴないしは主ＭＯＳＦＥＴの電流の上昇が検出さ
れたときには、主ＩＧＢＴないしは主ＭＯＳＦＥＴのゲ
ート電圧を低下させて過電流を防止するようにしたＩＧ
ＢＴないしはＭＯＳＦＥＴが提案されている（特開平９
−２９３８５６号公報、特開平４−３２６７６８号公
報、特開２０００−２６９４８９号公報、特開平８−４
６１９３号公報及び特開平６−１３６１８号公報参
照）。
ＩＧＢＴないしは主ＭＯＳＦＥＴを流れる電流を検出す
る電流センス素子を内蔵し、電流センス素子によって主
ＩＧＢＴないしは主ＭＯＳＦＥＴの電流の上昇が検出さ
れたときには、主ＩＧＢＴないしは主ＭＯＳＦＥＴのゲ
ート電圧を低下させて過電流を防止するようにしたＩＧ
ＢＴないしはＭＯＳＦＥＴが提案されている（特開平９
−２９３８５６号公報、特開平４−３２６７６８号公
報、特開２０００−２６９４８９号公報、特開平８−４
６１９３号公報及び特開平６−１３６１８号公報参
照）。
【０００４】図７は、電流センス素子を内蔵した従来の
一般的な半導体装置（ＩＧＢＴ）の概略構成を示す回路
図である。図７に示すように、この従来の半導体装置に
おいては、主電流を制御する第１ＩＧＢＴ１０１と、該
第１ＩＧＢＴ１０１を流れる電流をモニタする第２ＩＧ
ＢＴ１０２（電流センス素子）とが同一の半導体基板
（図示せず）に形成されている。この半導体装置では、
両ＩＧＢＴ１０１、１０２に対して、ゲート１０３（ゲ
ート領域）及びコレクタ１０４（コレクタ領域）が共通
化されている。
一般的な半導体装置（ＩＧＢＴ）の概略構成を示す回路
図である。図７に示すように、この従来の半導体装置に
おいては、主電流を制御する第１ＩＧＢＴ１０１と、該
第１ＩＧＢＴ１０１を流れる電流をモニタする第２ＩＧ
ＢＴ１０２（電流センス素子）とが同一の半導体基板
（図示せず）に形成されている。この半導体装置では、
両ＩＧＢＴ１０１、１０２に対して、ゲート１０３（ゲ
ート領域）及びコレクタ１０４（コレクタ領域）が共通
化されている。
【０００５】これに対して、エミッタ（エミッタ領域）
は、両ＩＧＢＴ１０１、１０２に対して個別に設けられ
ている。すなわち、第１ＩＧＢＴ１０１に対しては第１
エミッタ１０５（第１エミッタ領域）が設けられ、第２
ＩＧＢＴ１０２に対しては第２エミッタ１０６（第２エ
ミッタ領域）が設けられている。そして、両エミッタ１
０５、１０６は、共通エミッタ１０７に接続されてい
る。なお、第２エミッタ１０６は、第１ＩＧＢＴ１０１
の電流をモニタするために設けられているだけであるの
で、その寸法ないし面積は、一般に、第１エミッタ１０
５のそれに比較して非常に小さいものとされる。
は、両ＩＧＢＴ１０１、１０２に対して個別に設けられ
ている。すなわち、第１ＩＧＢＴ１０１に対しては第１
エミッタ１０５（第１エミッタ領域）が設けられ、第２
ＩＧＢＴ１０２に対しては第２エミッタ１０６（第２エ
ミッタ領域）が設けられている。そして、両エミッタ１
０５、１０６は、共通エミッタ１０７に接続されてい
る。なお、第２エミッタ１０６は、第１ＩＧＢＴ１０１
の電流をモニタするために設けられているだけであるの
で、その寸法ないし面積は、一般に、第１エミッタ１０
５のそれに比較して非常に小さいものとされる。
【０００６】そして、第２エミッタ１０６にはセンス抵
抗１０８が介設され、このセンス抵抗１０８にかかるセ
ンス電圧Ｖｓ（すなわち、センス抵抗１０８による電圧
降下）に応じて、ゲート１０３にかかる電圧を制御する
ようになっている。図８に示すように、この従来の半導
体装置においては、センス抵抗１０８にかかるセンス電
圧Ｖｓは、第１エミッタ１０５を流れる電流にほぼ比例
する。したがって、このセンス電圧Ｖｓをモニタし、ゲ
ート１０３へフィードバックすることにより、第１ＩＧ
ＢＴ１０１の過電流を防止することができる。
抗１０８が介設され、このセンス抵抗１０８にかかるセ
ンス電圧Ｖｓ（すなわち、センス抵抗１０８による電圧
降下）に応じて、ゲート１０３にかかる電圧を制御する
ようになっている。図８に示すように、この従来の半導
体装置においては、センス抵抗１０８にかかるセンス電
圧Ｖｓは、第１エミッタ１０５を流れる電流にほぼ比例
する。したがって、このセンス電圧Ｖｓをモニタし、ゲ
ート１０３へフィードバックすることにより、第１ＩＧ
ＢＴ１０１の過電流を防止することができる。
【０００７】
【発明が解決しようとする課題】前記のとおり、第２エ
ミッタ１０６の寸法ないし面積は非常に小さく、また電
流センス素子として用いられる第２ＩＧＢＴ１０２の容
量も非常に小さいものとなる。このため、第２ＩＧＢＴ
１０２ないし第２エミッタ１０６は、外部回路の影響を
受けやすく、事情によっては第２ＩＧＢＴ１０２ないし
第２エミッタ１０６が、過電圧等により破壊されること
があるといった問題がある。このような破壊の具体例と
しては、例えば、第１エミッタ１０５と第２エミッタ１
０６との間にその耐圧値（ブレークダウン電圧）を超え
る電圧が発生するケースなどがあげられる。なお、この
ような問題は、ＩＧＢＴだけでなく、ＭＯＳＦＥＴなど
といったその他の電圧駆動型のパワートランジスタでも
生じるのはもちろんである。
ミッタ１０６の寸法ないし面積は非常に小さく、また電
流センス素子として用いられる第２ＩＧＢＴ１０２の容
量も非常に小さいものとなる。このため、第２ＩＧＢＴ
１０２ないし第２エミッタ１０６は、外部回路の影響を
受けやすく、事情によっては第２ＩＧＢＴ１０２ないし
第２エミッタ１０６が、過電圧等により破壊されること
があるといった問題がある。このような破壊の具体例と
しては、例えば、第１エミッタ１０５と第２エミッタ１
０６との間にその耐圧値（ブレークダウン電圧）を超え
る電圧が発生するケースなどがあげられる。なお、この
ような問題は、ＩＧＢＴだけでなく、ＭＯＳＦＥＴなど
といったその他の電圧駆動型のパワートランジスタでも
生じるのはもちろんである。
【０００８】本発明は、上記従来の問題を解決するため
になされたものであって、過電流を防止するための電流
センス素子を内蔵したＩＧＢＴ、ＭＯＳＦＥＴ等の絶縁
ゲート型トランジスタに対して、過電流を有効に防止し
つつ、電流センス素子の過電圧等による破壊を有効に防
止することができる手段を提供することを解決すべき課
題とする。
になされたものであって、過電流を防止するための電流
センス素子を内蔵したＩＧＢＴ、ＭＯＳＦＥＴ等の絶縁
ゲート型トランジスタに対して、過電流を有効に防止し
つつ、電流センス素子の過電圧等による破壊を有効に防
止することができる手段を提供することを解決すべき課
題とする。
【０００９】
【課題を解決するための手段】上記課題を解決するため
になされた本発明の第１の態様にかかる半導体装置は、
（ｉ）主電流（すなわち、該半導体装置によって制御さ
れる外部負荷を流れる電流）を制御する絶縁ゲート型の
第１トランジスタ（例えば、ＩＧＢＴ、ＭＯＳＦＥＴ
等）と、第１トランジスタを流れる電流をモニタ（監
視）する絶縁ゲート型の第２トランジスタ（例えば、Ｉ
ＧＢＴ、ＭＯＳＦＥＴ等）とが同一の半導体基板に形成
され、（ii）両トランジスタの両コレクタ領域が共通化
されるとともに両ゲート領域が共通化され、かつ第２ト
ランジスタのエミッタ領域が第１トランジスタのエミッ
タ領域よりも小寸法（ないしは小面積）とされ、（ii
i）第１トランジスタのエミッタ領域と第２トランジス
タのエミッタ領域との間に介設されたセンス抵抗にかか
るセンス電圧（すなわち、センス抵抗による電圧降下）
によりゲート領域にかかる電圧（ひいては、第１トラン
ジスタを流れる電流）を制御するようになっている半導
体装置であって、（iv）第１トランジスタのエミッタ領
域と第２トランジスタのエミッタ領域との間に、両エミ
ッタ領域間の耐圧値（ブレークダウン電圧）より低くセ
ンス電圧の上限値より高い電圧で降伏するダイオード部
（クランプ素子）が、センス抵抗と並列に接続されてい
ることを特徴とするものである。
になされた本発明の第１の態様にかかる半導体装置は、
（ｉ）主電流（すなわち、該半導体装置によって制御さ
れる外部負荷を流れる電流）を制御する絶縁ゲート型の
第１トランジスタ（例えば、ＩＧＢＴ、ＭＯＳＦＥＴ
等）と、第１トランジスタを流れる電流をモニタ（監
視）する絶縁ゲート型の第２トランジスタ（例えば、Ｉ
ＧＢＴ、ＭＯＳＦＥＴ等）とが同一の半導体基板に形成
され、（ii）両トランジスタの両コレクタ領域が共通化
されるとともに両ゲート領域が共通化され、かつ第２ト
ランジスタのエミッタ領域が第１トランジスタのエミッ
タ領域よりも小寸法（ないしは小面積）とされ、（ii
i）第１トランジスタのエミッタ領域と第２トランジス
タのエミッタ領域との間に介設されたセンス抵抗にかか
るセンス電圧（すなわち、センス抵抗による電圧降下）
によりゲート領域にかかる電圧（ひいては、第１トラン
ジスタを流れる電流）を制御するようになっている半導
体装置であって、（iv）第１トランジスタのエミッタ領
域と第２トランジスタのエミッタ領域との間に、両エミ
ッタ領域間の耐圧値（ブレークダウン電圧）より低くセ
ンス電圧の上限値より高い電圧で降伏するダイオード部
（クランプ素子）が、センス抵抗と並列に接続されてい
ることを特徴とするものである。
【００１０】本発明の第１の態様にかかる半導体装置に
おいては、ダイオード部が、半導体基板に内蔵（ないし
は一体化）されているのが好ましい。また、ダイオード
部は、半導体基板上の絶縁膜上に形成されたポリシリコ
ンで構成されていてもよい。
おいては、ダイオード部が、半導体基板に内蔵（ないし
は一体化）されているのが好ましい。また、ダイオード
部は、半導体基板上の絶縁膜上に形成されたポリシリコ
ンで構成されていてもよい。
【００１１】本発明の第２の態様にかかる半導体装置
は、本発明の第１の態様にかかる上記半導体装置におい
て、両エミッタ領域間の耐圧値より低くセンス電圧の上
限値より高い電圧で降伏するダイオード部に代えて、両
エミッタ領域間の耐圧値より低くセンス電圧の上限値よ
り高い電圧で導通するダイオード部が設けられているこ
とを特徴とするものである。
は、本発明の第１の態様にかかる上記半導体装置におい
て、両エミッタ領域間の耐圧値より低くセンス電圧の上
限値より高い電圧で降伏するダイオード部に代えて、両
エミッタ領域間の耐圧値より低くセンス電圧の上限値よ
り高い電圧で導通するダイオード部が設けられているこ
とを特徴とするものである。
【００１２】本発明の第２の態様にかかる半導体装置に
おいても、ダイオード部が、半導体基板に内蔵（ないし
は一体化）されているのが好ましい。また、ダイオード
部は、半導体基板上の絶縁膜上に形成されたポリシリコ
ンで構成されていてもよい。
おいても、ダイオード部が、半導体基板に内蔵（ないし
は一体化）されているのが好ましい。また、ダイオード
部は、半導体基板上の絶縁膜上に形成されたポリシリコ
ンで構成されていてもよい。
【００１３】
【発明の実施の形態】実施の形態１．以下、本発明の実
施の形態１を説明する。図１は、本発明の実施の形態１
にかかる半導体装置（ＩＧＢＴ）の構成を示す回路図で
ある。図１に示すように、本発明にかかる半導体装置に
おいては、主電流を制御する第１ＩＧＢＴ１と、該第１
ＩＧＢＴ１を流れる電流をモニタする第２ＩＧＢＴ２と
が、同一の半導体基板（図２参照）に形成されている。
なお、ここで、「主電流」は、該半導体装置によって制
御（例えば、オン／オフ制御）される外部負荷ないしは
この外部負荷に接続された回路を流れる電流を意味す
る。
施の形態１を説明する。図１は、本発明の実施の形態１
にかかる半導体装置（ＩＧＢＴ）の構成を示す回路図で
ある。図１に示すように、本発明にかかる半導体装置に
おいては、主電流を制御する第１ＩＧＢＴ１と、該第１
ＩＧＢＴ１を流れる電流をモニタする第２ＩＧＢＴ２と
が、同一の半導体基板（図２参照）に形成されている。
なお、ここで、「主電流」は、該半導体装置によって制
御（例えば、オン／オフ制御）される外部負荷ないしは
この外部負荷に接続された回路を流れる電流を意味す
る。
【００１４】この半導体装置では、両ＩＧＢＴ１、２に
対して、ゲート３（ゲート領域）及びコレクタ４（コレ
クタ領域）は共通化されている。すなわち、両ＩＧＢＴ
１、２に対して、ゲート３とコレクタ４とが、１つずつ
設けられている。これに対して、エミッタ（エミッタ領
域）は、両ＩＧＢＴ１、２に対して、個別に設けられて
いる。すなわち、第１ＩＧＢＴ１に対して第１エミッタ
５（第１エミッタ領域）が設けられる一方、第２ＩＧＢ
Ｔ２に対して第２エミッタ６（第２エミッタ領域）が設
けられている。なお、第１エミッタ５は、共通エミッタ
７に接続されている。ここで、第２エミッタ６は、第１
ＩＧＢＴ１の電流をモニタないし検出するために設けら
れているだけであるので、その寸法ないし面積は、第１
エミッタ５のそれに比較して、非常に小さいものとなっ
ている。
対して、ゲート３（ゲート領域）及びコレクタ４（コレ
クタ領域）は共通化されている。すなわち、両ＩＧＢＴ
１、２に対して、ゲート３とコレクタ４とが、１つずつ
設けられている。これに対して、エミッタ（エミッタ領
域）は、両ＩＧＢＴ１、２に対して、個別に設けられて
いる。すなわち、第１ＩＧＢＴ１に対して第１エミッタ
５（第１エミッタ領域）が設けられる一方、第２ＩＧＢ
Ｔ２に対して第２エミッタ６（第２エミッタ領域）が設
けられている。なお、第１エミッタ５は、共通エミッタ
７に接続されている。ここで、第２エミッタ６は、第１
ＩＧＢＴ１の電流をモニタないし検出するために設けら
れているだけであるので、その寸法ないし面積は、第１
エミッタ５のそれに比較して、非常に小さいものとなっ
ている。
【００１５】また、第１エミッタ５と第２エミッタ６と
を接続する導線には、センス抵抗８が介設されている。
そして、この半導体装置では、センス抵抗８にかかるセ
ンス電圧Ｖｓ、すなわちセンス抵抗８による電圧降下に
応じて、ゲート３にかかる電圧を制御し、ひいては両Ｉ
ＧＢＴ１、２を流れる電流を制御するようになってい
る。この半導体装置においては、基本的には、センス抵
抗８にかかるセンス電圧Ｖｓは、第１エミッタ５を流れ
る電流にほぼ比例して増加する（図８参照）。
を接続する導線には、センス抵抗８が介設されている。
そして、この半導体装置では、センス抵抗８にかかるセ
ンス電圧Ｖｓ、すなわちセンス抵抗８による電圧降下に
応じて、ゲート３にかかる電圧を制御し、ひいては両Ｉ
ＧＢＴ１、２を流れる電流を制御するようになってい
る。この半導体装置においては、基本的には、センス抵
抗８にかかるセンス電圧Ｖｓは、第１エミッタ５を流れ
る電流にほぼ比例して増加する（図８参照）。
【００１６】したがって、このセンス電圧Ｖｓをモニタ
し、ゲート３にフィードバックすることにより、第１Ｉ
ＧＢＴ１の過電流を防止することができる。例えば、セ
ンス電圧Ｖｓが、予め設定された上限値ないしは閾値ま
で上昇したときには、ゲート３に印加される電圧が０Ｖ
に固定され、両ＩＧＢＴ１、２はオフ状態となる。これ
により、両ＩＧＢＴ１、２が介設された回路が遮断さ
れ、該回路（ないしは両ＩＧＢＴ１、２）に過電流が流
れるのが防止される。
し、ゲート３にフィードバックすることにより、第１Ｉ
ＧＢＴ１の過電流を防止することができる。例えば、セ
ンス電圧Ｖｓが、予め設定された上限値ないしは閾値ま
で上昇したときには、ゲート３に印加される電圧が０Ｖ
に固定され、両ＩＧＢＴ１、２はオフ状態となる。これ
により、両ＩＧＢＴ１、２が介設された回路が遮断さ
れ、該回路（ないしは両ＩＧＢＴ１、２）に過電流が流
れるのが防止される。
【００１７】さらに、この半導体装置においては、第１
ＩＧＢＴ１の第１エミッタ５と第２ＩＧＢＴ２の第２エ
ミッタ６との間に、第１ダイオード９と第２ダイオード
１０とからなるダイオード部１１（クランプ素子）が、
センス抵抗８と並列に接続されている。ここで、ダイオ
ード部１１は、両エミッタ５、６間の耐圧値（ブレーク
ダウン電圧）より低く、かつセンス電圧Ｖｓの上限値よ
り高い電圧で降伏するといった耐圧特性を備えている。
ＩＧＢＴ１の第１エミッタ５と第２ＩＧＢＴ２の第２エ
ミッタ６との間に、第１ダイオード９と第２ダイオード
１０とからなるダイオード部１１（クランプ素子）が、
センス抵抗８と並列に接続されている。ここで、ダイオ
ード部１１は、両エミッタ５、６間の耐圧値（ブレーク
ダウン電圧）より低く、かつセンス電圧Ｖｓの上限値よ
り高い電圧で降伏するといった耐圧特性を備えている。
【００１８】以下、このダイオード部１１の具体的な構
成及び機能を説明する。このダイオード部１１において
は、第１ダイオード９が第１エミッタ５から第２エミッ
タ６に向かって逆電圧方向となり、第２ダイオード１０
が第２エミッタ６から第１エミッタ５に向かって逆電圧
方向となるようにして、両ダイオード９、１０が互いに
直列に接続されている。つまり、両ダイオード９、１０
は、互いに逆直列に接続されている。そして、両ダイオ
ード９、１０の逆方向電圧に対する降伏電圧ないしは耐
圧（以下、「ダイオード降伏電圧」という。）は、両エ
ミッタ５、６間の耐圧値（以下、「エミッタ間耐圧値」
という。）より低くかつセンス電圧Ｖｓの上限値ないし
は閾値（以下、「センス電圧上限値」という。）より高
い値に設定されている。
成及び機能を説明する。このダイオード部１１において
は、第１ダイオード９が第１エミッタ５から第２エミッ
タ６に向かって逆電圧方向となり、第２ダイオード１０
が第２エミッタ６から第１エミッタ５に向かって逆電圧
方向となるようにして、両ダイオード９、１０が互いに
直列に接続されている。つまり、両ダイオード９、１０
は、互いに逆直列に接続されている。そして、両ダイオ
ード９、１０の逆方向電圧に対する降伏電圧ないしは耐
圧（以下、「ダイオード降伏電圧」という。）は、両エ
ミッタ５、６間の耐圧値（以下、「エミッタ間耐圧値」
という。）より低くかつセンス電圧Ｖｓの上限値ないし
は閾値（以下、「センス電圧上限値」という。）より高
い値に設定されている。
【００１９】かくして、第１エミッタ５と第２エミッタ
６との間にかかる電圧がダイオード降伏電圧以下であれ
ば、ダイオード部１１は遮断状態となる。すなわち、第
１エミッタ５の電圧が第２エミッタ６の電圧より高いと
きには、第１ダイオード９が、ダイオード部１１を介し
て第１エミッタ５から第２エミッタ６に電流が流れるの
を阻止する。他方、第２エミッタ６の電圧が第１エミッ
タ５の電圧より高いときには、第２ダイオード１０が、
ダイオード部１１を介して第２エミッタ６から第１エミ
ッタ６に電流が流れるのを阻止する。この場合、第２Ｉ
ＧＢＴ２は、センス電圧Ｖｓをモニタしてゲート３にフ
ィードバックすることにより、第１ＩＧＢＴ１の過電流
を防止する。
６との間にかかる電圧がダイオード降伏電圧以下であれ
ば、ダイオード部１１は遮断状態となる。すなわち、第
１エミッタ５の電圧が第２エミッタ６の電圧より高いと
きには、第１ダイオード９が、ダイオード部１１を介し
て第１エミッタ５から第２エミッタ６に電流が流れるの
を阻止する。他方、第２エミッタ６の電圧が第１エミッ
タ５の電圧より高いときには、第２ダイオード１０が、
ダイオード部１１を介して第２エミッタ６から第１エミ
ッタ６に電流が流れるのを阻止する。この場合、第２Ｉ
ＧＢＴ２は、センス電圧Ｖｓをモニタしてゲート３にフ
ィードバックすることにより、第１ＩＧＢＴ１の過電流
を防止する。
【００２０】しかし、外部回路の影響等により、第１エ
ミッタ５と第２エミッタ６との間に、ダイオード降伏電
圧を超える過電圧が発生したときには、第１ダイオード
９と第２ダイオード１０とのうち、逆方向電圧がかかっ
ている方のダイオードが降伏し、ダイオード部１１は導
通状態となる。すなわち、第１エミッタ５の電圧が第２
エミッタ６の電圧より高いときには、逆方向電圧がかか
っている第１ダイオード９が降伏して導通し、また順方
向電圧がかかっている第２ダイオード１０も当然導通す
るので、ダイオード部１１は導通状態となる。他方、第
２エミッタ６の電圧が第１エミッタ５の電圧より高いと
きには、逆方向電圧がかかっている第２ダイオード１０
が降伏して導通し、また順方向電圧がかかっている第１
ダイオード９も当然導通するので、ダイオード部１１は
導通状態となる。
ミッタ５と第２エミッタ６との間に、ダイオード降伏電
圧を超える過電圧が発生したときには、第１ダイオード
９と第２ダイオード１０とのうち、逆方向電圧がかかっ
ている方のダイオードが降伏し、ダイオード部１１は導
通状態となる。すなわち、第１エミッタ５の電圧が第２
エミッタ６の電圧より高いときには、逆方向電圧がかか
っている第１ダイオード９が降伏して導通し、また順方
向電圧がかかっている第２ダイオード１０も当然導通す
るので、ダイオード部１１は導通状態となる。他方、第
２エミッタ６の電圧が第１エミッタ５の電圧より高いと
きには、逆方向電圧がかかっている第２ダイオード１０
が降伏して導通し、また順方向電圧がかかっている第１
ダイオード９も当然導通するので、ダイオード部１１は
導通状態となる。
【００２１】この場合、ダイオード部１１が導通するの
で、第１エミッタ５と第２エミッタ６とが実質的に同一
電圧（同一電位）となり、過電圧は解消される。したが
って、第１エミッタ５と第２エミッタ６との間に発生す
る電圧は、ダイオード降伏電圧を超えることがない。そ
して、前記のとおり、ダイオード降伏電圧は、エミッタ
間耐圧値より低いので、第１エミッタ５と第２エミッタ
６との間にかかる電圧は、エミッタ間耐圧値まで上昇す
ることはない。このため、第２ＩＧＢＴ２の過電圧によ
る破壊が確実に防止される。
で、第１エミッタ５と第２エミッタ６とが実質的に同一
電圧（同一電位）となり、過電圧は解消される。したが
って、第１エミッタ５と第２エミッタ６との間に発生す
る電圧は、ダイオード降伏電圧を超えることがない。そ
して、前記のとおり、ダイオード降伏電圧は、エミッタ
間耐圧値より低いので、第１エミッタ５と第２エミッタ
６との間にかかる電圧は、エミッタ間耐圧値まで上昇す
ることはない。このため、第２ＩＧＢＴ２の過電圧によ
る破壊が確実に防止される。
【００２２】また、前記のとおり、ダイオード降伏電圧
は、センス電圧上限値より高いので、ダイオード部１１
は、第２ＩＧＢＴ２のセンス電圧Ｖｓをモニタして第１
ＩＧＢＴ１の過電流を防止する本来の機能を何ら妨げな
い。このように、実施の形態１にかかる半導体装置にお
いては、第２ＩＧＢＴ２のセンス電圧Ｖｓをモニタして
第１ＩＧＢＴ１の過電流を有効に防止することができ、
かつ第２ＩＧＢＴ２が過電圧により破壊されるのを確実
に防止することができる。
は、センス電圧上限値より高いので、ダイオード部１１
は、第２ＩＧＢＴ２のセンス電圧Ｖｓをモニタして第１
ＩＧＢＴ１の過電流を防止する本来の機能を何ら妨げな
い。このように、実施の形態１にかかる半導体装置にお
いては、第２ＩＧＢＴ２のセンス電圧Ｖｓをモニタして
第１ＩＧＢＴ１の過電流を有効に防止することができ、
かつ第２ＩＧＢＴ２が過電圧により破壊されるのを確実
に防止することができる。
【００２３】実施の形態２．以下、図２及び図３
（ａ）、（ｂ）を参照しつつ、本発明の実施の形態２に
かかる半導体装置を説明する。しかし、実施の形態２に
かかる半導体装置の基本構成は、実施の形態１にかかる
半導体装置のそれと共通であるので、説明の重複を避け
るため、以下では主として実施の形態１と異なる点を説
明する。なお、図２又は図３（ａ）、（ｂ）において、
図１に示す実施の形態１にかかる半導体装置と共通の部
材には、図１の場合と同一の参照番号が付されている。
（ａ）、（ｂ）を参照しつつ、本発明の実施の形態２に
かかる半導体装置を説明する。しかし、実施の形態２に
かかる半導体装置の基本構成は、実施の形態１にかかる
半導体装置のそれと共通であるので、説明の重複を避け
るため、以下では主として実施の形態１と異なる点を説
明する。なお、図２又は図３（ａ）、（ｂ）において、
図１に示す実施の形態１にかかる半導体装置と共通の部
材には、図１の場合と同一の参照番号が付されている。
【００２４】図２及び図３（ａ）、（ｂ）に示すよう
に、実施の形態２にかかる半導体装置では、ダイオード
部１１は、該半導体装置（半導体基板）に内蔵ないしは
一体形成され、かつ半導体基板上の絶縁膜１３上に形成
されたポリシリコンで構成されている。これが実施の形
態２にかかる半導体装置の、実施の形態１にかかる半導
体装置との相違点であり、その他の点については、実施
の形態１にかかる半導体装置の場合と実質的に同一であ
る。
に、実施の形態２にかかる半導体装置では、ダイオード
部１１は、該半導体装置（半導体基板）に内蔵ないしは
一体形成され、かつ半導体基板上の絶縁膜１３上に形成
されたポリシリコンで構成されている。これが実施の形
態２にかかる半導体装置の、実施の形態１にかかる半導
体装置との相違点であり、その他の点については、実施
の形態１にかかる半導体装置の場合と実質的に同一であ
る。
【００２５】以下、実施の形態２にかかる半導体装置の
構造を具体的に説明する。この半導体装置の半導体基板
は、実質的に、両ＩＧＢＴ１、２に共通なコレクタ４に
接続されたＰコレクタ層１４と、Ｐコレクタ層１４の上
に配置されたＮベース層１５と、それぞれＮベース層１
５内に形成されたＩＧＢＴ側Ｐベース層１６及びダイオ
ード側Ｐベース層１７と、ＩＧＢＴ側Ｐベース層１６内
に形成されたＮ＋エミッタ層１８とで構成されている。
なお、両ＩＧＢＴ１、２の各エミッタ５、６は、それぞ
れ、対応するＮ＋エミッタ層１８に接続されている。ま
た、両ＩＧＢＴ１、２に共通なゲート３の各ゲート層１
９は、それぞれ、絶縁膜（図示せず）を介して半導体基
板上に配置されている。
構造を具体的に説明する。この半導体装置の半導体基板
は、実質的に、両ＩＧＢＴ１、２に共通なコレクタ４に
接続されたＰコレクタ層１４と、Ｐコレクタ層１４の上
に配置されたＮベース層１５と、それぞれＮベース層１
５内に形成されたＩＧＢＴ側Ｐベース層１６及びダイオ
ード側Ｐベース層１７と、ＩＧＢＴ側Ｐベース層１６内
に形成されたＮ＋エミッタ層１８とで構成されている。
なお、両ＩＧＢＴ１、２の各エミッタ５、６は、それぞ
れ、対応するＮ＋エミッタ層１８に接続されている。ま
た、両ＩＧＢＴ１、２に共通なゲート３の各ゲート層１
９は、それぞれ、絶縁膜（図示せず）を介して半導体基
板上に配置されている。
【００２６】第１エミッタ５と同電位のダイオード側Ｐ
ベース層１７の上には、絶縁層１３を介して、ダイオー
ド部１１が形成されている。このダイオード部１１は、
平面視で、中心部に位置するＮ型ポリシリコン層２０
と、該Ｎ型ポリシリコン層２０の外縁にこれを取り囲む
ように当接しているＰ型ポリシリコン層２１と、該Ｐ型
ポリシリコン層２１の外縁にこれを取り囲むように当接
しているＮ型ポリシリコン層２２とで構成されている。
そして、平面視で、中心側に位置するＮ型ポリシリコン
層２０には、アルミ電極等を介して第２エミッタ６が接
続されている。他方、外側に位置するＮ型ポリシリコン
層２２には、アルミ電極等を介して第１エミッタ５が接
続されている。したがって、このダイオード部１１は、
図３（ｂ）に示すような回路構成となる。
ベース層１７の上には、絶縁層１３を介して、ダイオー
ド部１１が形成されている。このダイオード部１１は、
平面視で、中心部に位置するＮ型ポリシリコン層２０
と、該Ｎ型ポリシリコン層２０の外縁にこれを取り囲む
ように当接しているＰ型ポリシリコン層２１と、該Ｐ型
ポリシリコン層２１の外縁にこれを取り囲むように当接
しているＮ型ポリシリコン層２２とで構成されている。
そして、平面視で、中心側に位置するＮ型ポリシリコン
層２０には、アルミ電極等を介して第２エミッタ６が接
続されている。他方、外側に位置するＮ型ポリシリコン
層２２には、アルミ電極等を介して第１エミッタ５が接
続されている。したがって、このダイオード部１１は、
図３（ｂ）に示すような回路構成となる。
【００２７】このように、実施の形態２にかかる半導体
装置は、ダイオード部１１が該半導体装置（半導体基
板）に内蔵ないしは一体形成されているので、コンパク
トなものとなり、部品点数が低減される。また、ダイオ
ード部１１が、絶縁膜１３上に形成されたポリシリコン
２０、２１、２２で構成されているので、その製造プロ
セスが簡素ないしは容易となり、該半導体装置の製造コ
ストが低減される。
装置は、ダイオード部１１が該半導体装置（半導体基
板）に内蔵ないしは一体形成されているので、コンパク
トなものとなり、部品点数が低減される。また、ダイオ
ード部１１が、絶縁膜１３上に形成されたポリシリコン
２０、２１、２２で構成されているので、その製造プロ
セスが簡素ないしは容易となり、該半導体装置の製造コ
ストが低減される。
【００２８】なお、実施の形態２にかかる半導体装置で
は、前記のとおり、ダイオード部１１が該半導体装置に
内蔵ないしは一体形成され、かつ半導体基板上の絶縁膜
１３上に形成されたポリシリコンで構成されているが、
その回路構成は図１に示す実施の形態１にかかる半導体
装置と実質的に同一である。したがって、実施の形態２
にかかる半導体装置においても、実施の形態１にかかる
半導体装置の場合と同様に、第２ＩＧＢＴ２のセンス電
圧Ｖｓをモニタして第１ＩＧＢＴ１の過電流を有効に防
止することができ、かつ第２ＩＧＢＴ２が過電圧により
破壊されるのを確実に防止することができる。
は、前記のとおり、ダイオード部１１が該半導体装置に
内蔵ないしは一体形成され、かつ半導体基板上の絶縁膜
１３上に形成されたポリシリコンで構成されているが、
その回路構成は図１に示す実施の形態１にかかる半導体
装置と実質的に同一である。したがって、実施の形態２
にかかる半導体装置においても、実施の形態１にかかる
半導体装置の場合と同様に、第２ＩＧＢＴ２のセンス電
圧Ｖｓをモニタして第１ＩＧＢＴ１の過電流を有効に防
止することができ、かつ第２ＩＧＢＴ２が過電圧により
破壊されるのを確実に防止することができる。
【００２９】実施の形態３．以下、図４を参照しつつ、
本発明の実施の形態３にかかる半導体装置を説明する。
しかし、実施の形態３にかかる半導体装置の基本構成
は、実施の形態１にかかる半導体装置のそれと共通であ
るので、説明の重複を避けるため、以下では主として実
施の形態１と異なる点を説明する。なお、図４におい
て、図１に示す実施の形態１にかかる半導体装置と共通
の部材には、図１の場合と同一の参照番号が付されてい
る。
本発明の実施の形態３にかかる半導体装置を説明する。
しかし、実施の形態３にかかる半導体装置の基本構成
は、実施の形態１にかかる半導体装置のそれと共通であ
るので、説明の重複を避けるため、以下では主として実
施の形態１と異なる点を説明する。なお、図４におい
て、図１に示す実施の形態１にかかる半導体装置と共通
の部材には、図１の場合と同一の参照番号が付されてい
る。
【００３０】図４に示すように、実施の形態３にかかる
半導体装置では、ダイオード部１１は、エミッタ耐圧値
（ブレークダウン電圧）より低く、かつセンス電圧上限
値より高い所定の電圧で導通するといった導電特性を備
えている。すなわち、実施の形態１（実施の形態２も同
様）にかかる半導体装置は、ダイオード９、１０の逆電
圧方向の耐圧特性を利用する点に特徴があるが、実施の
形態３にかかる半導体装置は、順電圧方向の導通特性を
利用する点に特徴がある。これが実施の形態３にかかる
半導体装置の、実施の形態１にかかる半導体装置との相
違点であり、その他の点については、実施の形態１にか
かる半導体装置の場合と実質的に同一である。
半導体装置では、ダイオード部１１は、エミッタ耐圧値
（ブレークダウン電圧）より低く、かつセンス電圧上限
値より高い所定の電圧で導通するといった導電特性を備
えている。すなわち、実施の形態１（実施の形態２も同
様）にかかる半導体装置は、ダイオード９、１０の逆電
圧方向の耐圧特性を利用する点に特徴があるが、実施の
形態３にかかる半導体装置は、順電圧方向の導通特性を
利用する点に特徴がある。これが実施の形態３にかかる
半導体装置の、実施の形態１にかかる半導体装置との相
違点であり、その他の点については、実施の形態１にか
かる半導体装置の場合と実質的に同一である。
【００３１】以下、実施の形態３にかかる半導体装置の
ダイオード部１１の具体的な構成及び機能を説明する。
このダイオード部１１においては、第１ダイオード９が
第２エミッタ６から第１エミッタ５に向かって順電圧方
向となり、第２ダイオード１０が第１エミッタ５から第
２エミッタ６に向かって順電圧方向となるようにして、
両ダイオード９、１０が互いに並列に接続されている。
つまり、両ダイオード９、１０は、互いに逆並列に接続
されている。そして、両ダイオード９、１０の順方向電
圧に対する導通電圧（以下、「ダイオード導通電圧」と
いう。）は、エミッタ間耐圧値より低くかつセンス電圧
上限値より高い値に設定されている。なお、両ダイオー
ド９、１０は、ダイオード導通電圧より低い順方向電圧
がかかっても電流を流さない。
ダイオード部１１の具体的な構成及び機能を説明する。
このダイオード部１１においては、第１ダイオード９が
第２エミッタ６から第１エミッタ５に向かって順電圧方
向となり、第２ダイオード１０が第１エミッタ５から第
２エミッタ６に向かって順電圧方向となるようにして、
両ダイオード９、１０が互いに並列に接続されている。
つまり、両ダイオード９、１０は、互いに逆並列に接続
されている。そして、両ダイオード９、１０の順方向電
圧に対する導通電圧（以下、「ダイオード導通電圧」と
いう。）は、エミッタ間耐圧値より低くかつセンス電圧
上限値より高い値に設定されている。なお、両ダイオー
ド９、１０は、ダイオード導通電圧より低い順方向電圧
がかかっても電流を流さない。
【００３２】かくして、第１エミッタ５と第２エミッタ
６との間にかかる電圧がダイオード導通電圧以下であれ
ば、ダイオード部１１は遮断状態となる。すなわち、第
１エミッタ５の電圧が第２エミッタ６の電圧より高いと
きでも、順方向電圧がかかる第２ダイオード１０は導通
せず、また逆電圧がかかる第１ダイオード９は降伏しな
いので、ダイオード部１１を介して第１エミッタ５から
第２エミッタ６に電流が流れることはない。他方、第２
エミッタ６の電圧が第１エミッタ５の電圧より高いとき
には、順方向電圧がかかる第１ダイオード９は導通せ
ず、また逆電圧がかかる第２ダイオード１０は降伏しな
いので、ダイオード部１１を介して第２エミッタ６から
第１エミッタ５に電流が流れることはない。この場合、
第２ＩＧＢＴ２は、センス電圧Ｖｓをモニタしてゲート
３にフィードバックすることにより、第１ＩＧＢＴ１の
過電流を防止する。
６との間にかかる電圧がダイオード導通電圧以下であれ
ば、ダイオード部１１は遮断状態となる。すなわち、第
１エミッタ５の電圧が第２エミッタ６の電圧より高いと
きでも、順方向電圧がかかる第２ダイオード１０は導通
せず、また逆電圧がかかる第１ダイオード９は降伏しな
いので、ダイオード部１１を介して第１エミッタ５から
第２エミッタ６に電流が流れることはない。他方、第２
エミッタ６の電圧が第１エミッタ５の電圧より高いとき
には、順方向電圧がかかる第１ダイオード９は導通せ
ず、また逆電圧がかかる第２ダイオード１０は降伏しな
いので、ダイオード部１１を介して第２エミッタ６から
第１エミッタ５に電流が流れることはない。この場合、
第２ＩＧＢＴ２は、センス電圧Ｖｓをモニタしてゲート
３にフィードバックすることにより、第１ＩＧＢＴ１の
過電流を防止する。
【００３３】しかし、外部回路の影響等により、第１エ
ミッタ５と第２エミッタ６との間に、ダイオード導通伏
電圧を超える過電圧が発生したときには、第１ダイオー
ド９と第２ダイオード１０とのうち、順方向電圧がかか
っている方のダイオード９、１０が導通し、ダイオード
部１１は導通状態となる。すなわち、第１エミッタ５の
電圧が第２エミッタ６の電圧より高いときには、順方向
電圧がかかっている第２ダイオード１０が導通し、ダイ
オード部１１は導通状態となる。他方、第２エミッタ６
の電圧が第１エミッタ５の電圧より高いときには、順方
向電圧がかかっている第１ダイオード９が導通し、ダイ
オード部１１は導通状態となる。
ミッタ５と第２エミッタ６との間に、ダイオード導通伏
電圧を超える過電圧が発生したときには、第１ダイオー
ド９と第２ダイオード１０とのうち、順方向電圧がかか
っている方のダイオード９、１０が導通し、ダイオード
部１１は導通状態となる。すなわち、第１エミッタ５の
電圧が第２エミッタ６の電圧より高いときには、順方向
電圧がかかっている第２ダイオード１０が導通し、ダイ
オード部１１は導通状態となる。他方、第２エミッタ６
の電圧が第１エミッタ５の電圧より高いときには、順方
向電圧がかかっている第１ダイオード９が導通し、ダイ
オード部１１は導通状態となる。
【００３４】この場合、ダイオード部１１が導通するの
で、第１エミッタ５と第２エミッタ６とが実質的に同一
電圧となり、過電圧は解消される。したがって、第１エ
ミッタ５と第２エミッタ６との間に発生する電圧は、ダ
イオード導通電圧を超えることがない。そして、前記の
とおり、ダイオード導通電圧は、エミッタ間耐圧値より
低いので、第１エミッタ５と第２エミッタ６との間にか
かる電圧はエミッタ間耐圧値まで上昇することはない。
このため、第２ＩＧＢＴ２の過電圧による破壊が防止さ
れる。
で、第１エミッタ５と第２エミッタ６とが実質的に同一
電圧となり、過電圧は解消される。したがって、第１エ
ミッタ５と第２エミッタ６との間に発生する電圧は、ダ
イオード導通電圧を超えることがない。そして、前記の
とおり、ダイオード導通電圧は、エミッタ間耐圧値より
低いので、第１エミッタ５と第２エミッタ６との間にか
かる電圧はエミッタ間耐圧値まで上昇することはない。
このため、第２ＩＧＢＴ２の過電圧による破壊が防止さ
れる。
【００３５】また、前記のとおり、ダイオード導通電圧
は、センス電圧上限値より高いので、ダイオード部１１
は、第２ＩＧＢＴ２のセンス電圧Ｖｓをモニタして第１
ＩＧＢＴ１の過電流を防止する本来の機能を何ら妨げな
い。このように、実施の形態３にかかる半導体装置にお
いては、第２ＩＧＢＴ２のセンス電圧Ｖｓをモニタして
第１ＩＧＢＴ１の過電流を有効に防止することができ、
かつ第２ＩＧＢＴ２が過電圧により破壊されるのを確実
に防止することができる。
は、センス電圧上限値より高いので、ダイオード部１１
は、第２ＩＧＢＴ２のセンス電圧Ｖｓをモニタして第１
ＩＧＢＴ１の過電流を防止する本来の機能を何ら妨げな
い。このように、実施の形態３にかかる半導体装置にお
いては、第２ＩＧＢＴ２のセンス電圧Ｖｓをモニタして
第１ＩＧＢＴ１の過電流を有効に防止することができ、
かつ第２ＩＧＢＴ２が過電圧により破壊されるのを確実
に防止することができる。
【００３６】なお、一般に、ダイオード導通電圧、すな
わちダイオードの順電圧方向の導通特性は、逆電圧方向
の耐圧特性に比べて、バラツキが小さい。このため、実
施の形態３にかかる半導体装置では、ダイオード部１１
の動作をとくに安定化させることができるといった利点
がある。また、実施の形態３にかかる半導体装置では、
ダイオード導通電圧（すなわち、クランプ条件）は、各
ダイオード９、１０をそれぞれ同一方向に直列接続され
た複数のダイオードで構成してその数を変えることによ
り、容易に調整ないしは変更することができる。したが
って、ダイオード導通電圧を、きめ細かく設定すること
ができるといった利点がある。
わちダイオードの順電圧方向の導通特性は、逆電圧方向
の耐圧特性に比べて、バラツキが小さい。このため、実
施の形態３にかかる半導体装置では、ダイオード部１１
の動作をとくに安定化させることができるといった利点
がある。また、実施の形態３にかかる半導体装置では、
ダイオード導通電圧（すなわち、クランプ条件）は、各
ダイオード９、１０をそれぞれ同一方向に直列接続され
た複数のダイオードで構成してその数を変えることによ
り、容易に調整ないしは変更することができる。したが
って、ダイオード導通電圧を、きめ細かく設定すること
ができるといった利点がある。
【００３７】実施の形態４．以下、図５及び図６
（ａ）、（ｂ）を参照しつつ、本発明の実施の形態４に
かかる半導体装置を説明する。しかし、実施の形態４に
かかる半導体装置の構造的の基本構成は実施の形態２に
かかる半導体装置のそれと同一であり、回路的な基本構
成は実施の形態３にかかる半導体装置のそれと共通であ
る。そこで、説明の重複を避けるため、以下では主とし
て実施の形態２ないし実施の形態３と異なる点を説明す
る。なお、図５又は図６（ａ）、（ｂ）において、図２
及び図３（ａ）、（ｂ）に示す実施の形態２にかかる半
導体装置と共通の部材、あるいは図４に示す実施の形態
３にかかる半導体装置と共通の部材には、図２〜図４の
場合と同一の参照番号が付されている。
（ａ）、（ｂ）を参照しつつ、本発明の実施の形態４に
かかる半導体装置を説明する。しかし、実施の形態４に
かかる半導体装置の構造的の基本構成は実施の形態２に
かかる半導体装置のそれと同一であり、回路的な基本構
成は実施の形態３にかかる半導体装置のそれと共通であ
る。そこで、説明の重複を避けるため、以下では主とし
て実施の形態２ないし実施の形態３と異なる点を説明す
る。なお、図５又は図６（ａ）、（ｂ）において、図２
及び図３（ａ）、（ｂ）に示す実施の形態２にかかる半
導体装置と共通の部材、あるいは図４に示す実施の形態
３にかかる半導体装置と共通の部材には、図２〜図４の
場合と同一の参照番号が付されている。
【００３８】図５及び図６（ａ）、（ｂ）に示すよう
に、実施の形態４にかかる半導体装置では、ダイオード
部１１は、該半導体装置（半導体基板）に内蔵ないしは
一体形成され、かつ半導体基板上の絶縁膜１３上に形成
されたポリシリコンで構成されている。これが実施の形
態４にかかる半導体装置の、実施の形態３にかかる半導
体装置との相違点である。
に、実施の形態４にかかる半導体装置では、ダイオード
部１１は、該半導体装置（半導体基板）に内蔵ないしは
一体形成され、かつ半導体基板上の絶縁膜１３上に形成
されたポリシリコンで構成されている。これが実施の形
態４にかかる半導体装置の、実施の形態３にかかる半導
体装置との相違点である。
【００３９】また、実施の形態４にかかる半導体装置で
は、平面視で、内側に位置するＮ型ポリシリコン２０の
内側に、さらにＰ型ポリシリコン層２３が設けられてい
る。ここで、Ｐ型ポリシリコン層２３は中心部に位置
し、Ｎ型ポリシリコン層２０は、Ｐ型ポリシリコン層２
３の外縁にこれを取り囲むように当接している。そし
て、中心部に位置するＰ型ポリシリコン層２３と外側に
位置するＮ型ポリシリコン層２２とには、アルミ電極等
を介して第２エミッタ６が接続されている。また、中間
部に位置するＮ型ポリシリコン層２０とＰ型ポリシリコ
ン層２１とには、アルミ電極等を介して第１エミッタ５
が接続されている。したがって、このダイオード部１１
は、図６（ｂ）に示すような回路構成となる。これが実
施の形態４にかかる半導体装置の、実施の形態２にかか
る半導体装置との相違点である。
は、平面視で、内側に位置するＮ型ポリシリコン２０の
内側に、さらにＰ型ポリシリコン層２３が設けられてい
る。ここで、Ｐ型ポリシリコン層２３は中心部に位置
し、Ｎ型ポリシリコン層２０は、Ｐ型ポリシリコン層２
３の外縁にこれを取り囲むように当接している。そし
て、中心部に位置するＰ型ポリシリコン層２３と外側に
位置するＮ型ポリシリコン層２２とには、アルミ電極等
を介して第２エミッタ６が接続されている。また、中間
部に位置するＮ型ポリシリコン層２０とＰ型ポリシリコ
ン層２１とには、アルミ電極等を介して第１エミッタ５
が接続されている。したがって、このダイオード部１１
は、図６（ｂ）に示すような回路構成となる。これが実
施の形態４にかかる半導体装置の、実施の形態２にかか
る半導体装置との相違点である。
【００４０】その他の点は、実施の形態２又は実施の形
態３にかかる半導体装置の場合と実質的に同一である。
このように、実施の形態４にかかる半導体装置は、ダイ
オード部１１が該半導体装置（半導体基板）に内蔵ない
しは一体形成されているので、コンパクトなものとな
り、かつ部品点数が低減される。また、ダイオード部１
１が、絶縁膜１３上に形成されたポリシリコン２０〜２
３で構成されているので、その製造プロセスが簡素ない
しは容易となり、該半導体装置の製造コストが低減され
る。
態３にかかる半導体装置の場合と実質的に同一である。
このように、実施の形態４にかかる半導体装置は、ダイ
オード部１１が該半導体装置（半導体基板）に内蔵ない
しは一体形成されているので、コンパクトなものとな
り、かつ部品点数が低減される。また、ダイオード部１
１が、絶縁膜１３上に形成されたポリシリコン２０〜２
３で構成されているので、その製造プロセスが簡素ない
しは容易となり、該半導体装置の製造コストが低減され
る。
【００４１】実施の形態４にかかる半導体装置では、前
記のとおり、ダイオード部１１が該半導体装置に内蔵な
いしは一体形成され、かつ半導体基板上の絶縁膜１３上
に形成されたポリシリコンで構成されているが、その回
路構成は図４に示す実施の形態３にかかる半導体装置と
実質的に同一である。したがって、実施の形態４にかか
る半導体装置においても、実施の形態３にかかる半導体
装置の場合と同様に、第２ＩＧＢＴ２のセンス電圧Ｖｓ
をモニタして第１ＩＧＢＴ１の過電流を有効に防止する
ことができ、かつ第２ＩＧＢＴ２が過電圧により破壊さ
れるのを確実に防止することができる。
記のとおり、ダイオード部１１が該半導体装置に内蔵な
いしは一体形成され、かつ半導体基板上の絶縁膜１３上
に形成されたポリシリコンで構成されているが、その回
路構成は図４に示す実施の形態３にかかる半導体装置と
実質的に同一である。したがって、実施の形態４にかか
る半導体装置においても、実施の形態３にかかる半導体
装置の場合と同様に、第２ＩＧＢＴ２のセンス電圧Ｖｓ
をモニタして第１ＩＧＢＴ１の過電流を有効に防止する
ことができ、かつ第２ＩＧＢＴ２が過電圧により破壊さ
れるのを確実に防止することができる。
【００４２】なお、前記の実施の形態１〜４において
は、いずれも、半導体装置に絶縁ゲート型トランジスタ
の１つであるＩＧＢＴが形成されている。しかし、本発
明にかかる半導体装置に形成される絶縁ゲート型トラン
ジスタはＩＧＢＴに限定されるわけではない。半導体装
置に、例えばＭＯＳＦＥＴなどといったその他の絶縁ゲ
ート型トランジスタが形成されている場合でも、同様の
効果が得られることは、いうまでもない。
は、いずれも、半導体装置に絶縁ゲート型トランジスタ
の１つであるＩＧＢＴが形成されている。しかし、本発
明にかかる半導体装置に形成される絶縁ゲート型トラン
ジスタはＩＧＢＴに限定されるわけではない。半導体装
置に、例えばＭＯＳＦＥＴなどといったその他の絶縁ゲ
ート型トランジスタが形成されている場合でも、同様の
効果が得られることは、いうまでもない。
【００４３】
【発明の効果】本発明の第１の態様にかかる半導体装置
によれば、第１トランジスタのエミッタ領域と第２トラ
ンジスタのエミッタ領域との間に、両エミッタ領域間の
耐圧値より低くセンス電圧の上限値より高い電圧で降伏
するダイオード部が、センス抵抗と並列に接続されてい
る。このため、第２トランジスタのセンス電圧をモニタ
して第１トランジスタの過電流を有効に防止することが
でき、かつ第２トランジスタが過電圧により破壊される
のを確実に防止することができる。
によれば、第１トランジスタのエミッタ領域と第２トラ
ンジスタのエミッタ領域との間に、両エミッタ領域間の
耐圧値より低くセンス電圧の上限値より高い電圧で降伏
するダイオード部が、センス抵抗と並列に接続されてい
る。このため、第２トランジスタのセンス電圧をモニタ
して第１トランジスタの過電流を有効に防止することが
でき、かつ第２トランジスタが過電圧により破壊される
のを確実に防止することができる。
【００４４】本発明の第１の態様にかかる半導体装置に
おいて、ダイオード部が、半導体基板に内蔵されている
場合は、該半導体装置がコンパクトなものとなるので、
各種機器への搭載が容易となる。また、部品点数が低減
されるので、該半導体装置のプロセスが簡素化され、製
造コストが低減される。
おいて、ダイオード部が、半導体基板に内蔵されている
場合は、該半導体装置がコンパクトなものとなるので、
各種機器への搭載が容易となる。また、部品点数が低減
されるので、該半導体装置のプロセスが簡素化され、製
造コストが低減される。
【００４５】本発明の第１の態様にかかる半導体装置に
おいて、ダイオード部が、半導体基板上の絶縁膜上に形
成されたポリシリコンで構成されている場合は、その製
造プロセスが簡素ないしは容易となり、該半導体装置の
製造コストが低減される。
おいて、ダイオード部が、半導体基板上の絶縁膜上に形
成されたポリシリコンで構成されている場合は、その製
造プロセスが簡素ないしは容易となり、該半導体装置の
製造コストが低減される。
【００４６】本発明の第２の態様にかかる半導体装置に
よれば、第１トランジスタのエミッタ領域と第２トラン
ジスタのエミッタ領域との間に、両エミッタ領域間の耐
圧値より低くセンス電圧の上限値より高い電圧で導通す
るダイオード部が、センス抵抗と並列に接続されてい
る。このため、第２トランジスタのセンス電圧をモニタ
して第１トランジスタの過電流を有効に防止することが
でき、かつ第２トランジスタが過電圧により破壊される
のを確実に防止することができる。
よれば、第１トランジスタのエミッタ領域と第２トラン
ジスタのエミッタ領域との間に、両エミッタ領域間の耐
圧値より低くセンス電圧の上限値より高い電圧で導通す
るダイオード部が、センス抵抗と並列に接続されてい
る。このため、第２トランジスタのセンス電圧をモニタ
して第１トランジスタの過電流を有効に防止することが
でき、かつ第２トランジスタが過電圧により破壊される
のを確実に防止することができる。
【００４７】本発明の第２の態様にかかる半導体装置に
おいて、ダイオード部が、半導体基板に内蔵されている
場合は、該半導体装置がコンパクトなものとなるので、
各種機器への搭載が容易となる。また、部品点数が低減
されるので、該半導体装置の製造プロセスが簡素化さ
れ、製造コストが低減される。
おいて、ダイオード部が、半導体基板に内蔵されている
場合は、該半導体装置がコンパクトなものとなるので、
各種機器への搭載が容易となる。また、部品点数が低減
されるので、該半導体装置の製造プロセスが簡素化さ
れ、製造コストが低減される。
【００４８】本発明の第２の態様にかかる半導体装置に
おいて、ダイオード部が、半導体基板上の絶縁膜上に形
成されたポリシリコンで構成されている場合は、その製
造プロセスが簡素ないしは容易となり、該半導体装置の
製造コストが低減される。
おいて、ダイオード部が、半導体基板上の絶縁膜上に形
成されたポリシリコンで構成されている場合は、その製
造プロセスが簡素ないしは容易となり、該半導体装置の
製造コストが低減される。
【図１】 本発明の実施の形態１にかかる半導体装置
（ＩＧＢＴ）の構成を示す回路図である。
（ＩＧＢＴ）の構成を示す回路図である。
【図２】 本発明の実施の形態２にかかる半導体装置
（ＩＧＢＴ）の立面断面図である。
（ＩＧＢＴ）の立面断面図である。
【図３】 （ａ）は図２に示す半導体装置のダイオード
部の上面図であり、（ｂ）は（ａ）に示すダイオード部
と等価な回路図である。
部の上面図であり、（ｂ）は（ａ）に示すダイオード部
と等価な回路図である。
【図４】 本発明の実施の形態３にかかる半導体装置
（ＩＧＢＴ）の構成を示す回路図である。
（ＩＧＢＴ）の構成を示す回路図である。
【図５】 本発明の実施の形態４にかかる半導体装置
（ＩＧＢＴ）の立面断面図である。
（ＩＧＢＴ）の立面断面図である。
【図６】 （ａ）は図５に示す半導体装置のダイオード
部の上面図であり、（ｂ）は（ａ）に示すダイオード部
と等価な回路図である。
部の上面図であり、（ｂ）は（ａ）に示すダイオード部
と等価な回路図である。
【図７】 従来の半導体装置（ＩＧＢＴ）の構成を示す
回路図である。
回路図である。
【図８】 図７に示す半導体装置における、センス電圧
と第１エミッタの電流との関係を示すグラフである。
と第１エミッタの電流との関係を示すグラフである。
１ 第１ＩＧＢＴ、 ２ 第２ＩＧＢＴ、 ３ ゲー
ト、 ４ コレクタ、５ 第１エミッタ、 ６ 第２エ
ミッタ、 ７ 共通エミッタ、 ８ センス抵抗、 ９
第１ダイオード、 １０ 第２ダイオード、 １１
ダイオード部（クランプ素子）、 １３ 絶縁層、 １
４ Ｐコレクタ層、 １５ Ｎベース層、 １６ ＩＧ
ＢＴ側Ｐベース層、 １７ ダイオード側Ｐベース層、
１８Ｎ＋エミッタ層、 １９ ゲート層、 ２０ Ｎ
型ポリシリコン層、 ２１ Ｐ型ポリシリコン層、 ２
２ Ｎ型ポリシリコン層、 ２３ Ｐ型ポリシリコン
層、 １０１ 第１ＩＧＢＴ、 １０２ 第２ＩＧＢ
Ｔ、 １０３ ゲート、 １０４ コレクタ、 １０５
第１エミッタ、 １０６ 第２エミッタ、 １０７共
通エミッタ、 １０８ センス抵抗。
ト、 ４ コレクタ、５ 第１エミッタ、 ６ 第２エ
ミッタ、 ７ 共通エミッタ、 ８ センス抵抗、 ９
第１ダイオード、 １０ 第２ダイオード、 １１
ダイオード部（クランプ素子）、 １３ 絶縁層、 １
４ Ｐコレクタ層、 １５ Ｎベース層、 １６ ＩＧ
ＢＴ側Ｐベース層、 １７ ダイオード側Ｐベース層、
１８Ｎ＋エミッタ層、 １９ ゲート層、 ２０ Ｎ
型ポリシリコン層、 ２１ Ｐ型ポリシリコン層、 ２
２ Ｎ型ポリシリコン層、 ２３ Ｐ型ポリシリコン
層、 １０１ 第１ＩＧＢＴ、 １０２ 第２ＩＧＢ
Ｔ、 １０３ ゲート、 １０４ コレクタ、 １０５
第１エミッタ、 １０６ 第２エミッタ、 １０７共
通エミッタ、 １０８ センス抵抗。
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フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Claims (6)
- 【請求項１】 主電流を制御する絶縁ゲート型の第１ト
ランジスタと、該第１トランジスタを流れる電流をモニ
タする絶縁ゲート型の第２トランジスタとが同一の半導
体基板に形成され、 上記両トランジスタの両コレクタ領域が共通化されると
ともに両ゲート領域が共通化され、かつ第２トランジス
タのエミッタ領域が第１トランジスタのエミッタ領域よ
りも小寸法とされ、 第１トランジスタのエミッタ領域と第２トランジスタの
エミッタ領域との間に介設されたセンス抵抗にかかるセ
ンス電圧により上記ゲート領域にかかる電圧を制御する
ようになっている半導体装置であって、 第１トランジスタのエミッタ領域と第２トランジスタの
エミッタ領域との間に、上記両エミッタ領域間の耐圧値
より低く上記センス電圧の上限値より高い電圧で降伏す
るダイオード部が、上記センス抵抗と並列に接続されて
いることを特徴とする半導体装置。 - 【請求項２】 上記ダイオード部が、上記半導体基板に
内蔵されていることを特徴とする請求項１に記載の半導
体装置。 - 【請求項３】 上記ダイオード部が、上記半導体基板上
の絶縁膜上に形成されたポリシリコンで構成されている
ことを特徴とする請求項１又は２に記載の半導体装置。 - 【請求項４】 主電流を制御する絶縁ゲート型の第１ト
ランジスタと、該第１トランジスタを流れる電流をモニ
タする絶縁ゲート型の第２トランジスタとが同一の半導
体基板に形成され、 上記両トランジスタの両コレクタ領域が共通化されると
ともに両ゲート領域が共通化され、かつ第２トランジス
タのエミッタ領域が第１トランジスタのエミッタ領域よ
りも小寸法とされ、 第１トランジスタのエミッタ領域と第２トランジスタの
エミッタ領域との間にに介設されたセンス抵抗にかかる
センス電圧により上記ゲート領域にかかる電圧を制御す
るようになっている半導体装置であって、 第１トランジスタのエミッタ領域と第２トランジスタの
エミッタ領域との間に、上記両エミッタ領域間の耐圧値
より低く上記センス電圧の上限値より高い電圧で導通す
るダイオード部が、上記センス抵抗と並列に接続されて
いることを特徴とする半導体装置。 - 【請求項５】 上記ダイオード部が、上記半導体基板に
内蔵されていることを特徴とする請求項４に記載の半導
体装置。 - 【請求項６】 上記ダイオード部が、上記半導体基板上
の絶縁膜上に形成されたポリシリコンで構成されている
ことを特徴とする請求項４又は５に記載の半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002028300A JP3703435B2 (ja) | 2002-02-05 | 2002-02-05 | 半導体装置 |
| US10/216,361 US6680513B2 (en) | 2002-02-05 | 2002-08-12 | Semiconductor device |
| KR10-2002-0060969A KR100503938B1 (ko) | 2002-02-05 | 2002-10-07 | 반도체장치 |
| DE10247038A DE10247038B4 (de) | 2002-02-05 | 2002-10-09 | Halbleitervorrichtung zur Verhinderung eines Überstroms |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002028300A JP3703435B2 (ja) | 2002-02-05 | 2002-02-05 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003229572A true JP2003229572A (ja) | 2003-08-15 |
| JP3703435B2 JP3703435B2 (ja) | 2005-10-05 |
Family
ID=27621370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002028300A Expired - Fee Related JP3703435B2 (ja) | 2002-02-05 | 2002-02-05 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6680513B2 (ja) |
| JP (1) | JP3703435B2 (ja) |
| KR (1) | KR100503938B1 (ja) |
| DE (1) | DE10247038B4 (ja) |
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| DE102016103574A1 (de) | 2015-03-02 | 2016-09-08 | Toyota Jidosha Kabushiki Kaisha | Halbleitereinrichtung |
| JP2021136241A (ja) * | 2020-02-21 | 2021-09-13 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7230271B2 (en) * | 2002-06-11 | 2007-06-12 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device comprising film having hygroscopic property and transparency and manufacturing method thereof |
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