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JP2002517905A - 動作エンハンサーを備えた半導体電流スイッチング装置とそのための方法 - Google Patents

動作エンハンサーを備えた半導体電流スイッチング装置とそのための方法

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JP2002517905A JP2000552720A JP2000552720A JP2002517905A JP 2002517905 A JP2002517905 A JP 2002517905A JP 2000552720 A JP2000552720 A JP 2000552720A JP 2000552720 A JP2000552720 A JP 2000552720A JP 2002517905 A JP2002517905 A JP 2002517905A
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Abstract

(57)【要約】 新規な、小面積ＮＤＲをベースにした回路を、高実装密度ＳＲＡＭセルやパワーサイリスタ構造を含むさまざまな半導体回路を完成させるのに使用することができる。1つの実施態様では、ＮＤＲをベースにした回路は容量的に結合されるゲートにより補助されるスイッチオンとスイッチオフを備えた薄型垂直ＰＮＰＮ構造（１０）を使用している。この新しいセルをベースにしたＳＲＡＭは、セル面積、待機電流、アーキテクチャ、スピード、また製造プロセスの点で、同じ容量のＤＲＡＭに匹敵する。1つの実施態様では、ＮＤＲをベースにしたＳＲＡＭセルは、たった２つの要素から構成されており、高速および低電圧で作動でき、良好なノイズマージンを有しており、また、製造プロセスにおいて主流のＣＭＯＳと相性がいい。このセルは待機電力消費を有意に低減する。

Description

【発明の詳細な説明】
【０００１】 本発明は、防衛研究計画機関により給付された契約ＭＤＡ９７２−９５−１−
００１７の下、政府の援助により行われた。政府は本発明において一定の権利を
有する。
【０００２】
【発明の属する技術分野】
本発明は、負性微分抵抗器（“ＮＤＲ”）などの半導体電流スイッチング装置
の構築ならびに製造と、そのような装置を含むＳＲＡＭやパワーサイリスタなど
の回路用途に関する。
【０００３】
【従来の技術】
エレクトロニクス産業は高出力、高機能回路を求め続けている。この点におい
て意義のある達成が、シリコンウエハの小さな面積上での超高集積回路の製造に
よりなされてきた。このタイプの集積回路は、特定の手順で実施される一連のス
テップにより製造される。多くのこうした装置の製造における主要な目的には、
より大きな装置により実現されるスピードに匹敵するスピードで動作する一方で
、できるかぎり小さな面積を占有し、低供給レベルを使用して低レベルの電力を
消費する装置を得るステップが含まれる。こうした目的を達成するためには、製
造プロセスにおける諸ステップが、例えば、精密な公差、品質のよい材料、清浄
な環境といった厳格な要求を保証するようにきっちりと制御される。
【０００４】 半導体装置の回路構築および製造における重要な部分は、回路部間あるいはノ
ード間の電流をスイッチするのに使用される回路に関するものである。こうした
スイッチング回路の構築と形成は典型的には、十分に高い電位により電流をその
接合を通して流すよう、選択ノード間で少なくとも1つのＰＮ接合を形成するこ
とを含んでおり、それによって1つのノードから他のノードに電流を通す。回路
スペース、電力消費、回路スピードが基本的な設計目標である用途においては、
電流スイッチング装置の構築とレイアウトは非常に重要でありうる。
【０００５】
【発明が解決しようとする課題】
伝統的な電流スイッチング回路はしばしばこれらの基本的な設計目標を欠いて
いる。例えば、ＳＲＡＭには、これらの基本的な設計目標の少なくとも1つを欠
く回路構造が含まれる。４トランジスタ（“４Ｔ”）セルあるいは６トランジス
タ（“６Ｔ”）セルをベースとした従来のＳＲＡＭは、４つの交差接合トランジ
スタあるいは２つのトランジスタおよび２つの抵抗器、それに付け加えて、２つ
のセルアクセストランジスタを有している。こうしたセルは主流のＣＭＯＳ技術
と適合できるものであり、比較的低いレベルの電力を消費し、低電圧レベルで動
作し、比較的高速で働く。しかし、４Ｔセルと６Ｔセルは通常は大きなセル面積
を使用して実施され、またこのことは、こうしたＳＲＡＭの最大セル能力を著し
く制限する。
【０００６】 他のＳＲＡＭセル設計はＮＤＲ（負性微分抵抗器）装置をベースにしている。
それらは通常は、ＮＤＲ装置を含む少なくとも２つの能動素子から構成される。
ＮＤＲ装置はこのタイプのＳＲＡＭセルの総合性能にとっては重要なものである
。さまざまなＮＤＲ装置が単純なバイポーラトランジスタから、複雑な量子効果
装置までの範囲で導入されてきた。ＮＤＲをベースにしたセルの最大の利点は、
より少ない数の能動装置と相互接続により、４Ｔセルと６Ｔセルよりも小さなセ
ル面積を有するという潜在的資質である。しかし、従来のＮＤＲをベースにした
ＳＲＡＭセルは、市販のＳＲＡＭ製品においてはその使用が阻害されるような多
くの問題を抱えていた。これらの問題には以下のものが含まれる。すなわち、セ
ルの安定状態の１つあるいは両方において必要とされる大量の電流のための高待
機電力消費、セル動作に必要とされる過度に高いあるいは過度に低い電圧レベル
、製造上の変動に敏感すぎ、ノイズに対しマージンが少ない安定状態、１つの状
態から他の状態へのゆっくりとしたスイッチングによるアクセススピードの制限
、そして、複雑な製造プロセスのための製造能力と歩留の問題である。
【０００７】 サイリスタなどのＮＤＲ装置はまた、これらの装置により運ばれる電流密度が
オン状態では非常に高くなれるので、電力制御用途において広範に使用されてい
る。しかし、こうした用途におけるこれらの装置に関する著しい困難は、一旦オ
ン状態にスイッチすると、その装置の保持電流以下に電流が減少するまでその状
態のままになっていることである。また一般的には、主要な電流が中断されると
、サイリスタがブロック（オフ）状態に戻るのに必要とされる時間が大部分その
キャリアの寿命により決められ、また非常に長くなる可能性がある。電流を中断
せずにその装置のスイッチをオフにすることができないことと、関連する遅いス
イッチングスピードが多くの用途では顕著な問題となり、装置が能動的にまた急
速にスイッチをオフにすることができるように、装置の構造を修正しようとする
多くの試みを生む結果となる。
【０００８】
【課題を解決するための手段】
本発明の１つの態様は、上述の問題を大幅に緩和する電流スイッチング装置と
プロセス手段を提供する。
【０００９】 本発明の１つの実施態様によると、１つの半導体装置には、ＮＤＲ装置と制御
ポートが含まれる。ＮＤＲ装置は少なくとも２つの極性の異なる連続領域を有し
、また制御ポートはＮＤＲ装置の領域の少なくとも１つに隣接して位置しており
、また対向している。この１つの領域は、連続領域の２つの間にあるインターフ
ェイスに対向している１つの平面に沿った１つの断面を有しており、また、制御
ポートとＮＤＲ装置は、その断面の大半にわたる電位が制御ポートに対して提示
される制御電圧に応答して変化するように構成され配置される。この作用は、電
流パスモードと電流ブロックモードの間にあるＮＤＲ装置のスイッチングを高速
化する。
【００１０】 本発明のもう１つの実施態様によると、１つの半導体装置には、メモリーセル
のアレイと、アレイ内の１つあるいはそれ以上の選択セルに読み取りおよび書き
込みアクセスを提供するように構成および配置される制御回路が含まれる。各セ
ルは記憶素子ノード（ストレージノード）と、その記憶素子ノードへの書き込み
を高速化するように構成され配置される、容量的にスイッチされるＮＤＲ装置と
、記憶素子ノードと制御回路の間でデータを結合するように構成され配置される
アクセス回路とを有している。
【００１１】 本発明のさらにもう１つの実施態様によると、１つの半導体装置には、電力ス
イッチ構造が含まれる。電力スイッチ構造には、ＮＤＲ装置と制御ポート回路の
複数の組み合わせが含まれる。各ＮＤＲ装置は、極性の異なる少なくとも２つの
連続領域を有し、またその関連制御ポートがそのＮＤＲ装置の領域のうちの少な
くとも１つに隣接して位置しており、また対向している。その１つの領域は、そ
の連続領域の２つの間にあるインターフェイスに対向している１つの平面に沿っ
た１つの断面を有しており、またその制御ポートとＮＤＲ装置は、断面全体を横
切る電位が制御ポートに対して提示される制御電圧に応答して変化するように、
構成され配置される。
【００１２】 本発明の上の概要は、本発明の各開示された実施態様を特徴付けることを意図
されているわけではない。請求の範囲内にあると企図されるさまざまな他の態様
のなかで、本発明はまた、上の構造を製造し、またそれらの各回路のレイアウト
を作り出す諸方法に関する。
【００１３】
【発明の実施の形態】
本発明は、添付の図面との関連において、本発明のさまざまな実施態様の詳細
な説明を考慮してさらに完全に理解されることであろう。
【００１４】 本発明はさまざまな変更および代替的な形態に修正可能であるが、その特定例
が図面において例として示され、また詳細に説明される。しかし、その意図は説
明される特定の諸実施態様に本発明を限定することではない。逆に、その意図は
、添付の請求項により定義されているように、本発明の精神と範囲内に入るすべ
ての変更したもの、等価のもの、代替できるものを対象として含むことである。
【００１５】 本発明は、複数のＰＮ型とＮＤＲ型構造などの電流スイッチング装置とその回
路用途に関する。本発明は、改善されたオン／オフ比率と、オン状態での低保持
電流を有する電流スイッチング装置を必要とする設計にとってはとくに有利であ
ることがわかっている。オン状態における接合の飽和によりゆっくりとオフし、
および／または電流が保持電流以下に減少するまでまったくオフしない多くの電
流スイッチング装置とは違って、本発明の1つの態様は、容量的に結合される能
動化信号が電流スイッチング装置の領域の少なくとも1つに隣接して存在するこ
とに応答して電流パスモードと電流ブロックモードの間で急速に変化する装置に
関する。さらに、こうした変化は、比較的低い電圧を使用して起こり得、また装
置は、比較的小さな面積において実施することができる。
【００１６】 本発明の1つの特定の実施例は、ＮＤＲ装置に隣接し、容量的に結合されるゲ
ートを使用するＮＤＲ装置に関する。ＮＤＲ装置の位置ならびに構築とゲートは
、ゲートに提示される電荷によりＮＤＲ構造が電流スイッチングのスピードを改
善されるようなものである。
【００１７】 ここで図に移ると、図１と２はそれぞれ、本発明による例示的ＳＲＡＭセル配
置の構造図と対応する回路図を図示している。図１に図示されている例示的配置
は、垂直記憶装置ＳＲＡＭ装置と呼称されている。そのセルは、2つの素子から
構成されている。すなわち、ＰＮＰＮ型ＮＤＲ装置１０とＮＭＯＳ型アクセス（
あるいはパス）トランジスタ１２である。アクセス（あるいはパス）トランジス
タ１２には、第1ワード線ＷＬ1の一部分を形成するゲート１４と、そのうちの１
つがビット線（Ｂ−Ｌ）１８に接続される基板１６におけるＮ＋ドレインおよび
ソース領域が含まれる。垂直ＮＤＲ装置１０の一番上には、この装置の一番上の
端子を供給即ち基準電圧Ｖｒｅｆに接続するのに使用される金属被覆層１９があ
る。ＮＤＲ装置１０は、ビット線１８に接続されないソースあるいはドレインの
上に、アクセストランジスタ１２の一部分の上に垂直方向に作成される。ＮＤＲ
装置はまたアクセストランジスタに隣接して製造することができる。
【００１８】 ＮＤＲ装置１０は、帯電プレートあるいはゲート様装置２０に隣接し、また１
つの特定の実施例では、これらにより囲まれている真中のＰ領域を有する。プレ
ート２０は、第２ワード線（ＷＬ２）の一部を形成し、また、セルの２つの安定
した状態との関連において使用される。すなわち、装置１０が電流ブロックモー
ドにあるオフ状態と、装置１０が電流パスモードにあるオン状態である。記憶素
子ノード２４の電圧は、オン状態ではその高い値にあり、またＮＤＲの保持電流
が、アクセストランジスタ１２のサブスレッショルド電流により供給される。
【００１９】 図２はまた、１つの代替的実施形態として抵抗器２６を図示しており、抵抗器
２６はそのオン状態におけるＮＤＲ装置に対して保持電流を維持するのを助ける
ために使用されている。このアプローチはセル領域を増加させるが、このアプロ
ーチは、セル中の待機電流（スタンバイ電流）に対するより良い制御能力を提供
する可能性があるという点が利点である。
【００２０】 図示されている実施例においては、プレート２０は、下部Ｎ＋領域とは重なり
合うが上部Ｎ領域とは重なり合わない。ゲートがＰＮＰＮのＰ領域の電位を厳密
に制御し、またこの電位はプレート２０を介して容量的結合により調節すること
ができるようにＰＮＰＮ装置は十分に薄くなっている。下部Ｎ＋領域はセルの内
部ノードであり、また図２の記憶素子ノード２４に対応している。上部Ｐ＋領域
は、基準電圧に接続される。ＷＬ２は、書き込み動作に使用され、また、さらに
詳細には、そのセルに論理ゼロを書き込むときに装置１０をオフにするのをスピ
ードアップし、またセルに論理１を書き込むときに低電圧で装置１０がオンにな
るのを可能にするために使用される。待機モードにおいては、ワード線とビット
線は不活性であり、あるいは低電圧レベルである（それらは各線で異なる可能性
がある）。
【００２１】 図３ａと３ｂはそれぞれ、バイポーラ接合トランジスタ１０ａと１０ｂを使用
して図示されている図１の例示的配置のＤＣ回路とＡＣ回路のモデルを図示して
いる。各モデルにおいては、ＷＬ２は、Ｐ領域でＮＤＲ装置１０に容量的に結合
されるように示されているが、それによって、ＮＤＲ装置の端子間の電流のスイ
ッチングをエンハンス（促進）し、従ってスピードアップすることになる。ＤＣ
と低周波数（図３ａ）においては、隣接ゲート（図１の２０）は、ＰＮＰトラン
ジスタ１０ａのベースをパストランジスタを介してビット線（ＢＬ）に接続する
垂直ＭＯＳＦＥＴ ２６としてモデル化されている。高い周波数においては、セ
ルの等価回路モデルが、図３ｂに図示されているが、ＰＮＰＮのＷＬ２とＰ領域
の間の容量的結合へと簡素化されている。
【００２２】 図４は、本発明のもう１つの態様による図１の回路のさまざまなノードの波形
を図示しているタイミング図である。この図は、このセルに関する実施例の読み
取りおよび書き込み動作を図示している。読み取り動作に関しては、ＷＬ１は、
記憶素子ノード２４の電圧を読み取るのに使用される。
【００２３】 １を書き込む動作に関しては、ビット線は低いままである。ＷＬ１がその高レ
ベルに上昇された後、パルスがＷＬ２に与えられる。このパルスの上昇端は容量
的結合によりＰ領域の電位を上昇させ、また、ＮＰ接合と下部ＰＮ接合を、順バ
イアスし、順次、ＰＮＰＮにおいて周知の再生成プロセスをスタートさせ、ＮＤ
Ｒ装置をオンにする。
【００２４】 ゼロの書き込み動作に関しては、ＢＬはその高レベルに上昇され、ＷＬ１は活
性化される。これは、記憶素子ノードレベルを帯電して高電圧レベルにし、ＮＤ
Ｒ装置を逆バイアスする。パルスがその後にＷＬ２に与えられ。このパルスの下
降端は、ＰＮＰＮの真中のＰ領域から少数電荷を全部引き出し、また電流パスを
ブロックする。この実施形態においては、これはＰＮＰＮ装置が「薄い」ときの
み行われる。ＰＮＰＮは、この動作後にブロック状態にスイッチされる。このス
イッチをオフにする動作は、複数ＰＮ装置における通常のスイッチオフメカニズ
ム（その装置の内部での少数電荷の再結合）に依存しているわけではなく、また
したがって迅速で信頼性がある。
【００２５】 図５は、本発明のもう1つの態様による図１の構造の例示的レイアウト配置で
ある。図１の構造の重要な利点は、従来のＳＲＡＭセルに比べてかなり小さなセ
ル領域であることである。このレイアウトと構造は、待機電力のかなりのレベル
を消費し、電圧レベルの変化に影響を受けないようにし、良好なノイズマージン
、高速化を提供するよう、実施することができる。図５の構造は、アーチキテク
チャ、スピード、製造プロセスといった点で従来のＤＲＡＭに似ている。さらに
、回路の場所という点では、図５に図示されているセルのフットプリント（占有
面積）は多くの従来のＤＲＡＭセルのものと同じくらい小さい。
【００２６】 このセル構造の製造は、ＰＮＰＮ装置を構築する付加的なエピタキシャル成長
ステップとともにＣＭＯＳ技術に基づいくことができ、また、このプロセスは、
キャパシタンスがＮＤＲ装置によって置き換えられた従来の積層コンデンサセル
とほぼ同様なものであり得る。1つの特定の実施形態によると、各ゲートの一番
下とＮＤＲ装置の一番上の間の間隔は、堆積したポリの時限オーバエッチングに
より調整される。ＰＮＰＮ装置に隣接しているゲートは、側壁スペーサーあるい
は選択的エピタキシー法を含む周知の諸方法を使用して容易に製造することがで
きる。さらに特定の実施形態においては、ＰＮＰＮ装置に隣接するゲート（単数
／複数）は、異方性ポリエッチングを使用して製造される。ＮＤＲ装置は、プレ
ーナ型装置の前にシリコンピラーのエッチングとイオン注入によるか、あるいは
プレーナ型装置の後に例えば、選択的エピタキシャル成長技術によるかのいずれ
かで製造することができる。
【００２７】 図６は、図１に図示されているものに対する代替的な実施を示している。図１
と図６の構造は、図６の構造にはＰ基板に対してプレーナ型で配置されている図
１のＮＭＯＳＦＥＴ １２の代わりに垂直に配置されたＮＭＯＳＦＥＴ ３０が含
まれているという点が異なる。ＮＭＯＳＦＥＴ ３０には、ＮＭＯＳＦＥＴ ３０
の本体のＰ領域を少なくとも部分的に取り囲んでいるゲート１４'が含まれる。
この実施形態の読み取りおよび書き込み動作は、図４に図示されている。図６の
実施形態は、さらに込み入った製造プロセスを使用してさらに小さな面積で実施
することができる。
【００２８】 1つの実施形態によると、図１と６の構造のそれぞれのゲートは、ＮＤＲ装置
の対向領域に隣接し、またＮＤＲ装置に対して十分なサイズがあるので、ゲート
における電荷は、ＮＤＲ装置の対象領域の全径（“ｄ”）にわたる電位を制御す
る。したがって、この結果は、ＮＤＲ装置の対向領域のドーピング濃度だけでは
なく、対向領域に対するゲートのサイズと近接度とともにＮＤＲ装置の厚さ（“
ｄ”として例示）を選択することにより実現される。1つの代替的な実施形態に
おいては、ゲートはＮＤＲ装置の対向領域を部分的に取り囲んでいるだけであり
、また、ＮＤＲ装置は非取り囲みゲートにより提供される減容量結合を補うため
に、厚さを減少させている。図６ａは、図１と同様のＳＲＡＭセル配置において
、本発明による非取り囲みゲートのＮＤＲ装置の実施形態を示している。薄膜Ｓ
ＯＩ（絶縁体上のシリコン）技術が用いられ、またＰＮＰＮ型ＮＤＲ装置は図１
にある垂直構造というよりもプレーナ構造を有している。この実施形態の読み取
りおよび書き込み動作は図４に図示されている。上述の構造のそれぞれにおいて
、ＮＤＲ装置は、さまざまな形状のいずれかを使用して実施することができる。
【００２９】 1つの特定の実施態様は、各ゲートをＮ＋ドープし、また200Ａの厚さを有する
酸化物層により１ボルトの供給電圧を使用する。この例示的ＳＲＡＭ構造の寸法
は図７に図示されている。取り囲みゲート２０"（ＷＬ２）は、内側記憶素子ノ
ード２４のＮ領域と重なり合っているが、しかし、上部Ｎ領域とは重なり合って
いない。ＮＤＲ装置１０"は比較的薄い（この実施態様では０．３u）ので、ゲー
トはＮＤＲ装置１０"のＰ領域の電位を厳密に制御し、また、この電位はゲート
２０"に容量的に結合することにより容易に調節することができる。待機モード
においては、ＢＬとＷＬ1はゼロボルトで保持され、ＷＬ２は−１ボルトで保持
される。ＰＮＰＮ装置がオフの場合は、記憶素子ノードにおけるその電圧レベル
はゼロボルトである。PNPN装置がオンの場合、記憶素子ノードにおけるその電圧
レベルは約０．４Ｖ〜０．５Ｖである。ＰＮＰＮの保持電流はアクセストランジ
スタのサブスレッショルド電流により供給される。この保持電流は数ピコアンペ
ア／ｕｍ2といった低いものにすることができる。読み取りおよび書き込み動作
は一般的には、ＷＬ１を３Ｖ、ＢＬを２Ｖ、ＷＬ２（あるいはゲート）を２Ｖの
上位電圧レベルとして、図４と関連させて説明される。
【００３０】 もう１つの実施形態と電流スイッチング装置の用途によれば、１ギガビットＳ
ＲＡＭが、上の２つの要素ＮＤＲ（図１、図６あるいは図６ａのいずれかの）を
ベースにした構造と一致するように完成されるセルを含んでおり、また１０ｍＡ
未満で動作する待機電流により０．２μｍ技術を使用して完成される。従来の論
理回路（図示せず）は、アクセス信号（ワードおよびビット線）のタイミングと
レベルを制御するのに使用される。
【００３１】 図８は、本発明のもう１つの実施態様による共通アノード３６と共通カソード
３８を接続端子として有するパワーサイリスタ構造である。これらの装置の各ア
ノードは、導線４４により連係される金属被覆層４２を使用して完成される。そ
の構造には、複数のＰＮＰＮ型ＮＤＲ装置が含まれており、そのうちの３つは、
４０ａ、４０ｂ、４０ｃとして描かれており、またそれぞれが共通アノード３６
とカソード３８の間に挟まれている。これらのＮＤＲ装置は、平面図レイアウト
ではセル、ストライプあるいはセルおよび／またはストライプの組み合わせであ
りうる。複数のＰＮＰＮ型ＮＤＲ装置のそれぞれは図１の構造と同様なやり方で
構築されているが、しかし各ＰＮＰＮ型ＮＤＲ装置の上部Ｎ領域に基本的に隣接
している連係電荷プレート（あるいはゲート）４８により供給される各制御ポー
トを伴うものである。パワーサイリスタは、連係する帯電プレート４８に提示さ
れる能動化信号に応答して電流パスモードおよび電流ブロックモードの間で急速
に変化する。このアプローチは、急速な状態変化が、比較的低い電圧を使用して
実現されるため、有利である。さらに、パワーサイリスタのこの形態は、高電力
用途のためにＮＤＲ装置の数を容易に拡張することができ、あるいは低電力用途
のために数を容易に減少することができる。
【００３２】 上述のさまざまな実施形態は、単に説明のために提供されており、本発明を制
限するように解釈されるべきではない。上の論議ならびに説明図を基礎として、
当業者は、さまざまな修正ならびに変更が、本出願のなかで図示され、また説明
されている例示的な実施形態と適用例を厳密に追随することなく本発明に対して
行われることは容易に認識することであろう。こうした変更には、それらに必然
的に限定されるわけではないが、以下のものが含まれる。すなわち、図示されて
いるゲートの形状、位置、サイズを変更すること、電流スイッチング装置に構造
を付け加えること、電流スイッチング装置にあるＰＮ部の数を増設すること、装
置構造においてＰとＮの領域を交換すること、および／またはＮＭＯＳＦＥＴで
はなくて、ＰＭＯＳＦＥＴを使用すること、である。こうした修正と変更は、請
求項に述べられている本発明の真の精神と範囲から離れてはいない。
【図面の簡単な説明】
【図１】 本発明のＳＲＡＭセル配置の電流スイッチング装置の一例の構造
を示す図である。
【図２】 本発明との図１の配置例の回路図である。
【図３ａ】 図１の配置例のＤＣ等価回路を示す図である。
【図３ｂ】 図１の配置例のＡＣ等価回路を示す図である。
【図４】 本発明の１つの動作例に従った、図１の回路のさまざまなノード
の波形を示すタイミング図である。
【図５】 本発明のもう１つの実施形態による１つのレイアウト配置を示す
図である。
【図６】 図１に示されている構造に対する代替物として使用することがで
きる、本発明による電流スイッチング装置の追加の実施例示す図である。
【図６ａ】 図１に示されている構造に対する代替物として使用することが
できる、本発明による電流スイッチング装置の追加の実施例を図である。
【図７】 本発明による、もう１つの実施例である電流スイッチング装置を
示す図である。
【図８】 本発明のもう１つの実施形態による、１つのパワーサイリスタ構
造を示す図である。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１２年６月１４日（２０００．６．１４）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【請求項１３】 サイリスタ装置と、第２ワード線と、アクセス回路と、第
１ワード線とが垂直に配置されることを特徴とする請求項１０に記載の半導体装
置。
【手続補正書】
【提出日】平成１２年１２月２０日（２０００．１２．２０）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B015 JJ07 JJ12 JJ21 JJ31 KA13 KA28 QQ00 5F005 AA03 AC02 CA01 GA01 5F083 BS50 HA02 LA12 LA16

Claims (22)

    【特許請求の範囲】
  1. 【請求項１】 半導体装置であって、極性の異なる少なくとも２つの連続領
    域を有するＮＤＲ装置と、ＮＤＲ装置の領域の少なくとも１つに隣接して位置し
    、また対向している制御ポートとを含み、前記１つの領域が前記連続領域の２つ
    の間にあるインターフェイスに対向している１つの平面に沿って１つの断面を有
    しており、前記制御ポートとＮＤＲ装置は、その断面の大半にわたる電位が制御
    ポートに対して提示されている制御電圧に応答して変化するように構成され配置
    され、またそれによって電流パスモードと電流ブロックモードの間でＮＤＲ装置
    のスイッチングを促進することを特徴とする前記半導体装置。
  2. 【請求項２】 ＮＤＲ装置がＰＮＰＮ装置であることを特徴とする請求項１
    に記載の半導体装置。
  3. 【請求項３】 制御ポートとＮＤＲ装置がさらに、制御ポートに対して提示
    されている制御電圧に応答して、断面全体にわたる電位が変化するように構成さ
    れ配置されることを特徴とする請求項１に記載の半導体装置。
  4. 【請求項４】 極性の異なる少なくとも２つの連続領域を有する少なくとも
    １つの他のＮＤＲ装置と、他の１つのＮＤＲ装置の領域のうち少なくとも１つに
    隣接して位置しており、また対向している他の１つの制御ポートとをさらに含む
    ことを特徴とする請求項１に記載の半導体装置。
  5. 【請求項５】 最初に述べたＮＤＲ装置と最初に述べた制御ポートと、他の
    ＮＤＲ装置と他の制御ポートが、半導体電力スイッチの一部を形成していること
    を特徴とする請求項４に記載の半導体装置。
  6. 【請求項６】 メモリーセルのアレイをさらに含み、またＮＤＲ装置と制御
    ポートがそのアレイの一部を形成している１つのメモリーセルのなかにある構成
    要素であることを特徴とする請求項１に記載の半導体装置。
  7. 【請求項７】 アレイの一部を形成する１つのメモリーセルには、記憶素子
    ノードへのアクセスを提供するように構成され配置されている記憶素子ノードと
    制御回路が含まれており、また、制御ポートは記憶素子ノードへの書き込みアク
    セスを高速化するように構成され配置されることを特徴とする請求項６に記載の
    半導体装置。
  8. 【請求項８】 半導体装置であって、少なくとも２つの連続領域、前記連続
    領域のうちの２つの間にあるインターフェイスに対向している１つの平面に沿っ
    た１つの断面を有する電流スイッチング手段の領域のうちの少なくとも１つの両
    端部に対する電位に従って、電流をパスまたはブロックする、極性の異なる少な
    くとも２つの連続領域を備えたＮＤＲ装置を有する電流スイッチング手段と、 断面全体にわたる電位が電荷接続手段に対して提示された制御電圧に応答して
    変化するように構成され配置される、隣接する前記少なくとも１つの領域と、制
    御ポートと、前記電流スイッチング手段とに、電荷を容量的に結合するための接
    続手段とを含み、またそれによって電流パスモードと電流ブロックモードの間に
    ある電流スイッチング手段のスイッチングを促進することを特徴とする前記半導
    体装置。
  9. 【請求項９】 少なくとも１つの他の同様の機能の電流スイッチング手段と
    、少なくとも１つの他の同様の機能の接続手段をさらに含むことを特徴とする請
    求項８に記載の半導体装置。
  10. 【請求項１０】 接続手段のそれぞれと、電流スイッチング手段のそれぞれ
    が１つの半導体電力スイッチの一部を形成していることを特徴とする請求項９に
    記載の半導体装置。
  11. 【請求項１１】 メモリーセルのアレイをさらに含み、また電流スイッチン
    グ手段と接続手段が、アレイの一部を形成している１つのメモリーセルのなかの
    構成要素であることを特徴とする請求項８に記載の半導体装置。
  12. 【請求項１２】 アレイの一部を形成する１つのメモリーセルには、記憶素
    子ノードへのアクセスを提供するように構成され配置される記憶素子ノードと制
    御回路が含まれ、また、接続手段が記憶素子ノードへの書き込みアクセスを促進
    するように構成され配置されることを特徴とする請求項１１に記載の半導体装置
    。
  13. 【請求項１３】 半導体を製造する方法であって、 異なる極性を有する半導体材料の少なくとも２つの連続領域と、前記連続領域
    のうちの２つの間にあるインターフェイスに対向している１つの平面に沿って１
    つの断面を有している領域のうちの少なくとも１つと、ＮＤＲ装置を形成してい
    る前記少なくとも２つの領域とを形成するステップと、 断面の大半にわたる電位がそのプレートに提示されている制御電圧に応答して
    変化するように前記少なくとも１つの領域の付近にある１つのプレートを形成す
    るステップと、 を含み、またそれによって電流パスモードと電流ブロックモードの間のスイッチ
    ングを促進することを特徴とする前記半導体装置を製造する方法。
  14. 【請求項１４】 半導体材料の少なくとも２つの連続領域を形成するステッ
    プにはＰＮＰＮ装置を形成することが含まれることを特徴とする請求項１３に記
    載の半導体装置を製造する方法。
  15. 【請求項１５】 電力スイッチを形成し、またその構成要素として連続領域
    とプレートを使用するステップをさらに含むことを特徴とする請求項１３に記載
    の半導体装置を製造する方法。
  16. 【請求項１６】 静的メモリーアレイを形成し、またアレイのなかの１つの
    セルにおいて構成要素として連続領域とプレートを使用するステップをさらに含
    むことを特徴とする請求項１３に記載の半導体を製造する方法。
  17. 【請求項１７】 半導体装置であって、 メモリーセルのアレイと、 アレイのなかにある１つまたはそれ以上の選択セルへの読み取りおよび書き込
    みアクセスを提供するように構成され配置される制御回路と、 記憶素子ノードと、記憶素子ノードへの書き込みを促進するように構成され配
    置される容量的にスイッチされるＮＤＲ装置と、記憶素子ノードと制御回路の間
    にあるデータを結合するように構成され配置されるアクセス回路とを有する各セ
    ルと、 を含む前記半導体装置。
  18. 【請求項１８】 ＳＲＡＭ装置であって、 記憶素子ノードと、 第１ワード線と、 第２ワード線と、 第２ワード線に応答するように構成され配置される容量的に結合されるゲート
    を含むＮＤＲ装置と、 第１ワード線に接続される制御ポートを有し、また記憶素子ノードとビット線
    の間にあるデータを結合するように、構成され配置されるアクセス回路と、 から成る前記ＳＲＡＭ装置。
  19. 【請求項１９】 メモリーセルのなかにある記憶素子ノードにアクセスする
    方法であって、 制御ゲードにおける電圧変化が、ＮＤＲ装置の断面全体にわたる電位を変化さ
    せるようにＮＤＲ装置の付近にある制御ゲートを提供するステップと、 記憶素子ノードへのアクセスを促進するために制御ゲートにおいて電圧変化を
    用いるステップと、 を含む前記方法。
  20. 【請求項２０】 ＳＲＡＭ装置であって、 記憶素子ノードと、 第１ワード線と、 第２ワード線と、 少なくとも２つの連続した異なる極性の積層領域を含み、また領域のうちの少
    なくとも１つに容量的に結合され、また対向している片側を有するゲートを含む
    、垂直に配置されるＮＤＲ装置であって、第２ワード線に応答するように構成さ
    れ配置される前記ＮＤＲ装置と、 第１ワード線に接続される制御ポートを有し、また記憶素子ノードとビット線
    の間にあるデータを結合するように構成され配置されるアクセス回路と、 を含む前記ＳＲＡＭ装置。
  21. 【請求項２１】 前記１つの領域が、前記連続領域のうちの２つの間にある
    インターフェイスに対向している１つの平面に沿って１つの断面と、断面全体に
    わたる電位が、ゲートに提示される制御電圧に応答して変化するように構成され
    配置されるゲートとＮＤＲ装置を有し、またそれによって電流パスモードと電流
    ブロックモードの間でＮＤＲ回路のスイッチングを促進することを特徴とする請
    求項２０に記載のＳＲＡＭ装置。
  22. 【請求項２２】 ＮＤＲ装置がＰＮＰＮ装置であることを特徴とする請求項
    ２１に記載のＳＲＡＭ装置。
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