JP2002353030A - 表面実装型平面磁気素子および集積型回路部品 - Google Patents
表面実装型平面磁気素子および集積型回路部品Info
- Publication number
- JP2002353030A JP2002353030A JP2001156989A JP2001156989A JP2002353030A JP 2002353030 A JP2002353030 A JP 2002353030A JP 2001156989 A JP2001156989 A JP 2001156989A JP 2001156989 A JP2001156989 A JP 2001156989A JP 2002353030 A JP2002353030 A JP 2002353030A
- Authority
- JP
- Japan
- Prior art keywords
- planar
- coil
- magnetic element
- ferrite
- magnetic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/30107—Inductance
Landscapes
- Coils Or Transformers For Communication (AREA)
- Thin Magnetic Films (AREA)
Abstract
(57)【要約】
【課題】 トータル効率に優れ、しかも半導体素子や誘
電体素子、抵抗素子、他の磁気素子を集積化可能な表面
実装型平面磁気素子を提供する。 【解決手段】 第１のフェライト磁性膜の面上に平面コ
イルを設け、さらにこの平面コイルのコイル線間も含め
てその上に第２のフェライト磁性膜を設けた構造になる
平面磁気素子の外表面に、上記平面コイルのコイル端子
部と導通した外部電極を含めて複数の外部電極をそなえ
る配線パターンを形成する。
電体素子、抵抗素子、他の磁気素子を集積化可能な表面
実装型平面磁気素子を提供する。 【解決手段】 第１のフェライト磁性膜の面上に平面コ
イルを設け、さらにこの平面コイルのコイル線間も含め
てその上に第２のフェライト磁性膜を設けた構造になる
平面磁気素子の外表面に、上記平面コイルのコイル端子
部と導通した外部電極を含めて複数の外部電極をそなえ
る配線パターンを形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、インダクタやトラ
ンスとしての用途に供して好適な表面実装型平面磁気素
子およびそれを用いた集積型回路部品に関するものであ
る。
ンスとしての用途に供して好適な表面実装型平面磁気素
子およびそれを用いた集積型回路部品に関するものであ
る。
【０００２】
【従来の技術】近年、携帯電話やＰＤＡ、ノート型パソ
コン等のように、電池で駆動される携帯情報機器が急速
に普及している。これらの携帯情報機器に対しては、従
来から、一層の小型・軽量化が望まれている。また、最
近では、デジタルカメラやデジタルビデオカメラ、さら
にはこれらと上記の携帯情報機器との融合など、マルチ
メディア化が進んでいることから、かかるマルチメディ
ア化に対応するために、通信機能や表示機能の充実、さ
らには画像データを含んだ大量情報の高速処理化など、
機能の高度化と複合化も求められている。
コン等のように、電池で駆動される携帯情報機器が急速
に普及している。これらの携帯情報機器に対しては、従
来から、一層の小型・軽量化が望まれている。また、最
近では、デジタルカメラやデジタルビデオカメラ、さら
にはこれらと上記の携帯情報機器との融合など、マルチ
メディア化が進んでいることから、かかるマルチメディ
ア化に対応するために、通信機能や表示機能の充実、さ
らには画像データを含んだ大量情報の高速処理化など、
機能の高度化と複合化も求められている。
【０００３】これに伴い、電池からの単一電圧を、ＣＰ
ＵやＬＣＤモジュール、通信用パワーアンプなど様々な
搭載デバイスがそれぞれ必要とする電圧レベルに的確に
変換できる小型電源の需要が増加してきた。そこで、携
帯機器の小型・軽量化と高機能化を両立させるために、
電源に搭載されるトランスやインダクタ等の磁気素子、
さらには半導体素子や誘電体素子、抵抗素子と併せた電
源の小型・軽量化を進めることが重要な課題となってい
る。
ＵやＬＣＤモジュール、通信用パワーアンプなど様々な
搭載デバイスがそれぞれ必要とする電圧レベルに的確に
変換できる小型電源の需要が増加してきた。そこで、携
帯機器の小型・軽量化と高機能化を両立させるために、
電源に搭載されるトランスやインダクタ等の磁気素子、
さらには半導体素子や誘電体素子、抵抗素子と併せた電
源の小型・軽量化を進めることが重要な課題となってい
る。
【０００４】このような状況の下で、磁気素子の小型・
軽量化を図るために、シリコン基板上に金属磁性膜層／
絶縁層／平面コイル層／絶縁層／金属磁性膜層を順次に
積層した構成になる平面インダクタが、特開平４−3630
06号公報などに提案されている。しかしながら、上記の
平面インダクタには、製造コストと特性の両面から問題
が残っていた。すなわち、まずコストの面について述べ
ると、上記の平面インダクタでは、６〜７μm 厚程度の
金属磁性膜をスパッタ法などで成膜する必要があり、ま
た金属磁性膜と平面コイルの間に絶縁層を形成する必要
があるため、従来の磁気素子に比べて、コストアップが
避けられなかった。
軽量化を図るために、シリコン基板上に金属磁性膜層／
絶縁層／平面コイル層／絶縁層／金属磁性膜層を順次に
積層した構成になる平面インダクタが、特開平４−3630
06号公報などに提案されている。しかしながら、上記の
平面インダクタには、製造コストと特性の両面から問題
が残っていた。すなわち、まずコストの面について述べ
ると、上記の平面インダクタでは、６〜７μm 厚程度の
金属磁性膜をスパッタ法などで成膜する必要があり、ま
た金属磁性膜と平面コイルの間に絶縁層を形成する必要
があるため、従来の磁気素子に比べて、コストアップが
避けられなかった。
【０００５】また、特性上の問題については次のとおり
である。すなわち、平面インダクタは、MHz 帯域の高周
波で駆動されるため、電気的に導体である金属磁性膜内
部での渦電流の発生により鉄損が増大する。また、上下
金属磁性層がわずかな非磁性空間を介して対峙している
ため、垂直交番磁束が平面コイルと鎖交し、コイル内で
渦電流が発生することによって損失の増大を招く。前者
の問題に対しては、金属磁性膜と同一の平面に高抵抗領
域を形成して渦電流を細分化することにより（特開平６
−77055 号）、一方後者の問題に対しては、平面コイル
導体を複数に分割した導体ラインとすることにより（特
開平９−134820号）、損失の改善が試みられたが、これ
らの方法では、十分な改善効果を得ることができなかっ
た。
である。すなわち、平面インダクタは、MHz 帯域の高周
波で駆動されるため、電気的に導体である金属磁性膜内
部での渦電流の発生により鉄損が増大する。また、上下
金属磁性層がわずかな非磁性空間を介して対峙している
ため、垂直交番磁束が平面コイルと鎖交し、コイル内で
渦電流が発生することによって損失の増大を招く。前者
の問題に対しては、金属磁性膜と同一の平面に高抵抗領
域を形成して渦電流を細分化することにより（特開平６
−77055 号）、一方後者の問題に対しては、平面コイル
導体を複数に分割した導体ラインとすることにより（特
開平９−134820号）、損失の改善が試みられたが、これ
らの方法では、十分な改善効果を得ることができなかっ
た。
【０００６】上記の問題を解決するために、金属磁性膜
の代わりに印刷法やシート法で形成したフェライト磁性
膜を用いる平面型磁気素子が提案された（特開平11−26
239号公報）。この技術は、フェライト粉にバインダを
混ぜた磁性ペーストをシリコン基板上に印刷、焼成する
ことによって高抵抗のフェライト磁性膜を形成し、つい
でこの膜上にコイルパターンをめっき法などで形成した
のち、さらにその上に同様にしてフェライト磁性膜を形
成して磁気素子とするものである。このような構成とす
ることにより、磁気素子の薄型化に成功し、さらに高周
波領域における損失の低減も達成された。しかしなが
ら、最近の電子機器における省エネルギーの流れを考慮
すると、例えばＤＣ−ＤＣコンバータ等においては効率
の一層の向上が求められるが、上記の技術では、かよう
な要請には十分に応えることができなかった。
の代わりに印刷法やシート法で形成したフェライト磁性
膜を用いる平面型磁気素子が提案された（特開平11−26
239号公報）。この技術は、フェライト粉にバインダを
混ぜた磁性ペーストをシリコン基板上に印刷、焼成する
ことによって高抵抗のフェライト磁性膜を形成し、つい
でこの膜上にコイルパターンをめっき法などで形成した
のち、さらにその上に同様にしてフェライト磁性膜を形
成して磁気素子とするものである。このような構成とす
ることにより、磁気素子の薄型化に成功し、さらに高周
波領域における損失の低減も達成された。しかしなが
ら、最近の電子機器における省エネルギーの流れを考慮
すると、例えばＤＣ−ＤＣコンバータ等においては効率
の一層の向上が求められるが、上記の技術では、かよう
な要請には十分に応えることができなかった。
【０００７】一方、従来の磁気素子や誘電体素子は高背
であったために、回路部品の集積化による薄型化には限
界があったが、上述したような磁気素子の薄型化の成功
に伴い、磁気素子と半導体素子や誘電体素子、抵抗素子
との集積化への取り組みも進んでいる。例えば、特開平
２−187054号公報では、積層型複合素子表面に半導体チ
ップを搭載し、リード端子と共に樹脂モールドして混成
集積回路部品とすることにより、部品点数の低減と小型
・軽量化を達成している。また、特開平5 −316731号公
報では、半導体チップ上に配線層および磁気素子をそな
えた電圧変換部を順次積層してワンチップ形スイッチン
グ電源装置とすることにより、スイッチング周波数の高
周波化を可能にし、また小型化を達成している。
であったために、回路部品の集積化による薄型化には限
界があったが、上述したような磁気素子の薄型化の成功
に伴い、磁気素子と半導体素子や誘電体素子、抵抗素子
との集積化への取り組みも進んでいる。例えば、特開平
２−187054号公報では、積層型複合素子表面に半導体チ
ップを搭載し、リード端子と共に樹脂モールドして混成
集積回路部品とすることにより、部品点数の低減と小型
・軽量化を達成している。また、特開平5 −316731号公
報では、半導体チップ上に配線層および磁気素子をそな
えた電圧変換部を順次積層してワンチップ形スイッチン
グ電源装置とすることにより、スイッチング周波数の高
周波化を可能にし、また小型化を達成している。
【０００８】しかしながら、前者では、リード端子によ
る占有面積の増大、モールド樹脂による高さの増大が避
けられず、これ以上の小型化の要求に応えるには限界が
あった。一方、後者では、磁気誘導素子の構造として強
磁性体金属と導体の薄膜積層構造を採用しており、これ
は先に述べたように、特性および製造コストの両面で問
題を残している。
る占有面積の増大、モールド樹脂による高さの増大が避
けられず、これ以上の小型化の要求に応えるには限界が
あった。一方、後者では、磁気誘導素子の構造として強
磁性体金属と導体の薄膜積層構造を採用しており、これ
は先に述べたように、特性および製造コストの両面で問
題を残している。
【０００９】
【発明が解決しようとする課題】本発明は、上記の実状
に鑑み開発されたもので、例えばＤＣ−ＤＣコンバータ
等に用いてその効率の一層の向上を図ることができ、し
かも携帯情報機器の機能の高度化、複合化に対応して、
その小型・軽量化の要求に応えるべく、半導体素子や誘
電体素子、抵抗素子、他の磁気素子との集積化を可能な
らしめた表面実装型平面磁気素子を、実際に半導体素子
や誘電体素子等を搭載した集積型回路部品と共に提案す
ることを目的とする。
に鑑み開発されたもので、例えばＤＣ−ＤＣコンバータ
等に用いてその効率の一層の向上を図ることができ、し
かも携帯情報機器の機能の高度化、複合化に対応して、
その小型・軽量化の要求に応えるべく、半導体素子や誘
電体素子、抵抗素子、他の磁気素子との集積化を可能な
らしめた表面実装型平面磁気素子を、実際に半導体素子
や誘電体素子等を搭載した集積型回路部品と共に提案す
ることを目的とする。
【００１０】
【課題を解決するための手段】さて、発明者らは、第
１、第２のフェライト磁性膜と平面コイルからなる平面
磁気素子を用いて、半導体素子、誘電体素子および抵抗
素子等と集積した回路の小型・軽量化について鋭意検討
した結果、平面磁気素子の外表面に、予め、平面コイル
のコイル端子部と導通した外部電極の他に、複数の外部
電極を形成しておくことが、上記の目的を達成する上で
極めて有効であることの知見を得た。また、かような平
面磁気素子において、効率の一層の向上を図るために
は、平面コイルのコイル線の厚みおよび幅をそれぞれ適
正な範囲に調整することが有効であることの知見を得
た。本発明は、上記の知見に立脚するものである。
１、第２のフェライト磁性膜と平面コイルからなる平面
磁気素子を用いて、半導体素子、誘電体素子および抵抗
素子等と集積した回路の小型・軽量化について鋭意検討
した結果、平面磁気素子の外表面に、予め、平面コイル
のコイル端子部と導通した外部電極の他に、複数の外部
電極を形成しておくことが、上記の目的を達成する上で
極めて有効であることの知見を得た。また、かような平
面磁気素子において、効率の一層の向上を図るために
は、平面コイルのコイル線の厚みおよび幅をそれぞれ適
正な範囲に調整することが有効であることの知見を得
た。本発明は、上記の知見に立脚するものである。
【００１１】すなわち、本発明の要旨構成は次のとおり
である。 １．第１のフェライト磁性膜と、この第１のフェライト
磁性膜の面上に形成した平面コイルと、この平面コイル
のコイル線間も含めてその上に設けた第２のフェライト
磁性膜からなる平面磁気素子において、上記平面磁気素
子の外表面に、上記平面コイルのコイル端子部と導通し
た外部電極を含む複数の外部電極をそなえる配線パター
ンを形成したことを特徴とする表面実装型平面磁気素
子。
である。 １．第１のフェライト磁性膜と、この第１のフェライト
磁性膜の面上に形成した平面コイルと、この平面コイル
のコイル線間も含めてその上に設けた第２のフェライト
磁性膜からなる平面磁気素子において、上記平面磁気素
子の外表面に、上記平面コイルのコイル端子部と導通し
た外部電極を含む複数の外部電極をそなえる配線パター
ンを形成したことを特徴とする表面実装型平面磁気素
子。
【００１２】２．基板上に設けた第１のフェライト磁性
膜と、この第１のフェライト磁性膜の面上に形成した平
面コイルと、この平面コイルのコイル線間も含めてその
上に設けた第２のフェライト磁性膜からなる平面磁気素
子において、上記平面磁気素子の外表面に、上記平面コ
イルのコイル端子部と導通した外部電極を含む複数の外
部電極をそなえる配線パターンを形成したことを特徴と
する表面実装型平面磁気素子。
膜と、この第１のフェライト磁性膜の面上に形成した平
面コイルと、この平面コイルのコイル線間も含めてその
上に設けた第２のフェライト磁性膜からなる平面磁気素
子において、上記平面磁気素子の外表面に、上記平面コ
イルのコイル端子部と導通した外部電極を含む複数の外
部電極をそなえる配線パターンを形成したことを特徴と
する表面実装型平面磁気素子。
【００１３】３．上記１または２において、前記平面コ
イルのコイル線の厚みおよび幅をそれぞれ、次式で示さ
れる表皮厚みδの 0.5倍以上、８倍以下としたことを特
徴とする表面実装型平面磁気素子。 δ＝｛２／（μ・σ・ω）｝1/2 ここで、μ：透磁率 σ：電気伝導率（Ｓ） ω：角振動数（＝２πｆ）
イルのコイル線の厚みおよび幅をそれぞれ、次式で示さ
れる表皮厚みδの 0.5倍以上、８倍以下としたことを特
徴とする表面実装型平面磁気素子。 δ＝｛２／（μ・σ・ω）｝1/2 ここで、μ：透磁率 σ：電気伝導率（Ｓ） ω：角振動数（＝２πｆ）
【００１４】４．上記１，２または３に記載の表面実装
型平面磁気素子の上に、前記外部電極を介して接続し
た、半導体素子、誘電体素子、抵抗素子または他の磁気
素子を搭載したことを特徴とする集積型回路部品。
型平面磁気素子の上に、前記外部電極を介して接続し
た、半導体素子、誘電体素子、抵抗素子または他の磁気
素子を搭載したことを特徴とする集積型回路部品。
【００１５】
【発明の実施の形態】以下、本発明を具体的に説明す
る。まず、本発明におけるフェライト磁性膜としては、
スピネル構造を有するものが好適であり、とりわけ比抵
抗が 102Ω・m 以上のものが好ましい。中でも、以下に
示す組成になるNiZn系フェライトが好適である。なお、
下記の組成は、磁気素子全体を平均した場合の値であ
り、第１のフェライト磁性膜、第２のフェライト磁性膜
およびコイル線間に充填するフェライトなど、場所に応
じてその組成を適宜変更することができる。
る。まず、本発明におけるフェライト磁性膜としては、
スピネル構造を有するものが好適であり、とりわけ比抵
抗が 102Ω・m 以上のものが好ましい。中でも、以下に
示す組成になるNiZn系フェライトが好適である。なお、
下記の組成は、磁気素子全体を平均した場合の値であ
り、第１のフェライト磁性膜、第２のフェライト磁性膜
およびコイル線間に充填するフェライトなど、場所に応
じてその組成を適宜変更することができる。
【００１６】Fe203 ：40〜50 mol％ Fe203 が40 mol％に満たないとフェライトの透磁率低下
に伴うインダクタンスの劣化が大きく、逆に50 mol％を
超えると電気抵抗が急激に低下して、高周波領域におけ
る損失が増大するだけでなく、導体材料との一体化が困
難になるので、Fe203 は40〜50 mol％程度とすることが
好ましい。
に伴うインダクタンスの劣化が大きく、逆に50 mol％を
超えると電気抵抗が急激に低下して、高周波領域におけ
る損失が増大するだけでなく、導体材料との一体化が困
難になるので、Fe203 は40〜50 mol％程度とすることが
好ましい。
【００１７】NiＯ：15〜50 mol％ NiＯが15 mol％に満たないと実用上必要なキュリー温度
を得ることができず、逆に50 mol％を超えると異相が析
出し、磁気特性が低下するので、NiＯは15〜50mol％程
度とすることが好ましい。
を得ることができず、逆に50 mol％を超えると異相が析
出し、磁気特性が低下するので、NiＯは15〜50mol％程
度とすることが好ましい。
【００１８】ZnＯ：15〜35mol ％ ZnＯは、インダクタンスとキュリー温度に大きな影響を
与える。キュリー温度は磁気素子の耐熱性を決定づける
重要なパラメータである。ZnＯが15 mol％に満たないと
キュリー温度は高いもののインダクタンスが低下し、一
方35 mol％を超えるとインダクタンスは高いものの、キ
ュリー温度が低下する。従って、ZnＯは15〜35 mol％程
度とすることが好ましい。
与える。キュリー温度は磁気素子の耐熱性を決定づける
重要なパラメータである。ZnＯが15 mol％に満たないと
キュリー温度は高いもののインダクタンスが低下し、一
方35 mol％を超えるとインダクタンスは高いものの、キ
ュリー温度が低下する。従って、ZnＯは15〜35 mol％程
度とすることが好ましい。
【００１９】CuＯ：０〜20 mol％ CuＯは、充分な焼結密度および良好な磁気特性を維持し
ながら、焼成温度を低減するのに有用な成分である。し
かしながら、20 mol％を超えると、前処理段階で緻密化
が進みすぎ、焼成温度を下げることができないため、含
有させる場合にはCuＯは 20mol％以下とすることが好ま
しい。
ながら、焼成温度を低減するのに有用な成分である。し
かしながら、20 mol％を超えると、前処理段階で緻密化
が進みすぎ、焼成温度を下げることができないため、含
有させる場合にはCuＯは 20mol％以下とすることが好ま
しい。
【００２０】Bi203 ：０〜10 mol％ Bi203 は、CuＯと同じく、焼成温度を低下する効果があ
る。しかしながら、10mol％を超えると焼成温度は低下
するものの、インダクタンスが劣化するため、含有させ
る場合には10 mol％以下で含有させることが好ましい。
る。しかしながら、10mol％を超えると焼成温度は低下
するものの、インダクタンスが劣化するため、含有させ
る場合には10 mol％以下で含有させることが好ましい。
【００２１】MnＯ：０〜20 mol％、MgＯ：０〜20 mol％ MnＯおよびMgＯはいずれも、インダクタンスを増加する
効果のある成分であるが、20 mol％を超えると飽和磁化
が低下するので、含有させる場合には20 mol％以下で含
有させることが好ましい。
効果のある成分であるが、20 mol％を超えると飽和磁化
が低下するので、含有させる場合には20 mol％以下で含
有させることが好ましい。
【００２２】以上、好適フェライトとして、NiZn系フェ
ライトについて主に説明したが、これ以外のフェライト
であってもNiZn系フェライトと同等の特性を持つもので
あれば、いずれもが使用できるのはいうまでもない。
ライトについて主に説明したが、これ以外のフェライト
であってもNiZn系フェライトと同等の特性を持つもので
あれば、いずれもが使用できるのはいうまでもない。
【００２３】さて、第１、第２のフェライト磁性膜は、
上記のような好適組成に調整したフェライト粉末にバイ
ンダを混ぜてペーストとし、印刷法などで成膜後、焼成
することによって得ることができる。また、バインダと
してエポキシ樹脂やポリイミド樹脂などの樹脂を用い、
印刷法などで成膜後、熱硬化させたものでも良い。
上記のような好適組成に調整したフェライト粉末にバイ
ンダを混ぜてペーストとし、印刷法などで成膜後、焼成
することによって得ることができる。また、バインダと
してエポキシ樹脂やポリイミド樹脂などの樹脂を用い、
印刷法などで成膜後、熱硬化させたものでも良い。
【００２４】また、第１のフェライト磁性膜を基板上に
形成する場合、基板材料としては、支持体としての機能
を備えるものであればいずれもが使用可能であるが、シ
リコン基板またはアルミナ基板などが、コストパフォー
マンスの点からより好適である。さらに、上述した好適
組成に調整したフェライト粉末を、通常の焼結法または
ＨＩＰ法などにより焼結した後、加工して得られる、あ
るいはシート状に成形後、焼結または熱硬化して得られ
るフェライト板を基板として用いても良い。この場合、
基板が第１のフェライト磁性膜を兼ねることになり、第
１のフェライト磁性膜の形成工程を省略できる利点があ
る。また、基板上に第１、第２のフェライト磁性膜と平
面コイル等を形成した後、基板裏面を研磨する、あるい
はかかる平面磁気素子を基板から剥離することにより、
素子の大幅な薄型化が可能である。
形成する場合、基板材料としては、支持体としての機能
を備えるものであればいずれもが使用可能であるが、シ
リコン基板またはアルミナ基板などが、コストパフォー
マンスの点からより好適である。さらに、上述した好適
組成に調整したフェライト粉末を、通常の焼結法または
ＨＩＰ法などにより焼結した後、加工して得られる、あ
るいはシート状に成形後、焼結または熱硬化して得られ
るフェライト板を基板として用いても良い。この場合、
基板が第１のフェライト磁性膜を兼ねることになり、第
１のフェライト磁性膜の形成工程を省略できる利点があ
る。また、基板上に第１、第２のフェライト磁性膜と平
面コイル等を形成した後、基板裏面を研磨する、あるい
はかかる平面磁気素子を基板から剥離することにより、
素子の大幅な薄型化が可能である。
【００２５】上述した方法で第１のフェライト磁性膜を
形成した場合、表面に凹凸や気孔、マイクロクラックが
生じることがある。この上に直接、平面コイルを形成す
ると、コイルの形状不良が発生し、短絡や導通不良が生
じ易い。これらの不良をなくすためには、第１のフェラ
イト磁性膜と平面コイルの間に、絶縁性の樹脂またはガ
ラスからなる平滑層を形成することが好ましい。この
時、かかる平滑層の好適な厚さは、第１のフェライト磁
性膜の表面状態にもよるが、0.01μm 未満ではその効果
に乏しく、一方20μm を超えると磁気的にエアギャップ
となってインダクタンスの低下や磁束の漏洩を引き起こ
して好ましくないので、0.01〜20μm 程度とするのが好
ましい。
形成した場合、表面に凹凸や気孔、マイクロクラックが
生じることがある。この上に直接、平面コイルを形成す
ると、コイルの形状不良が発生し、短絡や導通不良が生
じ易い。これらの不良をなくすためには、第１のフェラ
イト磁性膜と平面コイルの間に、絶縁性の樹脂またはガ
ラスからなる平滑層を形成することが好ましい。この
時、かかる平滑層の好適な厚さは、第１のフェライト磁
性膜の表面状態にもよるが、0.01μm 未満ではその効果
に乏しく、一方20μm を超えると磁気的にエアギャップ
となってインダクタンスの低下や磁束の漏洩を引き起こ
して好ましくないので、0.01〜20μm 程度とするのが好
ましい。
【００２６】本発明の平面磁気素子において、平面コイ
ルの形状としては、スパイラル型、ミアンダ型のいずれ
もが適合するが、より大きなインダクタンスを実現する
ためにはスパイラル型が好適である。また、スパイラル
型コイルを２つ以上直列または並列に配置しても良い。
さらに、電気的に絶縁されたコイルを２つ以上配置した
場合はトランスとしての機能を発揮するが、本発明はこ
のような構造に対しても有効である。
ルの形状としては、スパイラル型、ミアンダ型のいずれ
もが適合するが、より大きなインダクタンスを実現する
ためにはスパイラル型が好適である。また、スパイラル
型コイルを２つ以上直列または並列に配置しても良い。
さらに、電気的に絶縁されたコイルを２つ以上配置した
場合はトランスとしての機能を発揮するが、本発明はこ
のような構造に対しても有効である。
【００２７】また、平面コイルの材質としては、比抵抗
の小さい導体材料を用いることが好ましく、かような材
料としては、Ag (1.47×10-8Ω・m)、Cu (1.55×10-8Ω
・m)が挙げられる。なお、AgはCuに比べて高価であるた
め、平面磁気素子のコイルとしてはCu導体からなる平面
コイルがより好適である。
の小さい導体材料を用いることが好ましく、かような材
料としては、Ag (1.47×10-8Ω・m)、Cu (1.55×10-8Ω
・m)が挙げられる。なお、AgはCuに比べて高価であるた
め、平面磁気素子のコイルとしてはCu導体からなる平面
コイルがより好適である。
【００２８】コイルを形成する手段としては、電気めっ
き法、無電解めっき法、印刷・焼成法等がある。このう
ち、印刷・焼成法は、信号用に用いられるチップ部品に
AgやNiの配線や電極を形成するのに多用されているが、
バインダ成分の混入や焼成不完全性などから、比抵抗が
劣化する問題がある。なお、焼成時に酸化するため、Cu
導体の形成方法としては適さない。また、無電解めっき
法は、電気めっき法に比べて析出速度が遅く、生産性が
悪いことに加え、還元剤や添加剤から不純物の混入があ
り、比抵抗が増大する不利がある。これらに対し、電気
めっき法は、生産性が高く、しかもバルクと同じ純金属
が得られるため、比抵抗の小さいコイルを得ることがで
きる。なお、電気めっき法では、Cuは硫酸銅めっき浴を
用いるのに対して、Agはシアン化銀めっき浴を用いるな
ど作業性が悪い。従って、本発明の磁気素子には電気め
っき法によって形成されたCu導体コイルがより好適であ
る。
き法、無電解めっき法、印刷・焼成法等がある。このう
ち、印刷・焼成法は、信号用に用いられるチップ部品に
AgやNiの配線や電極を形成するのに多用されているが、
バインダ成分の混入や焼成不完全性などから、比抵抗が
劣化する問題がある。なお、焼成時に酸化するため、Cu
導体の形成方法としては適さない。また、無電解めっき
法は、電気めっき法に比べて析出速度が遅く、生産性が
悪いことに加え、還元剤や添加剤から不純物の混入があ
り、比抵抗が増大する不利がある。これらに対し、電気
めっき法は、生産性が高く、しかもバルクと同じ純金属
が得られるため、比抵抗の小さいコイルを得ることがで
きる。なお、電気めっき法では、Cuは硫酸銅めっき浴を
用いるのに対して、Agはシアン化銀めっき浴を用いるな
ど作業性が悪い。従って、本発明の磁気素子には電気め
っき法によって形成されたCu導体コイルがより好適であ
る。
【００２９】平面コイルを電気めっき法で形成する場
合、素地となる第１のフェライト磁性膜あるいはその表
面に設けた樹脂被膜が電気的に絶縁体であるため、電極
となるめっきシード層が必要となる。めっきシード層の
形成方法としては、スパッタ法や無電解めっき法などが
好適である。さらに、かかるシード層上にフォトリソグ
ラフィー法により平面コイルのレジストフレームを形成
し、電気銅めっき法により所望の厚さのCu導体を形成し
たのち、化学エッチングにより、コイル線間のレジスト
およびめっきシード層を除去して、平面コイルを得る。
合、素地となる第１のフェライト磁性膜あるいはその表
面に設けた樹脂被膜が電気的に絶縁体であるため、電極
となるめっきシード層が必要となる。めっきシード層の
形成方法としては、スパッタ法や無電解めっき法などが
好適である。さらに、かかるシード層上にフォトリソグ
ラフィー法により平面コイルのレジストフレームを形成
し、電気銅めっき法により所望の厚さのCu導体を形成し
たのち、化学エッチングにより、コイル線間のレジスト
およびめっきシード層を除去して、平面コイルを得る。
【００３０】ところで、上記した平面コイルの形成に際
し、損失をできるだけ低減するためには、コイル線の厚
みおよび幅をそれぞれ、次式で示される表皮厚みδを基
準として、所定の範囲に制限することが有利である。 δ＝｛２／（μ・σ・ω）｝1/2 ここで、μ：透磁率 σ：電気伝導率（Ｓ） ω：角振動数（＝２πｆ） なお、透磁率および電気伝導率は、平面コイルの透磁率
および電気伝導率である。
し、損失をできるだけ低減するためには、コイル線の厚
みおよび幅をそれぞれ、次式で示される表皮厚みδを基
準として、所定の範囲に制限することが有利である。 δ＝｛２／（μ・σ・ω）｝1/2 ここで、μ：透磁率 σ：電気伝導率（Ｓ） ω：角振動数（＝２πｆ） なお、透磁率および電気伝導率は、平面コイルの透磁率
および電気伝導率である。
【００３１】すなわち、コイル線の厚みや幅が表皮厚み
以上のコイルに高周波電流を流すと、コイル表面にしか
電流が流れず、交流抵抗が大きくなる。しかしながら、
これらの値を表皮厚みに揃えると、コイル断面積が小さ
くなり、直流抵抗が大きくなって、その結果損失が大き
くなる。これを避けるために、コイル線の幅を表皮厚み
程度に分割したコイルが用いられることが多い。しかし
ながら、この場合、コイル線間のスペースが大きくなる
ため、素子の小型化が損なわれる。
以上のコイルに高周波電流を流すと、コイル表面にしか
電流が流れず、交流抵抗が大きくなる。しかしながら、
これらの値を表皮厚みに揃えると、コイル断面積が小さ
くなり、直流抵抗が大きくなって、その結果損失が大き
くなる。これを避けるために、コイル線の幅を表皮厚み
程度に分割したコイルが用いられることが多い。しかし
ながら、この場合、コイル線間のスペースが大きくなる
ため、素子の小型化が損なわれる。
【００３２】そこで、交流抵抗による損失と直流抵抗に
よる損失の和が最小となる組み合わせについて種々検討
を重ねたところ、図１に示すように、第１のフェライト
磁性膜１の上に設けたコイル線２の厚みａおよび幅ｂを
それぞれ、次式で示される表皮厚みδの 0.5倍以上、８
倍以下とすることが有効であることが判明したのであ
る。 δ＝｛２／（μ・σ・ω）｝1/2 ここに、コイル線の厚みおよび幅が表皮厚みδの 0.5倍
に満たないと、実質的にコイル断面積が小さくなり、直
流抵抗が大きくなってしまう。一方、８倍を超えると、
直流抵抗は小さくなるものの、表皮効果による交流抵抗
が大きくなって、全体としての損失の増大を招く。ま
た、磁気素子の寸法が大きくなる不利も生じる。より好
適には２倍以上、４倍以下である。
よる損失の和が最小となる組み合わせについて種々検討
を重ねたところ、図１に示すように、第１のフェライト
磁性膜１の上に設けたコイル線２の厚みａおよび幅ｂを
それぞれ、次式で示される表皮厚みδの 0.5倍以上、８
倍以下とすることが有効であることが判明したのであ
る。 δ＝｛２／（μ・σ・ω）｝1/2 ここに、コイル線の厚みおよび幅が表皮厚みδの 0.5倍
に満たないと、実質的にコイル断面積が小さくなり、直
流抵抗が大きくなってしまう。一方、８倍を超えると、
直流抵抗は小さくなるものの、表皮効果による交流抵抗
が大きくなって、全体としての損失の増大を招く。ま
た、磁気素子の寸法が大きくなる不利も生じる。より好
適には２倍以上、４倍以下である。
【００３３】上記のようにして、第１のフェライト磁性
膜の上に平面コイルを形成した後、第１のフェライト磁
性膜と同様にして、第２のフェライト磁性膜を形成する
ことにより、平面磁気素子とする。ここに、第１のフェ
ライト磁性膜の厚みは５〜200 μm 程度とすることが好
ましい。というのは、この厚みが５μm に満たないとイ
ンダクタンスが小さくなり、一方 200μm を超えると基
板の反りが大きくなったり、第１のフェライト磁性膜の
剥離が生じ易くなるからである。また、コイルの厚みは
10〜200 μm 程度とすることが好ましい。というのは、
この厚みが10μm に満たないとコイルの直流抵抗が大き
くなるため、損失が大きくなり、一方 200μm を超える
とレジストの露光やコイル線間の空隙をフェライトで埋
めることが困難となるからである。さらに、第２のフェ
ライト磁性膜の厚みは10〜400 μm 程度とすることが好
ましい。というのは、この厚みが10μm に満たないとイ
ンダクタンスが小さくなり、一方 400μm を超えると磁
気素子の厚みが厚くなったり、端子孔の形成が困難とな
るからである。
膜の上に平面コイルを形成した後、第１のフェライト磁
性膜と同様にして、第２のフェライト磁性膜を形成する
ことにより、平面磁気素子とする。ここに、第１のフェ
ライト磁性膜の厚みは５〜200 μm 程度とすることが好
ましい。というのは、この厚みが５μm に満たないとイ
ンダクタンスが小さくなり、一方 200μm を超えると基
板の反りが大きくなったり、第１のフェライト磁性膜の
剥離が生じ易くなるからである。また、コイルの厚みは
10〜200 μm 程度とすることが好ましい。というのは、
この厚みが10μm に満たないとコイルの直流抵抗が大き
くなるため、損失が大きくなり、一方 200μm を超える
とレジストの露光やコイル線間の空隙をフェライトで埋
めることが困難となるからである。さらに、第２のフェ
ライト磁性膜の厚みは10〜400 μm 程度とすることが好
ましい。というのは、この厚みが10μm に満たないとイ
ンダクタンスが小さくなり、一方 400μm を超えると磁
気素子の厚みが厚くなったり、端子孔の形成が困難とな
るからである。
【００３４】さて、本発明では、上記のようにして作製
した平面磁気素子の外表面に、図２に示すように、平面
コイルのコイル端子部と導通した外部電極以外にも、１
または２以上の外部電極を予め形成しておくところに特
長がある。すなわち、通常、第２のフェライト磁性膜に
は、平面コイルの端子部直上に開孔（コンタクトホー
ル）を設け、このコンタクトホールを介して、他の素子
と接続するわけであるが、本発明では、このようなコイ
ル端子部と導通した外部電極以外にも、平面磁気素子の
外表面に複数の外部電極を設け、これらの外部電極を介
して、平面磁気素子上に他の素子を搭載・接続するでき
るような、配線パターンを設けるのである。
した平面磁気素子の外表面に、図２に示すように、平面
コイルのコイル端子部と導通した外部電極以外にも、１
または２以上の外部電極を予め形成しておくところに特
長がある。すなわち、通常、第２のフェライト磁性膜に
は、平面コイルの端子部直上に開孔（コンタクトホー
ル）を設け、このコンタクトホールを介して、他の素子
と接続するわけであるが、本発明では、このようなコイ
ル端子部と導通した外部電極以外にも、平面磁気素子の
外表面に複数の外部電極を設け、これらの外部電極を介
して、平面磁気素子上に他の素子を搭載・接続するでき
るような、配線パターンを設けるのである。
【００３５】図２に示したところにおいて、番号１は第
１のフェライト磁性膜、２は平面コイル、３は第２のフ
ェライト磁性膜、４はコイル端子部と導通した外部電
極、そして５がそれ以外の外部電極である。
１のフェライト磁性膜、２は平面コイル、３は第２のフ
ェライト磁性膜、４はコイル端子部と導通した外部電
極、そして５がそれ以外の外部電極である。
【００３６】上記したような、本発明に係る配線パター
ンの形成方法としては、めっき法あるいはフレキシブル
プリント配線（ＦＰＣ）の接着、熱圧着法が好ましい。
めっき法により配線パターンを形成するには、平面コイ
ルを形成する場合と同様に、スパッタ法や無電解めっき
法などによって形成したシード層上に、フォトリソグラ
フィー法にてレジストフレームを形成したのち、電気め
っき法によってCu導体を形成する。ついで、化学エッチ
ングによりレジストおよびシード層を除去して、配線パ
ターンを完成する。この時、配線パターンを形成する磁
気素子表面の平滑性と絶縁性が充分でない場合は、ポリ
イミド樹脂等で被覆し、平滑性と絶縁性を改善すること
が好ましい。また、配線パターンの形成後、ポリイミド
樹脂やエポキシ樹脂などで配線パターン表面を絶縁被膜
処理することも、信頼性を向上させる上で有効である。
ンの形成方法としては、めっき法あるいはフレキシブル
プリント配線（ＦＰＣ）の接着、熱圧着法が好ましい。
めっき法により配線パターンを形成するには、平面コイ
ルを形成する場合と同様に、スパッタ法や無電解めっき
法などによって形成したシード層上に、フォトリソグラ
フィー法にてレジストフレームを形成したのち、電気め
っき法によってCu導体を形成する。ついで、化学エッチ
ングによりレジストおよびシード層を除去して、配線パ
ターンを完成する。この時、配線パターンを形成する磁
気素子表面の平滑性と絶縁性が充分でない場合は、ポリ
イミド樹脂等で被覆し、平滑性と絶縁性を改善すること
が好ましい。また、配線パターンの形成後、ポリイミド
樹脂やエポキシ樹脂などで配線パターン表面を絶縁被膜
処理することも、信頼性を向上させる上で有効である。
【００３７】また、ＦＰＣを用いた配線パターンの形成
法については次のとおりである。ＦＰＣは、ポリイミド
樹脂などの絶縁樹脂フィルムの表面にCuなどの導体で配
線パターンを形成したものである。所望の配線パターン
を設けたＦＰＣを、ＦＰＣの端子部と平面コイルの端子
部の位置を合わせて、接着あるいは熱圧着により貼り合
わせる。このとき、ＦＰＣの配線パターンが内側を向い
ても、外側を向いても良い。配線パターンが内側を向く
場合、外部電極部のポリイミド樹脂フィルムに貫通孔を
設け、導体ペーストなどにより外部電極を形成する。ま
た、配線パターンが外側を向くときは、平面コイルヘ接
続する端子部のポリイミド樹脂フィルムに貫通孔を設け
て、導体ペーストなどにより平面コイルの端子と接続す
る。さらに、ポリイミド樹脂やエポキシ樹脂などで配線
パターン表面を絶縁被膜処理することも、信頼性を向上
させる上で有効である。
法については次のとおりである。ＦＰＣは、ポリイミド
樹脂などの絶縁樹脂フィルムの表面にCuなどの導体で配
線パターンを形成したものである。所望の配線パターン
を設けたＦＰＣを、ＦＰＣの端子部と平面コイルの端子
部の位置を合わせて、接着あるいは熱圧着により貼り合
わせる。このとき、ＦＰＣの配線パターンが内側を向い
ても、外側を向いても良い。配線パターンが内側を向く
場合、外部電極部のポリイミド樹脂フィルムに貫通孔を
設け、導体ペーストなどにより外部電極を形成する。ま
た、配線パターンが外側を向くときは、平面コイルヘ接
続する端子部のポリイミド樹脂フィルムに貫通孔を設け
て、導体ペーストなどにより平面コイルの端子と接続す
る。さらに、ポリイミド樹脂やエポキシ樹脂などで配線
パターン表面を絶縁被膜処理することも、信頼性を向上
させる上で有効である。
【００３８】さらに、平面コイルの端子と配線パターン
との接続は、めっき法によるCu導体あるいはNi，Pd，P
t，Ag，Auもしくはこれらを含む合金粉を主成分とする
導体ペーストを熱処理して固化したもののいずれか一つ
あるいは組み合わせによるのが好適である。いずれの方
法を採用するかは、配線パターンの工法により選択可能
である。なお、本発明における外部電極は、配線パター
ンの電極部をそのまま外部電極としても良いが、Ni，P
d，Pt，Ag，Auもしくはこれらを含む合金粉を主成分と
する導体ペーストを印刷法等により塗布した後、熱処理
して固化して形成することが好ましい。さらに、その上
にNi、Snの順に膜を積層することは、はんだ付けしたと
きの密着強度を高める上で有利である。
との接続は、めっき法によるCu導体あるいはNi，Pd，P
t，Ag，Auもしくはこれらを含む合金粉を主成分とする
導体ペーストを熱処理して固化したもののいずれか一つ
あるいは組み合わせによるのが好適である。いずれの方
法を採用するかは、配線パターンの工法により選択可能
である。なお、本発明における外部電極は、配線パター
ンの電極部をそのまま外部電極としても良いが、Ni，P
d，Pt，Ag，Auもしくはこれらを含む合金粉を主成分と
する導体ペーストを印刷法等により塗布した後、熱処理
して固化して形成することが好ましい。さらに、その上
にNi、Snの順に膜を積層することは、はんだ付けしたと
きの密着強度を高める上で有利である。
【００３９】上記のようにして、平面磁気素子の外表面
に、複数の外部電極を形成することにより、外部電極取
り付けによる平面磁気素子の占有面積および高さの増加
を最小限にとどめることが可能となる。
に、複数の外部電極を形成することにより、外部電極取
り付けによる平面磁気素子の占有面積および高さの増加
を最小限にとどめることが可能となる。
【００４０】さらに、本発明では、上記の平面磁気素子
の上に、半導体素子や誘電体素子、抵抗素子、他の磁気
素子などを搭載することにより、小型で軽量の集積型電
源をはじめとして種々の集積型回路部品を得ることがで
きる。ここに、半導体素子としては、ＩＣやダイオー
ド、トランジスタが用いられるが、小型化・薄型化の観
点からは、ベアチップからなる半導体チップを搭載する
ことが好ましい。ただし、本発明はこれに限定されるも
のではなく、十分な小型・薄型にパッケージされた半導
体チップを搭載することも可能である。かかる半導体チ
ップと平面磁気素子の配線パターンとの接続方法として
は、はんだリフロー工程によるはんだ付け、ワイヤーボ
ンディング法あるいはバンプ接続法などが好適である。
また、ベアチップからなる半導体チップを搭載する場合
には、搭載、接続後に、エポキシ樹脂などにより封止す
ることが好ましい。また、本発明において、平面磁気素
子上に搭載する誘電体素子や抵抗素子、他の磁気素子に
ついては、小型化・薄型化の観点から、独立あるいは複
合された積層チップ、すなわちチップコンデンサ、チッ
プ抵抗、チップインダクタであることが好適である。
の上に、半導体素子や誘電体素子、抵抗素子、他の磁気
素子などを搭載することにより、小型で軽量の集積型電
源をはじめとして種々の集積型回路部品を得ることがで
きる。ここに、半導体素子としては、ＩＣやダイオー
ド、トランジスタが用いられるが、小型化・薄型化の観
点からは、ベアチップからなる半導体チップを搭載する
ことが好ましい。ただし、本発明はこれに限定されるも
のではなく、十分な小型・薄型にパッケージされた半導
体チップを搭載することも可能である。かかる半導体チ
ップと平面磁気素子の配線パターンとの接続方法として
は、はんだリフロー工程によるはんだ付け、ワイヤーボ
ンディング法あるいはバンプ接続法などが好適である。
また、ベアチップからなる半導体チップを搭載する場合
には、搭載、接続後に、エポキシ樹脂などにより封止す
ることが好ましい。また、本発明において、平面磁気素
子上に搭載する誘電体素子や抵抗素子、他の磁気素子に
ついては、小型化・薄型化の観点から、独立あるいは複
合された積層チップ、すなわちチップコンデンサ、チッ
プ抵抗、チップインダクタであることが好適である。
【００４１】なお、本発明の平面磁気素子または集積型
回路部品を回路基板と接続する手段としては、はんだリ
フロー工程によるはんだ付けが好ましいが、平面磁気素
子の外部電極と回路基板の接続端子間を、ワイヤーボン
デイング法やバンプ接続法など別の手段で接続してもよ
い。かくして、本発明によれば、表面実装型平面磁気素
子上に、いわゆるチップサイズパッケージされた集積型
回路部品を得ることができる。
回路部品を回路基板と接続する手段としては、はんだリ
フロー工程によるはんだ付けが好ましいが、平面磁気素
子の外部電極と回路基板の接続端子間を、ワイヤーボン
デイング法やバンプ接続法など別の手段で接続してもよ
い。かくして、本発明によれば、表面実装型平面磁気素
子上に、いわゆるチップサイズパッケージされた集積型
回路部品を得ることができる。
【００４２】
【実施例】実施例１ 図３に従い、本発明に従う表面実装型平面磁気素子の具
体的な製造要領について説明する。基板６の上に、スク
リーン印刷法で第１のフェライト磁性膜１を形成し、つ
いでこの上にポリイミド樹脂をコートしたのち、めっき
シード層として無電解めっき法にて厚さ：0.5 μm のCu
導体を成膜した。さらに、この上にフォトレジストを塗
布し、露光、現像工程を経て平面コイルのレジストフレ
ームを形成した。その後、電気銅めっき法により、レジ
ストフレーム内にCuを析出させてコイル２を形成したの
ち、化学エッチングでコイル線間のレジストおよびシー
ド層を除去し、ついでエポキシ樹脂をバインダとしたフ
ェライト粉末ペーストを同じくスクリーン印刷法で塗布
し、熱硬化させて、第２のフェライト磁性膜３を形成し
た。この時、平面コイルの端子部７に設けた第２のフェ
ライト磁性膜３の開孔部８を無電解めっき法によりCu導
体で埋めた。得られた磁気素子表面の全体に、ポリイミ
ド樹脂等の絶縁被膜９を被覆して平滑性と絶縁性を改善
したのち、無電解めっき法にてCuシード層を成膜した。
この上にフォトレジストを塗布し、露光、現像工程を経
て、配線パターンのレジストフレームを形成したのち、
電気銅めっき法で配線パターンを形成し、ついでレジス
トおよびシード層を化学エッチングで除去して、配線パ
ターン10を形成した。かかる配線パターンの端子部に、
導体ペーストを印刷法などにより塗布し、熱処理して固
化することにより外部電極４，５を形成した。かくし
て、図３に示すような、フェライト磁性膜と平面コイル
からなる表面実装型の平面磁気素子11が得られた。な
お、図４は、配線パターンを形成する前に基板を剥離す
ることによって、平面磁気素子を薄型化した例である。
体的な製造要領について説明する。基板６の上に、スク
リーン印刷法で第１のフェライト磁性膜１を形成し、つ
いでこの上にポリイミド樹脂をコートしたのち、めっき
シード層として無電解めっき法にて厚さ：0.5 μm のCu
導体を成膜した。さらに、この上にフォトレジストを塗
布し、露光、現像工程を経て平面コイルのレジストフレ
ームを形成した。その後、電気銅めっき法により、レジ
ストフレーム内にCuを析出させてコイル２を形成したの
ち、化学エッチングでコイル線間のレジストおよびシー
ド層を除去し、ついでエポキシ樹脂をバインダとしたフ
ェライト粉末ペーストを同じくスクリーン印刷法で塗布
し、熱硬化させて、第２のフェライト磁性膜３を形成し
た。この時、平面コイルの端子部７に設けた第２のフェ
ライト磁性膜３の開孔部８を無電解めっき法によりCu導
体で埋めた。得られた磁気素子表面の全体に、ポリイミ
ド樹脂等の絶縁被膜９を被覆して平滑性と絶縁性を改善
したのち、無電解めっき法にてCuシード層を成膜した。
この上にフォトレジストを塗布し、露光、現像工程を経
て、配線パターンのレジストフレームを形成したのち、
電気銅めっき法で配線パターンを形成し、ついでレジス
トおよびシード層を化学エッチングで除去して、配線パ
ターン10を形成した。かかる配線パターンの端子部に、
導体ペーストを印刷法などにより塗布し、熱処理して固
化することにより外部電極４，５を形成した。かくし
て、図３に示すような、フェライト磁性膜と平面コイル
からなる表面実装型の平面磁気素子11が得られた。な
お、図４は、配線パターンを形成する前に基板を剥離す
ることによって、平面磁気素子を薄型化した例である。
【００４３】実施例２ 次に、図５に従い、本発明に従う表面実装型平面磁気素
子の具体的な製造要領について説明する。フェライト基
板12を用いて、第１のフェライト磁性膜の形成工程を省
略し、実施例１と同じ方法で平面コイル２および第２の
フェライト磁性膜３を形成した。平面コイルの端子部に
設けた開孔部８に導体ペーストを印刷法により塗布し、
これを熱処理して固化した。ついで、配線パターンを設
けたＦＰＣ13を平面磁気素子表面に熱圧着または接着し
たのち、再度熱処理して、平面コイルの端子と配線パタ
ーンを接続した。その後、配線パターンの端子部に導体
ペーストを塗布し、熱処理して固化することにより、外
部電極４，５，14を形成した。なお、この例では、フェ
ライト基板の裏面を研磨することにより、一層の薄型化
が可能である。また、図６は、磁気素子内部構造を上下
反転して、配線パターンと外部電極を形成した例であ
る。
子の具体的な製造要領について説明する。フェライト基
板12を用いて、第１のフェライト磁性膜の形成工程を省
略し、実施例１と同じ方法で平面コイル２および第２の
フェライト磁性膜３を形成した。平面コイルの端子部に
設けた開孔部８に導体ペーストを印刷法により塗布し、
これを熱処理して固化した。ついで、配線パターンを設
けたＦＰＣ13を平面磁気素子表面に熱圧着または接着し
たのち、再度熱処理して、平面コイルの端子と配線パタ
ーンを接続した。その後、配線パターンの端子部に導体
ペーストを塗布し、熱処理して固化することにより、外
部電極４，５，14を形成した。なお、この例では、フェ
ライト基板の裏面を研磨することにより、一層の薄型化
が可能である。また、図６は、磁気素子内部構造を上下
反転して、配線パターンと外部電極を形成した例であ
る。
【００４４】実施例３ 実施例１と同様にして作製した平面磁気素子11上に、ベ
アチップからなる半導体素子15とコンデンサ16を搭載
し、かかる半導体チップを平面磁気素子の配線パターン
とバンプ接続法およびワイヤーボンディング法により接
続した。その後、エポキシ樹脂17などで封止して集積型
回路部品を完成した。バンプ接続法により接続して得た
集積型回路部品の斜視面を図７に、またそのＡ−Ａ断面
を図８に示す。さらに、図９には、ワイヤーボンディン
グ法により接続して得た集積型回路部品の断面を示す。
図７〜９に示したとおり、本発明に従い、表面実装型平
面磁気素子の上に、外部電極を介して接続した、半導体
素子等を搭載することにより、かかる集積型回路部品の
占有面積および高さの増加を格段に低減することができ
る。
アチップからなる半導体素子15とコンデンサ16を搭載
し、かかる半導体チップを平面磁気素子の配線パターン
とバンプ接続法およびワイヤーボンディング法により接
続した。その後、エポキシ樹脂17などで封止して集積型
回路部品を完成した。バンプ接続法により接続して得た
集積型回路部品の斜視面を図７に、またそのＡ−Ａ断面
を図８に示す。さらに、図９には、ワイヤーボンディン
グ法により接続して得た集積型回路部品の断面を示す。
図７〜９に示したとおり、本発明に従い、表面実装型平
面磁気素子の上に、外部電極を介して接続した、半導体
素子等を搭載することにより、かかる集積型回路部品の
占有面積および高さの増加を格段に低減することができ
る。
【００４５】実施例４ コイル線の厚みａおよび幅ｂを表１に示すように種々に
変化させること以外は、実施例１と同じ製造条件で、第
１のフェライト磁性膜、平面コイルおよび第２のフェラ
イト磁性膜を形成して平面磁気素子を製造した。この時
のコイルターン数は14ターン、コイル線間の距離は30μ
m とした。また、各フェライト磁性膜の材質、磁性体体
積密度および厚さは、インダクタンスが 1.5μH を発現
するように調整した。かくして得られた平面磁気素子
を、表２に示す仕様の降圧型コンバータに搭載し、その
時のコイル直流抵抗（Ｒdc）、Ｑ値およびトータル効率
について調べた結果を、表１に併記する。なお、Ｑ値は
交流損失の指標となるもので、次式で表される。 Ｑ＝（２πｆＬ）／ＲS ここで、ｆ：周波数（Hz） Ｌ：コイルのインダクタンス（Ｈ） ＲS ：直列等価抵抗（Ω） ここに、直列等価抵抗は、コイル直流抵抗（Ｒdc）とコ
イルおよび磁性体の交流損失（Ｒac）の和である。ま
た、ここでの周波数は５MHz に固定したので、この時の
表皮厚みは約30μmである。
変化させること以外は、実施例１と同じ製造条件で、第
１のフェライト磁性膜、平面コイルおよび第２のフェラ
イト磁性膜を形成して平面磁気素子を製造した。この時
のコイルターン数は14ターン、コイル線間の距離は30μ
m とした。また、各フェライト磁性膜の材質、磁性体体
積密度および厚さは、インダクタンスが 1.5μH を発現
するように調整した。かくして得られた平面磁気素子
を、表２に示す仕様の降圧型コンバータに搭載し、その
時のコイル直流抵抗（Ｒdc）、Ｑ値およびトータル効率
について調べた結果を、表１に併記する。なお、Ｑ値は
交流損失の指標となるもので、次式で表される。 Ｑ＝（２πｆＬ）／ＲS ここで、ｆ：周波数（Hz） Ｌ：コイルのインダクタンス（Ｈ） ＲS ：直列等価抵抗（Ω） ここに、直列等価抵抗は、コイル直流抵抗（Ｒdc）とコ
イルおよび磁性体の交流損失（Ｒac）の和である。ま
た、ここでの周波数は５MHz に固定したので、この時の
表皮厚みは約30μmである。
【００４６】
【表１】
【００４７】
【表２】
【００４８】表１から明らかなように、本発明に従い、
コイル線の厚みａおよび幅ｂを表皮厚みδの 0.5倍以
上、８倍以下の範囲に調整することにより、特に優れた
トータル効率が得られている。
コイル線の厚みａおよび幅ｂを表皮厚みδの 0.5倍以
上、８倍以下の範囲に調整することにより、特に優れた
トータル効率が得られている。
【００４９】
【発明の効果】かくして、本発明によれば、トータル効
率に優れ、しかも半導体素子、誘電体素子、抵抗素子お
よび他の磁気素子を集積化可能な表面実装型平面磁気素
子を得ることができるだけでなく、かかる表面実装型平
面磁気素子上にこれらの素子を搭載した占有面積や背丈
の小さい集積型回路部品を得ることができる。
率に優れ、しかも半導体素子、誘電体素子、抵抗素子お
よび他の磁気素子を集積化可能な表面実装型平面磁気素
子を得ることができるだけでなく、かかる表面実装型平
面磁気素子上にこれらの素子を搭載した占有面積や背丈
の小さい集積型回路部品を得ることができる。
【図１】 コイル線の断面形状を示した図である。
【図２】 実施例１の平面磁気素子の斜視図である。
【図３】 実施例１の平面磁気素子の断面図である。
【図４】 実施例１の基板を剥離して薄型化した平面磁
気素子の断面図である。
気素子の断面図である。
【図５】 実施例２の平面磁気素子の断面図である。
【図６】 実施例２の磁気素子内部構造を上下反転し、
配線パターンと外部電極を形成した平面磁気素子の断面
図である。
配線パターンと外部電極を形成した平面磁気素子の断面
図である。
【図７】 実施例３のバンプ接続法により半導体チップ
およびチップコンデンサを搭載した集積型回路部品の斜
視図である。
およびチップコンデンサを搭載した集積型回路部品の斜
視図である。
【図８】 実施例３のバンプ接続法により半導体チップ
を搭載した集積型回路部品の断面図である。
を搭載した集積型回路部品の断面図である。
【図９】 実施例３のワイヤーボンディング法により半
導体チップを搭載した集積型回路部品の断面図である。
導体チップを搭載した集積型回路部品の断面図である。
１ 第１のフェライト磁性膜 ２ 平面コイル ３ 第２のフェライト磁性膜 ４ コイル端子部と導通した外部電極 ５ その他の外部電極 ６ 基板 ７ コイル端子 ８ 開孔部（コンタクトホール） ９ 絶縁被膜 10 配線パターン 11 平面磁気素子 12 フェライト基板（第１のフェライト磁性膜） 13 ＦＰＣ 14 外部電極（はんだバンプ） 15 半導体チップ 16 チップコンデンサ 17 封止樹脂 18 はんだバンプ 19 ワイヤボンディング
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 25/00 Ｈ０１Ｆ 15/00 Ｄ (72)発明者 越前谷 一彦 千葉県千葉市中央区川崎町１番地 川崎製 鉄株式会社技術研究所内 Ｆターム(参考） 5E049 AA07 AA09 AB03 BA14 DB02 GC01 LC01 5E070 AA01 AA11 AB01 BA12 BB01 CA02 CB02 CB08 CB16 CC01 EA01 EB03
Claims (4)
- 【請求項１】 第１のフェライト磁性膜と、この第１の
フェライト磁性膜の面上に形成した平面コイルと、この
平面コイルのコイル線間も含めてその上に設けた第２の
フェライト磁性膜からなる平面磁気素子において、 上記平面磁気素子の外表面に、上記平面コイルのコイル
端子部と導通した外部電極を含む複数の外部電極をそな
える配線パターンを形成したことを特徴とする表面実装
型平面磁気素子。 - 【請求項２】 基板上に設けた第１のフェライト磁性膜
と、この第１のフェライト磁性膜の面上に形成した平面
コイルと、この平面コイルのコイル線間も含めてその上
に設けた第２のフェライト磁性膜からなる平面磁気素子
において、 上記平面磁気素子の外表面に、上記平面コイルのコイル
端子部と導通した外部電極を含む複数の外部電極をそな
える配線パターンを形成したことを特徴とする表面実装
型平面磁気素子。 - 【請求項３】 請求項１または２において、前記平面コ
イルのコイル線の厚みおよび幅をそれぞれ、次式で示さ
れる表皮厚みδの 0.5倍以上、８倍以下としたことを特
徴とする表面実装型平面磁気素子。 δ＝｛２／（μ・σ・ω）｝1/2 ここで、μ：透磁率 σ：電気伝導率（Ｓ） ω：角振動数（＝２πｆ） - 【請求項４】 請求項１，２または３に記載の表面実装
型平面磁気素子の上に、前記外部電極を介して接続し
た、半導体素子、誘電体素子、抵抗素子または他の磁気
素子を搭載したことを特徴とする集積型回路部品。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001156989A JP2002353030A (ja) | 2001-05-25 | 2001-05-25 | 表面実装型平面磁気素子および集積型回路部品 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001156989A JP2002353030A (ja) | 2001-05-25 | 2001-05-25 | 表面実装型平面磁気素子および集積型回路部品 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002353030A true JP2002353030A (ja) | 2002-12-06 |
Family
ID=19000918
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001156989A Pending JP2002353030A (ja) | 2001-05-25 | 2001-05-25 | 表面実装型平面磁気素子および集積型回路部品 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002353030A (ja) |
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004047700A (ja) * | 2002-07-11 | 2004-02-12 | Jfe Steel Kk | 非接触充電器用平面磁気素子 |
| WO2007049692A1 (ja) * | 2005-10-27 | 2007-05-03 | Kabushiki Kaisha Toshiba | 平面磁気素子およびそれを用いた電源ｉｃパッケージ |
| WO2007052528A1 (ja) * | 2005-11-01 | 2007-05-10 | Kabushiki Kaisha Toshiba | 平面磁気素子およびそれを用いた電源ｉｃパッケージ |
| JP2007157877A (ja) * | 2005-12-02 | 2007-06-21 | Sony Corp | 受動素子パッケージ及びその製造方法、半導体モジュール、並びにこれらの実装構造 |
| JP2007173713A (ja) * | 2005-12-26 | 2007-07-05 | Hitachi Metals Ltd | インダクタ内蔵部品、及びこれを用いたｄｃ−ｄｃコンバータ |
| JP2008016619A (ja) * | 2006-07-05 | 2008-01-24 | Hitachi Metals Ltd | フェライト磁心およびこれを用いた電子部品 |
| JP2008034632A (ja) * | 2006-07-28 | 2008-02-14 | Seiko Epson Corp | インターポーザーとその製造方法及び半導体モジュール並びにその製造方法 |
| JP2009010268A (ja) * | 2007-06-29 | 2009-01-15 | Asahi Kasei Electronics Co Ltd | 平面コイルおよびその製造方法 |
| JP2011091097A (ja) * | 2009-10-20 | 2011-05-06 | Tdk Corp | コイル部品 |
| US7978043B2 (en) | 2008-11-06 | 2011-07-12 | Panasonic Corporation | Semiconductor device |
| US8018311B2 (en) | 2007-01-11 | 2011-09-13 | Fuji Electric Systems Co., Ltd | Microminiature power converter |
| JP2011192928A (ja) * | 2010-03-16 | 2011-09-29 | Murata Mfg Co Ltd | 平面インダクタの製造方法 |
| JP2012028799A (ja) * | 2011-09-20 | 2012-02-09 | Hitachi Metals Ltd | インダクタ内蔵部品及びこれを用いたｄｃ−ｄｃコンバータ |
| JP2013040931A (ja) * | 2011-08-08 | 2013-02-28 | General Electric Co <Ge> | 回転デバイス用センサ組立体および製作方法 |
| JP2017098528A (ja) * | 2015-11-20 | 2017-06-01 | サムソン エレクトロ−メカニックス カンパニーリミテッド． | コイル部品及びその製造方法 |
| DE102009034083B4 (de) | 2008-07-22 | 2019-02-07 | Infineon Technologies Ag | Halbleiterbauelemente und Halbleiterchip |
| JP2020150067A (ja) * | 2019-03-12 | 2020-09-17 | 味の素株式会社 | 基板の製造方法 |
Citations (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62139395A (ja) * | 1985-12-13 | 1987-06-23 | 松下電器産業株式会社 | 多機能回路基板 |
| JPS6334907A (ja) * | 1986-07-29 | 1988-02-15 | Murata Mfg Co Ltd | コイル内蔵セラミツク多層基板 |
| JPH0461210A (ja) * | 1990-06-29 | 1992-02-27 | Nippon Telegr & Teleph Corp <Ntt> | インダクタンス素子形成法 |
| JPH04239106A (ja) * | 1991-01-11 | 1992-08-27 | Nippon Telegr & Teleph Corp <Ntt> | インダクタンス素子 |
| JPH04276608A (ja) * | 1991-03-04 | 1992-10-01 | Nippon Telegr & Teleph Corp <Ntt> | インダクタンス素子 |
| JPH0536553A (ja) * | 1991-08-01 | 1993-02-12 | Matsushita Electric Ind Co Ltd | インダクタンス部品の製造方法 |
| JPH0547561A (ja) * | 1991-08-14 | 1993-02-26 | Matsushita Electric Works Ltd | 平面形インダクタンス素子 |
| JPH06124850A (ja) * | 1992-10-13 | 1994-05-06 | Taiyo Yuden Co Ltd | 積層複合電子部品 |
| JPH07201566A (ja) * | 1993-12-28 | 1995-08-04 | Taiyo Yuden Co Ltd | 積層型電子部品 |
| JPH07326517A (ja) * | 1994-05-31 | 1995-12-12 | Kyocera Corp | 積層インダクタ基板 |
| JPH09182432A (ja) * | 1995-12-21 | 1997-07-11 | Murata Mfg Co Ltd | スイッチング電源装置 |
| JPH10276003A (ja) * | 1997-03-28 | 1998-10-13 | Hitachi Metals Ltd | ダイオードスイッチ |
| JPH1126239A (ja) * | 1997-07-02 | 1999-01-29 | Kawatetsu Mining Co Ltd | 薄型電源用磁気素子 |
| JPH11225088A (ja) * | 1997-12-03 | 1999-08-17 | Hitachi Metals Ltd | マルチバンド用高周波スイッチモジュール |
| JP2001044034A (ja) * | 1999-07-27 | 2001-02-16 | Fuji Electric Co Ltd | 平面型磁気素子 |
-
2001
- 2001-05-25 JP JP2001156989A patent/JP2002353030A/ja active Pending
Patent Citations (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62139395A (ja) * | 1985-12-13 | 1987-06-23 | 松下電器産業株式会社 | 多機能回路基板 |
| JPS6334907A (ja) * | 1986-07-29 | 1988-02-15 | Murata Mfg Co Ltd | コイル内蔵セラミツク多層基板 |
| JPH0461210A (ja) * | 1990-06-29 | 1992-02-27 | Nippon Telegr & Teleph Corp <Ntt> | インダクタンス素子形成法 |
| JPH04239106A (ja) * | 1991-01-11 | 1992-08-27 | Nippon Telegr & Teleph Corp <Ntt> | インダクタンス素子 |
| JPH04276608A (ja) * | 1991-03-04 | 1992-10-01 | Nippon Telegr & Teleph Corp <Ntt> | インダクタンス素子 |
| JPH0536553A (ja) * | 1991-08-01 | 1993-02-12 | Matsushita Electric Ind Co Ltd | インダクタンス部品の製造方法 |
| JPH0547561A (ja) * | 1991-08-14 | 1993-02-26 | Matsushita Electric Works Ltd | 平面形インダクタンス素子 |
| JPH06124850A (ja) * | 1992-10-13 | 1994-05-06 | Taiyo Yuden Co Ltd | 積層複合電子部品 |
| JPH07201566A (ja) * | 1993-12-28 | 1995-08-04 | Taiyo Yuden Co Ltd | 積層型電子部品 |
| JPH07326517A (ja) * | 1994-05-31 | 1995-12-12 | Kyocera Corp | 積層インダクタ基板 |
| JPH09182432A (ja) * | 1995-12-21 | 1997-07-11 | Murata Mfg Co Ltd | スイッチング電源装置 |
| JPH10276003A (ja) * | 1997-03-28 | 1998-10-13 | Hitachi Metals Ltd | ダイオードスイッチ |
| JPH1126239A (ja) * | 1997-07-02 | 1999-01-29 | Kawatetsu Mining Co Ltd | 薄型電源用磁気素子 |
| JPH11225088A (ja) * | 1997-12-03 | 1999-08-17 | Hitachi Metals Ltd | マルチバンド用高周波スイッチモジュール |
| JP2001044034A (ja) * | 1999-07-27 | 2001-02-16 | Fuji Electric Co Ltd | 平面型磁気素子 |
Cited By (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004047700A (ja) * | 2002-07-11 | 2004-02-12 | Jfe Steel Kk | 非接触充電器用平面磁気素子 |
| JP5221143B2 (ja) * | 2005-10-27 | 2013-06-26 | 株式会社東芝 | 平面磁気素子 |
| WO2007049692A1 (ja) * | 2005-10-27 | 2007-05-03 | Kabushiki Kaisha Toshiba | 平面磁気素子およびそれを用いた電源ｉｃパッケージ |
| US7920043B2 (en) | 2005-10-27 | 2011-04-05 | Kabushiki Kaisha Toshiba | Planar magnetic device and power supply IC package using same |
| WO2007052528A1 (ja) * | 2005-11-01 | 2007-05-10 | Kabushiki Kaisha Toshiba | 平面磁気素子およびそれを用いた電源ｉｃパッケージ |
| JP5390099B2 (ja) * | 2005-11-01 | 2014-01-15 | 株式会社東芝 | 平面磁気素子 |
| US7821371B2 (en) | 2005-11-01 | 2010-10-26 | Kabushiki Kaisha Toshiba | Flat magnetic element and power IC package using the same |
| JP2013138231A (ja) * | 2005-11-01 | 2013-07-11 | Toshiba Corp | 電源ｉｃパッケージ |
| JP2007157877A (ja) * | 2005-12-02 | 2007-06-21 | Sony Corp | 受動素子パッケージ及びその製造方法、半導体モジュール、並びにこれらの実装構造 |
| JP2007173713A (ja) * | 2005-12-26 | 2007-07-05 | Hitachi Metals Ltd | インダクタ内蔵部品、及びこれを用いたｄｃ−ｄｃコンバータ |
| JP2008016619A (ja) * | 2006-07-05 | 2008-01-24 | Hitachi Metals Ltd | フェライト磁心およびこれを用いた電子部品 |
| JP2008034632A (ja) * | 2006-07-28 | 2008-02-14 | Seiko Epson Corp | インターポーザーとその製造方法及び半導体モジュール並びにその製造方法 |
| US8018311B2 (en) | 2007-01-11 | 2011-09-13 | Fuji Electric Systems Co., Ltd | Microminiature power converter |
| JP2009010268A (ja) * | 2007-06-29 | 2009-01-15 | Asahi Kasei Electronics Co Ltd | 平面コイルおよびその製造方法 |
| DE102009034083B4 (de) | 2008-07-22 | 2019-02-07 | Infineon Technologies Ag | Halbleiterbauelemente und Halbleiterchip |
| US7978043B2 (en) | 2008-11-06 | 2011-07-12 | Panasonic Corporation | Semiconductor device |
| JP2011091097A (ja) * | 2009-10-20 | 2011-05-06 | Tdk Corp | コイル部品 |
| JP2011192928A (ja) * | 2010-03-16 | 2011-09-29 | Murata Mfg Co Ltd | 平面インダクタの製造方法 |
| JP2013040931A (ja) * | 2011-08-08 | 2013-02-28 | General Electric Co <Ge> | 回転デバイス用センサ組立体および製作方法 |
| US9932852B2 (en) | 2011-08-08 | 2018-04-03 | General Electric Company | Sensor assembly for rotating devices and methods for fabricating |
| JP2012028799A (ja) * | 2011-09-20 | 2012-02-09 | Hitachi Metals Ltd | インダクタ内蔵部品及びこれを用いたｄｃ−ｄｃコンバータ |
| JP2017098528A (ja) * | 2015-11-20 | 2017-06-01 | サムソン エレクトロ−メカニックス カンパニーリミテッド． | コイル部品及びその製造方法 |
| JP2020150067A (ja) * | 2019-03-12 | 2020-09-17 | 味の素株式会社 | 基板の製造方法 |
| JP7423896B2 (ja) | 2019-03-12 | 2024-01-30 | 味の素株式会社 | 基板の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2002353030A (ja) | 表面実装型平面磁気素子および集積型回路部品 | |
| US6831543B2 (en) | Surface mounting type planar magnetic device and production method thereof | |
| US20160042857A1 (en) | Chip electronic component and board having the same | |
| KR101994730B1 (ko) | 인덕터 | |
| JP2015216341A (ja) | チップ電子部品及びその製造方法 | |
| KR20170097883A (ko) | 코일 부품 | |
| JP3628579B2 (ja) | 平面磁気素子およびスイッチング電源 | |
| JP3649214B2 (ja) | 超小型電力変換装置およびその製造方法 | |
| JP2003173921A (ja) | 非接触充電器用の平面磁気素子 | |
| JP4420586B2 (ja) | 平面磁気素子およびスイッチング電源 | |
| JP2004014837A (ja) | 平面磁気素子 | |
| US11538617B2 (en) | Integrated magnetic core inductors on glass core substrates | |
| JP2003017322A (ja) | 平面磁気素子 | |
| JP2004111552A (ja) | 平面磁気素子およびその製造方法と小型電源モジュール | |
| JP2002222712A (ja) | Ｌｃ複合素子 | |
| US20180268979A1 (en) | Coil electronic component and method of manufacturing the coil electronic component | |
| JP2005109173A (ja) | 非接触充電器用平面磁気素子 | |
| JP2011019083A (ja) | 電子複合部品 | |
| CN112447359B (zh) | 电子部件及其制造方法 | |
| JPH05198445A (ja) | 薄形電源 | |
| JP2003332163A (ja) | 平面磁気素子 | |
| JP2004111545A (ja) | 平面磁気素子 | |
| JP2004335933A (ja) | 表面実装性に優れた平面磁気素子 | |
| JP2002299120A (ja) | 平面磁気素子 | |
| JP2002299122A (ja) | 平面磁気素子 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070810 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100119 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100126 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20100525 |