JP2001118999A - ダイナミック型ｒａｍと半導体装置 - Google Patents
ダイナミック型ｒａｍと半導体装置Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 18
- 230000000295 complement effect Effects 0.000 claims abstract description 64
- 239000003990 capacitor Substances 0.000 claims abstract description 59
- 239000010410 layer Substances 0.000 claims description 57
- 239000000758 substrate Substances 0.000 claims description 24
- 229910052751 metal Inorganic materials 0.000 claims description 18
- 239000002184 metal Substances 0.000 claims description 18
- 239000011229 interlayer Substances 0.000 claims description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 3
- 239000000463 material Substances 0.000 claims description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 3
- 229910052721 tungsten Inorganic materials 0.000 claims description 3
- 239000010937 tungsten Substances 0.000 claims description 3
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 claims description 2
- 229910052707 ruthenium Inorganic materials 0.000 claims description 2
- 238000009825 accumulation Methods 0.000 abstract 1
- 238000003491 array Methods 0.000 description 26
- 239000000872 buffer Substances 0.000 description 26
- 238000010586 diagram Methods 0.000 description 21
- 238000000034 method Methods 0.000 description 21
- 102100040428 Chitobiosyldiphosphodolichol beta-mannosyltransferase Human genes 0.000 description 20
- 101000891557 Homo sapiens Chitobiosyldiphosphodolichol beta-mannosyltransferase Proteins 0.000 description 20
- 230000000694 effects Effects 0.000 description 20
- 230000008859 change Effects 0.000 description 9
- 230000003071 parasitic effect Effects 0.000 description 8
- 230000000630 rising effect Effects 0.000 description 7
- 101001077298 Homo sapiens Retinoblastoma-binding protein 5 Proteins 0.000 description 5
- 102100025192 Retinoblastoma-binding protein 5 Human genes 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 230000001360 synchronised effect Effects 0.000 description 5
- 230000004913 activation Effects 0.000 description 4
- 230000003321 amplification Effects 0.000 description 4
- 238000003199 nucleic acid amplification method Methods 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- 239000013256 coordination polymer Substances 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 230000004044 response Effects 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 238000011160 research Methods 0.000 description 2
- 101100532856 Arabidopsis thaliana SDRA gene Proteins 0.000 description 1
- 101100237293 Leishmania infantum METK gene Proteins 0.000 description 1
- 101150108651 MAT2 gene Proteins 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000011835 investigation Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052755 nonmetal Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000008447 perception Effects 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- PBCFLUZVCVVTBY-UHFFFAOYSA-N tantalum pentoxide Inorganic materials O=[Ta](=O)O[Ta](=O)=O PBCFLUZVCVVTBY-UHFFFAOYSA-N 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/02—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding parasitic signals
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
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- G11—INFORMATION STORAGE
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- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
- G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
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- G11C5/00—Details of stores covered by group G11C11/00
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/50—Peripheral circuit region structures
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- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 動作マージンの向上を図った１交点方式のダ
イナミック型ＲＡＭと半導体装置を提供する。 【解決手段】 複数からなるダイナミック型メモリセル
のアドレス選択端子にそれぞれ接続されてなる複数のワ
ード線と、複数からなる上記ダイナミック型メモリセル
の入出力端子にそれぞれ接続され、互いに逆方向に配置
されてなる複数の相補ビット線対と、動作タイミング信
号に対応して動作電圧が与えられ、上記相補ビット線対
の電圧差をそれぞれ増幅する複数からなるラッチ回路か
らなるセンスアンプ列とを備えたダイナミック型ＲＡＭ
において、上記センスアンプ列を中心にして両側に設け
られた複数からなる上記ダイナミック型メモリセルのア
ドレス選択ＭＯＳＦＥＴと情報記憶キャパシタとの接続
点である蓄積ノードに対向して設けられた共通電極を、
それ自身を利用した配線手段により上記センスアンプ列
における回路接続を確保しつつ相互に接続することによ
り、センスアンプ列を挟んで設けられる２つのプレート
電極に生ずる相補ノイズを相殺させて大幅に減少させ
る。
イナミック型ＲＡＭと半導体装置を提供する。 【解決手段】 複数からなるダイナミック型メモリセル
のアドレス選択端子にそれぞれ接続されてなる複数のワ
ード線と、複数からなる上記ダイナミック型メモリセル
の入出力端子にそれぞれ接続され、互いに逆方向に配置
されてなる複数の相補ビット線対と、動作タイミング信
号に対応して動作電圧が与えられ、上記相補ビット線対
の電圧差をそれぞれ増幅する複数からなるラッチ回路か
らなるセンスアンプ列とを備えたダイナミック型ＲＡＭ
において、上記センスアンプ列を中心にして両側に設け
られた複数からなる上記ダイナミック型メモリセルのア
ドレス選択ＭＯＳＦＥＴと情報記憶キャパシタとの接続
点である蓄積ノードに対向して設けられた共通電極を、
それ自身を利用した配線手段により上記センスアンプ列
における回路接続を確保しつつ相互に接続することによ
り、センスアンプ列を挟んで設けられる２つのプレート
電極に生ずる相補ノイズを相殺させて大幅に減少させ
る。
Description
【０００１】
【発明の属する技術分野】この発明は、ダイナミック型
ＲＡＭ（ランダム・アクセス・メモリ）と半導体装置に
関し、ワード線とビット線の交点にダイナミック型メモ
リセルが配置されてなるいわゆる１交点方式のものに利
用して有効な技術に関するものである。
ＲＡＭ（ランダム・アクセス・メモリ）と半導体装置に
関し、ワード線とビット線の交点にダイナミック型メモ
リセルが配置されてなるいわゆる１交点方式のものに利
用して有効な技術に関するものである。
【０００２】
【従来の技術】本発明を成した後の調査によって、後で
説明する本発明に関連すると思われるものとして、特開
昭５９−２３６５号公報（以下、先行技術１という）、
特開昭６０−１９５７９５号公報（以下、先行技術２と
いう）、特開昭６０−２１１８７１号公報（以下、先行
技術３という）、特開平９−１３５００９号公報（以
下、先行技術４という）があることが判明した。
説明する本発明に関連すると思われるものとして、特開
昭５９−２３６５号公報（以下、先行技術１という）、
特開昭６０−１９５７９５号公報（以下、先行技術２と
いう）、特開昭６０−２１１８７１号公報（以下、先行
技術３という）、特開平９−１３５００９号公報（以
下、先行技術４という）があることが判明した。
【０００３】先行技術１ないし３の公報においては、Ｍ
ＯＳ容量を利用した情報記憶キャパシタも用い、かつオ
ープンビットライン型（１交点方式）におけるプレート
電極に対する電圧供給技術に関するものである。先行技
術１の公報においては、情報記憶キャパシタの対向電極
の正確な電位分布の均一化のためにビット線と直交する
方向に横切り且つ複数箇所で接続される第１配線と、上
記第１配線を相互に接続する第２配線と、この第２配線
の中央部を周辺回路の電源線に接続する第３配線を設け
るものである。先行技術２の公報においては、センスア
ンプを挟んで設けられる２つのプレート電極間に抵抗を
設けて、メモリセルの記憶情報がビット線に読み出され
るときの基板電圧の変化に対応して上記プレート電極の
電位の変化を遅くする。先行技術３の公報においては、
プレート電極及びそれに電圧を供給する配線を高融点で
低抵抗の金属もくしは該金属とシリコンとの珪化物で形
成すること、あるいは上記プレート電極上に複数本の金
属配線層を設ける。
ＯＳ容量を利用した情報記憶キャパシタも用い、かつオ
ープンビットライン型（１交点方式）におけるプレート
電極に対する電圧供給技術に関するものである。先行技
術１の公報においては、情報記憶キャパシタの対向電極
の正確な電位分布の均一化のためにビット線と直交する
方向に横切り且つ複数箇所で接続される第１配線と、上
記第１配線を相互に接続する第２配線と、この第２配線
の中央部を周辺回路の電源線に接続する第３配線を設け
るものである。先行技術２の公報においては、センスア
ンプを挟んで設けられる２つのプレート電極間に抵抗を
設けて、メモリセルの記憶情報がビット線に読み出され
るときの基板電圧の変化に対応して上記プレート電極の
電位の変化を遅くする。先行技術３の公報においては、
プレート電極及びそれに電圧を供給する配線を高融点で
低抵抗の金属もくしは該金属とシリコンとの珪化物で形
成すること、あるいは上記プレート電極上に複数本の金
属配線層を設ける。
【０００４】
【発明が解決しようとする課題】先行技術１は、周辺回
路の動作によって変化する電源電圧が、プレート電極の
全体に伝わらないために生じる問題を、プレート電極の
複数箇所でに電圧を与える電源配線を配置して周辺回路
の動作による電位変化に対応してプレート電極の電位を
全体的に均一化することによって解決している。先行技
術２は、基板側の電位との相対的電位変化が異なるため
に生じる問題を、基板側の電位変化に対応させた時定数
を持つような抵抗を介して２つのプレート電極を接続す
ることによって、かかる問題を解決している。これに対
して、先行技術３では記憶キャパシタを介してビット線
からプレート電極に与えられる電位変化が、プレート電
極に電圧を与えてしまうという問題を、上記プレート電
極と接続する配線を低抵抗化することによって解決する
ものである。
路の動作によって変化する電源電圧が、プレート電極の
全体に伝わらないために生じる問題を、プレート電極の
複数箇所でに電圧を与える電源配線を配置して周辺回路
の動作による電位変化に対応してプレート電極の電位を
全体的に均一化することによって解決している。先行技
術２は、基板側の電位との相対的電位変化が異なるため
に生じる問題を、基板側の電位変化に対応させた時定数
を持つような抵抗を介して２つのプレート電極を接続す
ることによって、かかる問題を解決している。これに対
して、先行技術３では記憶キャパシタを介してビット線
からプレート電極に与えられる電位変化が、プレート電
極に電圧を与えてしまうという問題を、上記プレート電
極と接続する配線を低抵抗化することによって解決する
ものである。
【０００５】ダイナミック型ＲＡＭ（以下、単にＤＲＡ
Ｍという）ではコスト低減が望まれている。そのために
はチップサイズの低減が最も効果的である。これまでは
微細化を推し進めてメモリセルサイズを縮小してきた
が、今後はメモリアレイの動作方式も変えることによ
り、さらにセルサイズを縮小する必要がある。メモリア
レイの動作方式を２交点から１交点に変えることによ
り、同一のデザインルールを用いて理想的にはセルサイ
ズを７５％低減できる。しかし、１交点方式のメモリア
レイは２交点方式のメモリアレイと比較して、ビット線
等に乗るアレイノイズが大きいという問題があり、これ
を解決しなければ製品適用が困難である。
Ｍという）ではコスト低減が望まれている。そのために
はチップサイズの低減が最も効果的である。これまでは
微細化を推し進めてメモリセルサイズを縮小してきた
が、今後はメモリアレイの動作方式も変えることによ
り、さらにセルサイズを縮小する必要がある。メモリア
レイの動作方式を２交点から１交点に変えることによ
り、同一のデザインルールを用いて理想的にはセルサイ
ズを７５％低減できる。しかし、１交点方式のメモリア
レイは２交点方式のメモリアレイと比較して、ビット線
等に乗るアレイノイズが大きいという問題があり、これ
を解決しなければ製品適用が困難である。
【０００６】そこで、今回従来の２交点方式で用いられ
たメモリセルをそのまま流用して１交点方式のメモリア
レイを構成した場合に発生するノイズを検討したとこ
ろ、メモリセルがＭＯＳ容量ではなく、ＣＯＢ（Capaci
tor over Bit-line)セルや、いわゆる深孔ＳＴＣ（キャ
パシタの下部電極ＳＮが層間絶縁膜の孔の内壁に形成し
たシリンダ形状）のものでは、ビット線とプレート電極
との間に無視できない寄生容量が存在することが判明
し、前記先行技術１ないし３に記載された技術を流用し
て電圧供給を行なったとしても、上記ビット線に乗るア
レイノイズの低減ができないことが判明した。
たメモリセルをそのまま流用して１交点方式のメモリア
レイを構成した場合に発生するノイズを検討したとこ
ろ、メモリセルがＭＯＳ容量ではなく、ＣＯＢ（Capaci
tor over Bit-line)セルや、いわゆる深孔ＳＴＣ（キャ
パシタの下部電極ＳＮが層間絶縁膜の孔の内壁に形成し
たシリンダ形状）のものでは、ビット線とプレート電極
との間に無視できない寄生容量が存在することが判明
し、前記先行技術１ないし３に記載された技術を流用し
て電圧供給を行なったとしても、上記ビット線に乗るア
レイノイズの低減ができないことが判明した。
【０００７】図１６を用いて、プレートノイズによるメ
モリアレイの動作マージンの劣化について説明する。図
１６（ａ）に示す１交点メモリアレイではワーストケー
スにおいて、センスアンプの増幅動作より、選択マット
のビット線が１本を除いて全てロウレベルレベル（Ｌ）
に増幅され、非選択マットのビット線が１本を除いて全
てハイレベルレベル（Ｈ）に増幅される。このとき、選
択マット中の１本だけハイレベル（Ｈ）の信号が出てい
るビット線が、プレート電極からノイズを受け、誤って
増幅される危険がある。
モリアレイの動作マージンの劣化について説明する。図
１６（ａ）に示す１交点メモリアレイではワーストケー
スにおいて、センスアンプの増幅動作より、選択マット
のビット線が１本を除いて全てロウレベルレベル（Ｌ）
に増幅され、非選択マットのビット線が１本を除いて全
てハイレベルレベル（Ｈ）に増幅される。このとき、選
択マット中の１本だけハイレベル（Ｈ）の信号が出てい
るビット線が、プレート電極からノイズを受け、誤って
増幅される危険がある。
【０００８】一例としてワード線ＷＬ０が活性化され、
ビット線ＢＬ１Ｔにのみハイレベル（Ｈ）の信号がでて
きて、その他のビット線ＢＬ０Ｔ、ＢＬ２Ｔ等にはロウ
レベル（Ｌ）の信号が読み出される場合を考える。さら
にメモリセルの情報保持電荷のリーク等の理由により、
ビット線ＢＬ１Ｔに生ずるハイレベル（Ｈ）の信号が少
ないとする。センスアンプを活性化すると、相補ビット
線間に信号が大きくでてきているビット線ＢＬ０Ｔ／
Ｂ、ＢＬ２Ｔ／Ｂ等は早く増幅される。
ビット線ＢＬ１Ｔにのみハイレベル（Ｈ）の信号がでて
きて、その他のビット線ＢＬ０Ｔ、ＢＬ２Ｔ等にはロウ
レベル（Ｌ）の信号が読み出される場合を考える。さら
にメモリセルの情報保持電荷のリーク等の理由により、
ビット線ＢＬ１Ｔに生ずるハイレベル（Ｈ）の信号が少
ないとする。センスアンプを活性化すると、相補ビット
線間に信号が大きくでてきているビット線ＢＬ０Ｔ／
Ｂ、ＢＬ２Ｔ／Ｂ等は早く増幅される。
【０００９】一方、信号が少ないビット線ＢＬ１Ｔ／Ｂ
は増幅速度が遅い。このとき、選択マットのプレート電
極ＰＬ０にはビット線ＢＬ０Ｔ、ＢＬ２Ｔ等から蓄積ノ
ードＳＮ間の寄生容量ＣＢＬＳＮとメモリセル容量ＣＳ
を介して負のノイズが生ずる。逆に、隣接マットのプレ
ート電極ＰＬ１にはビット線ＢＬ０Ｂ、ＢＬ２Ｂ等から
正のノイズが生ずる。これらのノイズが逆にプレート電
極ＰＬ１からキャパシタＣＳ、寄生容量ＣＢＬＳＮを介
して反対の信号が出ているビット線ＢＬ１Ｔ／Ｂに戻る
と、信号量が減少し、誤ってビット線が反転してしまう
のである。
は増幅速度が遅い。このとき、選択マットのプレート電
極ＰＬ０にはビット線ＢＬ０Ｔ、ＢＬ２Ｔ等から蓄積ノ
ードＳＮ間の寄生容量ＣＢＬＳＮとメモリセル容量ＣＳ
を介して負のノイズが生ずる。逆に、隣接マットのプレ
ート電極ＰＬ１にはビット線ＢＬ０Ｂ、ＢＬ２Ｂ等から
正のノイズが生ずる。これらのノイズが逆にプレート電
極ＰＬ１からキャパシタＣＳ、寄生容量ＣＢＬＳＮを介
して反対の信号が出ているビット線ＢＬ１Ｔ／Ｂに戻る
と、信号量が減少し、誤ってビット線が反転してしまう
のである。
【００１０】したがって、上記のような１交点方式のメ
モリアレイではメモリセルに蓄積されている信号電荷量
が減少してきたときに、情報が誤って読み出される危険
性が高い。このことは、リフレッシュ特性の劣化につな
がり、ＤＲＡＭの歩留まりを大きく低下させる原因とな
る。以上では、プレート電極に生ずるノイズを例にとっ
たが、同様のメカニズムのノイズは非選択ワード線ＷＬ
およびメモリセルの基板についても生ずることが懸念さ
れ、これらのノイズがメモリアレイの読み出しマージン
を劣化させるのである。
モリアレイではメモリセルに蓄積されている信号電荷量
が減少してきたときに、情報が誤って読み出される危険
性が高い。このことは、リフレッシュ特性の劣化につな
がり、ＤＲＡＭの歩留まりを大きく低下させる原因とな
る。以上では、プレート電極に生ずるノイズを例にとっ
たが、同様のメカニズムのノイズは非選択ワード線ＷＬ
およびメモリセルの基板についても生ずることが懸念さ
れ、これらのノイズがメモリアレイの読み出しマージン
を劣化させるのである。
【００１１】この発明の目的は、動作マージンの向上を
図った１交点方式のダイナミック型ＲＡＭと半導体装置
を提供することにある。この発明の他の目的は、高集積
化と動作の安定化を実現したダイナミック型ＲＡＭと半
導体装置を提供することにある。この発明の前記ならび
にそのほかの目的と新規な特徴は、本明細書の記述およ
び添付図面から明らかになるであろう。
図った１交点方式のダイナミック型ＲＡＭと半導体装置
を提供することにある。この発明の他の目的は、高集積
化と動作の安定化を実現したダイナミック型ＲＡＭと半
導体装置を提供することにある。この発明の前記ならび
にそのほかの目的と新規な特徴は、本明細書の記述およ
び添付図面から明らかになるであろう。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。複数からなるダイナミック型メモリセ
ルのアドレス選択端子にそれぞれ接続されてなる複数の
ワード線と、複数からなる上記ダイナミック型メモリセ
ルの入出力端子にそれぞれ接続され、互いに逆方向に配
置されてなる複数の相補ビット線対と、動作タイミング
信号に対応して動作電圧が与えられ、上記相補ビット線
対の電圧差をそれぞれ増幅する複数からなるラッチ回路
からなるセンスアンプ列とを備えたダイナミック型ＲＡ
Ｍにおいて、上記センスアンプ列を中心にして両側に設
けられた複数からなる上記ダイナミック型メモリセルの
アドレス選択ＭＯＳＦＥＴと情報記憶キャパシタとの接
続点である蓄積ノードに対向して設けられた共通電極
を、それ自身を利用した配線手段により上記センスアン
プ列における回路接続を確保しつつ、相互に接続する。
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。複数からなるダイナミック型メモリセ
ルのアドレス選択端子にそれぞれ接続されてなる複数の
ワード線と、複数からなる上記ダイナミック型メモリセ
ルの入出力端子にそれぞれ接続され、互いに逆方向に配
置されてなる複数の相補ビット線対と、動作タイミング
信号に対応して動作電圧が与えられ、上記相補ビット線
対の電圧差をそれぞれ増幅する複数からなるラッチ回路
からなるセンスアンプ列とを備えたダイナミック型ＲＡ
Ｍにおいて、上記センスアンプ列を中心にして両側に設
けられた複数からなる上記ダイナミック型メモリセルの
アドレス選択ＭＯＳＦＥＴと情報記憶キャパシタとの接
続点である蓄積ノードに対向して設けられた共通電極
を、それ自身を利用した配線手段により上記センスアン
プ列における回路接続を確保しつつ、相互に接続する。
【００１３】
【発明の実施の形態】図１４には、この発明が適用され
るダイナミック型ＲＡＭの一実施例の概略レイアウト図
が示されている。同図においては、この発明が適用され
るダイナミック型ＲＡＭを構成する各回路ブロックのう
ち、その主要部が判るように示されており、それが公知
の半導体集積回路の製造技術により、単結晶シリコンの
ような１個の半導体基板上において形成される。
るダイナミック型ＲＡＭの一実施例の概略レイアウト図
が示されている。同図においては、この発明が適用され
るダイナミック型ＲＡＭを構成する各回路ブロックのう
ち、その主要部が判るように示されており、それが公知
の半導体集積回路の製造技術により、単結晶シリコンの
ような１個の半導体基板上において形成される。
【００１４】この実施例では、特に制限されないが、メ
モリアレイは、全体として４個に分けられる。半導体チ
ップの長手方向に対して左右に分けられて、中央部分１
４にアドレス入力回路、データ入出力回路及びボンディ
ングパッド列からなる入出力インターフェイス回路及び
昇圧回路や降圧回路を含む電源回路等が設けられる。こ
れら中央部分１４の両側のメモリアレイに接する部分に
は、メモリアレイ制御回路（ＡＣ）１１、メインワード
ドライバ（ＭＷＤ）１２が配置される。上記メモリアレ
イ制御回路１１は、サブワード選択線やセンスアンプを
駆動するための制御回路及びメインアンプからなる。上
述のように半導体チップの長手方向に対して左右に２
個、上下に２個ずつに分けられた４個からなる各メモリ
アレイにおいて、長手方向に対して上下中央部にカラム
デコーダ領域（ＹＤＣ）１３が設けられる。
モリアレイは、全体として４個に分けられる。半導体チ
ップの長手方向に対して左右に分けられて、中央部分１
４にアドレス入力回路、データ入出力回路及びボンディ
ングパッド列からなる入出力インターフェイス回路及び
昇圧回路や降圧回路を含む電源回路等が設けられる。こ
れら中央部分１４の両側のメモリアレイに接する部分に
は、メモリアレイ制御回路（ＡＣ）１１、メインワード
ドライバ（ＭＷＤ）１２が配置される。上記メモリアレ
イ制御回路１１は、サブワード選択線やセンスアンプを
駆動するための制御回路及びメインアンプからなる。上
述のように半導体チップの長手方向に対して左右に２
個、上下に２個ずつに分けられた４個からなる各メモリ
アレイにおいて、長手方向に対して上下中央部にカラム
デコーダ領域（ＹＤＣ）１３が設けられる。
【００１５】上述のよう各メモリアレイにおいて、メイ
ンワードドライバ１２は、それに対応した１つのメモリ
アレイを貫通するように延長されるメインワード線の選
択信号を形成する。上記メインワードドライバ領域１２
にサブワード選択用のサブワード選択線のドライバも設
けられ、後述するように上記メインワード線と平行に延
長されてサブワード選択線の選択信号を形成する。カラ
ムデコーダ１３は、それに対応した１つのメモリアレイ
を貫通するように延長されるカラム選択線の選択信号を
形成する。
ンワードドライバ１２は、それに対応した１つのメモリ
アレイを貫通するように延長されるメインワード線の選
択信号を形成する。上記メインワードドライバ領域１２
にサブワード選択用のサブワード選択線のドライバも設
けられ、後述するように上記メインワード線と平行に延
長されてサブワード選択線の選択信号を形成する。カラ
ムデコーダ１３は、それに対応した１つのメモリアレイ
を貫通するように延長されるカラム選択線の選択信号を
形成する。
【００１６】上記各メモリアレイは、複数からなるメモ
リセルアレイ（以下、サブアレイと称する）１５に分割
される。サブアレイ１５は、その拡大図に示すように、
センスアンプ領域１６、サブワードドライバ領域１７に
囲まれて形成される。上記センスアンプ領域１６と、上
記サブワードドライバ領域１７の交差部は、交差領域
（クロスエリア）１８とされる。上記センスアンプ領域
１６に設けられるセンスアンプは、ＣＭＯＳ構成のラッ
チ回路により構成され、かかるセンスアンプを中心にし
て左右に延長される相補ビット線の信号を増幅するとい
う、いわゆる１交点方式とされる。
リセルアレイ（以下、サブアレイと称する）１５に分割
される。サブアレイ１５は、その拡大図に示すように、
センスアンプ領域１６、サブワードドライバ領域１７に
囲まれて形成される。上記センスアンプ領域１６と、上
記サブワードドライバ領域１７の交差部は、交差領域
（クロスエリア）１８とされる。上記センスアンプ領域
１６に設けられるセンスアンプは、ＣＭＯＳ構成のラッ
チ回路により構成され、かかるセンスアンプを中心にし
て左右に延長される相補ビット線の信号を増幅するとい
う、いわゆる１交点方式とされる。
【００１７】拡大図として示された１つのメモリセルア
レイ（サブアレイ）１５は、特に制限されないが、サブ
ワード線が５１２本と、それと直交する相補ビット線の
一方（又はデータ線）は１０２４本とされる。上記１つ
のメモリアレイにおいて、上記サブアレイ１５がビット
線延長方向に正規用にビット線方向に３２個と参照用に
２個設けられる。サブアレイ１５は、センスアンプ１６
を中心として一対の相補ビット線が設けられるので、ビ
ット線の延長方向でみると、ビット線は上記サブアレイ
１５によって実質的に１６分割される。また、上記サブ
アレイ１５は、ワード線の延長方向に４個設けられる。
これにより、ワード線の延長方向でみると、サブワード
線は、上記サブアレイ１５によって４分割される。
レイ（サブアレイ）１５は、特に制限されないが、サブ
ワード線が５１２本と、それと直交する相補ビット線の
一方（又はデータ線）は１０２４本とされる。上記１つ
のメモリアレイにおいて、上記サブアレイ１５がビット
線延長方向に正規用にビット線方向に３２個と参照用に
２個設けられる。サブアレイ１５は、センスアンプ１６
を中心として一対の相補ビット線が設けられるので、ビ
ット線の延長方向でみると、ビット線は上記サブアレイ
１５によって実質的に１６分割される。また、上記サブ
アレイ１５は、ワード線の延長方向に４個設けられる。
これにより、ワード線の延長方向でみると、サブワード
線は、上記サブアレイ１５によって４分割される。
【００１８】１つのサブアレイ１５において、ビット線
が１０２４本設けられるので、ワード線方向には約４Ｋ
分のメモリセルが接続され、サブワード線が５１２本設
けられるので、ビット線方向には５１２×３２＝１６Ｋ
分のメモリセルが接続される。これにより、１つのメモ
リアレイには、４Ｋ×１６Ｋ＝６４Ｍビットのような記
憶容量を持ち、４つのメモリアレイによりメモリチップ
１０の全体では４×６４Ｍ＝２５６Ｍビットのような記
憶容量を持つようにされる。
が１０２４本設けられるので、ワード線方向には約４Ｋ
分のメモリセルが接続され、サブワード線が５１２本設
けられるので、ビット線方向には５１２×３２＝１６Ｋ
分のメモリセルが接続される。これにより、１つのメモ
リアレイには、４Ｋ×１６Ｋ＝６４Ｍビットのような記
憶容量を持ち、４つのメモリアレイによりメモリチップ
１０の全体では４×６４Ｍ＝２５６Ｍビットのような記
憶容量を持つようにされる。
【００１９】本願において、用語「ＭＯＳ」は、本来は
メタル・オキサイド・セミコンダクタ構成を簡略的に呼
称するようになったものと理解される。しかし、近年の
一般的呼称でのＭＯＳは、半導体装置の本質部分のうち
のメタルをポリシリコンのような金属でない電気導電体
に換えたり、オキサイドを他の絶縁体に換えたりするも
のもの含んでいる。ＣＭＯＳもまた、上のようなＭＯＳ
に付いての捉え方の変化に応じた広い技術的意味合いを
持つと理解されるようになってきている。ＭＯＳＦＥＴ
もまた同様に狭い意味で理解されているのではなく、実
質上は絶縁ゲート電界効果トランジスタとして捉えられ
るような広義の構成をも含めての意味となってきてい
る。本発明のＣＭＯＳ、ＭＯＳＦＥＴ等は一般的呼称に
習っており、トランジスタも含む。
メタル・オキサイド・セミコンダクタ構成を簡略的に呼
称するようになったものと理解される。しかし、近年の
一般的呼称でのＭＯＳは、半導体装置の本質部分のうち
のメタルをポリシリコンのような金属でない電気導電体
に換えたり、オキサイドを他の絶縁体に換えたりするも
のもの含んでいる。ＣＭＯＳもまた、上のようなＭＯＳ
に付いての捉え方の変化に応じた広い技術的意味合いを
持つと理解されるようになってきている。ＭＯＳＦＥＴ
もまた同様に狭い意味で理解されているのではなく、実
質上は絶縁ゲート電界効果トランジスタとして捉えられ
るような広義の構成をも含めての意味となってきてい
る。本発明のＣＭＯＳ、ＭＯＳＦＥＴ等は一般的呼称に
習っており、トランジスタも含む。
【００２０】図１には、この発明に係るダイナミック型
ＲＡＭを説明するための一実施例の構成図が示されてい
る。図１（ａ）は、前記図１４のような階層ワード線方
式のダイナミック型ＲＡＭに設けられる２つのサブアレ
イ（又はメモリマット）ＭＡＴ０，ＭＡＴ１に対応した
回路が示され、図１（ｂ）は、それに対応したレイアウ
トが示されている。図１（ａ）において、ビット線ＢＬ
とサブワード線ＷＬの全ての交点にＭＯＳＦＥＴとセル
容量ＣＳからなるメモリセルＭＣが接続されている。ビ
ット線ＢＬはセンスアンプＳＡ、ワード線ＷＬにはサブ
ワードドライバＳＷＤが接続される。
ＲＡＭを説明するための一実施例の構成図が示されてい
る。図１（ａ）は、前記図１４のような階層ワード線方
式のダイナミック型ＲＡＭに設けられる２つのサブアレ
イ（又はメモリマット）ＭＡＴ０，ＭＡＴ１に対応した
回路が示され、図１（ｂ）は、それに対応したレイアウ
トが示されている。図１（ａ）において、ビット線ＢＬ
とサブワード線ＷＬの全ての交点にＭＯＳＦＥＴとセル
容量ＣＳからなるメモリセルＭＣが接続されている。ビ
ット線ＢＬはセンスアンプＳＡ、ワード線ＷＬにはサブ
ワードドライバＳＷＤが接続される。
【００２１】この実施例では、メインワード線の数を減
らすために、言い換えるならば、メインワード線の配線
ピッチを緩やかにするために、特に制限されないが、後
述するように１つのメインワード線に対して、相補ビッ
ト線方向に８本からなるサブワード線を配置させる。前
記図１４のようにメインワード線方向には４本に分割さ
れ、及び相補ビット線方向に対して上記８本ずつが割り
当てられたサブワード線の中から１本のサブワード線を
選択するために、サブワード選択ドライバが配置され
る。このサブワード選択ドライバは、上記サブワードド
ライバの配列方向（サブワードドライバ列ＳＷＤＡ）に
延長される８本のサブワード選択線の中から１つを選択
する選択信号を形成する。メインワード線ＭＷＬは、図
示しないがサブワード線ＷＬと平行に延長される。カラ
ム選択線ＹＳは図示しないがそれと直交するようビット
ＢＬの延長方向とと平行に配置される。
らすために、言い換えるならば、メインワード線の配線
ピッチを緩やかにするために、特に制限されないが、後
述するように１つのメインワード線に対して、相補ビッ
ト線方向に８本からなるサブワード線を配置させる。前
記図１４のようにメインワード線方向には４本に分割さ
れ、及び相補ビット線方向に対して上記８本ずつが割り
当てられたサブワード線の中から１本のサブワード線を
選択するために、サブワード選択ドライバが配置され
る。このサブワード選択ドライバは、上記サブワードド
ライバの配列方向（サブワードドライバ列ＳＷＤＡ）に
延長される８本のサブワード選択線の中から１つを選択
する選択信号を形成する。メインワード線ＭＷＬは、図
示しないがサブワード線ＷＬと平行に延長される。カラ
ム選択線ＹＳは図示しないがそれと直交するようビット
ＢＬの延長方向とと平行に配置される。
【００２２】上記２つのサブアレイＭＡＴ０とＭＡＴ１
の間に設けられたセンスアンプ列ＳＡＡのセンスアンプ
ＳＡは、上記２つのサブアレイＭＡＴ０とＭＡＴ１の両
側に延長するような相補ビット線に接続される。これら
のセンスアンプＳＡは、上記センスアンプ列ＳＡＡにお
いて、２つのビット線毎に１つのセンスアンプＳＡが配
置される。したがって、上記サブアレイＭＡＴ０とＭＡ
Ｔ１の間に設けられたセンスアンプ列ＳＡＡには、前記
のようにビット線ＢＬが１０２４本ある場合には、その
半分の５１２個のセンスアンプＳＡが設けられる。
の間に設けられたセンスアンプ列ＳＡＡのセンスアンプ
ＳＡは、上記２つのサブアレイＭＡＴ０とＭＡＴ１の両
側に延長するような相補ビット線に接続される。これら
のセンスアンプＳＡは、上記センスアンプ列ＳＡＡにお
いて、２つのビット線毎に１つのセンスアンプＳＡが配
置される。したがって、上記サブアレイＭＡＴ０とＭＡ
Ｔ１の間に設けられたセンスアンプ列ＳＡＡには、前記
のようにビット線ＢＬが１０２４本ある場合には、その
半分の５１２個のセンスアンプＳＡが設けられる。
【００２３】そして、サブアレイＭＡＴ０において、残
りの５１２本のビット線は、メモリマットＭＡＴ１とは
反対側のセンスアンプ列ＳＡＡに設けられたセンスアン
プＳＡに接続される。サブアレイＭＡＴ１において、残
り５１２本のビット線は、サブアレイＭＡＴ０とは反対
側に設けられたセンスアンプ列ＳＡＡに設けられるセン
スアンプＳＡに接続される。このようなセンスアンプＳ
Ａのビット線方向の両側の分散配置によって、２本分の
ビット線に対して１つのセンスアンプを形成すればよい
から、センスアンプＳＡとビット線ＢＬのピッチを合わ
せて高密度にサブアレイ及びセンスアンプ列を形成する
ことができる。
りの５１２本のビット線は、メモリマットＭＡＴ１とは
反対側のセンスアンプ列ＳＡＡに設けられたセンスアン
プＳＡに接続される。サブアレイＭＡＴ１において、残
り５１２本のビット線は、サブアレイＭＡＴ０とは反対
側に設けられたセンスアンプ列ＳＡＡに設けられるセン
スアンプＳＡに接続される。このようなセンスアンプＳ
Ａのビット線方向の両側の分散配置によって、２本分の
ビット線に対して１つのセンスアンプを形成すればよい
から、センスアンプＳＡとビット線ＢＬのピッチを合わ
せて高密度にサブアレイ及びセンスアンプ列を形成する
ことができる。
【００２４】このことは、サブワードドライバＳＷＤに
おいても同様である。サブアレイＭＡＴ０に設けられた
５１２本のサブワード線ＷＬは、２５６本ずつに分けら
れてサブアレイＭＡＴ０の両側に配置されたサブワード
ドライバ列ＳＷＤＡの２５６個のサブワードドライバＳ
ＷＤに接続される。この実施例では、２本のサブワード
線ＷＬを１組として、２個ずつのサブワードドライバＳ
ＷＤが分散配置される。つまり、ビット線との接続部を
共通とする２つのメモリセルに対応したサブワード線を
１組として、２つのサブワードドライバがサブアレイＭ
ＡＴ０の一端側（図の上側）に配置され、それと隣接す
る上記同様の２本のサブワード線を１組として、２つの
サブワードトライバがサブアレイＭＡＴ０の他端側（図
の下側）に配置される。
おいても同様である。サブアレイＭＡＴ０に設けられた
５１２本のサブワード線ＷＬは、２５６本ずつに分けら
れてサブアレイＭＡＴ０の両側に配置されたサブワード
ドライバ列ＳＷＤＡの２５６個のサブワードドライバＳ
ＷＤに接続される。この実施例では、２本のサブワード
線ＷＬを１組として、２個ずつのサブワードドライバＳ
ＷＤが分散配置される。つまり、ビット線との接続部を
共通とする２つのメモリセルに対応したサブワード線を
１組として、２つのサブワードドライバがサブアレイＭ
ＡＴ０の一端側（図の上側）に配置され、それと隣接す
る上記同様の２本のサブワード線を１組として、２つの
サブワードトライバがサブアレイＭＡＴ０の他端側（図
の下側）に配置される。
【００２５】上記サブワードドライバＳＷＤは、図示し
ないが、それが形成されるサブワードドライバ列ＳＷＤ
Ａを挟んで両側に設けられるサブアレイのサブワード線
の選択信号を形成する。これにより、メモリセルの配列
ピッチに合わせて形成されたサブワード線に対応して、
サブワードドライバＳＷＤを効率よく分散配置させると
ともに、サブワード線ＷＬの選択動作を高速に行なうよ
うにすることができる。
ないが、それが形成されるサブワードドライバ列ＳＷＤ
Ａを挟んで両側に設けられるサブアレイのサブワード線
の選択信号を形成する。これにより、メモリセルの配列
ピッチに合わせて形成されたサブワード線に対応して、
サブワードドライバＳＷＤを効率よく分散配置させると
ともに、サブワード線ＷＬの選択動作を高速に行なうよ
うにすることができる。
【００２６】上記のようなサブワードドライバ列ＳＷＤ
Ａとセンスアンプ列ＳＡＡで囲まれるてなるメモリアレ
イ（又はメモリマット）ＭＡＴ０，ＭＡＴ１等のビット
線ＢＬとサブワード線ＷＬの各交点にメモリセルＭＣが
形成される。上記各メモリセルＭＣが形成されるサブア
レイＭＡＴ０において、図１（ｂ）のように、記憶キャ
パシタＣＳの上部電極（プレート電極）ＰＬはサブアレ
イＭＡＴ０，ＭＡＴ１内の全てのメモリセルＭＣで共通
に形成されて平面状の電極とされる。かかるプレート電
極ＰＬへの給電は、ビット線ＢＬの延長方向に配線され
た電源配線ＶＰＬＴより接続部ＰＬＣＴを介して、サブ
ワードドライバ列ＳＷＤＡとサブアレイＭＡＴ０，ＭＡ
Ｔ１との境界で行うようにされる。同図において、蓄積
ノードＳＮは記憶キャパシタＣＳの下部電極であり、ア
ドレス選択ＭＯＳＦＥＴとの接続部を示す。
Ａとセンスアンプ列ＳＡＡで囲まれるてなるメモリアレ
イ（又はメモリマット）ＭＡＴ０，ＭＡＴ１等のビット
線ＢＬとサブワード線ＷＬの各交点にメモリセルＭＣが
形成される。上記各メモリセルＭＣが形成されるサブア
レイＭＡＴ０において、図１（ｂ）のように、記憶キャ
パシタＣＳの上部電極（プレート電極）ＰＬはサブアレ
イＭＡＴ０，ＭＡＴ１内の全てのメモリセルＭＣで共通
に形成されて平面状の電極とされる。かかるプレート電
極ＰＬへの給電は、ビット線ＢＬの延長方向に配線され
た電源配線ＶＰＬＴより接続部ＰＬＣＴを介して、サブ
ワードドライバ列ＳＷＤＡとサブアレイＭＡＴ０，ＭＡ
Ｔ１との境界で行うようにされる。同図において、蓄積
ノードＳＮは記憶キャパシタＣＳの下部電極であり、ア
ドレス選択ＭＯＳＦＥＴとの接続部を示す。
【００２７】この実施例では、図１（ｂ）のように、セ
ンスアンプ列ＳＡＡの両側に存在するサブアレイＭＡＴ
０、ＭＡＴ１にそれぞれ形成される上記のようなプレー
ト電極ＰＬ０とＰＬ１を、プレート層自体を用いた配線
ＰＬＳＡで互いに接続する。しかも、この配線ＰＬＳＡ
をセンスアンプ例ＳＡＡを貫通させるよう多数設けて、
２つのプレート電極ＰＬ０とＰＬ１の間の抵抗を大幅に
下げるようにするものである。これによって、上記サブ
アレイＭＡＴ０とＭＡＴ１の相補ビット線ＢＬ間に選択
されたメモリセルＭＣから読み出された微小信号をセン
スアンプＳＡによって増幅する際にプレート電極ＰＬ０
とＰＬ１に生ずる互いに逆相になるノイズを高速に打ち
消すことが可能になり、プレート電極ＰＬ０とＰＬ１に
生ずるノイズを大幅に低減することが可能になる。
ンスアンプ列ＳＡＡの両側に存在するサブアレイＭＡＴ
０、ＭＡＴ１にそれぞれ形成される上記のようなプレー
ト電極ＰＬ０とＰＬ１を、プレート層自体を用いた配線
ＰＬＳＡで互いに接続する。しかも、この配線ＰＬＳＡ
をセンスアンプ例ＳＡＡを貫通させるよう多数設けて、
２つのプレート電極ＰＬ０とＰＬ１の間の抵抗を大幅に
下げるようにするものである。これによって、上記サブ
アレイＭＡＴ０とＭＡＴ１の相補ビット線ＢＬ間に選択
されたメモリセルＭＣから読み出された微小信号をセン
スアンプＳＡによって増幅する際にプレート電極ＰＬ０
とＰＬ１に生ずる互いに逆相になるノイズを高速に打ち
消すことが可能になり、プレート電極ＰＬ０とＰＬ１に
生ずるノイズを大幅に低減することが可能になる。
【００２８】上記のようなセンスアンプＳＡの増幅動作
の際にプレート電極ＰＬ０とＰＬ１に発生するノイズが
低減されると、前記図１６で説明したようなプレート電
極ＰＬ０，ＰＬ１とビット線ＢＬとの間の寄生容量ＣＢ
ＬＳＮ等を介してビット線ＢＬへ戻るノイズが減少する
ため、センスアンプＳＡはより微小な信号までセンス可
能になる。すなわち、１交点ＤＲＡＭアレイの動作マー
ジンを大きく広げることが可能になる。
の際にプレート電極ＰＬ０とＰＬ１に発生するノイズが
低減されると、前記図１６で説明したようなプレート電
極ＰＬ０，ＰＬ１とビット線ＢＬとの間の寄生容量ＣＢ
ＬＳＮ等を介してビット線ＢＬへ戻るノイズが減少する
ため、センスアンプＳＡはより微小な信号までセンス可
能になる。すなわち、１交点ＤＲＡＭアレイの動作マー
ジンを大きく広げることが可能になる。
【００２９】図２には、この発明に係るダイナミック型
ＲＡＭにおけるメモリセルの一実施例の説明図が示され
ている。図２（ａ）には、２つのサブアレイＭＡＴ０と
ＭＡＴ１のメモリセルアレイのレイアウトが示され、図
２（ｂ）には、図２（ａ）のＡ−Ａ’部分の素子断面構
造が示されている。同図においては、上記ＭＡＴ０とＭ
ＡＴ１間に設けられるセンスアンプＳＡ領域のレイアウ
ト及び断面は省略されている。
ＲＡＭにおけるメモリセルの一実施例の説明図が示され
ている。図２（ａ）には、２つのサブアレイＭＡＴ０と
ＭＡＴ１のメモリセルアレイのレイアウトが示され、図
２（ｂ）には、図２（ａ）のＡ−Ａ’部分の素子断面構
造が示されている。同図においては、上記ＭＡＴ０とＭ
ＡＴ１間に設けられるセンスアンプＳＡ領域のレイアウ
ト及び断面は省略されている。
【００３０】ＡＣＴはＭＯＳＦＥＴの活性領域であり、
ＳＮＣＴはメモリセルの蓄積ノードＳＮと活性化領域Ａ
ＣＴに形成されるＭＯＳＦＥＴの上記蓄積ノードＳＮに
対応したソース，ドレイン拡散層とを接続するコンタク
ト（接続部）であり、ＢＬＣＴはビット線ＢＬと活性化
領域ＡＣＴに形成されるＭＯＳＦＥＴのビット線ＢＬに
対応したメモリセルの入出力端子に対応したソース，ド
レイン拡散層とを接続するコンタクト（接続部）であ
る。ＣＰは記憶キャパシタの容量絶縁膜を示す。ここ
で、第１層目金属層Ｍ１とビット線ＢＬは同じ配線層で
あり、１層目ポリシリコン層ＦＧとサブワード線ＷＬも
同じ配線層で構成される。
ＳＮＣＴはメモリセルの蓄積ノードＳＮと活性化領域Ａ
ＣＴに形成されるＭＯＳＦＥＴの上記蓄積ノードＳＮに
対応したソース，ドレイン拡散層とを接続するコンタク
ト（接続部）であり、ＢＬＣＴはビット線ＢＬと活性化
領域ＡＣＴに形成されるＭＯＳＦＥＴのビット線ＢＬに
対応したメモリセルの入出力端子に対応したソース，ド
レイン拡散層とを接続するコンタクト（接続部）であ
る。ＣＰは記憶キャパシタの容量絶縁膜を示す。ここ
で、第１層目金属層Ｍ１とビット線ＢＬは同じ配線層で
あり、１層目ポリシリコン層ＦＧとサブワード線ＷＬも
同じ配線層で構成される。
【００３１】図２（ｂ）に示すようにＳＡの両側に設け
られるサブアレイＭＡＴ０とＭＡＴ１のプレート電極Ｐ
ＬをセンスアンプＳＡ上で切らずに、プレート電極ＰＬ
を構成する電極それ自体で接続することにより、サブア
レイＭＡＴ０のプレート電極ＰＬとサブアレイＭＡＴ１
のプレート電極ＰＬ間の抵抗を大幅に低減することが可
能になる。メモリセルはＣＯＢ（Capacitor over Bitli
ne）構造を用いている。すなわち、蓄積ノードＳＮをビ
ット線ＢＬ上部に設ける。このことによって、プレート
電極ＰＬはサブアレイＭＡＴ中でビット線ＢＬと上記ア
ドレス選択ＭＯＳＦＥＴの接続部ＢＬＣＴにより分断さ
れることなく、１枚の平面状に形成することができるた
め、プレート電極ＰＬの抵抗を低減することが可能であ
る。
られるサブアレイＭＡＴ０とＭＡＴ１のプレート電極Ｐ
ＬをセンスアンプＳＡ上で切らずに、プレート電極ＰＬ
を構成する電極それ自体で接続することにより、サブア
レイＭＡＴ０のプレート電極ＰＬとサブアレイＭＡＴ１
のプレート電極ＰＬ間の抵抗を大幅に低減することが可
能になる。メモリセルはＣＯＢ（Capacitor over Bitli
ne）構造を用いている。すなわち、蓄積ノードＳＮをビ
ット線ＢＬ上部に設ける。このことによって、プレート
電極ＰＬはサブアレイＭＡＴ中でビット線ＢＬと上記ア
ドレス選択ＭＯＳＦＥＴの接続部ＢＬＣＴにより分断さ
れることなく、１枚の平面状に形成することができるた
め、プレート電極ＰＬの抵抗を低減することが可能であ
る。
【００３２】この実施例とは逆にＣＵＢ（Capacitor un
der Bitline)構造を採用した場合には、ビット線ＢＬが
プレート電極ＰＬの上に存在するため、サブアレイＭＡ
Ｔ中でプレート電極ＰＬに孔をあけて、ビット線ＢＬと
アドレス選択ＭＯＳＦＥＴのソース，ドレインとを接続
するために、かかる接続部ＢＬＣＴを活性化領域ＡＣＴ
へ落とす必要があるためＰＬの抵抗値が高くなってしま
う。
der Bitline)構造を採用した場合には、ビット線ＢＬが
プレート電極ＰＬの上に存在するため、サブアレイＭＡ
Ｔ中でプレート電極ＰＬに孔をあけて、ビット線ＢＬと
アドレス選択ＭＯＳＦＥＴのソース，ドレインとを接続
するために、かかる接続部ＢＬＣＴを活性化領域ＡＣＴ
へ落とす必要があるためＰＬの抵抗値が高くなってしま
う。
【００３３】この実施例では、図２（ｂ）に示すよう
に、プレート電極ＰＬがＰＬ（Ｄ）とＰＬ（Ｕ）のよう
な積層構造とされ、かかるプレート電極ＰＬのシート抵
抗値を下げることができ有利である。一例として、記憶
キャパシタの容量絶縁膜ＣＰにＢＳＴやＴａ２Ｏ５のよ
うな高誘電体膜を用いた場合、下部電極（蓄積ノード）
ＳＮ及び上部電極下層ＰＬ（Ｄ）にはＲｕを用いると、
記憶キャパシタＣＳの容量を高めることができる。Ｒｕ
は従来用いられていたポリＳｉに比べるとシート抵抗値
が低いため、プレート電極ＰＬの抵抗値を下げることが
出来る。
に、プレート電極ＰＬがＰＬ（Ｄ）とＰＬ（Ｕ）のよう
な積層構造とされ、かかるプレート電極ＰＬのシート抵
抗値を下げることができ有利である。一例として、記憶
キャパシタの容量絶縁膜ＣＰにＢＳＴやＴａ２Ｏ５のよ
うな高誘電体膜を用いた場合、下部電極（蓄積ノード）
ＳＮ及び上部電極下層ＰＬ（Ｄ）にはＲｕを用いると、
記憶キャパシタＣＳの容量を高めることができる。Ｒｕ
は従来用いられていたポリＳｉに比べるとシート抵抗値
が低いため、プレート電極ＰＬの抵抗値を下げることが
出来る。
【００３４】さらに、この構造にプレート電極ＰＬ
（Ｕ）としてＷを積層すると、プレート電極ＰＬの抵抗
値をさらに下げることができる。このようにして、プレ
ート電極ＰＬ自体の抵抗値を下げると、プレート電極Ｐ
Ｌにのったノイズが打ち消される速度が高速化され、プ
レート電極ＰＬノイズが低減される。また、プレート電
極ＰＬ（Ｄ）としてはＴｉＮを用いてもよい。この場合
も上記と同様の効果が得られる。
（Ｕ）としてＷを積層すると、プレート電極ＰＬの抵抗
値をさらに下げることができる。このようにして、プレ
ート電極ＰＬ自体の抵抗値を下げると、プレート電極Ｐ
Ｌにのったノイズが打ち消される速度が高速化され、プ
レート電極ＰＬノイズが低減される。また、プレート電
極ＰＬ（Ｄ）としてはＴｉＮを用いてもよい。この場合
も上記と同様の効果が得られる。
【００３５】上記のようなメモリセルの構造では、図２
（ａ）のレイアウトから明らかなようにビット線ＢＬに
隣接して蓄積ノードＳＮとＭＯＳＦＥＴのソース，ドレ
イン拡散層とを接続する接続部ＳＮＣＴが設けられる。
つまり、断面の縦方向においてメモリセルの蓄積ノード
とビット線ＢＬとの間において寄生容量が存在するもの
となる。この寄生容量は、前記図１６の寄生容量ＣＢＬ
ＳＮを構成するので、この発明のようなプレート電極Ｐ
Ｌをそれ自身を利用した配線によって相互に接続するこ
とが有益なものとなる。
（ａ）のレイアウトから明らかなようにビット線ＢＬに
隣接して蓄積ノードＳＮとＭＯＳＦＥＴのソース，ドレ
イン拡散層とを接続する接続部ＳＮＣＴが設けられる。
つまり、断面の縦方向においてメモリセルの蓄積ノード
とビット線ＢＬとの間において寄生容量が存在するもの
となる。この寄生容量は、前記図１６の寄生容量ＣＢＬ
ＳＮを構成するので、この発明のようなプレート電極Ｐ
Ｌをそれ自身を利用した配線によって相互に接続するこ
とが有益なものとなる。
【００３６】図３には、この発明に係るダイナミック型
ＲＡＭのセンスアンプ部の一実施例の回路図が示されて
いる。センスアンプＳＡは、ゲートとドレインとが交差
接続されてラッチ形態にされたＮチャンネル型の増幅Ｍ
ＯＳＦＥＴＱ５，Ｑ６及びＰチャンネル型の増幅ＭＯＳ
ＦＥＴＭＯＳＦＥＴＱ７，Ｑ８からなるＣＭＯＳラッチ
回路で構成される。Ｎチャンネル型ＭＯＳＦＥＴＱ５と
Ｑ６のソースは、共通ソース線ＣＳＮに接続される。Ｐ
チャンネル型ＭＯＳＦＥＴＱ７とＱ８のソースは、共通
ソース線ＣＳＰに接続される。
ＲＡＭのセンスアンプ部の一実施例の回路図が示されて
いる。センスアンプＳＡは、ゲートとドレインとが交差
接続されてラッチ形態にされたＮチャンネル型の増幅Ｍ
ＯＳＦＥＴＱ５，Ｑ６及びＰチャンネル型の増幅ＭＯＳ
ＦＥＴＭＯＳＦＥＴＱ７，Ｑ８からなるＣＭＯＳラッチ
回路で構成される。Ｎチャンネル型ＭＯＳＦＥＴＱ５と
Ｑ６のソースは、共通ソース線ＣＳＮに接続される。Ｐ
チャンネル型ＭＯＳＦＥＴＱ７とＱ８のソースは、共通
ソース線ＣＳＰに接続される。
【００３７】上記共通ソース線ＣＳＮとＣＳＰには、そ
れぞれパワースイッチＭＯＳＦＥＴＱ３とＱ４が接続さ
れる。特に制限されないが、Ｎチャンネル型の増幅ＭＯ
ＳＦＥＴＱ５とＱ６のソースが接続された共通ソース線
ＣＳＮには、かかるセンスアンプ領域に分散して配置さ
れたＮチャンネル型のパワースイッチＭＯＳＦＥＴＱ３
により接地電位供給線ＶＳＳＡが与えられる。上記Ｐチ
ャンネル型の増幅ＭＯＳＦＥＴＱ７とＱ８のソースが接
続された共通ソース線ＣＳＰには、Ｎチャンネル型のパ
ワーＭＯＳＦＥＴＱ4 が設けられて動作電圧ＶＤＤが与
えられる。
れぞれパワースイッチＭＯＳＦＥＴＱ３とＱ４が接続さ
れる。特に制限されないが、Ｎチャンネル型の増幅ＭＯ
ＳＦＥＴＱ５とＱ６のソースが接続された共通ソース線
ＣＳＮには、かかるセンスアンプ領域に分散して配置さ
れたＮチャンネル型のパワースイッチＭＯＳＦＥＴＱ３
により接地電位供給線ＶＳＳＡが与えられる。上記Ｐチ
ャンネル型の増幅ＭＯＳＦＥＴＱ７とＱ８のソースが接
続された共通ソース線ＣＳＰには、Ｎチャンネル型のパ
ワーＭＯＳＦＥＴＱ4 が設けられて動作電圧ＶＤＤが与
えられる。
【００３８】上記Ｎチャンネル型のパワーＭＯＳＦＥＴ
Ｑ３とＱ４のゲートには、センスアンプ活性化信号ＳＡ
Ｎが供給される。特に制限されないが、ＳＡＮのハイレ
ベルは昇圧電圧ＶＰＰレベルの信号とされる。つまり、
昇圧電圧ＶＰＰは、上記電源電圧ＶＤＤに対してＭＯＳ
ＦＥＴＱ４のしきい値電圧以上に昇圧されたものであ
り、上記Ｎチャンネル型ＭＯＳＦＥＴＱ４を十分にオン
状態にして、その共通ソース線ＣＳＰの電位を上記電源
電圧ＶＤＤにすることができる。
Ｑ３とＱ４のゲートには、センスアンプ活性化信号ＳＡ
Ｎが供給される。特に制限されないが、ＳＡＮのハイレ
ベルは昇圧電圧ＶＰＰレベルの信号とされる。つまり、
昇圧電圧ＶＰＰは、上記電源電圧ＶＤＤに対してＭＯＳ
ＦＥＴＱ４のしきい値電圧以上に昇圧されたものであ
り、上記Ｎチャンネル型ＭＯＳＦＥＴＱ４を十分にオン
状態にして、その共通ソース線ＣＳＰの電位を上記電源
電圧ＶＤＤにすることができる。
【００３９】上記センスアンプＳＡの入出力ノードに
は、相補ビット線ＢＬ０ＴとＢＬ０Ｂを短絡させるイコ
ライズＭＯＳＦＥＴＱ１１と、相補ビット線ＢＬ０Ｔと
ＢＬ０Ｂにハーフプリチャージ電圧ＶＢＬＲを供給する
スイッチＭＯＳＦＥＴＱ９とＱ１０からなるプリチャー
ジ（イコライズ）回路が設けられる。これらのＭＯＳＦ
ＥＴＱ９〜Ｑ１１のゲートは、共通にプリチャージ（ビ
ット線イコライズ）信号ＢＬＥＱが供給される。このプ
リチャージ信号ＢＬＥＱを形成するドライバ回路は、図
示しないが、上記図１４に示したクロスエリア１８にイ
ンバータ回路を設けて、その立ち上がりや立ち上がりを
高速にする。つまり、メモリアクセスの開始時にワード
線選択タイミングに先行して、各クロスエリア１８に分
散して設けられたインバータ回路を通して上記プリチャ
ージ回路を構成するＭＯＳＦＥＴＱ９〜Ｑ１１を高速に
切り替えるようにするものである。
は、相補ビット線ＢＬ０ＴとＢＬ０Ｂを短絡させるイコ
ライズＭＯＳＦＥＴＱ１１と、相補ビット線ＢＬ０Ｔと
ＢＬ０Ｂにハーフプリチャージ電圧ＶＢＬＲを供給する
スイッチＭＯＳＦＥＴＱ９とＱ１０からなるプリチャー
ジ（イコライズ）回路が設けられる。これらのＭＯＳＦ
ＥＴＱ９〜Ｑ１１のゲートは、共通にプリチャージ（ビ
ット線イコライズ）信号ＢＬＥＱが供給される。このプ
リチャージ信号ＢＬＥＱを形成するドライバ回路は、図
示しないが、上記図１４に示したクロスエリア１８にイ
ンバータ回路を設けて、その立ち上がりや立ち上がりを
高速にする。つまり、メモリアクセスの開始時にワード
線選択タイミングに先行して、各クロスエリア１８に分
散して設けられたインバータ回路を通して上記プリチャ
ージ回路を構成するＭＯＳＦＥＴＱ９〜Ｑ１１を高速に
切り替えるようにするものである。
【００４０】センスアンプＳＡの一対の入出力ノード
は、相補ビット線ＢＬ０Ｔ，ＢＬ０Ｂに接続されること
の他、ＭＯＳＦＥＴＱ１とＱ２からなるカラム（Ｙ）ス
イッチ回路を介してセンスアンプ列に沿って延長される
ローカル（サブ）入出力線ＳＩＯ，ＳＩＯ０ＴとＳＩＯ
０ＢＢに接続される。上記ＭＯＳＦＥＴＱ１とＱ２のゲ
ートは、カラム選択線ＹＳに接続され、かかるカラム選
択線ＹＳが選択レベル（ハイレベル）にされるとオン状
態となり、上記センスアンプＳＡの入出力ノードとロー
カル入出力線ＳＩＯ０ＴとＳＩＯ０Ｂを接続させる。隣
接するビット線も上記同じカラム選択線ＹＳによりスイ
ッチ制御される上記同様なスイッチ回路を介してローカ
ル入出力線ＳＩＯ１ＴとＳＩＯ１Ｂに接続される。
は、相補ビット線ＢＬ０Ｔ，ＢＬ０Ｂに接続されること
の他、ＭＯＳＦＥＴＱ１とＱ２からなるカラム（Ｙ）ス
イッチ回路を介してセンスアンプ列に沿って延長される
ローカル（サブ）入出力線ＳＩＯ，ＳＩＯ０ＴとＳＩＯ
０ＢＢに接続される。上記ＭＯＳＦＥＴＱ１とＱ２のゲ
ートは、カラム選択線ＹＳに接続され、かかるカラム選
択線ＹＳが選択レベル（ハイレベル）にされるとオン状
態となり、上記センスアンプＳＡの入出力ノードとロー
カル入出力線ＳＩＯ０ＴとＳＩＯ０Ｂを接続させる。隣
接するビット線も上記同じカラム選択線ＹＳによりスイ
ッチ制御される上記同様なスイッチ回路を介してローカ
ル入出力線ＳＩＯ１ＴとＳＩＯ１Ｂに接続される。
【００４１】これにより、センスアンプＳＡの入出力ノ
ードは、それを挟んで設けられる２つのサブアレイ（例
えばＭＡＴ０とＭＡＴ１）のうち、選択されたサブアレ
イのワード線との交点に接続されたメモリセルの記憶電
荷に対応して変化するビット線のハーフプリチャージ電
圧に対する微小な電圧変化を、非選択とされたサブアレ
イ側のビット線のハーフプリチャージ電圧を参照電圧と
して増幅し、上記カラム選択線ＹＳにより選択されたも
のが、上記カラムスイッチ回路（Ｑ１とＱ２）等を通し
てローカル入出力線ＳＩＯ０Ｔ，ＳＩＯ０Ｂ及びＳＩＯ
１Ｔ，ＳＩＯ１Ｂに伝えられる。
ードは、それを挟んで設けられる２つのサブアレイ（例
えばＭＡＴ０とＭＡＴ１）のうち、選択されたサブアレ
イのワード線との交点に接続されたメモリセルの記憶電
荷に対応して変化するビット線のハーフプリチャージ電
圧に対する微小な電圧変化を、非選択とされたサブアレ
イ側のビット線のハーフプリチャージ電圧を参照電圧と
して増幅し、上記カラム選択線ＹＳにより選択されたも
のが、上記カラムスイッチ回路（Ｑ１とＱ２）等を通し
てローカル入出力線ＳＩＯ０Ｔ，ＳＩＯ０Ｂ及びＳＩＯ
１Ｔ，ＳＩＯ１Ｂに伝えられる。
【００４２】前記図１４のように、メインワード線の延
長方向に並ぶセンスアンプ列上を上記ローカル入出力線
ＳＩＯ０ＴとＳＩＯ０Ｂ及びＳＩＯ１ＴとＳＩＯ１Ｂが
延長され、サブ増幅回路を介して増幅せされた信号がそ
れと同一方向に延長されるメイン入出力線を通して、メ
インワードドライバＭＷＤ部に設けられたメインアンプ
に伝えられて、例えば、前記メモリチップ上で４分割さ
れてなる１つのメモリアレイにおいて、前記サブアレイ
の分割数に対応して１６ビット単位でパラレルに出力さ
れる。上記４に分割されてなるメモリアレイは、後述す
るようにそれぞれがメモリバンクを構成するようにされ
る。
長方向に並ぶセンスアンプ列上を上記ローカル入出力線
ＳＩＯ０ＴとＳＩＯ０Ｂ及びＳＩＯ１ＴとＳＩＯ１Ｂが
延長され、サブ増幅回路を介して増幅せされた信号がそ
れと同一方向に延長されるメイン入出力線を通して、メ
インワードドライバＭＷＤ部に設けられたメインアンプ
に伝えられて、例えば、前記メモリチップ上で４分割さ
れてなる１つのメモリアレイにおいて、前記サブアレイ
の分割数に対応して１６ビット単位でパラレルに出力さ
れる。上記４に分割されてなるメモリアレイは、後述す
るようにそれぞれがメモリバンクを構成するようにされ
る。
【００４３】図４と図５には、前記図３に示したセンス
アンプＳＡの一実施例のレイアウト図が示されている。
図４においては、第１と第２層目の金属層Ｍ１とＭ２と
を接続するコンタクト部ＴＣ１および上記金属層Ｍ１よ
り下層のレイアウトを示し、図５においては、上記コン
タクト部ＴＣ１より上層のレイアウトを示している。上
記図３ないし図図５において、ＣＣＰはクロスカップル
のＰチャンネル型ＭＯＳＦＥＴ（Ｑ７とＱ８）であり、
ＣＳＤはコモンソースドライバ（Ｑ３とＱ４）であり、
ＣＣＮはクロスカップルのＮチャンネル型ＭＯＳＦＥＴ
（Ｑ５とＱ６）であり、ＰＣはプリチャージ回路（Ｑ９
〜Ｑ１１）であり、ＹＧはＹゲート回路（Ｑ１とＱ２）
であり、図３ないし図５のそれぞれ対応している。
アンプＳＡの一実施例のレイアウト図が示されている。
図４においては、第１と第２層目の金属層Ｍ１とＭ２と
を接続するコンタクト部ＴＣ１および上記金属層Ｍ１よ
り下層のレイアウトを示し、図５においては、上記コン
タクト部ＴＣ１より上層のレイアウトを示している。上
記図３ないし図図５において、ＣＣＰはクロスカップル
のＰチャンネル型ＭＯＳＦＥＴ（Ｑ７とＱ８）であり、
ＣＳＤはコモンソースドライバ（Ｑ３とＱ４）であり、
ＣＣＮはクロスカップルのＮチャンネル型ＭＯＳＦＥＴ
（Ｑ５とＱ６）であり、ＰＣはプリチャージ回路（Ｑ９
〜Ｑ１１）であり、ＹＧはＹゲート回路（Ｑ１とＱ２）
であり、図３ないし図５のそれぞれ対応している。
【００４４】図５のａ、ｂで示す部分の断面構造が図６
に示されている。ＡＣＴはＭＯＳＦＥＴの活性領域、つ
まり、ソース，ドレインやチャンネル部分が形成される
素子形成領域であり、ＦＧ（１層目ポリシリコン）はＭ
ＯＳＦＥＴのゲート電極とサブワード線、Ｍ１、Ｍ２、
Ｍ３はそれぞれ第１、第２、第３層目の金属配線層、Ｃ
ＯＮＴは上記Ｍ１とＦＧまたは上記Ｍ１とＡＣＴを接続
するコンタクト部であり、ＴＣ１は上記Ｍ２とＭ１を接
続するコンタクト部であり、ＴＣ２は上記Ｍ３とＭ２を
接続するコンタクト部である。
に示されている。ＡＣＴはＭＯＳＦＥＴの活性領域、つ
まり、ソース，ドレインやチャンネル部分が形成される
素子形成領域であり、ＦＧ（１層目ポリシリコン）はＭ
ＯＳＦＥＴのゲート電極とサブワード線、Ｍ１、Ｍ２、
Ｍ３はそれぞれ第１、第２、第３層目の金属配線層、Ｃ
ＯＮＴは上記Ｍ１とＦＧまたは上記Ｍ１とＡＣＴを接続
するコンタクト部であり、ＴＣ１は上記Ｍ２とＭ１を接
続するコンタクト部であり、ＴＣ２は上記Ｍ３とＭ２を
接続するコンタクト部である。
【００４５】図５に示すようにプレート電極ＰＬはプレ
ート電極ＰＬより上層の第２層目の金属配線層Ｍ２か
ら、かかるプレート電極ＰＬより下層のへのコンタクト
ＴＣ１が通過する領域を避けて配線され、サブアレイＭ
ＡＴ０とＭＡＴ１のプレート電極ＰＬ０きＰＬ１間をか
かるプレート電極ＰＬ０及びＰＬ１と同じ導体層からな
る配線で相互に接続されている。このようなＰＬ配線は
ビット線ＢＬ４本分のピッチに対して１本程度の割合
で、上記ＳＡＡ中に多数設けることができる。ちなみ
に、１つのサブアレイが１０２４本のビット線からなる
場合、上記ＰＬ配線の数は２５６本もの多数が並列とな
るため、センスアンプ列ＳＡＡを挟んで設けられる２つ
のプレート電極を接続する配線の抵抗値を低減すること
ができるため、両プレート電極ＰＬ０やＰＬ１に生ずる
相補ノイズを相殺させて大幅に減少させることが可能に
なる。
ート電極ＰＬより上層の第２層目の金属配線層Ｍ２か
ら、かかるプレート電極ＰＬより下層のへのコンタクト
ＴＣ１が通過する領域を避けて配線され、サブアレイＭ
ＡＴ０とＭＡＴ１のプレート電極ＰＬ０きＰＬ１間をか
かるプレート電極ＰＬ０及びＰＬ１と同じ導体層からな
る配線で相互に接続されている。このようなＰＬ配線は
ビット線ＢＬ４本分のピッチに対して１本程度の割合
で、上記ＳＡＡ中に多数設けることができる。ちなみ
に、１つのサブアレイが１０２４本のビット線からなる
場合、上記ＰＬ配線の数は２５６本もの多数が並列とな
るため、センスアンプ列ＳＡＡを挟んで設けられる２つ
のプレート電極を接続する配線の抵抗値を低減すること
ができるため、両プレート電極ＰＬ０やＰＬ１に生ずる
相補ノイズを相殺させて大幅に減少させることが可能に
なる。
【００４６】この実施例では、前記図２（ｂ）に示した
ように、蓄積ノードＳＮを深孔ＳＴＣ構造にされてい
る。すなわち、蓄積ノードＳＮを層間絶縁膜の孔の内壁
に形成し、シリンダー形状としている。このようにする
と、プレート電極ＰＬは蓄積ノードＳＮの内側ではシリ
ンダー状の蓄積ノードＳＮの中へ落ち込んでいくが、蓄
積ノードＳＮの外側ではプレート電極ＰＬは蓄積ノード
ＳＮの上部と同じ高さになる。従ってプレート電極ＰＬ
の上部は平坦化されるため、プレート電極ＰＬの加工が
容易になる。したがって、上記のようにセンスアンプ列
ＳＡＡ中でコンタクト部ＴＣ１を避けるようにプレート
電極ＰＬを加工（パターニング）するのが容易になると
いう利点がある。つまり、両プレート電極ＰＬ０とＰＬ
１間を接続する配線部の幅を大きく形成して、上記その
抵抗値を低くすることができる。
ように、蓄積ノードＳＮを深孔ＳＴＣ構造にされてい
る。すなわち、蓄積ノードＳＮを層間絶縁膜の孔の内壁
に形成し、シリンダー形状としている。このようにする
と、プレート電極ＰＬは蓄積ノードＳＮの内側ではシリ
ンダー状の蓄積ノードＳＮの中へ落ち込んでいくが、蓄
積ノードＳＮの外側ではプレート電極ＰＬは蓄積ノード
ＳＮの上部と同じ高さになる。従ってプレート電極ＰＬ
の上部は平坦化されるため、プレート電極ＰＬの加工が
容易になる。したがって、上記のようにセンスアンプ列
ＳＡＡ中でコンタクト部ＴＣ１を避けるようにプレート
電極ＰＬを加工（パターニング）するのが容易になると
いう利点がある。つまり、両プレート電極ＰＬ０とＰＬ
１間を接続する配線部の幅を大きく形成して、上記その
抵抗値を低くすることができる。
【００４７】図７には、サブワードドライバＳＷＤの一
実施例の断面図が示されている。上記プレート電極ＰＬ
への給電は、サブワードドライバ列ＳＷＤＡとサブアレ
イＭＡＴ０との境界で行うようにされる。ビット線ＢＬ
方向に配線されたプレート電源線ＶＰＬＴは第３層目の
金属配線層Ｍ３で配線されるため、コンタクト部ＴＣ２
を介して第２層目の金属配線層Ｍ２に落とし、さらにコ
ンタクト部ＰＬＣＴを介して、プレート電極ＰＬに接続
される。なお、サブワードドライバＳＷＤについては、
後に図１３を用いて説明する。
実施例の断面図が示されている。上記プレート電極ＰＬ
への給電は、サブワードドライバ列ＳＷＤＡとサブアレ
イＭＡＴ０との境界で行うようにされる。ビット線ＢＬ
方向に配線されたプレート電源線ＶＰＬＴは第３層目の
金属配線層Ｍ３で配線されるため、コンタクト部ＴＣ２
を介して第２層目の金属配線層Ｍ２に落とし、さらにコ
ンタクト部ＰＬＣＴを介して、プレート電極ＰＬに接続
される。なお、サブワードドライバＳＷＤについては、
後に図１３を用いて説明する。
【００４８】図８には、プレート電極に対する電圧供給
方法の他の一実施例のレイアウト図が示されている。こ
の実施例では、前記のようにセンスアンプ列ＳＡＡを挟
んで形成される一対のプレート電極ＰＬ０とＰＬ１を、
それと同一の電極材料で配線を形成して相互接続するこ
とに加えて、プレート電極に対する電源供給方法を強化
するものである。このような電源供給方法は、本願出願
人において先に開発されたたメッシュ配線技術が利用さ
れる。このメッシュ配線技術は、特開平９−１３５００
６号公報に詳細に説明されているので参照されたい。
方法の他の一実施例のレイアウト図が示されている。こ
の実施例では、前記のようにセンスアンプ列ＳＡＡを挟
んで形成される一対のプレート電極ＰＬ０とＰＬ１を、
それと同一の電極材料で配線を形成して相互接続するこ
とに加えて、プレート電極に対する電源供給方法を強化
するものである。このような電源供給方法は、本願出願
人において先に開発されたたメッシュ配線技術が利用さ
れる。このメッシュ配線技術は、特開平９−１３５００
６号公報に詳細に説明されているので参照されたい。
【００４９】図８において、列選択線ＹＳと同層の配線
層Ｍ３を用いてサブワードドラバ列ＳＷＤＡ上およびサ
ブアレイ（ＭＡＴ）上に配線され、上記列選択線ＹＳと
は直交する図の横方向にはメインワード線ＭＷＬと同層
の配線層Ｍ２を用い、それとは平行するようにサブアレ
イ上を延長させる。サブアレイ（ＭＡＴ）上において、
これらの縦横の配線はコンタクト部ＴＣ２により接続し
て、電源供給線ＶＰＬＴの抵抗値を下げることが可能で
ある。また、このような電源供給の配線方式をとること
により、前記のようなプレート電極材料を用いた相互接
続部ＰＬＳＡに加えてプレート電極ＰＬ０とＰＬ１の間
の抵抗値がいっそう小さくすることができるため、プレ
ート電極ＰＬノイズを低減可能である。
層Ｍ３を用いてサブワードドラバ列ＳＷＤＡ上およびサ
ブアレイ（ＭＡＴ）上に配線され、上記列選択線ＹＳと
は直交する図の横方向にはメインワード線ＭＷＬと同層
の配線層Ｍ２を用い、それとは平行するようにサブアレ
イ上を延長させる。サブアレイ（ＭＡＴ）上において、
これらの縦横の配線はコンタクト部ＴＣ２により接続し
て、電源供給線ＶＰＬＴの抵抗値を下げることが可能で
ある。また、このような電源供給の配線方式をとること
により、前記のようなプレート電極材料を用いた相互接
続部ＰＬＳＡに加えてプレート電極ＰＬ０とＰＬ１の間
の抵抗値がいっそう小さくすることができるため、プレ
ート電極ＰＬノイズを低減可能である。
【００５０】図９には、この発明に係るダイナミック型
ＲＡＭのワード線選択回路の電源配線の一実施例の説明
図が示されている。図９（ａ）には、前記図１４のよう
な階層ワード線方式のダイナミック型ＲＡＭに設けられ
る２つのサブアレイＭＡＴ０，ＭＡＴ１に対応した回路
が示され、図９（ｂ）は、それに対応したレイアウトが
示されている。ここでは、サブワード線ＷＬを非選択レ
ベルとする電源ＶＳＳＷＬのみを示しているが、選択レ
ベルにする昇圧電圧ＶＰＰを供給する電源線も同様に配
線すると、同様の電源配線抵抗を小さくできるという効
果が得られる。
ＲＡＭのワード線選択回路の電源配線の一実施例の説明
図が示されている。図９（ａ）には、前記図１４のよう
な階層ワード線方式のダイナミック型ＲＡＭに設けられ
る２つのサブアレイＭＡＴ０，ＭＡＴ１に対応した回路
が示され、図９（ｂ）は、それに対応したレイアウトが
示されている。ここでは、サブワード線ＷＬを非選択レ
ベルとする電源ＶＳＳＷＬのみを示しているが、選択レ
ベルにする昇圧電圧ＶＰＰを供給する電源線も同様に配
線すると、同様の電源配線抵抗を小さくできるという効
果が得られる。
【００５１】図の横方向には列選択線ＹＳと同層の配線
層Ｍ３を用いてサブワードドライバ列ＳＷＤＡ上および
サブアレイ（ＭＡＴ）上に配線され、図の縦方向にはメ
インワード線ＭＷＬと同層の配線層Ｍ２を用いてサブア
レイ上を配線される。サブアレイ上において、これらの
縦横の配線はコンタクト部ＴＣ２により接続して、電源
供給線ＶＳＳＷＬの抵抗値を下げることが可能である。
また、このような配線方式をとることにより、サブアレ
イＭＡＴ０のサブワードドライバＳＷＤ電源とＭＡＴ１
のサブワードドライバＳＷＤ電源間の抵抗値を下げるこ
とが出来る。したがって、ビット線ＢＬをセンスする際
にサブワード線ＷＬに生ずるノイズを低減でき、前記図
１等に示した実施例と同様に、１交点ＤＲＡＭアレイの
動作マージンを大きく広げることが可能になる。
層Ｍ３を用いてサブワードドライバ列ＳＷＤＡ上および
サブアレイ（ＭＡＴ）上に配線され、図の縦方向にはメ
インワード線ＭＷＬと同層の配線層Ｍ２を用いてサブア
レイ上を配線される。サブアレイ上において、これらの
縦横の配線はコンタクト部ＴＣ２により接続して、電源
供給線ＶＳＳＷＬの抵抗値を下げることが可能である。
また、このような配線方式をとることにより、サブアレ
イＭＡＴ０のサブワードドライバＳＷＤ電源とＭＡＴ１
のサブワードドライバＳＷＤ電源間の抵抗値を下げるこ
とが出来る。したがって、ビット線ＢＬをセンスする際
にサブワード線ＷＬに生ずるノイズを低減でき、前記図
１等に示した実施例と同様に、１交点ＤＲＡＭアレイの
動作マージンを大きく広げることが可能になる。
【００５２】図１０には、この発明に係るダイナミック
型メモリセルの一実施例の断面図が示されている。この
実施例では、サブワード線を積層構造としてサブワード
線の抵抗値を下げている。一例としては下層のサブワー
ド線ＷＬ（Ｄ）はポリＳｉで構成し、上層のサブワード
線ＷＬ（Ｕ）には低抵抗のタングステンを用いることが
できる。このようにサブワード線の抵抗値を下げると、
サブワード線ＷＬに生ずるノイズが高速に打ち消される
ため、サブワード線ＷＬノイズが低減される。または、
ワード線は、メインワード線とサブワード線からなる階
層構造の他に、上記のような積層構造のワード線で構成
し、それに上記４個のサブアレイ分のメモリセルを接続
するものであってもよい。この場合も、ワード線の抵抗
値を下げて、それにのるノイズを低減させるという同様
の効果が得られる。
型メモリセルの一実施例の断面図が示されている。この
実施例では、サブワード線を積層構造としてサブワード
線の抵抗値を下げている。一例としては下層のサブワー
ド線ＷＬ（Ｄ）はポリＳｉで構成し、上層のサブワード
線ＷＬ（Ｕ）には低抵抗のタングステンを用いることが
できる。このようにサブワード線の抵抗値を下げると、
サブワード線ＷＬに生ずるノイズが高速に打ち消される
ため、サブワード線ＷＬノイズが低減される。または、
ワード線は、メインワード線とサブワード線からなる階
層構造の他に、上記のような積層構造のワード線で構成
し、それに上記４個のサブアレイ分のメモリセルを接続
するものであってもよい。この場合も、ワード線の抵抗
値を下げて、それにのるノイズを低減させるという同様
の効果が得られる。
【００５３】図１１には、この発明に係るダイナミック
型ＲＡＭの基板電源の配線方法の一実施例のレイアウト
図が示されている。メモリセルが形成される基板ＰＷＥ
Ｌへの基板電圧ＶＢＢの給電は、センスアンプ列ＳＡＡ
とサブアレイＭＡＴとの境界で行なわれる。図１２には
サブアレイＭＡＴ０とＭＡＴ１の境界領域の断面図が示
されており、ワード線ＷＬの延長方向に配線されたＰＷ
ＥＬ電源線ＶＢＢは、第２層目の金属配線層Ｍ２で配線
されるため、コンタクト部ＴＣ１を介して一旦第１層目
金属配線層Ｍ１に落とされ、さらにコンタクト部ＣＯＮ
Ｔを介して、Ｐ型ウェルＰＷＥＬに接続される。
型ＲＡＭの基板電源の配線方法の一実施例のレイアウト
図が示されている。メモリセルが形成される基板ＰＷＥ
Ｌへの基板電圧ＶＢＢの給電は、センスアンプ列ＳＡＡ
とサブアレイＭＡＴとの境界で行なわれる。図１２には
サブアレイＭＡＴ０とＭＡＴ１の境界領域の断面図が示
されており、ワード線ＷＬの延長方向に配線されたＰＷ
ＥＬ電源線ＶＢＢは、第２層目の金属配線層Ｍ２で配線
されるため、コンタクト部ＴＣ１を介して一旦第１層目
金属配線層Ｍ１に落とされ、さらにコンタクト部ＣＯＮ
Ｔを介して、Ｐ型ウェルＰＷＥＬに接続される。
【００５４】センスアンプ列ＳＡＡ中にはＰチャンネル
型ＭＯＳＦＥＴＱ７，Ｑ８等を形成するためのＮ型ウェ
ルＮＷＥＬが存在するために、三重ウェル構成を用いて
深いＭＮＷＬ（ＤＷＥＬ）をセンスアンプＳＡとサブア
レイＭＡＴの下に配置した場合、メモリセルの基板とな
るＰ型ウェル領域ＰＷＥＬは、センスアンプ列ＳＡＡの
両側で分離されてしまう。したがって、一つのセンスア
ンプ列ＳＡＡ中では上記Ｎ型ウェル領域ＮＷＥＬの両側
でＰ型ウェル領域ＰＷＥＬとのコンタクトを行うと、基
板ノイズを低減することが可能となる。
型ＭＯＳＦＥＴＱ７，Ｑ８等を形成するためのＮ型ウェ
ルＮＷＥＬが存在するために、三重ウェル構成を用いて
深いＭＮＷＬ（ＤＷＥＬ）をセンスアンプＳＡとサブア
レイＭＡＴの下に配置した場合、メモリセルの基板とな
るＰ型ウェル領域ＰＷＥＬは、センスアンプ列ＳＡＡの
両側で分離されてしまう。したがって、一つのセンスア
ンプ列ＳＡＡ中では上記Ｎ型ウェル領域ＮＷＥＬの両側
でＰ型ウェル領域ＰＷＥＬとのコンタクトを行うと、基
板ノイズを低減することが可能となる。
【００５５】基板バイアス電圧ＶＢＢは、図１１の縦方
向には列選択線ＹＳと同層の配線層Ｍ３を用いてサブワ
ードドライバ列ＳＷＤＡ上およびサブアレイＭＡＴ上に
配線され、縦方向にはメインワード線ＭＷＬと同層の配
線層Ｍ２を用いてセンスアンプ列ＳＡＡ上およびサブア
レイを配線される。サブアレイ上において、これらの縦
横の配線はコンタクト部ＴＣ２を介して接続され、基板
バイアス電圧ＶＢＢを供給する電源線の抵抗値を下げる
ことが可能である。また、このような配線方式を採るこ
とにより、サブアレイＭＡＴ０とＭＡＴ１に対応したＰ
型ウェル領域ＰＷＥＬ０とＰＷＥＬ１の間の抵抗を下げ
ることが出来る。この実施例によりビット線ＢＬをセン
スアンプＳＡの増幅動作によって増幅する際に基板に生
ずるノイズを高速に打ち消して低減し、前記図１の実施
例と同様に１交点ＤＲＡＭアレイの動作マージンを大き
く広げることが可能になる。
向には列選択線ＹＳと同層の配線層Ｍ３を用いてサブワ
ードドライバ列ＳＷＤＡ上およびサブアレイＭＡＴ上に
配線され、縦方向にはメインワード線ＭＷＬと同層の配
線層Ｍ２を用いてセンスアンプ列ＳＡＡ上およびサブア
レイを配線される。サブアレイ上において、これらの縦
横の配線はコンタクト部ＴＣ２を介して接続され、基板
バイアス電圧ＶＢＢを供給する電源線の抵抗値を下げる
ことが可能である。また、このような配線方式を採るこ
とにより、サブアレイＭＡＴ０とＭＡＴ１に対応したＰ
型ウェル領域ＰＷＥＬ０とＰＷＥＬ１の間の抵抗を下げ
ることが出来る。この実施例によりビット線ＢＬをセン
スアンプＳＡの増幅動作によって増幅する際に基板に生
ずるノイズを高速に打ち消して低減し、前記図１の実施
例と同様に１交点ＤＲＡＭアレイの動作マージンを大き
く広げることが可能になる。
【００５６】図１２には、この発明に係るダイナミック
型ＲＡＭのメモリセルとセンスアンプ部の他の一実施例
の断面図が示されている。メモリセルの断面図におい
て、メモリセルの基板ＰＷＥＬを積層構造としてＰＷＥ
Ｌの抵抗を下げている。一例としては上層のメモリセル
ＭＯＳＦＥＴの動作を決める領域ＰＷＥＬＵは低濃度に
ドーピングを行ったＳｉとし、下層のＰＷＥＬＤは低抵
抗化するために、高濃度のドーピングを行ったＳｉとす
る。このように基板の抵抗を下げると、基板に生ずるノ
イズが高速に打ち消されるため基板ノイズが低減され
る。
型ＲＡＭのメモリセルとセンスアンプ部の他の一実施例
の断面図が示されている。メモリセルの断面図におい
て、メモリセルの基板ＰＷＥＬを積層構造としてＰＷＥ
Ｌの抵抗を下げている。一例としては上層のメモリセル
ＭＯＳＦＥＴの動作を決める領域ＰＷＥＬＵは低濃度に
ドーピングを行ったＳｉとし、下層のＰＷＥＬＤは低抵
抗化するために、高濃度のドーピングを行ったＳｉとす
る。このように基板の抵抗を下げると、基板に生ずるノ
イズが高速に打ち消されるため基板ノイズが低減され
る。
【００５７】図１３には、この発明に係るダイナミック
型ＲＡＭのサブワードドライバの一実施例の回路図が示
されている。この実施例では、８本のサブワード線ＷＬ
０〜ＷＬ７に対して１本のメインワード線ＭＷＬが設け
られるものであり、上記８本の中の１本のサブワード線
を選択するためにサブワード選択線ＦＸ０〜ＦＸ７とＦ
Ｘ０Ｂ〜ＦＸ７Ｂが必要になるものである。この実施例
では、１つのサブアレイに設けられたビット線をその両
側に設けられたサブワードドライバ列ＳＷＤＡにより半
分ずつを選択する。このため、同図に示された１つのサ
ブワードドライバ列上には、上記８本のサブワード線の
中の半分である４本分のサブワード線を選択するための
サブワード選択線ＦＸ１、２、５、６とＦＸ１Ｂ、２
Ｂ、５Ｂ、６Ｂの８本が延長される。
型ＲＡＭのサブワードドライバの一実施例の回路図が示
されている。この実施例では、８本のサブワード線ＷＬ
０〜ＷＬ７に対して１本のメインワード線ＭＷＬが設け
られるものであり、上記８本の中の１本のサブワード線
を選択するためにサブワード選択線ＦＸ０〜ＦＸ７とＦ
Ｘ０Ｂ〜ＦＸ７Ｂが必要になるものである。この実施例
では、１つのサブアレイに設けられたビット線をその両
側に設けられたサブワードドライバ列ＳＷＤＡにより半
分ずつを選択する。このため、同図に示された１つのサ
ブワードドライバ列上には、上記８本のサブワード線の
中の半分である４本分のサブワード線を選択するための
サブワード選択線ＦＸ１、２、５、６とＦＸ１Ｂ、２
Ｂ、５Ｂ、６Ｂの８本が延長される。
【００５８】図示しない上記サブアレイを挟んでけ反対
側に設けられたサブワードドライバ列上には、上記８本
のサブワード線の中の残り半分である４本分のサブワー
ド線を選択するためのサブワード選択線ＦＸ０、３、
４、７とＦＸ０Ｂ、３Ｂ、４Ｂ、７Ｂの８本が延長され
る。２本ずつが１組とされたサブワード線ＷＬ１とＷＬ
２及びＷＬ２とＷＬ４、ＷＬ５とＷＬ６に対応したサブ
ワードドライバが交互に設けられる。また、サブワード
線ＷＬ０は、隣接するグループ（メインワード線が異な
る）サブワード線ＷＬ７とが１組とされて２つのサブワ
ードドライバが設けられる。
側に設けられたサブワードドライバ列上には、上記８本
のサブワード線の中の残り半分である４本分のサブワー
ド線を選択するためのサブワード選択線ＦＸ０、３、
４、７とＦＸ０Ｂ、３Ｂ、４Ｂ、７Ｂの８本が延長され
る。２本ずつが１組とされたサブワード線ＷＬ１とＷＬ
２及びＷＬ２とＷＬ４、ＷＬ５とＷＬ６に対応したサブ
ワードドライバが交互に設けられる。また、サブワード
線ＷＬ０は、隣接するグループ（メインワード線が異な
る）サブワード線ＷＬ７とが１組とされて２つのサブワ
ードドライバが設けられる。
【００５９】１つのサブワードドライバＳＷＤ１は、Ｎ
チャンネル型ＭＯＳＦＥＴＱ１２とＰチャンネル型ＭＯ
ＳＦＥＴＱ１３からなるＣＭＯＳインバータ回路と、上
記Ｎチャンネル型ＭＯＳＦＥＴＱ１２に並列に設けられ
たＮチャンネル型ＭＯＳＦＥＴＱ１４から構成される。
上記Ｎチャンネル型ＭＯＳＦＥＴＱ１２とＱ１４のソー
スは、サブワード線の非選択レベルＶＳＳ（０Ｖ）に対
応した電源供給線ＶＳＳＷＬに接続される。Ｐチャンネ
ル型ＭＯＳＦＥＴＱ１３が形成されるＮウェル領域に昇
圧電圧を供給する電源供給線ＶＰＰが設けられる。これ
らの電源供給線は、前記実施例のようなメッシュ構造の
配線が用いられる。
チャンネル型ＭＯＳＦＥＴＱ１２とＰチャンネル型ＭＯ
ＳＦＥＴＱ１３からなるＣＭＯＳインバータ回路と、上
記Ｎチャンネル型ＭＯＳＦＥＴＱ１２に並列に設けられ
たＮチャンネル型ＭＯＳＦＥＴＱ１４から構成される。
上記Ｎチャンネル型ＭＯＳＦＥＴＱ１２とＱ１４のソー
スは、サブワード線の非選択レベルＶＳＳ（０Ｖ）に対
応した電源供給線ＶＳＳＷＬに接続される。Ｐチャンネ
ル型ＭＯＳＦＥＴＱ１３が形成されるＮウェル領域に昇
圧電圧を供給する電源供給線ＶＰＰが設けられる。これ
らの電源供給線は、前記実施例のようなメッシュ構造の
配線が用いられる。
【００６０】上記サブワードドライバＳＷＤ１のＣＭＯ
Ｓインバータ回路を構成するＭＯＳＦＥＴＱ１２とＱ１
３のゲートには、残り３個のサブワードドライバの同様
なＭＯＳＦＥＴのゲートと共通にメインワード線ＭＷＬ
に接続される。そして、上記４つのＣＭＯＳインバータ
回路を構成するＰチャンネル型ＭＯＳＦＥＴＱ１３のソ
ースは、それに対応するサブワード選択線ＦＸ１に接続
され、上記サブワードドライバＳＷＤ１に設けられたＭ
ＯＳＦＥＴＱ１４のゲートには、サブワード選択線ＦＸ
１Ｂが供給される。残り３つのサブワードドライバＳＷ
Ｄ２、ＳＷＤ５及びＳＷＤ６には、上記サブワード選択
線ＦＸ２とＦＸ２Ｂ、ＦＸ５とＦＸ５Ｂ、ＦＸ６とＦＸ
６Ｂにそれぞれ接続される。
Ｓインバータ回路を構成するＭＯＳＦＥＴＱ１２とＱ１
３のゲートには、残り３個のサブワードドライバの同様
なＭＯＳＦＥＴのゲートと共通にメインワード線ＭＷＬ
に接続される。そして、上記４つのＣＭＯＳインバータ
回路を構成するＰチャンネル型ＭＯＳＦＥＴＱ１３のソ
ースは、それに対応するサブワード選択線ＦＸ１に接続
され、上記サブワードドライバＳＷＤ１に設けられたＭ
ＯＳＦＥＴＱ１４のゲートには、サブワード選択線ＦＸ
１Ｂが供給される。残り３つのサブワードドライバＳＷ
Ｄ２、ＳＷＤ５及びＳＷＤ６には、上記サブワード選択
線ＦＸ２とＦＸ２Ｂ、ＦＸ５とＦＸ５Ｂ、ＦＸ６とＦＸ
６Ｂにそれぞれ接続される。
【００６１】サブワード線ＷＬ１が選択されるときは、
メインワード線ＭＷＬがロウレベルにされる。そして、
上記サブワード線ＷＬ１に対応したサブワード選択線Ｆ
Ｘ１が昇圧電圧ＶＰＰのようなハイレベルにされる。こ
れにより、サブワードドライバＳＷＤ１のＰチャンネル
型ＭＯＳＦＥＴＱ１３がオン状態となって、サブワード
選択線ＦＸ１の選択レベルＶＰＰをサブワード線ＷＬ１
に伝える。このとき、サブワードドライバＳＷＤ１にお
いて、サブワード選択線ＦＸ１ＢのロウレベルによりＭ
ＯＳＦＥＴＱ１４はオフ状態になっている。
メインワード線ＭＷＬがロウレベルにされる。そして、
上記サブワード線ＷＬ１に対応したサブワード選択線Ｆ
Ｘ１が昇圧電圧ＶＰＰのようなハイレベルにされる。こ
れにより、サブワードドライバＳＷＤ１のＰチャンネル
型ＭＯＳＦＥＴＱ１３がオン状態となって、サブワード
選択線ＦＸ１の選択レベルＶＰＰをサブワード線ＷＬ１
に伝える。このとき、サブワードドライバＳＷＤ１にお
いて、サブワード選択線ＦＸ１ＢのロウレベルによりＭ
ＯＳＦＥＴＱ１４はオフ状態になっている。
【００６２】上記メインワード線ＭＷＬがロウレベルの
選択状態にされた他のサブワードドライバＳＤＷ２、Ｓ
ＷＤ５とＳＷＤ６においては、Ｐチャンネル型ＭＯＳＦ
ＥＴがオン状態になるが、サブワード線選択線ＦＸ２
Ｂ、ＦＸ５ＢとＦＸ６Ｂのハイレベルにより、Ｎチャン
ネル型ＭＯＳＦＥＴがオン状態となって、サブワード線
ＷＬ２、ＷＬ５とＷＬ６を非選択レベルＶＳＳにする。
メインワード線ＭＷＬがハイレベルにされる非選択のサ
ブワードドライバでは、かかるメインワード線ＭＷＬの
ハイレベルによって、上記ＣＭＯＳインバータ回路のＮ
チャンネル型ＭＯＳＦＥＴがオン状態となって、各サブ
ワード線を非選択レベルＶＳＳにするものである。
選択状態にされた他のサブワードドライバＳＤＷ２、Ｓ
ＷＤ５とＳＷＤ６においては、Ｐチャンネル型ＭＯＳＦ
ＥＴがオン状態になるが、サブワード線選択線ＦＸ２
Ｂ、ＦＸ５ＢとＦＸ６Ｂのハイレベルにより、Ｎチャン
ネル型ＭＯＳＦＥＴがオン状態となって、サブワード線
ＷＬ２、ＷＬ５とＷＬ６を非選択レベルＶＳＳにする。
メインワード線ＭＷＬがハイレベルにされる非選択のサ
ブワードドライバでは、かかるメインワード線ＭＷＬの
ハイレベルによって、上記ＣＭＯＳインバータ回路のＮ
チャンネル型ＭＯＳＦＥＴがオン状態となって、各サブ
ワード線を非選択レベルＶＳＳにするものである。
【００６３】このように３個のＭＯＳＦＥＴにより、２
つのサブアレイに対応した一対のサブワード線を選択す
るので、前記１交点方式のメモリアレイ（サブアレイ）
に設けられる高密度で配置されるサブワード線ＷＬのピ
ッチに合わせてサブワードドドライバを形成することが
でき、２交点方式と同一のデザインルールを用いて理想
的にはセルサイズを７５％低減できる１交点方式に適合
させたサブワードドライバの配置が可能になる。
つのサブアレイに対応した一対のサブワード線を選択す
るので、前記１交点方式のメモリアレイ（サブアレイ）
に設けられる高密度で配置されるサブワード線ＷＬのピ
ッチに合わせてサブワードドドライバを形成することが
でき、２交点方式と同一のデザインルールを用いて理想
的にはセルサイズを７５％低減できる１交点方式に適合
させたサブワードドライバの配置が可能になる。
【００６４】上記のように２本のサブワード線ＷＬ毎
に、サブアレイＭＡＴの両側に２個ずつの組み合わせで
サブワードドライバを分散配置した場合、２つのサブワ
ードドライバを構成するＰチャンネル型ＭＯＳＦＥＴを
同一のＮ型ウェル領域に形成でき、Ｎチャンネル型ＭＯ
ＳＦＥＴを同一のＰ型ウェル領域に形成することができ
るものとなり、結果としてサブワードドライバの高集積
化を可能にするものである。このことは、前記のような
センスアンプにおいても同様に２本のビット線ＢＬ毎に
サブアレイＭＡＴの両側に２個ずつの組み合わせで分散
配置するものである。
に、サブアレイＭＡＴの両側に２個ずつの組み合わせで
サブワードドライバを分散配置した場合、２つのサブワ
ードドライバを構成するＰチャンネル型ＭＯＳＦＥＴを
同一のＮ型ウェル領域に形成でき、Ｎチャンネル型ＭＯ
ＳＦＥＴを同一のＰ型ウェル領域に形成することができ
るものとなり、結果としてサブワードドライバの高集積
化を可能にするものである。このことは、前記のような
センスアンプにおいても同様に２本のビット線ＢＬ毎に
サブアレイＭＡＴの両側に２個ずつの組み合わせで分散
配置するものである。
【００６５】図１５には、この発明る係るダイナミック
型ＲＡＭの一実施例のブロック図が示されている。この
実施例におけるダイナミック型ＲＡＭは、ＤＤＲ ＳＤ
ＲＡＭ（Double Data Rate Synchronous Dynamic Rando
m Access Memory ；以下単にＤＤＲ ＳＤＲＡＭとい
う）に向けられている。この実施例のＤＤＲ ＳＤＲＡ
Ｍは、特に制限されないが、４つのメモリバンクに対応
して４つのメモリアレイ２００Ａ〜２００Ｄが設けられ
る。４つのメモリバンク０〜３にそれぞれ対応されたメ
モリアレイ２００Ａ〜２００Ｄは、マトリクス配置され
たダイナミック型メモリセルを備え、図に従えば同一列
に配置されたメモリセルの選択端子は列毎のワード線
（図示せず）に結合され、同一行に配置されたメモリセ
ルのデータ入出力端子は行毎に相補データ線（図示せ
ず）に結合される。
型ＲＡＭの一実施例のブロック図が示されている。この
実施例におけるダイナミック型ＲＡＭは、ＤＤＲ ＳＤ
ＲＡＭ（Double Data Rate Synchronous Dynamic Rando
m Access Memory ；以下単にＤＤＲ ＳＤＲＡＭとい
う）に向けられている。この実施例のＤＤＲ ＳＤＲＡ
Ｍは、特に制限されないが、４つのメモリバンクに対応
して４つのメモリアレイ２００Ａ〜２００Ｄが設けられ
る。４つのメモリバンク０〜３にそれぞれ対応されたメ
モリアレイ２００Ａ〜２００Ｄは、マトリクス配置され
たダイナミック型メモリセルを備え、図に従えば同一列
に配置されたメモリセルの選択端子は列毎のワード線
（図示せず）に結合され、同一行に配置されたメモリセ
ルのデータ入出力端子は行毎に相補データ線（図示せ
ず）に結合される。
【００６６】上記メモリアレイ２００Ａの図示しないワ
ード線は行（ロウ）デコーダ(Row DEC) ２０１Ａによる
ロウアドレス信号のデコード結果に従って１本が選択レ
ベルに駆動される。メモリアレイ２００Ａの図示しない
相補データ線はセンスアンプ（Sense AMP)２０２Ａ及び
カラム選択回路(Column DEC)２０３ＡのＩ／Ｏ線に結合
される。センスアンプ２０２Ａは、メモリセルからのデ
ータ読出しによって夫々の相補データ線に現れる微小電
位差を検出して増幅する増幅回路である。それにおける
カラム選択回路２０３Ａは、上記相補データ線を各別に
選択して相補Ｉ／Ｏ線に導通させるためのスイッチ回路
を含む。カラムスイッチ回路はカラムデコーダ２０３Ａ
によるカラムアドレス信号のデコード結果に従って選択
動作される。
ード線は行（ロウ）デコーダ(Row DEC) ２０１Ａによる
ロウアドレス信号のデコード結果に従って１本が選択レ
ベルに駆動される。メモリアレイ２００Ａの図示しない
相補データ線はセンスアンプ（Sense AMP)２０２Ａ及び
カラム選択回路(Column DEC)２０３ＡのＩ／Ｏ線に結合
される。センスアンプ２０２Ａは、メモリセルからのデ
ータ読出しによって夫々の相補データ線に現れる微小電
位差を検出して増幅する増幅回路である。それにおける
カラム選択回路２０３Ａは、上記相補データ線を各別に
選択して相補Ｉ／Ｏ線に導通させるためのスイッチ回路
を含む。カラムスイッチ回路はカラムデコーダ２０３Ａ
によるカラムアドレス信号のデコード結果に従って選択
動作される。
【００６７】メモリアレイ２００Ｂないし２００Ｄも同
様に、ロウデコーダ２０１Ｂ〜Ｄ，センスアンプ２０３
Ｂ〜Ｄ及びカラム選択回路２０３Ｂ〜Ｄが設けられる。
上記相補Ｉ／Ｏ線は各メモリバンクに対して共通化され
て、ライトバッファを持つデータ入力回路(Din Buffer)
２１０の出力端子及びメインアンプを含むデータ出力回
路（Dout Buffer)２１１の入力端子に接続される。端子
ＤＱは、特に制限されないが、１６ビットからなるデー
タＤ０−Ｄ１５を入力又は出力するデータ入出力端子と
される。ＤＱＳバッファ（DQS Buffer) ２１５は、読み
出し動作のときに上記端子ＤＱから出力するデータのデ
ータストローブ信号を形成する。
様に、ロウデコーダ２０１Ｂ〜Ｄ，センスアンプ２０３
Ｂ〜Ｄ及びカラム選択回路２０３Ｂ〜Ｄが設けられる。
上記相補Ｉ／Ｏ線は各メモリバンクに対して共通化され
て、ライトバッファを持つデータ入力回路(Din Buffer)
２１０の出力端子及びメインアンプを含むデータ出力回
路（Dout Buffer)２１１の入力端子に接続される。端子
ＤＱは、特に制限されないが、１６ビットからなるデー
タＤ０−Ｄ１５を入力又は出力するデータ入出力端子と
される。ＤＱＳバッファ（DQS Buffer) ２１５は、読み
出し動作のときに上記端子ＤＱから出力するデータのデ
ータストローブ信号を形成する。
【００６８】アドレス入力端子から供給されるアドレス
信号Ａ０〜Ａ１４は、アドレスバッファ（Address Buff
er）２０４で一旦保持され、時系列的に入力される上記
アドレス信号のうち、ロウ系アドレス信号はロウアドレ
スバッファ(Row Address Buffer)２０５に保持され、カ
ラム系アドレス信号はカラムアドレスバッファ（Column
Address Buffer)２０６に保持される。リフレッシュカ
ウンタ(Refresh Counter) ２０８は、オートマチックリ
フレッシュ( Automatic Refresh)及びセルフリフレッシ
ュ(Self Refresh)時の行アドレスを発生する。
信号Ａ０〜Ａ１４は、アドレスバッファ（Address Buff
er）２０４で一旦保持され、時系列的に入力される上記
アドレス信号のうち、ロウ系アドレス信号はロウアドレ
スバッファ(Row Address Buffer)２０５に保持され、カ
ラム系アドレス信号はカラムアドレスバッファ（Column
Address Buffer)２０６に保持される。リフレッシュカ
ウンタ(Refresh Counter) ２０８は、オートマチックリ
フレッシュ( Automatic Refresh)及びセルフリフレッシ
ュ(Self Refresh)時の行アドレスを発生する。
【００６９】例えば、２５６Ｍビットのような記憶容量
を持つ場合、カラムアドレス信号としては、２ビット単
位でのメモリアクセスを行うようにする場合には、アド
レス信号Ａ１４を入力するアドレス端子が設けられる。
×４ビット構成では、アドレス信号Ａ１１まで有効とさ
れ、×８ビット構成ではアドレス信号Ａ１０までが有効
とされ、×１６ビット構成ではアドレス信号Ａ９までが
有効とされる。６４Ｍビットのような記憶容量の場合に
は、×４ビット構成では、アドレス信号Ａ１０まで有効
とされ、×８ビット構成ではアドレス信号Ａ９までが有
効とされ、そして図のように×１６ビット構成ではアド
レス信号Ａ８までが有効とされる。
を持つ場合、カラムアドレス信号としては、２ビット単
位でのメモリアクセスを行うようにする場合には、アド
レス信号Ａ１４を入力するアドレス端子が設けられる。
×４ビット構成では、アドレス信号Ａ１１まで有効とさ
れ、×８ビット構成ではアドレス信号Ａ１０までが有効
とされ、×１６ビット構成ではアドレス信号Ａ９までが
有効とされる。６４Ｍビットのような記憶容量の場合に
は、×４ビット構成では、アドレス信号Ａ１０まで有効
とされ、×８ビット構成ではアドレス信号Ａ９までが有
効とされ、そして図のように×１６ビット構成ではアド
レス信号Ａ８までが有効とされる。
【００７０】上記カラムアドレスバッファ２０６の出力
は、カラムアドレスカウンタ（Column Address Counte
r) ２０７のプリセットデータとして供給され、列（カ
ラム）アドレスカウンタ２０７は後述のコマンドなどで
指定されるバーストモードにおいて上記プリセットデー
タとしてのカラムアドレス信号、又はそのカラムアドレ
ス信号を順次インクリメントした値を、カラムデコーダ
２０３Ａ〜２０３Ｄに向けて出力する。
は、カラムアドレスカウンタ（Column Address Counte
r) ２０７のプリセットデータとして供給され、列（カ
ラム）アドレスカウンタ２０７は後述のコマンドなどで
指定されるバーストモードにおいて上記プリセットデー
タとしてのカラムアドレス信号、又はそのカラムアドレ
ス信号を順次インクリメントした値を、カラムデコーダ
２０３Ａ〜２０３Ｄに向けて出力する。
【００７１】モードレジスタ(Mode Register) ２１３
は、各種動作モード情報を保持する。上記ロウデコーダ
(Row Decoder) ２０１ＡないしＤは、バンクセレクト
（Bank Select)回路２１２で指定されたバンクに対応し
たもののみが動作し、ワード線の選択動作を行わせる。
コントロール回路（Control Logic)２０９は、特に制限
されないが、クロック信号ＣＬＫ、／ＣＬＫ（記号／は
これが付された信号がロウイネーブルの信号であること
を意味する）、クロックイネーブル信号ＣＫＥ、チップ
セレクト信号／ＣＳ、カラムアドレスストローブ信号／
ＣＡＳ、ロウアドレスストローブ信号／ＲＡＳ、及びラ
イトイネーブル信号／ＷＥなどの外部制御信号と、／Ｄ
Ｍ及びＤＱＳとモードレジスタ２１３を介したアドレス
信号とが供給され、それらの信号のレベルの変化やタイ
ミングなどに基づいてＤＤＲ ＳＤＲＡＭの動作モード
及び上記回路ブロックの動作を制御するための内部タイ
ミング信号を形成するもので、それぞれに信号に対等し
た入力バッファを備える。
は、各種動作モード情報を保持する。上記ロウデコーダ
(Row Decoder) ２０１ＡないしＤは、バンクセレクト
（Bank Select)回路２１２で指定されたバンクに対応し
たもののみが動作し、ワード線の選択動作を行わせる。
コントロール回路（Control Logic)２０９は、特に制限
されないが、クロック信号ＣＬＫ、／ＣＬＫ（記号／は
これが付された信号がロウイネーブルの信号であること
を意味する）、クロックイネーブル信号ＣＫＥ、チップ
セレクト信号／ＣＳ、カラムアドレスストローブ信号／
ＣＡＳ、ロウアドレスストローブ信号／ＲＡＳ、及びラ
イトイネーブル信号／ＷＥなどの外部制御信号と、／Ｄ
Ｍ及びＤＱＳとモードレジスタ２１３を介したアドレス
信号とが供給され、それらの信号のレベルの変化やタイ
ミングなどに基づいてＤＤＲ ＳＤＲＡＭの動作モード
及び上記回路ブロックの動作を制御するための内部タイ
ミング信号を形成するもので、それぞれに信号に対等し
た入力バッファを備える。
【００７２】クロック信号ＣＬＫと／ＣＬＫは、クロッ
クバッファを介してＤＬＬ回路２１４に入力され、内部
クロックが発生される。上記内部クロックは、特に制限
されないが、データ出力回路２１１とＤＱＳバッファ２
１５の入力信号として用いられる。また、上記クロック
バッファを介したクロック信号はデータ入力回路２１０
や、列アドレスカウンタ２０７に供給されるクロック端
子に供給される。
クバッファを介してＤＬＬ回路２１４に入力され、内部
クロックが発生される。上記内部クロックは、特に制限
されないが、データ出力回路２１１とＤＱＳバッファ２
１５の入力信号として用いられる。また、上記クロック
バッファを介したクロック信号はデータ入力回路２１０
や、列アドレスカウンタ２０７に供給されるクロック端
子に供給される。
【００７３】他の外部入力信号は当該内部クロック信号
の立ち上がりエッジに同期して有意とされる。チップセ
レクト信号／ＣＳはそのロウレベルによってコマンド入
力サイクルの開始を指示する。チップセレクト信号／Ｃ
Ｓがハイレベルのとき（チップ非選択状態）やその他の
入力は意味を持たない。但し、後述するメモリバンクの
選択状態やバースト動作などの内部動作はチップ非選択
状態への変化によって影響されない。／ＲＡＳ，／ＣＡ
Ｓ，／ＷＥの各信号は通常のＤＲＡＭにおける対応信号
とは機能が相違し、後述するコマンドサイクルを定義す
るときに有意の信号とされる。
の立ち上がりエッジに同期して有意とされる。チップセ
レクト信号／ＣＳはそのロウレベルによってコマンド入
力サイクルの開始を指示する。チップセレクト信号／Ｃ
Ｓがハイレベルのとき（チップ非選択状態）やその他の
入力は意味を持たない。但し、後述するメモリバンクの
選択状態やバースト動作などの内部動作はチップ非選択
状態への変化によって影響されない。／ＲＡＳ，／ＣＡ
Ｓ，／ＷＥの各信号は通常のＤＲＡＭにおける対応信号
とは機能が相違し、後述するコマンドサイクルを定義す
るときに有意の信号とされる。
【００７４】クロックイネーブル信号ＣＫＥは次のクロ
ック信号の有効性を指示する信号であり、当該信号ＣＫ
Ｅがハイレベルであれば次のクロック信号ＣＬＫの立ち
上がりエッジが有効とされ、ロウレベルのときには無効
とされる。なお、リードモードにおいて、データ出力回
路２１１に対するアウトプットイネーブルの制御を行う
外部制御信号／ＯＥを設けた場合には、かかる信号／Ｏ
Ｅもコントロール回路２０９に供給され、その信号が例
えばハイレベルのときにはデータ出力回路２１１は高出
力インピーダンス状態にされる。
ック信号の有効性を指示する信号であり、当該信号ＣＫ
Ｅがハイレベルであれば次のクロック信号ＣＬＫの立ち
上がりエッジが有効とされ、ロウレベルのときには無効
とされる。なお、リードモードにおいて、データ出力回
路２１１に対するアウトプットイネーブルの制御を行う
外部制御信号／ＯＥを設けた場合には、かかる信号／Ｏ
Ｅもコントロール回路２０９に供給され、その信号が例
えばハイレベルのときにはデータ出力回路２１１は高出
力インピーダンス状態にされる。
【００７５】上記ロウアドレス信号は、クロック信号Ｃ
ＬＫ（内部クロック信号）の立ち上がりエッジに同期す
る後述のロウアドレスストローブ・バンクアクティブコ
マンドサイクルにおけるＡ０〜Ａ１１のレベルによって
定義される。
ＬＫ（内部クロック信号）の立ち上がりエッジに同期す
る後述のロウアドレスストローブ・バンクアクティブコ
マンドサイクルにおけるＡ０〜Ａ１１のレベルによって
定義される。
【００７６】アドレス信号Ａ１２とＡ１３は、上記ロウ
アドレスストローブ・バンクアクティブコマンドサイク
ルにおいてバンク選択信号とみなされる。即ち、Ａ１２
とＡ１３の組み合わせにより、４つのメモリバンク０〜
３のうちの１つが選択される。メモリバンクの選択制御
は、特に制限されないが、選択メモリバンク側のロウデ
コーダのみの活性化、非選択メモリバンク側のカラムス
イッチ回路の全非選択、選択メモリバンク側のみのデー
タ入力回路２１０及びデータ出力回路への接続などの処
理によって行うことができる。
アドレスストローブ・バンクアクティブコマンドサイク
ルにおいてバンク選択信号とみなされる。即ち、Ａ１２
とＡ１３の組み合わせにより、４つのメモリバンク０〜
３のうちの１つが選択される。メモリバンクの選択制御
は、特に制限されないが、選択メモリバンク側のロウデ
コーダのみの活性化、非選択メモリバンク側のカラムス
イッチ回路の全非選択、選択メモリバンク側のみのデー
タ入力回路２１０及びデータ出力回路への接続などの処
理によって行うことができる。
【００７７】上記カラムアドレス信号は、前記のように
２５６Ｍビットで×１６ビット構成の場合には、クロッ
ク信号ＣＬＫ（内部クロック）の立ち上がりエッジに同
期するリード又はライトコマンド（後述のカラムアドレ
ス・リードコマンド、カラムアドレス・ライトコマン
ド）サイクルにおけるＡ０〜Ａ９のレベルによって定義
される。そして、この様にして定義されたカラムアドレ
スはバーストアクセスのスタートアドレスとされる。
２５６Ｍビットで×１６ビット構成の場合には、クロッ
ク信号ＣＬＫ（内部クロック）の立ち上がりエッジに同
期するリード又はライトコマンド（後述のカラムアドレ
ス・リードコマンド、カラムアドレス・ライトコマン
ド）サイクルにおけるＡ０〜Ａ９のレベルによって定義
される。そして、この様にして定義されたカラムアドレ
スはバーストアクセスのスタートアドレスとされる。
【００７８】次に、コマンドによって指示されるＳＤＲ
ＡＭの主な動作モードを説明する。 （１）モードレジスタセットコマンド（Ｍｏ） 上記モードレジスタ３０をセットするためのコマンドで
あり、／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ＝ロウレベ
ルによって当該コマンド指定され、セットすべきデータ
（レジスタセットデータ）はＡ０〜Ａ１１を介して与え
られる。レジスタセットデータは、特に制限されない
が、バーストレングス、ＣＡＳレイテンシイ、ライトモ
ードなどとされる。特に制限されないが、設定可能なバ
ーストレングスは、２，４，８とされ、設定可能なＣＡ
Ｓレイテンシイは２，２．５とされ、設定可能なライト
モードは、バーストライトとシングルライトとされる。
ＡＭの主な動作モードを説明する。 （１）モードレジスタセットコマンド（Ｍｏ） 上記モードレジスタ３０をセットするためのコマンドで
あり、／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ＝ロウレベ
ルによって当該コマンド指定され、セットすべきデータ
（レジスタセットデータ）はＡ０〜Ａ１１を介して与え
られる。レジスタセットデータは、特に制限されない
が、バーストレングス、ＣＡＳレイテンシイ、ライトモ
ードなどとされる。特に制限されないが、設定可能なバ
ーストレングスは、２，４，８とされ、設定可能なＣＡ
Ｓレイテンシイは２，２．５とされ、設定可能なライト
モードは、バーストライトとシングルライトとされる。
【００７９】上記ＣＡＳレイテンシイは、後述のカラム
アドレス・リードコマンドによって指示されるリード動
作において／ＣＡＳの立ち下がりから出力バッファ２１
１の出力動作までに内部クロック信号の何サイクル分を
費やすかを指示するものである。読出しデータが確定す
るまでにはデータ読出しのための内部動作時間が必要と
され、それを内部クロック信号の使用周波数に応じて設
定するためのものである。換言すれば、周波数の高い内
部クロック信号を用いる場合にはＣＡＳレイテンシイを
相対的に大きな値に設定し、周波数の低い内部クロック
信号を用いる場合にはＣＡＳレイテンシイを相対的に小
さな値に設定する。
アドレス・リードコマンドによって指示されるリード動
作において／ＣＡＳの立ち下がりから出力バッファ２１
１の出力動作までに内部クロック信号の何サイクル分を
費やすかを指示するものである。読出しデータが確定す
るまでにはデータ読出しのための内部動作時間が必要と
され、それを内部クロック信号の使用周波数に応じて設
定するためのものである。換言すれば、周波数の高い内
部クロック信号を用いる場合にはＣＡＳレイテンシイを
相対的に大きな値に設定し、周波数の低い内部クロック
信号を用いる場合にはＣＡＳレイテンシイを相対的に小
さな値に設定する。
【００８０】（２）ロウアドレスストローブ・バンクア
クティブコマンド（Ａｃ） これは、ロウアドレスストローブの指示とＡ１２とＡ１
３によるメモリバンクの選択を有効にするコマンドであ
り、／ＣＳ，／ＲＡＳ＝ロウレベル、／ＣＡＳ，／ＷＥ
＝ハイレベルによって指示され、このときＡ０〜Ａ９に
供給されるアドレスがロウアドレス信号として、Ａ１２
とＡ１３に供給される信号がメモリバンクの選択信号と
して取り込まれる。取り込み動作は上述のように内部ク
ロック信号の立ち上がりエッジに同期して行われる。例
えば、当該コマンドが指定されると、それによって指定
されるメモリバンクにおけるワード線が選択され、当該
ワード線に接続されたメモリセルがそれぞれ対応する相
補データ線に導通される。
クティブコマンド（Ａｃ） これは、ロウアドレスストローブの指示とＡ１２とＡ１
３によるメモリバンクの選択を有効にするコマンドであ
り、／ＣＳ，／ＲＡＳ＝ロウレベル、／ＣＡＳ，／ＷＥ
＝ハイレベルによって指示され、このときＡ０〜Ａ９に
供給されるアドレスがロウアドレス信号として、Ａ１２
とＡ１３に供給される信号がメモリバンクの選択信号と
して取り込まれる。取り込み動作は上述のように内部ク
ロック信号の立ち上がりエッジに同期して行われる。例
えば、当該コマンドが指定されると、それによって指定
されるメモリバンクにおけるワード線が選択され、当該
ワード線に接続されたメモリセルがそれぞれ対応する相
補データ線に導通される。
【００８１】（３）カラムアドレス・リードコマンド
（Ｒｅ） このコマンドは、バーストリード動作を開始するために
必要なコマンドであると共に、カラムアドレスストロー
ブの指示を与えるコマンドであり、／ＣＳ，／ＣＡＳ＝
ロウレベル、／ＲＡＳ，／ＷＥ＝ハイレベルによって指
示され、このときＡ０〜Ａ９（×１６ビット構成の場
合）に供給されるカラムアドレスがカラムアドレス信号
として取り込まれる。これによって取り込まれたカラム
アドレス信号はバーストスタートアドレスとしてカラム
アドレスカウンタ２０７に供給される。
（Ｒｅ） このコマンドは、バーストリード動作を開始するために
必要なコマンドであると共に、カラムアドレスストロー
ブの指示を与えるコマンドであり、／ＣＳ，／ＣＡＳ＝
ロウレベル、／ＲＡＳ，／ＷＥ＝ハイレベルによって指
示され、このときＡ０〜Ａ９（×１６ビット構成の場
合）に供給されるカラムアドレスがカラムアドレス信号
として取り込まれる。これによって取り込まれたカラム
アドレス信号はバーストスタートアドレスとしてカラム
アドレスカウンタ２０７に供給される。
【００８２】これによって指示されたバーストリード動
作においては、その前にロウアドレスストローブ・バン
クアクティブコマンドサイクルでメモリバンクとそれに
おけるワード線の選択が行われており、当該選択ワード
線のメモリセルは、内部クロック信号に同期してカラム
アドレスカウンタ２０７から出力されるアドレス信号に
従って順次選択されて連続的に読出される。連続的に読
出されるデータ数は上記バーストレングスによって指定
された個数とされる。また、出力バッファ２１１からの
データ読出し開始は上記ＣＡＳレイテンシイで規定され
る内部クロック信号のサイクル数を待って行われる。
作においては、その前にロウアドレスストローブ・バン
クアクティブコマンドサイクルでメモリバンクとそれに
おけるワード線の選択が行われており、当該選択ワード
線のメモリセルは、内部クロック信号に同期してカラム
アドレスカウンタ２０７から出力されるアドレス信号に
従って順次選択されて連続的に読出される。連続的に読
出されるデータ数は上記バーストレングスによって指定
された個数とされる。また、出力バッファ２１１からの
データ読出し開始は上記ＣＡＳレイテンシイで規定され
る内部クロック信号のサイクル数を待って行われる。
【００８３】（４）カラムアドレス・ライトコマンド
（Ｗｒ） 当該コマンドは、／ＣＳ，／ＣＡＳ，／ＷＥ＝ロウレベ
ル、／ＲＡＳ＝ハイレベルによって指示され、このとき
Ａ０〜Ａ９に供給されるアドレスがカラムアドレス信号
として取り込まれる。これによって取り込まれたカラム
アドレス信号はバーストライトにおいてはバーストスタ
ートアドレスとしてカラムアドレスカウンタ２０７に供
給される。これによって指示されたバーストライト動作
の手順もバーストリード動作と同様に行われる。但し、
ライト動作にはＣＡＳレイテンシイはなく、ライトデー
タの取り込みは当該カラムアドレス・ライトコマンドサ
イクルの１クロック後から開始される。
（Ｗｒ） 当該コマンドは、／ＣＳ，／ＣＡＳ，／ＷＥ＝ロウレベ
ル、／ＲＡＳ＝ハイレベルによって指示され、このとき
Ａ０〜Ａ９に供給されるアドレスがカラムアドレス信号
として取り込まれる。これによって取り込まれたカラム
アドレス信号はバーストライトにおいてはバーストスタ
ートアドレスとしてカラムアドレスカウンタ２０７に供
給される。これによって指示されたバーストライト動作
の手順もバーストリード動作と同様に行われる。但し、
ライト動作にはＣＡＳレイテンシイはなく、ライトデー
タの取り込みは当該カラムアドレス・ライトコマンドサ
イクルの１クロック後から開始される。
【００８４】（５）プリチャージコマンド（Ｐｒ） これはＡ１２とＡ１３によって選択されたメモリバンク
に対するプリチャージ動作の開始コマンドとされ、／Ｃ
Ｓ，／ＲＡＳ，／ＷＥ＝ロウレベル、／ＣＡＳ＝ハイレ
ベルによって指示される。
に対するプリチャージ動作の開始コマンドとされ、／Ｃ
Ｓ，／ＲＡＳ，／ＷＥ＝ロウレベル、／ＣＡＳ＝ハイレ
ベルによって指示される。
【００８５】（６）オートリフレッシュコマンド このコマンドはオートリフレッシュを開始するために必
要とされるコマンドであり、／ＣＳ，／ＲＡＳ，／ＣＡ
Ｓ＝ロウレベル、／ＷＥ，ＣＫＥ＝ハイレベルによって
指示される。
要とされるコマンドであり、／ＣＳ，／ＲＡＳ，／ＣＡ
Ｓ＝ロウレベル、／ＷＥ，ＣＫＥ＝ハイレベルによって
指示される。
【００８６】（７）ノーオペレーションコマンド（Ｎｏ
ｐ） これは実質的な動作を行わないこと指示するコマンドで
あり、／ＣＳ＝ロウレベル、／ＲＡＳ，／ＣＡＳ，／Ｗ
Ｅのハイレベルによって指示される。
ｐ） これは実質的な動作を行わないこと指示するコマンドで
あり、／ＣＳ＝ロウレベル、／ＲＡＳ，／ＣＡＳ，／Ｗ
Ｅのハイレベルによって指示される。
【００８７】ＤＤＲ ＳＤＲＡＭにおいては、１つのメ
モリバンクでバースト動作が行われているとき、その途
中で別のメモリバンクを指定して、ロウアドレスストロ
ーブ・バンクアクティブコマンドが供給されると、当該
実行中の一方のメモリバンクでの動作には何ら影響を与
えることなく、当該別のメモリバンクにおけるロウアド
レス系の動作が可能にされる。
モリバンクでバースト動作が行われているとき、その途
中で別のメモリバンクを指定して、ロウアドレスストロ
ーブ・バンクアクティブコマンドが供給されると、当該
実行中の一方のメモリバンクでの動作には何ら影響を与
えることなく、当該別のメモリバンクにおけるロウアド
レス系の動作が可能にされる。
【００８８】したがって、例えば１６ビットからなるデ
ータ入出力端子においてデータＤ０−Ｄ１５が衝突しな
い限り、処理が終了していないコマンド実行中に、当該
実行中のコマンドが処理対象とするメモリバンクとは異
なるメモリバンクに対するプリチャージコマンド、ロウ
アドレスストローブ・バンクアクティブコマンドを発行
して、内部動作を予め開始させることが可能である。こ
の実施例のＤＤＲ ＳＤＲＡＭは、上記のように１６ビ
ットの単位でのメモリアクセスを行い、Ａ０〜Ａ１１の
アドレスにより約４Ｍのアドレスを持ち、４つのメモリ
バンクで構成されることから、全体では約２５６Ｍビッ
ト（４Ｍ×４バンク×１６ビット）のような記憶容量を
持つようにされる。
ータ入出力端子においてデータＤ０−Ｄ１５が衝突しな
い限り、処理が終了していないコマンド実行中に、当該
実行中のコマンドが処理対象とするメモリバンクとは異
なるメモリバンクに対するプリチャージコマンド、ロウ
アドレスストローブ・バンクアクティブコマンドを発行
して、内部動作を予め開始させることが可能である。こ
の実施例のＤＤＲ ＳＤＲＡＭは、上記のように１６ビ
ットの単位でのメモリアクセスを行い、Ａ０〜Ａ１１の
アドレスにより約４Ｍのアドレスを持ち、４つのメモリ
バンクで構成されることから、全体では約２５６Ｍビッ
ト（４Ｍ×４バンク×１６ビット）のような記憶容量を
持つようにされる。
【００８９】ＤＤＲ ＳＤＲＡＭの詳細な読み出し動作
は、次の通りである。チップセレクト／ＣＳ, ／ＲＡ
Ｓ、／ＣＡＳ、ライトイネーブル／ＷＥの各信号はＣＬ
Ｋ信号に同期して入力される。／ＲＡＳ＝０と同時に行
アドレスとバンク選択信号が入力され、それぞれロウア
ドレスバファ２０５とバンクセレクト回路２１２で保持
される。バンクセレクト回路２１２で指定されたバンク
のロウデコーダ２１０がロウアドレス信号をデコードし
てメモリセルアレイ２００から行全体のデータが微小信
号として出力される。出力された微小信号はセンスアン
プ２０２によって増幅, 保持される。指定されたバンク
はアクティブ（Active）になる。
は、次の通りである。チップセレクト／ＣＳ, ／ＲＡ
Ｓ、／ＣＡＳ、ライトイネーブル／ＷＥの各信号はＣＬ
Ｋ信号に同期して入力される。／ＲＡＳ＝０と同時に行
アドレスとバンク選択信号が入力され、それぞれロウア
ドレスバファ２０５とバンクセレクト回路２１２で保持
される。バンクセレクト回路２１２で指定されたバンク
のロウデコーダ２１０がロウアドレス信号をデコードし
てメモリセルアレイ２００から行全体のデータが微小信
号として出力される。出力された微小信号はセンスアン
プ２０２によって増幅, 保持される。指定されたバンク
はアクティブ（Active）になる。
【００９０】行アドレス入力から３ＣＬＫ後、ＣＡＳ＝
０と同時に列アドレスとバンク選択信号が入力され、そ
れぞれがカラムアドレスバッファ２０６とバンクセレク
ト回路２１２で保持される。指定されたバンクがアクテ
ィブであれば、保持された列アドレスがカラムアドレス
カウンタ２０７から出力され、カラムデコーダ２０３が
列を選択する。選択されたデータがセンスアンプ２０２
から出力される。このとき出力されるデータは２組分で
ある（×４ビット構成では８ビット、×１６ビット構成
では３２ビット）。
０と同時に列アドレスとバンク選択信号が入力され、そ
れぞれがカラムアドレスバッファ２０６とバンクセレク
ト回路２１２で保持される。指定されたバンクがアクテ
ィブであれば、保持された列アドレスがカラムアドレス
カウンタ２０７から出力され、カラムデコーダ２０３が
列を選択する。選択されたデータがセンスアンプ２０２
から出力される。このとき出力されるデータは２組分で
ある（×４ビット構成では８ビット、×１６ビット構成
では３２ビット）。
【００９１】センスアンプ２０２から出力されたデータ
はデータバスＤａｔａＢｕｓを介してデータ出力回路２
１１からチップ外へ出力される。出力タイミングはＤＬ
Ｌ２１４から出力されるＱＣＬＫの立上がり、立ち下が
りの両エッジに同期する。この時、上記のように２組分
のデータはパラレル→シリアル変換され、１組分×２の
データとなる。データ出力と同時に、ＤＱＳバッファ２
１５からデータストローブ信号ＤＱＳが出力される。モ
ードレジスタ２１３に保存されているバースト長が４以
上の場合、カラムアドレスカウンタ２０７は自動的にア
ドレスをインクリメントされて、次の列データを読み出
すようにされる。
はデータバスＤａｔａＢｕｓを介してデータ出力回路２
１１からチップ外へ出力される。出力タイミングはＤＬ
Ｌ２１４から出力されるＱＣＬＫの立上がり、立ち下が
りの両エッジに同期する。この時、上記のように２組分
のデータはパラレル→シリアル変換され、１組分×２の
データとなる。データ出力と同時に、ＤＱＳバッファ２
１５からデータストローブ信号ＤＱＳが出力される。モ
ードレジスタ２１３に保存されているバースト長が４以
上の場合、カラムアドレスカウンタ２０７は自動的にア
ドレスをインクリメントされて、次の列データを読み出
すようにされる。
【００９２】上記ＤＬＬ２１４の役割は、データ出力回
路２１１と、ＤＱＳバッファ２１５の動作クロックを生
成する。上記データ出力回路２１１とＤＱＳバッファ２
１５は、ＤＬＬ２１４で生成された内部クロック信号が
入力されてから、実際にデータ信号やデータストローブ
信号が出力されるまでに時間がかかる。そのため、適当
なレプリカ回路を用いて内部クロック信号の位相を外部
ＣＬＫよりも進める事により、データ信号やデータスト
ローブ信号の位相を外部クロックＣＬＫに一致させる。
したがって、上記ＤＱＳバッファは、上記のようなデー
タ出力動作以外のときには、出力ハイインピーダンス状
態にされる。
路２１１と、ＤＱＳバッファ２１５の動作クロックを生
成する。上記データ出力回路２１１とＤＱＳバッファ２
１５は、ＤＬＬ２１４で生成された内部クロック信号が
入力されてから、実際にデータ信号やデータストローブ
信号が出力されるまでに時間がかかる。そのため、適当
なレプリカ回路を用いて内部クロック信号の位相を外部
ＣＬＫよりも進める事により、データ信号やデータスト
ローブ信号の位相を外部クロックＣＬＫに一致させる。
したがって、上記ＤＱＳバッファは、上記のようなデー
タ出力動作以外のときには、出力ハイインピーダンス状
態にされる。
【００９３】書き込み動作のときには、上記ＤＤＲ Ｓ
ＤＲＡＭのＤＱＳバッファ２１５が出力ハイインピーダ
ンス状態であるので、上記端子ＤＱＳにはマクロプロセ
ッサ等のようなデータ処理装置からデータストローブ信
号ＤＱＳが入力され、端子ＤＱにはそれに同期した書き
込みデータが入力される。データ入力回路２１０は、上
記端子ＤＱから入力された書き込みデータを、上記端子
ＤＱＳから入力されたデータストローブ信号に基づいて
形成されたクロック信号により、前記のようにシリアル
に取り込み、クロック信号ＣＬＫに同期してパラレルに
変換して、データバスＤａｔａＢｕｓを介して選択され
たメモリバンクに伝えられて、かかるメモリバンクの選
択されたメモリセルに書き込まれる。
ＤＲＡＭのＤＱＳバッファ２１５が出力ハイインピーダ
ンス状態であるので、上記端子ＤＱＳにはマクロプロセ
ッサ等のようなデータ処理装置からデータストローブ信
号ＤＱＳが入力され、端子ＤＱにはそれに同期した書き
込みデータが入力される。データ入力回路２１０は、上
記端子ＤＱから入力された書き込みデータを、上記端子
ＤＱＳから入力されたデータストローブ信号に基づいて
形成されたクロック信号により、前記のようにシリアル
に取り込み、クロック信号ＣＬＫに同期してパラレルに
変換して、データバスＤａｔａＢｕｓを介して選択され
たメモリバンクに伝えられて、かかるメモリバンクの選
択されたメモリセルに書き込まれる。
【００９４】上記のようなＤＤＲ ＳＤＲＡＭに本願発
明を適用することによって、メモリチッチの小型化を図
りつつ、高速な書き込みと読み出しが可能な半導体メモ
リを構成することができるものとなる。
明を適用することによって、メモリチッチの小型化を図
りつつ、高速な書き込みと読み出しが可能な半導体メモ
リを構成することができるものとなる。
【００９５】上記の実施例から得られる作用効果は、下
記の通りである。 （１） 複数からなるダイナミック型メモリセルのアド
レス選択端子にそれぞれ接続されてなる複数のワード線
と、複数からなる上記ダイナミック型メモリセルの入出
力端子にそれぞれ接続され、互いに逆方向に配置されて
なる複数の相補ビット線対と、動作タイミング信号に対
応して動作電圧が与えられ、上記相補ビット線対の電圧
差をそれぞれ増幅する複数からなるラッチ回路からなる
センスアンプ列とを備えたダイナミック型ＲＡＭにおい
て、上記センスアンプ列を中心にして両側に設けられた
複数からなる上記ダイナミック型メモリセルのアドレス
選択ＭＯＳＦＥＴと情報記憶キャパシタとの接続点であ
る蓄積ノードに対向して設けられた共通電極を、それ自
身を利用した配線手段により上記センスアンプ列におけ
る回路接続を確保しつつ相互に接続することにより、セ
ンスアンプ列を挟んで設けられる２つのプレート電極に
生ずる相補ノイズを相殺させて大幅に減少させることが
可能になるという効果が得られる。
記の通りである。 （１） 複数からなるダイナミック型メモリセルのアド
レス選択端子にそれぞれ接続されてなる複数のワード線
と、複数からなる上記ダイナミック型メモリセルの入出
力端子にそれぞれ接続され、互いに逆方向に配置されて
なる複数の相補ビット線対と、動作タイミング信号に対
応して動作電圧が与えられ、上記相補ビット線対の電圧
差をそれぞれ増幅する複数からなるラッチ回路からなる
センスアンプ列とを備えたダイナミック型ＲＡＭにおい
て、上記センスアンプ列を中心にして両側に設けられた
複数からなる上記ダイナミック型メモリセルのアドレス
選択ＭＯＳＦＥＴと情報記憶キャパシタとの接続点であ
る蓄積ノードに対向して設けられた共通電極を、それ自
身を利用した配線手段により上記センスアンプ列におけ
る回路接続を確保しつつ相互に接続することにより、セ
ンスアンプ列を挟んで設けられる２つのプレート電極に
生ずる相補ノイズを相殺させて大幅に減少させることが
可能になるという効果が得られる。
【００９６】（２） 上記に加えて、上記ダイナミック
型メモリセルとして記憶キャパシタが上記ビット線の上
層に形成されものとすることにより、センスアンプ列を
挟んで相互に接続する配線の加工が容易となって、プレ
ート電極自身を利用した配線手段のいっそうの低抵抗化
を実現できるという効果が得られる。
型メモリセルとして記憶キャパシタが上記ビット線の上
層に形成されものとすることにより、センスアンプ列を
挟んで相互に接続する配線の加工が容易となって、プレ
ート電極自身を利用した配線手段のいっそうの低抵抗化
を実現できるという効果が得られる。
【００９７】（３） 上記に加えて、記憶キャパシタの
下部電極が層間絶縁膜の孔の内壁に形成されたシリンダ
ー形状とすることにより、キャパシタ部以外のプレート
電極が平坦にできるから、センスアンプ列を挟んで相互
に接続する配線のパターンニングが容易となって、プレ
ート電極自身を利用した配線手段のいっそうの低抵抗化
を実現できるという効果が得られる。
下部電極が層間絶縁膜の孔の内壁に形成されたシリンダ
ー形状とすることにより、キャパシタ部以外のプレート
電極が平坦にできるから、センスアンプ列を挟んで相互
に接続する配線のパターンニングが容易となって、プレ
ート電極自身を利用した配線手段のいっそうの低抵抗化
を実現できるという効果が得られる。
【００９８】（４） 上記に加えて、共通電極をルテニ
ウム又はＴｉＮ上にタングステンを積層した積層膜によ
り形成することによって、そのシート抵抗値を下げるこ
とができ、プレート電極に生ずる相補ノイズをより効果
的に相殺させることができるという効果が得られる。
ウム又はＴｉＮ上にタングステンを積層した積層膜によ
り形成することによって、そのシート抵抗値を下げるこ
とができ、プレート電極に生ずる相補ノイズをより効果
的に相殺させることができるという効果が得られる。
【００９９】（５） 上記に加えて、上記センスアンプ
列には上記相補ビット線対に上記センスアンプの動作電
圧の中間電圧を供給するプリチャージ回路と、ゲートに
Ｙ選択信号を受けて上記センスアンプ列に沿って延長さ
れる相補入出力線と相補ビット線とを接続するカラムス
イッチＭＯＳＦＥＴを設けることにより、相補ビット線
を適宜に分割することができ、大記憶容量化を図りつ
つ、センスアンプのセンス動作に必要な信号量を確保す
ることができるという効果が得られる。
列には上記相補ビット線対に上記センスアンプの動作電
圧の中間電圧を供給するプリチャージ回路と、ゲートに
Ｙ選択信号を受けて上記センスアンプ列に沿って延長さ
れる相補入出力線と相補ビット線とを接続するカラムス
イッチＭＯＳＦＥＴを設けることにより、相補ビット線
を適宜に分割することができ、大記憶容量化を図りつ
つ、センスアンプのセンス動作に必要な信号量を確保す
ることができるという効果が得られる。
【０１００】（６） 上記に加えて、上記ワード線をメ
インワード線と、かかるメインワード線の延長方向にお
いて複数に分割されてなるサブワード線とかなる階層構
造とし、上記相補ビット線をその延長方向において複数
に分割し、上記分割されたサブワード線に対応してサブ
ワードドライバを設け、上記分割された相補ビット線に
対して上記センスアンプ列を設け、上記サブワード線を
上記メインワード線に対して複数を割り当てて、上記サ
ブワードドライバにより上記メインワード線の信号とサ
ブワード選択線の信号により上記複数のうちの１つのサ
ブワード線を選択することにより、大記憶容量化を図り
つつ、センスアンプのセンス動作に必要な信号量を確保
することができるという効果が得られる。
インワード線と、かかるメインワード線の延長方向にお
いて複数に分割されてなるサブワード線とかなる階層構
造とし、上記相補ビット線をその延長方向において複数
に分割し、上記分割されたサブワード線に対応してサブ
ワードドライバを設け、上記分割された相補ビット線に
対して上記センスアンプ列を設け、上記サブワード線を
上記メインワード線に対して複数を割り当てて、上記サ
ブワードドライバにより上記メインワード線の信号とサ
ブワード選択線の信号により上記複数のうちの１つのサ
ブワード線を選択することにより、大記憶容量化を図り
つつ、センスアンプのセンス動作に必要な信号量を確保
することができるという効果が得られる。
【０１０１】（７） 上記に加えて、上記共通電極を上
記ダイナミック型メモリセルが形成されるメモリアレイ
上を含んで網目状に形成された電源供給線により上記セ
ンスアンプの動作電圧の中間電圧に対応した電圧を供給
することにより、プレート電極に生ずる相補ノイズをよ
りいっそう効果的に相殺させることができるというこう
が得られる。
記ダイナミック型メモリセルが形成されるメモリアレイ
上を含んで網目状に形成された電源供給線により上記セ
ンスアンプの動作電圧の中間電圧に対応した電圧を供給
することにより、プレート電極に生ずる相補ノイズをよ
りいっそう効果的に相殺させることができるというこう
が得られる。
【０１０２】（８） 上記に加えて、網目状の電源供給
線を第１方向に延びるよう形成された最上層の第１の金
属配線層と、上記第１方向とは直交する第２方向に延び
るよう形成された上記最上層の下層に形成された第２の
金属配線層とを用いることにより、他の配線に制約され
ることなく上記電源供給線を形成することができるとい
う効果が得られる。
線を第１方向に延びるよう形成された最上層の第１の金
属配線層と、上記第１方向とは直交する第２方向に延び
るよう形成された上記最上層の下層に形成された第２の
金属配線層とを用いることにより、他の配線に制約され
ることなく上記電源供給線を形成することができるとい
う効果が得られる。
【０１０３】（９） 複数からなるダイナミック型メモ
リセルのアドレス選択端子にそれぞれ接続されてなる複
数のワード線と、複数からなる上記ダイナミック型メモ
リセルの入出力端子にそれぞれ接続され、互いに逆方向
に配置されてなる複数の相補ビット線対と、動作タイミ
ング信号に対応して動作電圧が与えられ、上記相補ビッ
ト線対の電圧差をそれぞれ増幅する複数からなるラッチ
回路からなるセンスアンプ列とを備えたダイナミック型
ＲＡＭにおいて、上記センスアンプ列を中心にして両側
に設けられた複数からなる上記ダイナミック型メモリセ
ルのアドレス選択ＭＯＳＦＥＴと情報記憶キャパシタと
の接続点である蓄積ノードに対向して設けられた共通電
極を、それと同一の材料を利用した配線手段により上記
センスアンプ列における回路接続を確保しつつ相互に接
続することにより、センスアンプ列を挟んで設けられる
２つのプレート電極に生ずる相補ノイズを相殺させて大
幅に減少させることが可能になるという効果が得られ
る。
リセルのアドレス選択端子にそれぞれ接続されてなる複
数のワード線と、複数からなる上記ダイナミック型メモ
リセルの入出力端子にそれぞれ接続され、互いに逆方向
に配置されてなる複数の相補ビット線対と、動作タイミ
ング信号に対応して動作電圧が与えられ、上記相補ビッ
ト線対の電圧差をそれぞれ増幅する複数からなるラッチ
回路からなるセンスアンプ列とを備えたダイナミック型
ＲＡＭにおいて、上記センスアンプ列を中心にして両側
に設けられた複数からなる上記ダイナミック型メモリセ
ルのアドレス選択ＭＯＳＦＥＴと情報記憶キャパシタと
の接続点である蓄積ノードに対向して設けられた共通電
極を、それと同一の材料を利用した配線手段により上記
センスアンプ列における回路接続を確保しつつ相互に接
続することにより、センスアンプ列を挟んで設けられる
２つのプレート電極に生ずる相補ノイズを相殺させて大
幅に減少させることが可能になるという効果が得られ
る。
【０１０４】（１０） 複数からなるダイナミック型メ
モリセルのアドレス選択端子にそれぞれ接続されてなる
複数のワード線と、複数からなる上記ダイナミック型メ
モリセルの入出力端子にそれぞれ接続され、互いに逆方
向に配置されてなる複数の相補ビット線対と、動作タイ
ミング信号に対応して動作電圧が与えられ、上記相補ビ
ット線対の電圧差をそれぞれ増幅する複数からなるラッ
チ回路からなるセンスアンプ列とを備えたダイナミック
型ＲＡＭにおいて、上記センスアンプ列を中心にして両
側に設けられた複数からなる上記ダイナミック型メモリ
セルのアドレス選択ＭＯＳＦＥＴと情報記憶キャパシタ
との接続点である蓄積ノードに対向して設けられた共通
電極を、それと同一の工程で形成された配線手段により
上記センスアンプ列における回路接続を確保しつつ相互
に接続することにより、センスアンプ列を挟んで設けら
れる２つのプレート電極に生ずる相補ノイズを相殺させ
て大幅に減少させることが可能になるという効果が得ら
れる。
モリセルのアドレス選択端子にそれぞれ接続されてなる
複数のワード線と、複数からなる上記ダイナミック型メ
モリセルの入出力端子にそれぞれ接続され、互いに逆方
向に配置されてなる複数の相補ビット線対と、動作タイ
ミング信号に対応して動作電圧が与えられ、上記相補ビ
ット線対の電圧差をそれぞれ増幅する複数からなるラッ
チ回路からなるセンスアンプ列とを備えたダイナミック
型ＲＡＭにおいて、上記センスアンプ列を中心にして両
側に設けられた複数からなる上記ダイナミック型メモリ
セルのアドレス選択ＭＯＳＦＥＴと情報記憶キャパシタ
との接続点である蓄積ノードに対向して設けられた共通
電極を、それと同一の工程で形成された配線手段により
上記センスアンプ列における回路接続を確保しつつ相互
に接続することにより、センスアンプ列を挟んで設けら
れる２つのプレート電極に生ずる相補ノイズを相殺させ
て大幅に減少させることが可能になるという効果が得ら
れる。
【０１０５】（１１） 複数からなるダイナミック型メ
モリセルのアドレス選択端子にそれぞれ接続されてなる
複数のワード線と、複数からなる上記ダイナミック型メ
モリセルの入出力端子にそれぞれ接続され、互いに逆方
向に配置されてなる複数の相補ビット線対と、動作タイ
ミング信号に対応して動作電圧が与えられ、上記相補ビ
ット線対の電圧差をそれぞれ増幅する複数からなるラッ
チ回路からなるセンスアンプ列とを備えたダイナミック
型ＲＡＭにおいて、上記センスアンプ列を中心にして両
側に設けられた複数からなる上記ダイナミック型メモリ
セルのアドレス選択ＭＯＳＦＥＴと情報記憶キャパシタ
との接続点である蓄積ノードに対向して設けられた共通
電極を、それと同一の層で形成された配線手段により上
記センスアンプ列における回路接続を確保しつつ相互に
接続することにより、センスアンプ列を挟んで設けられ
る２つのプレート電極に生ずる相補ノイズを相殺させて
大幅に減少させることが可能になるという効果が得られ
る。
モリセルのアドレス選択端子にそれぞれ接続されてなる
複数のワード線と、複数からなる上記ダイナミック型メ
モリセルの入出力端子にそれぞれ接続され、互いに逆方
向に配置されてなる複数の相補ビット線対と、動作タイ
ミング信号に対応して動作電圧が与えられ、上記相補ビ
ット線対の電圧差をそれぞれ増幅する複数からなるラッ
チ回路からなるセンスアンプ列とを備えたダイナミック
型ＲＡＭにおいて、上記センスアンプ列を中心にして両
側に設けられた複数からなる上記ダイナミック型メモリ
セルのアドレス選択ＭＯＳＦＥＴと情報記憶キャパシタ
との接続点である蓄積ノードに対向して設けられた共通
電極を、それと同一の層で形成された配線手段により上
記センスアンプ列における回路接続を確保しつつ相互に
接続することにより、センスアンプ列を挟んで設けられ
る２つのプレート電極に生ずる相補ノイズを相殺させて
大幅に減少させることが可能になるという効果が得られ
る。
【０１０６】（１２） 複数からなるダイナミック型メ
モリセルのアドレス選択端子にそれぞれ接続されてなる
複数のワード線と、複数からなる上記ダイナミック型メ
モリセルの入出力端子にそれぞれ接続され、互いに逆方
向に配置されてなる複数の相補ビット線対と、動作タイ
ミング信号に対応して動作電圧が与えられ、上記相補ビ
ット線対の電圧差をそれぞれ増幅する複数からなるラッ
チ回路からなるセンスアンプ列とを備えた１交点方式の
ダイナミック型ＲＡＭにおいて、上記ダイナミック型メ
モリセルが形成されるメモリアレイ上を含んで網目状に
電源供給線を設けることにより、上記電源供給線により
それに対応した電圧が供給されるプレート電極、基板及
びワード線の選択レベルや非選択レベルに生ずるノイズ
を低減させることによって、１交点ＤＲＡＭアレイによ
る高集積化を生かしつつ動作マージンを大きく広げるこ
とが可能になるという効果が得られる。
モリセルのアドレス選択端子にそれぞれ接続されてなる
複数のワード線と、複数からなる上記ダイナミック型メ
モリセルの入出力端子にそれぞれ接続され、互いに逆方
向に配置されてなる複数の相補ビット線対と、動作タイ
ミング信号に対応して動作電圧が与えられ、上記相補ビ
ット線対の電圧差をそれぞれ増幅する複数からなるラッ
チ回路からなるセンスアンプ列とを備えた１交点方式の
ダイナミック型ＲＡＭにおいて、上記ダイナミック型メ
モリセルが形成されるメモリアレイ上を含んで網目状に
電源供給線を設けることにより、上記電源供給線により
それに対応した電圧が供給されるプレート電極、基板及
びワード線の選択レベルや非選択レベルに生ずるノイズ
を低減させることによって、１交点ＤＲＡＭアレイによ
る高集積化を生かしつつ動作マージンを大きく広げるこ
とが可能になるという効果が得られる。
【０１０７】（１３） 上記に加えて、上記ワード線を
メインワード線と、かかるメインワード線の延長方向に
おいて複数に分割されてなるサブワード線とかなる階層
構造とし、上記相補ビット線をその延長方向において複
数に分割し、上記分割されたサブワード線に対応してサ
ブワードドライバを設け、上記分割された相補ビット線
に対して上記センスアンプ列を設け、上記サブワード線
を上記メインワード線に対して複数を割り当てて、上記
サブワードドライバにより上記メインワード線の信号と
サブワード選択線の信号により上記複数のうちの１つの
サブワード線を選択することにより、大記憶容量化を図
りつつ、センスアンプのセンス動作に必要な信号量を確
保することができるという効果が得られる。
メインワード線と、かかるメインワード線の延長方向に
おいて複数に分割されてなるサブワード線とかなる階層
構造とし、上記相補ビット線をその延長方向において複
数に分割し、上記分割されたサブワード線に対応してサ
ブワードドライバを設け、上記分割された相補ビット線
に対して上記センスアンプ列を設け、上記サブワード線
を上記メインワード線に対して複数を割り当てて、上記
サブワードドライバにより上記メインワード線の信号と
サブワード選択線の信号により上記複数のうちの１つの
サブワード線を選択することにより、大記憶容量化を図
りつつ、センスアンプのセンス動作に必要な信号量を確
保することができるという効果が得られる。
【０１０８】（１４） 上記に加えて、上記電源供給線
を上記サブワード線の非選択レベルに対応した動作電圧
を上記サブワードドライバに供給するものとすることに
より、サブワード線の浮き上がりを防止してメモリセル
の情報保持時間を確保することができるという効果が得
られる。
を上記サブワード線の非選択レベルに対応した動作電圧
を上記サブワードドライバに供給するものとすることに
より、サブワード線の浮き上がりを防止してメモリセル
の情報保持時間を確保することができるという効果が得
られる。
【０１０９】（１５） 上記に加えて、上記電源供給線
を上記サブワード線の選択レベルに対応した動作電圧を
上記サブワードドライバに供給するものとすることによ
り、サブワード線の選択レベルを確保でき、メモリセル
の情報電荷のフル書き込みを確保することができ、結果
として情報保持時間を確保することができるという効果
が得られる。
を上記サブワード線の選択レベルに対応した動作電圧を
上記サブワードドライバに供給するものとすることによ
り、サブワード線の選択レベルを確保でき、メモリセル
の情報電荷のフル書き込みを確保することができ、結果
として情報保持時間を確保することができるという効果
が得られる。
【０１１０】（１６） 上記に加えて、上記電源供給線
を上記記憶キャパシタの上記蓄積ノードに対向して設け
られた共通電極に与えられる所定の電圧とすることによ
り、センスアンプ列を挟んで設けられる２つのプレート
電極に生ずる相補ノイズを相殺させることが可能になる
という効果が得られる。
を上記記憶キャパシタの上記蓄積ノードに対向して設け
られた共通電極に与えられる所定の電圧とすることによ
り、センスアンプ列を挟んで設けられる２つのプレート
電極に生ずる相補ノイズを相殺させることが可能になる
という効果が得られる。
【０１１１】（１７） 上記に加えて、上記電源供給線
を上記ダイナミック型ＲＡＭのアドレス選択ＭＯＳＦＥ
Ｔが形成された半導体領域に基板バイアス電圧を供給す
るものとすることにより、基板電圧の安定化が図られ基
板との寄生容量を介したビット線等にのるノイズを低減
させることができるという効果が得られる。
を上記ダイナミック型ＲＡＭのアドレス選択ＭＯＳＦＥ
Ｔが形成された半導体領域に基板バイアス電圧を供給す
るものとすることにより、基板電圧の安定化が図られ基
板との寄生容量を介したビット線等にのるノイズを低減
させることができるという効果が得られる。
【０１１２】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、セン
スアンプ列を挟んで設けられる一対のサブアレイが形成
される基板（Ｐ型ウェル）自身を用いてセンスアンプ列
を適宜に貫通させるようなスリット構造とし、かかる半
導体領域によって相互に接続するものであってもよい。
ダイナミック型ＲＡＭの入出力インターフェイスは、前
記のようなＤＤＲ ＳＤＲＡＭに限定されるものではな
く、ＳＤＲＡＭ等種々の実施形態を採ることができる。
この発明は、１交点方式のダイナミック型ＲＡＭ及び半
導体装置に広く利用することができる。
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、セン
スアンプ列を挟んで設けられる一対のサブアレイが形成
される基板（Ｐ型ウェル）自身を用いてセンスアンプ列
を適宜に貫通させるようなスリット構造とし、かかる半
導体領域によって相互に接続するものであってもよい。
ダイナミック型ＲＡＭの入出力インターフェイスは、前
記のようなＤＤＲ ＳＤＲＡＭに限定されるものではな
く、ＳＤＲＡＭ等種々の実施形態を採ることができる。
この発明は、１交点方式のダイナミック型ＲＡＭ及び半
導体装置に広く利用することができる。
【０１１３】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。複数からなるダイナミック型メモリセ
ルのアドレス選択端子にそれぞれ接続されてなる複数の
ワード線と、複数からなる上記ダイナミック型メモリセ
ルの入出力端子にそれぞれ接続され、互いに逆方向に配
置されてなる複数の相補ビット線対と、動作タイミング
信号に対応して動作電圧が与えられ、上記相補ビット線
対の電圧差をそれぞれ増幅する複数からなるラッチ回路
からなるセンスアンプ列とを備えたダイナミック型ＲＡ
Ｍにおいて、上記センスアンプ列を中心にして両側に設
けられた複数からなる上記ダイナミック型メモリセルの
アドレス選択ＭＯＳＦＥＴと情報記憶キャパシタとの接
続点である蓄積ノードに対向して設けられた共通電極
を、それ自身を利用した配線手段により上記センスアン
プ列における回路接続を確保しつつ相互に接続すること
により、センスアンプ列を挟んで設けられる２つのプレ
ート電極に生ずる相補ノイズを相殺させて大幅に減少さ
せることが可能になる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。複数からなるダイナミック型メモリセ
ルのアドレス選択端子にそれぞれ接続されてなる複数の
ワード線と、複数からなる上記ダイナミック型メモリセ
ルの入出力端子にそれぞれ接続され、互いに逆方向に配
置されてなる複数の相補ビット線対と、動作タイミング
信号に対応して動作電圧が与えられ、上記相補ビット線
対の電圧差をそれぞれ増幅する複数からなるラッチ回路
からなるセンスアンプ列とを備えたダイナミック型ＲＡ
Ｍにおいて、上記センスアンプ列を中心にして両側に設
けられた複数からなる上記ダイナミック型メモリセルの
アドレス選択ＭＯＳＦＥＴと情報記憶キャパシタとの接
続点である蓄積ノードに対向して設けられた共通電極
を、それ自身を利用した配線手段により上記センスアン
プ列における回路接続を確保しつつ相互に接続すること
により、センスアンプ列を挟んで設けられる２つのプレ
ート電極に生ずる相補ノイズを相殺させて大幅に減少さ
せることが可能になる。
【図１】この発明に係るダイナミック型ＲＡＭの一実施
例を示す構成図である。
例を示す構成図である。
【図２】この発明に係るダイナミック型ＲＡＭのメモリ
セルの一実施例を示す説明図である。
セルの一実施例を示す説明図である。
【図３】この発明に係るダイナミック型ＲＡＭのセンス
アンプ部の一実施例を示す回路図である。
アンプ部の一実施例を示す回路図である。
【図４】この発明に係るダイナミック型ＲＡＭのセンス
アンプ部の一実施例を示す下層のレイアウト図である。
アンプ部の一実施例を示す下層のレイアウト図である。
【図５】この発明に係るダイナミック型ＲＡＭのセンス
アンプ部の一実施例を示す上層のレイアウト図である。
アンプ部の一実施例を示す上層のレイアウト図である。
【図６】図５における一部断面構造図である。
【図７】この発明に係るダイナミック型ＲＡＭのサブワ
ードドライバ部の一実施例を示す断面図である。
ードドライバ部の一実施例を示す断面図である。
【図８】この発明に係るダイナミック型ＲＡＭのプレー
ト電極に対する電圧供給方法の他の一実施例を示すレイ
アウト図である。
ト電極に対する電圧供給方法の他の一実施例を示すレイ
アウト図である。
【図９】この発明に係るダイナミック型ＲＡＭのワード
線選択回路に対する電源配線の一実施例の説明図であ
る。
線選択回路に対する電源配線の一実施例の説明図であ
る。
【図１０】この発明に係るダイナミック型メモリセルの
一実施例を示す断面図である。
一実施例を示す断面図である。
【図１１】この発明に係るダイナミック型ＲＡＭの基板
電源の配線方法の一実施例を示すレイアウト図である。
電源の配線方法の一実施例を示すレイアウト図である。
【図１２】この発明に係るダイナミック型ＲＡＭのメモ
リセルとセンスアンプ部の他の一実施例を示す断面図で
ある。
リセルとセンスアンプ部の他の一実施例を示す断面図で
ある。
【図１３】この発明に係るダイナミック型ＲＡＭのサブ
ワードドライバの一実施例を示す回路図である。
ワードドライバの一実施例を示す回路図である。
【図１４】この発明が適用されるダイナミック型ＲＡＭ
の一実施例を示す概略レイアウト図である。
の一実施例を示す概略レイアウト図である。
【図１５】この発明る係るダイナミック型ＲＡＭの一実
施例を示すブロック図である。
施例を示すブロック図である。
【図１６】本願発明者によって検討された１交点方式の
メモリアレイとそれに発生するノイズの説明図である。
メモリアレイとそれに発生するノイズの説明図である。
ＳＡＡ…センスアンプ列、ＳＷＤＡ…サブワードドライ
バ列、ＭＡＴ１，ＭＡＴ２…サブアレイ（メモリマッ
ト）、ＳＡ…センスアンプ、ＳＷＤ…サブワードドライ
バ、ＰＬ０，ＰＬ１…プレート電極、ＰＬＳＡ…配線、
ＭＷＬ…メインワード線、ＷＬ…サブワード線、ＢＬ…
ビット線、ＡＣＴ…活性領域、ＴＣ１，ＴＣ２…コンタ
クト部、ＳＮ…蓄積ノード、ＣＯＮＴ…コンタクト部、
ＣＰ…容量絶縁膜、ＢＬＣＴ…コンタクト部、Ｍ１〜Ｍ
３…金属配線層、ＦＸ０〜ＦＸ７Ｂ…サブワード選択
線、Ｑ１〜Ｑ１１…ＭＯＳＦＥＴ、１０…メモリチッ
プ、１１…アレイ制御回路、１２…メインワードドライ
バ、１３…カラムデコーダ、１５…サブアレイ（メモリ
マット）、１６…センスアンプ、１７…サブワードドラ
イバ、１８…交差領域、２００Ａ〜Ｄ…メモリアレイ、
２０１Ａ〜Ｄ…ロウデコーダ、２０２Ａ〜Ｄ…センスア
ンプ、２０３Ａ〜Ｄ…カラムデコーダ、２０４…アドレ
スバッファ、２０５…ロウアドレスバッファ、２０６…
カラムアドレスバッファ、２０７…カラムアドレスカウ
ンタ、２０８…リフレッシュカウンタ、２０９…コント
ロール回路、２１０…データ入力回路、２１１…データ
出力回路、２１２…バンクセレクト回路、２１３…モー
ドレジスタ、２１４…ＤＬＬ、２１４…ＤＱＳバッファ
バ列、ＭＡＴ１，ＭＡＴ２…サブアレイ（メモリマッ
ト）、ＳＡ…センスアンプ、ＳＷＤ…サブワードドライ
バ、ＰＬ０，ＰＬ１…プレート電極、ＰＬＳＡ…配線、
ＭＷＬ…メインワード線、ＷＬ…サブワード線、ＢＬ…
ビット線、ＡＣＴ…活性領域、ＴＣ１，ＴＣ２…コンタ
クト部、ＳＮ…蓄積ノード、ＣＯＮＴ…コンタクト部、
ＣＰ…容量絶縁膜、ＢＬＣＴ…コンタクト部、Ｍ１〜Ｍ
３…金属配線層、ＦＸ０〜ＦＸ７Ｂ…サブワード選択
線、Ｑ１〜Ｑ１１…ＭＯＳＦＥＴ、１０…メモリチッ
プ、１１…アレイ制御回路、１２…メインワードドライ
バ、１３…カラムデコーダ、１５…サブアレイ（メモリ
マット）、１６…センスアンプ、１７…サブワードドラ
イバ、１８…交差領域、２００Ａ〜Ｄ…メモリアレイ、
２０１Ａ〜Ｄ…ロウデコーダ、２０２Ａ〜Ｄ…センスア
ンプ、２０３Ａ〜Ｄ…カラムデコーダ、２０４…アドレ
スバッファ、２０５…ロウアドレスバッファ、２０６…
カラムアドレスバッファ、２０７…カラムアドレスカウ
ンタ、２０８…リフレッシュカウンタ、２０９…コント
ロール回路、２１０…データ入力回路、２１１…データ
出力回路、２１２…バンクセレクト回路、２１３…モー
ドレジスタ、２１４…ＤＬＬ、２１４…ＤＱＳバッファ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 木村 勝高 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 竹村 理一郎 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 高橋 継雄 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 中村 吉孝 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 5B024 AA03 BA02 BA05 BA09 CA09 CA21 5F083 AD31 AD48 AD49 GA12 JA39 JA40 KA03 KA20 LA01 LA03 LA12 LA19 LA30 MA06 MA17 MA20
Claims (20)
- 【請求項１】 ＭＯＳＦＥＴとキャパシタとからなり、
上記ＭＯＳＦＥＴのゲートが選択端子とされ、一方のソ
ース，ドレインが入出力端子とされ、他方のソース，ド
レインが上記キャパシタの蓄積ノードと接続されてなる
ダイナミック型メモリセルの複数個と、 複数からなる上記ダイナミック型メモリセルの上記選択
端子にそれぞれ接続されてなる複数のワード線と、 複数からなる上記ダイナミック型メモリセルの上記入出
力端子にそれぞれ接続され、一端を中心にして互いに逆
方向に延長されるよう配置されてなる複数の相補ビット
線対と、 上記相補ビット線対の一端側に配置されて、かかる相補
ビット線の電圧差をそれぞれ増幅する複数からなるラッ
チ回路からなるセンスアンプ列とを備え、 上記センスアンプ列を中心にして両側に設けられた複数
からなる上記ダイナミック型メモリセルのキャパシタの
上記蓄積ノードに対向して設けられた共通電極を、それ
自身を利用した配線手段により接続してなることを特徴
とするダイナミック型ＲＡＭ。 - 【請求項２】 請求項１において、 上記ダイナミック型メモリセルは、記憶キャパシタが上
記ビット線の上層に形成されるものであることを特徴と
するダイナミック型ＲＡＭ。 - 【請求項３】 請求項１又は２において、 上記キャパシタは、キャパシタの一方の電極が層間絶縁
膜の孔の内壁に形成されたシリンダー形状であることを
特徴とするダイナミック型ＲＡＭ。 - 【請求項４】 請求項１ないし３のいずれかにおいて、 上記共通電極は、ルテニウム又はＴｉＮ上にタングステ
ンを積層した積層膜により形成してなることを特徴とす
るダイナミック型ＲＡＭ。 - 【請求項５】 請求項１ないし４のいずれかにおいて、 上記ダイナミック型ＲＡＭは、上記センスアンプ列に沿
って延長された相補入出力線を含み、 上記センスアンプ列は、上記相補ビット線対に上記セン
スアンプの動作電圧の中間電圧を供給するプリチャージ
回路と、 ゲートにＹ選択信号を受け、上記相補ビット線対と上記
相補入出力線との間に設けられたスイッチＭＯＳＦＥＴ
とを含むものであることを特徴とするダイナミック型Ｒ
ＡＭ。 - 【請求項６】 請求項１ないし４のいずれかにおいて、 上記ワード線は、メインワード線と、かかるメインワー
ド線の延長方向において複数に分割されてなるサブワー
ド線とからなり、 上記分割されたサブワード線に対応してサブワードドラ
イバが設けられ、 上記サブワード線は、上記メインワード線に対して複数
が割り当てられ、 上記サブワードドライバは、上記メインワード線の信号
とサブワード選択線の信号とを受けて上記複数のうちの
１つのサブワード線を選択するものであることを特徴と
するダイナミック型ＲＡＭ。 - 【請求項７】 請求項６において、 上記共通電極は、上記ダイナミック型メモリセルが形成
されるメモリアレイ上を含んで網目状に形成された電源
供給線により上記センスアンプ列の各ラッチ回路の動作
電圧の中間電圧に対応したバイアス電圧が供給されるも
のであることを特徴とするダイナミック型ＲＡＭ。 - 【請求項８】 請求項７において、 上記網目状の電源供給線は、第１方向に延びるよう形成
された最上層の第１の金属配線層と、上記第１方向とは
直交する第２方向に延びるよう形成れた上記最上層の下
層に形成される第２の金属配線層とにより構成されるも
のであることを特徴とするダイナミック型ＲＡＭ。 - 【請求項９】 ＭＯＳＦＥＴとキャパシタとからなり、
上記ＭＯＳＦＥＴのゲートが選択端子とされ、一方のソ
ース，ドレインが入出力端子とされ、他方のソース，ド
レインが上記キャパシタの蓄積ノードと接続されてなる
ダイナミック型メモリセルの複数個と、複数からなる上
記ダイナミック型メモリセルの上記選択端子にそれぞれ
接続されてなる複数のワード線と、複数からなる上記ダ
イナミック型メモリセルの上記入出力端子にそれぞれ接
続されてなる複数の相補ビット線対とからそれぞれ構成
された第１メモリマット及び第２メモリマットと、 一対の入出力端子から互いに逆方向に延長するよう配置
されてなる上記第１メモリマットと第２メモリマットの
上記相補ビット線対の電圧差をそれぞれ増幅する複数か
らなるラッチ回路からなるセンスアンプ列と、 上記第１メモリアレイのキャパシタの上記蓄積ノードに
対して設けられた第１電極と、 上記第２メモリアレイのキャパシタの上記蓄積ノードに
対して設けられた第２電極と、 上記第１電極と第２電極と同一の材料で形成され、かつ
両者をセンスアンプ列を挟んで相互に接続する接続部と
を備えてなることを特徴とするダイナミック型ＲＡＭ。 - 【請求項１０】 ＭＯＳＦＥＴとキャパシタとからな
り、上記ＭＯＳＦＥＴのゲートが選択端子とされ、一方
のソース，ドレインが入出力端子とされ、他方のソー
ス，ドレインが上記キャパシタの蓄積ノードと接続され
てなるダイナミック型メモリセルの複数個と、複数から
なる上記ダイナミック型メモリセルの上記選択端子にそ
れぞれ接続されてなる複数のワード線と、複数からなる
上記ダイナミック型メモリセルの上記入出力端子にそれ
ぞれ接続されてなる複数の相補ビット線対とからそれぞ
れ構成された第１メモリマット及び第２メモリマット
と、 一対の入出力端子から互いに逆方向に延長するよう配置
されてなる上記第１メモリマットと第２メモリマットの
上記相補ビット線対の電圧差をそれぞれ増幅する複数か
らなるラッチ回路からなるセンスアンプ列と、 上記第１メモリアレイのキャパシタの上記蓄積ノードに
対して設けられた第１電極と、 上記第２メモリアレイのキャパシタの上記蓄積ノードに
対して設けられた第２電極と、 上記第１電極と第２電極と同一の工程で形成され、かつ
両者をセンスアンプ列を挟んで相互に接続する接続部と
を備えてなることを特徴とするダイナミック型ＲＡＭ。 - 【請求項１１】 ＭＯＳＦＥＴとキャパシタとからな
り、上記ＭＯＳＦＥＴのゲートが選択端子とされ、一方
のソース，ドレインが入出力端子とされ、他方のソー
ス，ドレインが上記キャパシタの蓄積ノードと接続され
てなるダイナミック型メモリセルの複数個と、複数から
なる上記ダイナミック型メモリセルの上記選択端子にそ
れぞれ接続されてなる複数のワード線と、複数からなる
上記ダイナミック型メモリセルの上記入出力端子にそれ
ぞれ接続されてなる複数の相補ビット線対とからそれぞ
れ構成された第１メモリマット及び第２メモリマット
と、 一対の入出力端子から互いに逆方向に延長するよう配置
されてなる上記第１メモリマットと第２メモリマットの
上記相補ビット線対の電圧差をそれぞれ増幅する複数か
らなるラッチ回路からなるセンスアンプ列と、 上記第１メモリマットのキャパシタの上記蓄積ノードに
対して設けられた第１電極と、 上記第２メモリマットのキャパシタの上記蓄積ノードに
対して設けられた第２電極と、 上記第１電極と第２電極と同一の層で形成され、かつ両
者をセンスアンプ列を挟んで相互に接続する接続部とを
備えてなることを特徴とするダイナミック型ＲＡＭ。 - 【請求項１２】 ＭＯＳＦＥＴとキャパシタとからな
り、上記ＭＯＳＦＥＴのゲートが選択端子とされ、一方
のソース，ドレインが入出力端子とされ、他方のソー
ス，ドレインが上記キャパシタの蓄積ノードと接続され
てなるダイナミック型メモリセルの複数個と、 複数からなる上記ダイナミック型メモリセルの上記選択
端子にそれぞれ接続されてなる複数のワード線と、 複数からなる上記ダイナミック型メモリセルの上記入出
力端子にそれぞれ接続されてなる複数の相補ビット線対
と、 一対の入出力端子から互いに逆方向に延長するよう配置
されてなる上記相補ビット線対の電圧差をそれぞれ増幅
する複数からなるラッチ回路からなるセンスアンプ列と
を備え、 上記ダイナミック型メモリセルが形成されるメモリアレ
イ上を含んで網目状に電圧供給線が設けられてなること
を特徴とするダイナミック型ＲＡＭ。 - 【請求項１３】 請求項１２において、 上記ワード線は、メインワード線と、かかるメインワー
ド線の延長方向において複数に分割されてなるサブワー
ド線とからなり、 上記分割されたサブワード線に対応してサブワードドラ
イバが設けられ、 上記サブワード線は、上記メインワード線に対して複数
が割り当てられ、 上記サブワードドライバは、上記メインワード線の信号
とサブワード選択線の信号とを受けて上記複数のうちの
１つのサブワード線を選択するものであることを特徴と
するダイナミック型ＲＡＭ。 - 【請求項１４】 請求項１２において、 上記ダイナミック型ＲＡＭは、更に複数のワード線に結
合されたワードドライバを含み、 上記電圧供給線は、上記ワード線の非選択レベルに対応
した動作電圧を上記ワードドライバに供給するものであ
ることを特徴とするダイナミック型ＲＡＭ。 - 【請求項１５】 請求項１２において、 上記ダイナミック型ＲＡＭは、更に複数のワード線に結
合されたワードドライバを含み、 上記電圧供給線は、上記ワード線の選択レベルに対応し
た動作電圧を上記ワードドライバに供給するものである
ことを特徴とするダイナミック型ＲＡＭ。 - 【請求項１６】 請求項２３において、 上記電圧供給線は、上記キャパシタの上記蓄積ノードに
対して設けられた共通電極に与えられる電圧を供給する
ものであることを特徴とするダイナミック型ＲＡＭ。 - 【請求項１７】 請求項１２において、 上記電電圧給線は、上記ダイナミック型メモリセルを構
成するＭＯＳＦＥＴが形成された半導体領域に基板バイ
アス電圧を供給するものであることを特徴とするダイナ
ミック型ＲＡＭ。 - 【請求項１８】 複数の第１ビット線と、複数の第１ワ
ード線と、上記複数の第１ビット線と上記複数の第１ワ
ード線に結合された複数の第１メモリセルを含む第１メ
モリマットと、 複数の第２ビット線と、複数の第２ワード線と、上記複
数の第２ビット線と上記複数の第２ワード線との交点に
結合された複数の第２メモリセルを含む第２メモリマッ
トと、 上記第１メモリマットと上記第２メモリマットとの問の
領域に形成される複数センスアンプとを含み、 上記複数のセンスアンプの各々は、上記複数の第１ビッ
ト線のうちの対応する１つと上記複数の第２ビット線の
うちの対応する１つに結合され、 上記複数の第１メモリセルの各々は、第１及び第２電極
を有する第１容量と、上記複数の第１ワード線のうちの
対応する１つに結合されたゲートと、その一方が上記複
数の第１ビット線のうちの対応する１つに結合されその
他方が上記第１容量の上記第１電極に緯合されたソース
−ドレイン経路とを有する第１トランジスタとを含み、 上記複数の第２メモリセルの各々は、第３及び第４電極
を有する第２容量と、上記複数の第２ワード線のうちの
対応する１つに結合されたゲートと、その―方が上記複
数の第２ビット線のうちの対応する１つに結合されその
他方が上記第２容量の上記第４電極に綜合されたソース
−ドレイン径路とを有する第２トランジスタとを含み、 上記複数の第１メモリセルの上記第１容量の上記第２電
極の各々及び上記複数の第２メモリセルの上記第２容量
の上記第４電極の各々は、上記第１メモリマット、上記
第２メモリマット及び上記複数のセンスアンプの上に配
置された１つの導電層に結合されることを特徴とする半
導体装置。 - 【請求項１９】 複数の第１ビット線と、複数の第１ワ
ード線と、上記複数の第１ビット線と上記複数の第１ワ
ード線に結合された複数の第１メモリセルを含む第１メ
モリマットと、 複数の第２ビット線と、複数の第２ワード線と、上記複
数の第２ビット線と上記複数の第２ワード線との交点に
結合された複数の第２メモリセルを含む第２メモリマッ
トと、 上記第１メモリマットと上記第２メモリマットとの問の
領域に形成される複数センスアンプとを含み、 上記複数のセンスアンプの各々は、上記複数の第１ビッ
ト線のうちの対応する１つと上記複数の第２ビット線の
うちの対応する１つに結合され、 上記複数の第１メモリセルの各々は、第１及び第２電極
を有する第１容量と、上記複数の第１ワード線のうちの
対応する１つに結合されたゲートと、その―方が上記複
数の第１ビット線のうちの対応する１つに結合されその
他方が上記第１容量の上記第１電極に結合されたソース
−ドレイン経路とを有する第１トランジスクとを含み、 上記複数の第２メモリセルの各々は、第３及び第４電極
を有する第２容量と、上記複数の第２ワード線のうちの
対応する１つに結合されたゲートと、その一方が上記複
数の第２ビット線のうちの対応するｌつに結合されその
他方が上記第２容量の上記第４電極に結合されたソース
−ドレイン経路とを有する第２トランジスタとを含み、 上記複数の第１メモリセルの上記第１容量の上記第２電
極の各々は、上記複数の第１メモリセルの上に配置され
た第１導電層に結合され、 上記複数の第２メモリセルの上記第２容量の上記第４電
極の各々は、上記複数の第２メモリセルの上に配置され
た第２導電層に結合され、 上記第１導電層と上記第２導電層とは、上記第ｌ導電層
及び上記第２導電層と同一材料で形成され且つ上記複数
のセンスアンプの上に配置された接続部により結合され
ることを特徴とする半導体装置。 - 【請求項２０】 複数の第１ビット線と、複数の第１ワ
ード線と、上記複数の第ｌビット線と上記複数の第１ワ
ード線に結合された複数の第１メモリセルを含む第１メ
モリマットと、 複数の第２ビット線と、複数の第２ワード線と、上記複
数の第２ビット線と上記複数の第２ワード線との交点に
結合された複数の第２メモリセルを含む第２メモリマッ
トと、 上記第１メモリマットと上記第２メモリマットとの問の
領域に形成される複数のセンスアンプとを含み、 上記複数のセンスアンプの各々は、上記複数の第１ビッ
ト線のうちの対応する１つと上記複数の第２ビット線の
うちの対応する１つに結合され、 上記複数の第１メモリセルの各々は、第１及び第２電極
を有する第１容量と、上記複数の第ｌワード線のうちの
対応する１つに結合されたゲートと、その―方が上記複
数の第１ビット線のうちの対応する１つに結合されその
他方が上記第１容量の上記第１電極に結合されたソース
−ドレイン経路とを有する第１トランジスタとを含み、 上記複数の第２メモリセルの各々は、第３及び第４電極
を有する第２容量と、上記複数の第２ワード線のうちの
対応する１つに結合されたゲートと、その一方が上記複
数の第２ビット線のうちの対応する１つに結合されその
他方が上記第２容量の上記第４電極に結合されたソース
−ドレイン経路とを有する第２トランジスタとを含み、 上記第ｌメモリマット、上記第２メモリマット及び上記
センスアンプの上の第１層に形成され、第１方向に延在
する複数の第１電圧配線と、 上記第１層の上の第２層に形成され、上記第１方向と異
なる第２方向に延在し、上記第１層と上記第２層との間
の接続部により上記複数の第ｌ電圧配線と結合される複
数の第２電圧配線とを含むことを特徴とする半導体装
置。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29461599A JP2001118999A (ja) | 1999-10-15 | 1999-10-15 | ダイナミック型ｒａｍと半導体装置 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29461599A JP2001118999A (ja) | 1999-10-15 | 1999-10-15 | ダイナミック型ｒａｍと半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001118999A true JP2001118999A (ja) | 2001-04-27 |
Family
ID=17810061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29461599A Pending JP2001118999A (ja) | 1999-10-15 | 1999-10-15 | ダイナミック型ｒａｍと半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (5) | US6501672B1 (ja) |
| JP (1) | JP2001118999A (ja) |
| KR (1) | KR100809767B1 (ja) |
| TW (1) | TW477060B (ja) |
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| US6944080B2 (en) | 2005-09-13 |
| KR20010050636A (ko) | 2001-06-15 |
| US20070297257A1 (en) | 2007-12-27 |
| US20030112682A1 (en) | 2003-06-19 |
| US6501672B1 (en) | 2002-12-31 |
| TW477060B (en) | 2002-02-21 |
| US7274613B2 (en) | 2007-09-25 |
| US20050030783A1 (en) | 2005-02-10 |
| US20050270889A1 (en) | 2005-12-08 |
| KR100809767B1 (ko) | 2008-03-04 |
| US6807120B2 (en) | 2004-10-19 |
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Legal Events
| Date | Code | Title | Description |
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| A711 | Notification of change in applicant |
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|
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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|
| A521 | Request for written amendment filed |
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| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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|
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