JP2001023822A - 積層フェライトチップインダクタアレイおよびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 本発明が解決しようとする課題は、寸法精度
が高く、高特性の小型の積層フェライトチップインダク
タアレイおよびその製造方法を提供することである。 【解決手段】 フェライト層と導体層を、素子実装面
１５に対してその積層面が垂直となるように積層してな
る素子本体１１の内部に、前記素子実装面１５に対して
平行方向に巻き進む複数のコイル状内部導体１３を有す
る積層フェライトチップインダクタアレイであって、ス
ルーホールが形成されたフェライトシートに、導電体材
料で複数のコイル状内部導体と端子電極の導体パターン
を印刷し、このフェライトシートを素子実装面に対して
その積層面が垂直になるように積層し、前記素子実装面
に対して平行方向に巻き進む複数のコイル状内部導体が
形成された積層体を得る工程を有する製造方法によって
得ることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、面実装型部品であ
る積層フェライトチップインダクタアレイおよびその製
造方法に関するものである。

【０００２】

【従来の技術】〔チップインダクタアレイの市場要求〕
電子機器においては、小型化の市場要求が常にあり、同
様に、使用される部品においても小型化が求められてい
る。もともとリード付き部品であったインダクタ、コン
デンサなどの部品は、積層工法の適用により、セラミッ
クと金属の同時焼成が可能になり、内部導体を具備する
モノリシック構造が実用化された。このことにより、素
子自体の小型化が可能になり、さらにリード線を廃した
面実装型部品となることで、その占有面積をより小さく
することに成功した。

【０００３】現在、チップコンデンサ、チップ抵抗等に
おいては１００５（縦１．０ｍｍ、横０．５ｍｍ、高さ
０．５ｍｍ）形状の使用が一般的になりつつあり、ま
た、これらの素子を複数搭載したアレイもその需要が増
してきている。一方、チップインダクタにおいては、コ
イル状内部導体のような複雑な形状をフェライト素子内
部に形成するという小型化には不利な面がある。そのた
め、コンデンサ、抵抗に比べれば、小型化への対応が遅
れている。しかし、小型化に対する需要は同様に大き
く、現時点では、１６０８形状（縦１．６ｍｍ、横０．
８ｍｍ、高さ０．８ｍｍ）のものが一般的になりつつあ
る。チップインダクタに関しては、高特性化を図るため
の提案として、例えば、内部導体を端子電極に対して垂
直な方向にコイルが巻き進む構造とすることによって、
自己共振周波数を高くできることが、実開平２−４４３
０９号公報、実開平４−９３１１５号公報、日経エレク
トロニクス１９９９．４．５（Ｎｏ．７４０）Ｐ１８１
〜１９２に開示されている。

【０００４】一方、回路設計上チップインダクタを回路
基板に複数搭載しなければならない場合がある。この場
合、基板上のスペースを多くとってしまい、高集積化に
は不利となる。そのため、特公昭６２−２４９２３号公
報に記載されているような、一つのチップ内に複数の内
部導体を内蔵したチップインダクタアレイが提案された
が、チップインダクタアレイには、クロストークの発
生、絶縁抵抗の劣化などのチップインダクタ単品には見
られなかった特有の問題がある。しかし、近年では、チ
ップインダクタアレイにおいても小型化が進み、３２１
６形状（縦３．２ｍｍ、横１．６ｍｍ、高さ１．６ｍ
ｍ）で内部導体４回路内蔵型のものの需要が増えてお
り、アレイ特有の問題や小型化に伴う問題を解決するた
めに、さまざまな提案がなされている。

【０００５】例えば、特開平５−３２６２７０号公報、
特開平５−３２６２７１号公報、特開平５−３２６２７
２号公報には、チップインダクタアレイにおいて、より
小型のチップサイズでより高いインダクタンスを得るた
めに、隣接する内部導体の配置を考慮することが開示さ
れている。また、特開平６−３３８４１４号公報、特開
平７−２２２４３号公報、特開平８−２５０３３３号公
報、特開平８−２６４３２０号公報には、直線状の内部
導体をコイル状にしたり、隣接する内部導体の間隔や配
置を考慮することによって、チップインダクタアレイの
回路間の相互作用であるクロストークを改善する方法が
開示されている。

【０００６】〔チップインダクタアレイの工法〕チップ
インダクタアレイの工法としては、積層工法や押し出し
工法が知られている。特開平８−３０６５４１号公報に
は、磁性コアの内部に複数のコイル状導線が並列に配置
されて埋設されているチップインダクタアレイを、押し
出し工法で製造する方法が記載されている。しかし、押
し出し工法は比較的大型のチップインダクタアレイに適
した工法であり、小型のチップインダクタアレイの製造
には、積層工法が多く用いられている。

【０００７】一般的な積層工法を、図７の工程図を参照
して説明する。まず、第１工程として、フェライト粉末
を、バインダー、有機溶剤とともに混合し、スラリー化
する。

【０００８】第２工程として、前記スラリーをＰＥＴな
どのフィルム上にドクターブレード法などにより、塗
布、乾燥することでフェライトシートを成形する。

【０００９】第３工程として、前記フェライトシートに
機械加工、レーザー加工などにより所定の位置にスルー
ホールを形成する。

【００１０】第４工程として、前記のスルーホールを形
成したフェライトシートに銀などの金属粉末を含む導電
体ペーストで内部導体パターンをスクリーン印刷し、導
体パターンを得る。このときスルーホールは導電体ペー
ストで充填される。

【００１１】第５工程として、前記の内部導体パターン
が印刷されたフェライトシートを所定の順に積層する。
このとき各フェライトシートに印刷された内部導体パタ
ーンはスルーホールに充填された導電体によって電気的
に接続され、コイル状となる。

【００１２】第６工程として、前記の積層したフェライ
トシートを加熱圧着する。

【００１３】第７工程として、前記の加熱圧着した積層
体を任意の寸法に切断し、チップ形状にする。

【００１４】第８工程として、前記チップを加熱してバ
インダーを除く。

【００１５】第９工程として、前記の脱バインダーを行
ったチップを焼成して、焼結させる。

【００１６】第１０工程として、前記の焼成処理を施し
たチップをバレルなどの方法で研磨する。

【００１７】第１１工程として、前記の研磨を施したチ
ップ上の素子実装面に対して垂直な面に対向して配置す
る所定の数の端子電極を、銀などの導電体ペーストでス
クリーン印刷やローラー転写等で形成し、焼付処理を施
す。このとき端子電極は、前記コイル状内部導体の始端
と末端を引き伸ばした導電体によって電気的に接続され
る。

【００１８】第１２工程として、前記端子電極に、電解
めっきなどにより、皮膜処理を施す。

【００１９】以上の工程を経て、磁性体内にコイル状内
部導体を内蔵するチップインダクタを得る。コイル状内
部導体を複数内蔵させれば、図６に示すような積層フェ
ライトチップインダクタアレイとなる。

【００２０】〔従来の技術の問題点〕しかしながら、さ
らに小型化の段階が進んだ２０１０形状（縦２．０ｍ
ｍ、横１．０ｍｍ）の積層フェライトチップインダクタ
アレイを形成するには、従来の技術だけでは解決できな
い以下のような問題がある。

【００２１】（問題１）従来の端子電極の形成は、コイ
ル状内部導体とフェライト層を焼成した後に、スクリー
ン印刷またはローラー転写等を施し、さらに、焼成処理
を行うことによって行っていた。この場合、印刷または
転写をフェライト焼結体に対して行うことになるので、
所定の設計値内に印刷または転写精度を納めるのは難し
く、チップインダクタアレイ素子の形状がさらに小さく
なれば、隣接する端子電極の間隔が小さくなるため、そ
の形成はより困難になる。

【００２２】（問題２）チップインダクタアレイ素子の
形状が小さくなるため、従来サイズの素子と同等のイン
ダクタンスを得ようとした場合、他の設計が同じであれ
ば、コイル状内部導体回路間の間隔は必然的に狭くな
る。この場合、回路間のクロストークは大きくなり、形
状を小型化する上での大きな障害となる。

【００２３】（問題３）チップインダクタアレイ素子に
占める内部導体及びスルーホールの体積割合が相対的に
大きくなることによって、従来のような素子構造におい
てはフェライト層に不均質な応力が発生する。フェライ
トの焼結体は応力が加わることによって透磁率μが大き
く変化する。積層インダクタ素子においては、銀などを
含む導電体材料からなる内部導体あるいは端子電極とフ
ェライト層との同時焼成によって残留応力が発生し、見
かけ上のμの低下を招く。このμの低下は製品を回路基
板等にはんだ付けする段階で熱衝撃によって緩和され、
インピーダンスの変動などの特性の不安定要因になる。
素子形状が小さくなると、素子に占める導体の体積割合
が増えるため、この問題は深刻になる。

【００２４】（問題４）チップインダクタアレイのよう
に、はんだ付けを前提とする部品においては、はんだ付
けを容易にするために電解めっきを施す必要がある。し
かし、銀などを含む導電体とフェライト層との界面は、
前述のように残留応力が発生しやすく、一部剥離を伴う
ことがある。そのため、この界面にはめっき液が入りや
すく、特にコイル状内部導体層まで浸透すると大きな特
性変化を生じてしまう。導体の印刷パターンには細線化
の限界があり、特に電気抵抗を考えた場合に、導体は約
６０μｍの幅が設計値の限界になるため、素子形状が小
さくなるほど、素子に占める導体の体積割合は必然的に
増えることになり、界面に発生する残留応力は大きくな
る。したがって、素子形状が小さくなれば導電体とフェ
ライト層との界面に剥離が生じ易くなり、めっき液が素
子内部に進入し易くなってしまう。

【００２５】（問題５）チップインダクタアレイはチッ
プインダクタとは異なり、チップ内に複数の内部導体を
内蔵するため、絶縁抵抗劣化の問題がある。素子形状が
小さくなると、各内部導体回路間の間隔はいっそう狭く
なるため、この問題はさらに深刻になる。

【００２６】

【発明が解決しようとする課題】本発明は、上記のよう
な従来の技術における問題点を解決するためになされた
ものである。したがって、本発明が解決しようとする課
題は、寸法精度が高く、高特性の小型の積層フェライト
チップインダクタアレイおよびその製造方法を提供する
ことである。より詳しくは、端子電極を精度よく形成で
き、フェライト層の応力による影響とめっき処理による
影響を抑えることが可能で、クロストークが少なく、自
己共振周波数が高く、絶縁抵抗劣化の少ない、小型の積
層フェライトチップインダクタアレイおよびその製造方
法を提供することである。

【００２７】

【課題を解決するための手段】前記の課題は、以下の構
成により解決される。

【００２８】（１）フェライト層と導体層を、素子実装
面に対してその積層面が垂直となるように積層してなる
素子本体の内部に、前記素子実装面に対して平行方向に
巻き進む複数のコイル状内部導体を有する積層フェライ
トチップインダクタアレイ。

【００２９】（２）前記コイル状内部導体の両端末は、
スルーホールに充填された導電体によって端子電極と電
気的に接続されている前記（１）に記載の積層フェライ
トチップインダクタアレイ。

【００３０】（３）前記端子電極は、ガラスフリットを
１０ｗｔ％以上３０ｗｔ％以下含有する導電体からなる
前記（１）または（２）に記載の積層フェライトチップ
インダクタアレイ。

【００３１】（４）フェライト材料を含むフェライトシ
ートを成型するフェライトシート形成工程と、前記フェ
ライトシートの所定の位置に複数のスルーホールを形成
するスルーホール形成工程と、前記スルーホールが形成
されたフェライトシートに、導電体材料で複数のコイル
状内部導体と端子電極の導体パターンを形成し、前記ス
ルーホールに導電体材料を充填する印刷工程と、前記印
刷工程後のフェライトシートを素子実装面に対してその
積層面が垂直になるように積層し、前記素子実装面に対
して平行方向に巻き進む複数のコイル状内部導体が形成
された積層体を得る積層工程と、を有する積層フェライ
トチップインダクタアレイの製造方法。

【００３２】（５）前記端子電極の導体パターンは、焼
成工程より前に、前記フェライトシートにスクリーン印
刷によって形成される前記（４）に記載の積層フェライ
トチップインダクタアレイの製造方法。

【００３３】（６）前記コイル状内部導体の両端末は、
前記スルーホールに充填された導電体材料によって前記
端子電極と電気的に接続される前記（４）または（５）
に記載の積層フェライトチップインダクタアレイの製造
方法。

【００３４】（７）前記端子電極の導体パターンは、ガ
ラスフリットを１０ｗｔ％以上３０ｗｔ％以下含有する
導電体材料で印刷される前記（４）ないし（６）に記載
の積層フェライトチップインダクタアレイの製造方法。

【００３５】

【発明の実施の形態】以下、本発明の実施の形態につい
て添付図面を参照して説明する。

【００３６】〔本発明の積層フェライトチップインダク
タアレイの構造〕まず、本発明の積層フェライトチップ
インダクタアレイの構造について、図１と図３を参照し
て説明する。図１は、本発明の積層フェライトチップイ
ンダクタアレイの一実施例を模式的に示した斜視図であ
る。図３は、本発明の積層フェライトチップインダクタ
アレイの製造過程を説明するための斜視図である。

【００３７】本発明の一実施例に係わる積層フェライト
チップインダクタアレイの素子本体１１は、縦方向ａ、
横方向ｂ、高さ方向ｃの直方体形状で、フェライトシー
トからなるフェライト層と、内部導体と端子電極を形成
する導体層とが積層されている。図１においては、電子
機器等の回路基板に素子本体を搭載するとき基板に接着
する面である素子実装面１５は、素子本体の底面として
いるが、この面と対向する面を素子実装面としてもよ
い。回路基板の構造によっては、それ以外の面を基板に
接着する場合もあり得るが、本発明においては、図１の
ように直方体形状の底面またはこの面に対向する面を素
子実装面と呼ぶこととする。

【００３８】素子本体の内部には、素子実装面１５に対
して平行方向に巻き進むコイル状内部導体１３を４回路
有している。このコイル状内部導体１３は、図３に示す
ように、コイル状内部導体パターン３３が印刷されたフ
ェライトシート３１を、その積層面が積層後に素子実装
面となる面に対して垂直となる方向（図１においてはｂ
方向）に積層して、各フェライトシート上のスルーホー
ル３４に充填された導電体を介して電気的に接続される
ことによって、コイル状となる。図１では、コイル状内
部導体の数は４回路としているが、素子本体の大きさや
必要とされる特性に応じて適宜変更できる。また、コイ
ル状内部導体の巻き数（ターン数）も、必要とされる特
性に応じて、積層数を変更する等して適宜変えることが
できる。素子本体の外部には、ｂ方向と垂直な面のそれ
ぞれ対向する位置に、４組の端子電極１２がａ方向に並
列に形成されている。対向する１組の端子電極は、図３
のように、端子電極パターン３２が印刷されたフェライ
トシート３１とコイル状内部導体パターン３３が印刷さ
れたフェライトシート３１が所定の順に積層され、フェ
ライトシート３１上のスルーホール３４に充填された導
電体によって、１つのコイル状内部導体の両端末と電気
的に接続される。図１では、端子電極１２の数は４組に
なっているが、コイル状内部導体１３の数に合わせて適
宜変更できる。

【００３９】上述のように、本発明の積層フェライトチ
ップインダクタアレイの構造は、コイル状内部導体１３
の巻き進む方向と端子電極１２との位置関係が垂直にな
るため、コイル状内部導体１３からフェライト層にかか
る応力と、端子電極１２からフェライト層にかかる応力
の向きは平行になる。一方、図６に示す従来の積層フェ
ライトチップインダクタアレイの構造は、コイル状内部
導体６３の巻き進む方向と端子電極６２との位置関係が
平行であるため、コイル状内部導体６３からフェライト
層にかかる応力と、端子電極６２からフェライト層にか
かる応力の向きは垂直になっている。そのため、従来の
構造は、フェライト層に生じる応力分布が本発明の構造
に比べて複雑になっている。したがって、本発明の構造
は、従来の構造に比べてフェライト層にかかる応力を緩
和することができる。また、この応力分布の複雑さが、
フェライト層と導体層の界面にめっき液が進入する一因
となっているため、本発明の構造によれば従来の構造に
比べて、めっき液の進入を防ぐことができる。

【００４０】また、チップ部品においては、回路基板等
へ搭載するときの確実性及び素子の低背化への要求か
ら、素子の高さ方向ｃの寸法は、縦方向ａの寸法と横方
向ｂの寸法よりも小さい場合が多く、一般的に２０１０
形状（縦２．０ｍｍ、横１．０ｍｍ）と呼ばれる形状の
場合、その高さ方向ｃの寸法は０．５ｍｍが主流となっ
てきている。そのため、本発明のように、コイル状内部
導体１３の巻き進む方向が素子実装面１５に対して平行
になると、ｂ方向にコイルが巻き進む構造であるため、
従来のようにｃ方向にコイルが巻き進む構造に比べて、
同形状の場合、コイルの巻き数を多くでき、その分コイ
ルの断面積を小さくすることができる。コイルの断面積
を小さくできることは、コイル同士の間隔が従来と同等
の場合、クロストークを小さく抑え、絶縁抵抗の劣化を
防ぐことに有効に作用する。さらに、端子電極１２とコ
イル状内部導体１３を、スルーホールに金属粉末ペース
ト等を充填した導電体によって接続しているため、接続
部はほぼ円柱状とすることができる。そのため、従来の
ようなコイル状内部導体６３の始端と末端を引き伸ばし
た矩形状の導電体からなる接続部と比べて、接続部から
のめっき液の進入を妨ぐことができるので、特性の劣化
を防ぐことができる。

【００４１】また、端子電極１２は、引っ張り強度が大
きいほうが望ましいので、ケイ酸鉛系ガラスフリットま
たはケイ酸亜鉛系ガラスフリットを、１０ｗｔ％以上含
有した導電体であるのが好ましい。しかし、ガラスフリ
ットの含有量が多くなりすぎると、直流抵抗値が増し、
特性に悪影響を与えてしまうので、３０ｗｔ％以下とす
るのが好ましい。より好ましくは、ガラスフリットの含
有量が、２０〜２５ｗｔ％の導電体である。

【００４２】〔本発明の積層フェライトチップインダク
タアレイの製造方法〕次に、本発明の積層フェライトチ
ップインダクタアレイの製造方法を、図２と図３を参照
して説明する。図２は、本発明の積層フェライトチップ
インダクタアレイの製造工程図である。図３は前述のよ
うに、本発明の積層フェライトチップインダクタアレイ
の製造過程を説明するための斜視図である。

【００４３】まず、第１工程として、Ｎｉ−Ｃｕ−Ｚｎ
系などのフェライト粉末を、ブチラールやアクリル系な
どのバインダーと、トルエン、キシレン、変性アルコー
ルなどから適宜選択される有機溶剤とともに混合してス
ラリー化する。スラリーには、必要に応じて可塑剤、分
散剤を添加してもよい。

【００４４】第２工程として、前記スラリーを、ＰＥＴ
などのフィルム上にドクターブレード法などにより、塗
布、乾燥することで、厚さが１０〜４０μｍ程度のフェ
ライトシート３１を形成する。

【００４５】第３工程として、前記フェライトシート３
１に機械加工、レーザー加工などにより、直径６０〜１
５０μｍ程度のスルーホール３４を形成する。

【００４６】第４工程として、前記のスルーホール３４
を形成したフェライトシート３１に、銀または銀とパラ
ジウムを含む金属粉末からなる導電体ペーストでコイル
状内部導体パターン３３をスクリーン印刷し、膜厚が５
〜３０μｍ程度の導体パターンを得る。このときスルー
ホール３４も導電体ペーストで充填される。端子電極パ
ターン３２も前記フェライトグリーンシート３１にコイ
ル状内部導体パターン３３を形成したのと同様にスクリ
ーン印刷によって形成する。

【００４７】また、端子電極１２は、引っ張り強度が大
きいほうが望ましいので、ケイ酸鉛系ガラスフリットま
たはケイ酸亜鉛系ガラスフリットを、１０ｗｔ％以上含
有した導電体で形成するのが好ましい。しかし、ガラス
フリットの含有量が多くなりすぎると、直流抵抗値が増
し、特性に悪影響を与えてしまうので、３０ｗｔ％以下
とするのが好ましい。より好ましくは、ガラスフリット
の含有量が、２０〜２５ｗｔ％の導電体である。

【００４８】第５工程として、端子電極パターン３２が
印刷されたフェライトシート３１とコイル状内部導体パ
ターン３３が印刷されたフェライトシート３１を、図３
に示すような順序で、素子実装面に対してフェライトシ
ート３１の積層面が垂直となる方向に積層する。

【００４９】第６工程として、４０〜１２０℃程度の温
度、５００〜２０００ｋｇ／ｃｍ²程度の圧力のもとで
圧着する。

【００５０】第７工程として、前記の圧着した積層体を
所定の大きさのチップに切断する。

【００５１】第８工程として、前記の切断したチップを
バインダーの分解温度程度まで加熱してバインダーを除
く。

【００５２】第９工程として、前記の脱バインダーを行
ったチップを、８５０〜９２０℃程度で焼成し、焼結体
を得る。

【００５３】第１０工程として、前記焼結体をバレル等
の方法で研磨する。

【００５４】第１１工程として、前記の研磨を施した焼
結体に、電解めっきを施し、端子電極表面にニッケル、
スズ等の皮膜を形成する。

【００５５】以上の工程を経て、本発明の積層フェライ
トチップインダクタアレイが得られる。

【００５６】本発明の積層フェライトチップインダクタ
アレイの製造方法によれば、焼成前のフェライトシート
３１にスクリーン印刷で端子電極パターン３２を形成す
るため、従来の端子電極形成時に行っていた焼結体素子
への印刷とは異なり、設計位置からのズレを１０μｍ以
内に抑えることができる。また、これらを積層する場合
にも、ズレを１０μｍ以内に抑えることができる。この
精度は２０１０形状の場合の設計値を十分に満たすもの
である。また、端子電極を内部導体と同時に形成できる
ため、従来の製造方法に比べて製造工程を短縮すること
ができる。

【００５７】さらに、積層工程において、各シート間の
導体パターンは、スルーホール３４に充填された導電体
を介して電気的に接続される。そのため、端子電極パタ
ーン３２とコイル状内部導体パターン３３を、スルーホ
ール３４に充填した導電体材料によって接続することが
でき、端子電極１２とコイル状内部導体１３との接続部
を従来に比べて容易に形成できる。

【００５８】

【実施例】以下、本発明の実施例について説明する。

【００５９】〔実施例１〕フェライト粉体（Ｎｉ−Ｃｕ
−Ｚｎ系フェライト）と、有機溶剤（トルエン、キシレ
ン、変性アルコールの混合物）と、バインダー（ブチラ
ール）とを混合して、スラリー化した。これをＰＥＴフ
ィルム上にドクターブレード法でキャストし、２５μｍ
のフェライトシート（以下シートという）を得た。この
シートに、レーザー加工で直径８０μｍのスルーホール
を複数形成した。次に、このシートにコイル状内部導体
に相当する導体パターンを、銀を含む導電体ペーストで
スクリーン印刷した。設定したチップサイズは縦２．０
ｍｍ、横１．０ｍｍ、高さ０．５ｍｍで、印刷乾燥時の
導体の膜厚は約８μｍであった。同様に、端子電極パタ
ーンは、ケイ酸鉛系ガラスフリットを２０ｗｔ％含有し
た導電体ペーストをスクリーン印刷した。このときの印
刷膜厚は約５０μｍであった。

【００６０】印刷したシートを図３のように所定の順で
重ね、５０℃、８００ｋｇ／ｃｍ²の圧力のもとで圧着
した後、切断し、脱バインダー処理、焼成工程を経て、
端子電極の既に形成されたチップの焼成体を得た。この
チップの焼成体においては、フェライト層の厚さは２０
μｍ、内部導体層の厚さは６μｍであった。この素子の
表面をバレル研磨した後、電解めっき処理で端子電極の
表面にニッケル、スズの皮膜を形成して、本発明の積層
フェライトチップインダクタアレイを得た。得られた積
層フェライトチップインダクタアレイは、積層数は４５
層、コイル状内部導体のコイル巻き数は１５．５ター
ン、コイル間隔２００μｍ、導体の数は４回路、取得イ
ンピーダンスは１００ＭＨｚにおいて６００Ωであっ
た。

【００６１】比較として、図６に示す従来の積層フェラ
イトチップインダクタアレイ（インピーダンス、層間
隔、各コイルの間隔は上記実施例と同一、コイル巻き数
はインピーダンスが実施例のものと同じになるように
９．５ターンとした）を用意し、端子電極の設計位置か
らのズレの評価、クロストークの評価、応力の評価、共
振周波数の評価、絶縁抵抗の評価を本発明の積層フェラ
イトチップインダクタアレイとともに行った。

【００６２】端子電極の設計位置からのズレの評価 端子電極の設計位置からのズレの評価については、本発
明の素子１０個と従来の素子１０個を各々樹脂に埋め込
み、研磨し、その断面を実体顕微鏡で観察して、端子電
極に接するスルーホールの中心点から端子電極の長軸方
向（ｃ方向）の中心軸までの距離を求めるという方法で
行った。この距離が短いほど端子電極の設計位置からの
ズレが少ないことになる。結果は表１に示す。従来のも
のに比べて本発明のものは、著しくズレが改善されてい
ることがわかる。

【００６３】クロストークの評価 クロストークの評価については、本発明の素子１０個と
従来の素子１０個を、各々コイル状内部導体の内側２回
路のうち１回路をネットワークアナライザーの一次側
に、もう一方を２次側につなぎ、３０ＭＨｚで評価し
た。この結果は表１に示す。本発明によれば、クロスト
ークが低く抑えられることがわかる。

【００６４】応力の評価 応力の評価は、本発明と従来の素子各１０個を２３０℃
のはんだ槽に１０秒間浸し、その前後のインピーダンス
を、インピーダンスアナライザーを用いて、振幅０．５
Ｖｒｍｓ、測定周波数１００ＭＨｚで測定し、その前後
の値の差で評価した。この結果を表１に示す。同様に、
めっき処理前後におけるインピーダンスの変化を測定
し、評価した。この結果は表１に示す。表１から本発明
の素子は、特性の変動が著しく小さく、従来の素子に比
べて応力分布が複雑ではないことがわかる。

【００６５】絶縁抵抗の評価 絶縁抵抗の評価は、本発明の素子１０個と従来の素子１
０個を、各々コイル状内部導体の内側２回路の絶縁抵抗
値を測定して行った。この結果は表１に示す。本発明の
素子は、従来の素子に比べて絶縁抵抗が向上しているこ
とがわかる。

【００６６】

【表１】

【００６７】共振周波数の評価 共振周波数の評価は、インピーダンスアナライザーで共
振周波数を測定して行った。この結果は図４に示す。図
４の横軸は周波数、縦軸はインピーダンス値を示してい
る。図４より、本発明の素子は、従来の素子に比べて、
著しく共振周波数が高周波側にのび、優れた周波数特性
を示していることがわかる。これは、コイル状内部導体
と端子電極の位置関係においてストレー容量が少ないこ
とを示している。

【００６８】〔実施例２〕端子電極に含有させるガラス
フリットの適正量を知るために、ガラスフリットの含有
量を変化させた積層フェライトチップインダクタアレイ
のサンプルを実施例１と同様の方法で作製した。このサ
ンプルの両端一対にスズめっき導線をはんだ付けして、
これを引っ張り、そのはがれるときの強さ（引っ張り強
度）を測定した。また、各々のサンプルの直流抵抗値も
測定した。この結果を表２と図４に示す。表２と図４か
ら、ガラスフリットの含有量の増加とともに引っ張り強
度が増すことがわかる。しかし、ある量を超えると直流
抵抗値が増し、特性に悪影響を与えてしまうことがわか
る。端子強度は１ｋｇｗ以上必要であり、２ｋｇｗ程度
であることが望ましい。また、直流抵抗値は極力低いほ
うが好ましい。したがって、ガラスフリットの含有量
は、１０ｗｔ％〜３０ｗｔ％が好ましい量であり、より
好ましくは２０ｗｔ％〜２５ｗｔ％である。

【００６９】

【表２】

【００７０】

【発明の効果】本発明によれば、端子電極を精度よく形
成でき、フェライト層の応力による影響とめっき処理に
よる影響を抑えることが可能で、クロストークが少な
く、自己共振周波数が高く、絶縁抵抗劣化の少ない、小
型の積層フェライトチップインダクタアレイおよびその
製造方法を得ることができる。

【図面の簡単な説明】

【図１】本発明の積層フェライトチップインダクタアレ
イの一実施例を模式的に示した斜視図である。

【図２】本発明の積層フェライトチップインダクタアレ
イの製造工程図である。

【図３】本発明の積層フェライトチップインダクタアレ
イの製造過程を説明するための斜視図である。

【図４】本発明と従来の積層フェライトチップインダク
タアレイの周波数特性の差異を示すグラフである。

【図５】端子電極のガラスフリット含有量に対する引っ
張り強度と直流抵抗値の変化を示すグラフである。

【図６】従来の積層フェライトチップインダクタアレイ
を模式的に示した斜視図である。

【図７】従来の積層フェライトチップインダクタアレイ
の製造工程図である。

【符号の説明】

１１、６１ 素子本体 １２、６２ 端子電極 １３、６３ コイル状内部導体 １４、３４、６４ スルーホール １５、６５ 素子実装面 ３１ フェライトシート ３２ 端子電極パターン ３３ コイル状内部導体パターン

Claims (7)

【特許請求の範囲】
1. 【請求項１】 フェライト層と導体層を、素子実装面に
   対してその積層面が垂直となるように積層してなる素子
   本体の内部に、前記素子実装面に対して平行方向に巻き
   進む複数のコイル状内部導体を有する積層フェライトチ
   ップインダクタアレイ。
2. 【請求項２】 前記コイル状内部導体の両端末は、スル
   ーホールに充填された導電体によって端子電極と電気的
   に接続されている請求項１に記載の積層フェライトチッ
   プインダクタアレイ。
3. 【請求項３】 前記端子電極は、ガラスフリットを１０
   ｗｔ％以上３０ｗｔ％以下含有する導電体からなる請求
   項１または２に記載の積層フェライトチップインダクタ
   アレイ。
4. 【請求項４】 フェライト材料を含むフェライトシート
   を成型するフェライトシート形成工程と、前記フェライ
   トシートの所定の位置に複数のスルーホールを形成する
   スルーホール形成工程と、前記スルーホールが形成され
   たフェライトシートに、導電体材料で複数のコイル状内
   部導体と端子電極の導体パターンを形成し、前記スルー
   ホールに導電体材料を充填する印刷工程と、前記印刷工
   程後のフェライトシートを素子実装面に対してその積層
   面が垂直になるように積層し、前記素子実装面に対して
   平行方向に巻き進む複数のコイル状内部導体が形成され
   た積層体を得る積層工程と、を有する積層フェライトチ
   ップインダクタアレイの製造方法。
5. 【請求項５】 前記端子電極の導体パターンは、焼成工
   程より前に、前記フェライトシートにスクリーン印刷に
   よって形成される請求項４に記載の積層フェライトチッ
   プインダクタアレイの製造方法。
6. 【請求項６】 前記コイル状内部導体の両端末は、前記
   スルーホールに充填された導電体材料によって前記端子
   電極と電気的に接続される請求項４または５に記載の積
   層フェライトチップインダクタアレイの製造方法。
7. 【請求項７】 前記端子電極の導体パターンは、ガラス
   フリットを１０ｗｔ％以上３０ｗｔ％以下含有する導電
   体材料で印刷される請求項４ないし６に記載の積層フェ
   ライトチップインダクタアレイの製造方法。