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JP2001053598A - インターフェイス回路、該インターフェイス回路を備えた電子機器及び通信システム - Google Patents

インターフェイス回路、該インターフェイス回路を備えた電子機器及び通信システム

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JP2001053598A
JP2001053598A JP11229660A JP22966099A JP2001053598A JP 2001053598 A JP2001053598 A JP 2001053598A JP 11229660 A JP11229660 A JP 11229660A JP 22966099 A JP22966099 A JP 22966099A JP 2001053598 A JP2001053598 A JP 2001053598A
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Japan
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transmission
mos transistor
interface circuit
circuit
current supply
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JP11229660A
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English (en)
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Hiroshi Koyada
宏 古谷田
Masayuki Yamaguchi
雅之 山口
Katsumi Abe
勝美 安部
Akimitsu Tajima
章光 田島
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NEC Corp
Original Assignee
NEC Corp
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Publication date
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Abstract

(57)【要約】 【課題】 簡単な回路構成で、高品質で高速に信号を伝
送し、消費電力及びＥＭＩを低減し、伝送路数を削減す
る。 【解決手段】 開示されるインターフェイス回路は、２
値の入力信号ＤＩに応じて交互にオンするＭＯＳトラン
ジスタ２８及び２９を有する送信部２３と、ＭＯＳトラ
ンジスタ２８と伝送路２５ａを介して接続され、ＭＯＳ
トランジスタがオンした時、伝送路２５ａに所定値の電
流を供給するＭＯＳトランジスタ３３と、ＭＯＳトラン
ジスタ２９と伝送路２５ｂを介して接続され、ＭＯＳト
ランジスタ２９がオンした時、伝送路２５ｂに所定値の
電流を供給するＭＯＳトランジスタ３４とを有し、ＭＯ
Ｓトランジスタ３４のドレイン電圧ＤＲの反転したもの
を２値の出力信号ＤＯとして出力する受信部２４とを備
えてなる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、インターフェイ
ス回路、該インターフェイス回路を備えた電子機器及び
通信システムに関し、特に、電流を信号伝送手段として
用いたインターフェイス回路、該インターフェイス回路
を備えた電子機器及び通信システムに関する。
【０００２】
【従来の技術】近年、電子機器を構成する中央処理装置
（ＣＰＵ）や半導体集積回路等の動作速度の高速化やＣ
ＰＵ等が処理する信号の大量化などに伴って、電子機器
を構成する回路間、あるいは電子機器間において、伝送
路を介して高速に信号を伝送する必要が生じてきてい
る。電子機器を構成する回路間、あるいは電子機器間に
おいて伝送路を介して信号を伝送する場合、従来では、
その振幅が電源電圧とグランドとの間で変化する電圧が
信号伝送手段として用いられている。
【０００３】ところが、信号を高速に伝送路を介して伝
送する場合、伝送路は集中定数回路として把握すること
はできず、伝送路を誘導成分及び容量成分が一様に分布
した分布定数回路として把握する必要がある。したがっ
て、従来のように、電圧を信号伝送手段として用いる
と、その電圧の変化によって伝送路の容量成分（寄生容
量）が充放電されることになり、容量成分を充放電する
のに時間を要するために、信号の立ち上がり時間及び立
ち下がり時間が遅延して高速に信号を伝送するのには限
界がある。そればかり、伝送路間の相互干渉が生じた
り、外来ノイズの影響等により信号が劣化して、高品質
で信号を伝送できない。外来ノイズを低減するためにグ
ランドを強化したり、伝送路の幅を広げたりすると、伝
送路数が増加して、伝送路の引き回しが困難となる。さ
らに、電圧の変化に応じて伝送路の容量成分が充放電さ
れることにより、高周波ノイズが発生し、他の電子機器
に対して電磁波妨害（ＥＭＩ： Electro Magnetic Inte
rference）となってしまう。
【０００４】そこで、最近では、上記電圧を信号伝送手
段として用いた場合の不都合を解決するために、電流を
信号伝送手段として用いたインターフェイス回路が提案
されている。まず、ＬＶＤＳ（Low Voltage Differenti
al Signaling）と呼ばれる技術が提案されている。この
ＬＶＤＳ技術は、互いに逆相で、電源電圧の１／１０程
度の小振幅で変化する２個の電圧で送信部に設けられた
定電流源を駆動して、２本の伝送路に差動電流を流し、
受信部に設けられた１００Ω程度の終端抵抗に流れる差
動電流の変化を電圧の変化として取り出すものである。
【０００５】また、特開平７−２６４０４２号公報に
は、図１１に示すインターフェイス回路が開示されてい
る。この例のインターフェイス回路は、送信側の半導体
集積回路１を構成する送信部３と、受信側の半導体集積
回路２を構成する受信部４とから概略構成されており、
送信部３と受信部４とはプリント基板上に形成された伝
送路５ａ及び５ｂによって接続されている。送信部３
は、トランジスタ６ａ、６ｂ、７及び８と、定電流源９
及び１０と、負荷抵抗１１ａ及び１１ｂとから概略構成
されている。トランジスタ６ａ及び６ｂは、差動接続さ
れて送信バッファを構成し、トランジスタ６ｂのゲート
に基準電圧ＶＲＥＦが印加されていると共に、定電流源
９から所定値の定電流が供給されている。トランジスタ
６ａのゲートに２値の入力信号ＤＩが印加されると、ト
ランジスタ６ａ及び６ｂは、それに応じて交互にオン
し、所定の抵抗値を有する負荷抵抗１１ａ及び１１ｂの
両端に交互に出力電圧が発生する。これにより、アナロ
グスイッチを構成するトランジスタ７及び８は、交互に
オンし、定電流源１０から所定値の定電流が伝送路５ａ
及び５ｂに交互に流れる。受信部４は、増幅器１２ａ及
び１２ｂと、抵抗１３ａ及び１３ｂと、比較器１４とか
ら概略構成されている。増幅器１２ａと抵抗１３ａと
は、伝送路５ａと整合した入力インピーダンスを有し、
伝送路５ａに流れる電流を電圧に変換するトランスイン
ピーダンス回路を構成している。一方、増幅器１２ｂと
抵抗１３ｂとは、伝送路５ｂと整合した入力インピーダ
ンスを有し、伝送路５ｂに流れる電流を電圧に変換する
トランスインピーダンス回路を構成している。所定値の
定電流が伝送路５ａ及び５ｂに交互に流れると、増幅器
１２ａ及び１２ｂに交互に所定値の電圧が発生するの
で、比較器１４はこれを識別して再生信号ＤＰを出力す
る。
【０００６】
【発明が解決しようとする課題】ところで、上記した従
来のインターフェイス回路においては、いずれの場合
も、送信部に定電流源が設けられているため、伝送路削
減のために、１個の送信部から送信される信号を複数個
の受信部でパラレルに受信する場合、受信部の個数によ
って受信側で得られる電圧の振幅が異なる。これは、受
信部の個数が増減することによって、インピーダンスの
整合がとれなくなることに起因する。したがって、受信
部の個数が確定しなければ送信部に設ける定電流源を設
計することができない。これにより、汎用性が小さいと
共に、装置設置後の事情変化に柔軟に対応できないとい
う欠点があった。特に、上記した公報に開示された従来
のインターフェイス回路においては、複雑な構成を有す
るトランスインピーダンス回路を備えているので、受信
部の個数が異なる毎に、受信部の設計も変更する必要が
あり、より一層不都合である。また、上記した従来のイ
ンターフェイス回路においては、いずれの場合も、信号
の伝送時には常時電流を流す必要があるため、消費電力
の削減があまり期待できない。さらに、上記した公報に
開示された従来のインターフェイス回路においては、上
記したように、複雑な構成を有するトランスインピーダ
ンス回路や比較器等が必要であるので、回路規模が大き
く、このインターフェイス回路を半導体集積回路に組み
入れた場合、占有面積が大きくなってしまうという欠点
があった。
【０００７】この発明は、上述の事情に鑑みてなされた
もので、簡単な回路構成で、高品質で高速に信号を伝送
することができると共に、消費電力及びＥＭＩを低減で
き、しかも伝送路数を削減することができるインターフ
ェイス回路、該インターフェイス回路を備えた電子機器
及び通信システムを提供することを目的としている。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明に係るインターフェイス回路
は、２値の入力信号に応じて交互にオンする第１及び第
２のスイッチング手段を有する送信部と、上記第１のス
イッチング手段と第１の伝送路を介して接続され、上記
第１のスイッチング手段がオンした時、上記第１の伝送
路に所定値の電流を供給する第１の電流供給手段と、上
記第２のスイッチング手段と第２の伝送路を介して接続
され、上記第２のスイッチング手段がオンした時、上記
第２の伝送路に所定値の電流を供給する第２の電流供給
手段とを有し、上記第１又は第２の電流供給手段におい
て電流供給の有無に応じて発生する電圧の変化を２値の
出力信号として出力する受信部とを備えてなることを特
徴としている。
【０００９】また、請求項２記載の発明は、請求項１記
載のインターフェイス回路に係り、上記受信部は、上記
第１のスイッチング手段がオフした時、上記第１の電流
供給手段と上記第１の伝送路との接続点の電位を所定値
に保持する第１の電位保持手段と、上記第２のスイッチ
ング手段がオフした時、上記第２の電流供給手段と上記
第２の伝送路との接続点の電位を所定値に保持する第２
の電位保持手段とを有することを特徴としている。
【００１０】また、請求項３記載の発明は、請求項１又
は２記載のインターフェイス回路に係り、上記送信部
は、上記第１及び第２のスイッチング手段を共にオフに
する出力停止手段を有することを特徴としている。
【００１１】また、請求項４記載の発明は、請求項１、
２又は３記載のインターフェイス回路に係り、上記第１
及び第２のスイッチング手段、上記第１及び第２の電流
供給手段、上記第１及び第２の電位保持手段をトランジ
スタで構成することを特徴としている。
【００１２】また、請求項５記載の発明は、請求項４記
載のインターフェイス回路に係り、少なくとも上記第１
及び第２の電流供給手段がバイポーラ・トランジスタで
構成されてなることを特徴としている。
【００１３】また、請求項６記載の発明は、請求項４又
は５記載のインターフェイス回路に係り、上記第１の電
流供給手段は、１個のトランジスタで構成した場合の１
／２でかつ等しいサイズの第１及び第２のトランジスタ
で構成され、上記第２の電流供給手段は、１個のトラン
ジスタで構成した場合の１／２でかつ等しいサイズの第
３及び第４のトランジスタで構成され、上記第１の電流
供給手段と上記第１の伝送路との接続点から見た回路構
成と、上記第２の電流供給手段と上記第２の伝送路との
接続点から見た回路構成が対称であることを特徴として
いる。
【００１４】また、請求項７記載の発明に係る電子機器
は、請求項１乃至６のいずれか１に記載のインターフェ
イス回路を備えてなることを特徴としている。
【００１５】また、請求項８記載の発明に係る電子機器
は、請求項１、３、４又は５記載の送信部を有する回路
と、請求項１、２、４、５又は６記載の受信部を有する
少なくとも１個の回路とを備えてなることを特徴として
いる。
【００１６】また、請求項９記載の発明に係る電子機器
は、請求項３記載の送信部を有する少なくとも１個の回
路と、請求項１、２、４、５又は６記載の送信部を有す
る少なくとも１個の回路とを備えてなることを特徴とし
ている。
【００１７】また、請求項１０記載の発明に係る通信シ
ステムは、請求項１、３、４又は５記載の送信部を有す
る電子機器と、請求項１、２、４、５又は６記載の受信
部を有する少なくとも１個の電子機器とを備えてなるこ
とを特徴としている。
【００１８】また、請求項１１記載の発明に係る通信シ
ステムは、請求項３記載の送信部を有する少なくとも１
個の電子機器と、請求項１、２、４、５又は６記載の送
信部を有する少なくとも１個の電子機器とを備えてなる
ことを特徴としている。
【００１９】
【作用】この発明の構成によれば、簡単な回路構成で、
高品質で高速に信号を伝送することができる。また、消
費電力及びＥＭＩを低減でき、しかも伝送路数を削減す
ることができる。
【００２０】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。 Ａ．第１の実施例 まず、この発明の第１の実施例について説明する。図１
は、この発明の第１の実施例であるインターフェイス回
路の電気的構成を示す回路図である。この例のインター
フェイス回路は、送信側の半導体集積回路２１を構成す
る送信部２３と、受信側の半導体集積回路２２を構成す
る受信部２４とから概略構成されており、送信部２３と
受信部２４とはプリント基板上に形成された伝送路２５
ａ及び２５ｂによって接続されている。
【００２１】送信部２３は、インバータ２６及び２７
と、オープンドレイン型のＮチャネルのＭＯＳトランジ
スタ２８及び２９とから概略構成されている。インバー
タ２６は、２値の入力信号ＤＩを反転して出力し、イン
バータ２７は、インバータ２６の出力信号を反転して出
力する。ＭＯＳトランジスタ２８は、ゲートがインバー
タ２６の出力端に接続され、ソースが接地され、ドレイ
ンが半導体集積回路２１の出力端子３０ａに接続されて
おり、インバータ２６の出力信号によってオンされた
時、伝送路２５ａを介して受信部２４から供給された電
流をグランドへ流す。一方、ＭＯＳトランジスタ２９
は、ゲートがインバータ２７の出力端に接続され、ソー
スが接地され、ドレインが半導体集積回路２１の出力端
子３０ｂに接続されており、インバータ２７の出力信号
によってオンされた時、伝送路２５ｂを介して受信部２
４から供給された電流をグランドへ流す。
【００２２】受信部２４は、ＰチャネルのＭＯＳトラン
ジスタ３１及び３２と、ＮチャネルのＭＯＳトランジス
タ３３及び３４と、インバータ３５とから概略構成され
ている。ＭＯＳトランジスタ３１及び３２は、互いのソ
ースが接続されて電源電圧Ｖ ＤＤが印加され、互いのゲ
ートが接続されてＭＯＳトランジスタ３１のドレインに
接続されている。ＭＯＳトランジスタ３１のゲート及び
ドレインはＭＯＳトランジスタ３３のドレインに接続さ
れ、ＭＯＳトランジスタ３２のドレインはインバータ３
５の入力端に接続されていると共に、ＭＯＳトランジス
タ３４のドレインに接続されている。ＭＯＳトランジス
タ３３及び３４は、互いのゲートが接続されると共に、
所定値に固定されたバイアス電圧ＶＢが印加されて、ゲ
ート接地回路を構成している。ＭＯＳトランジスタ３３
のソースは半導体集積回路２２の入力端子３６ａに接続
され、ＭＯＳトランジスタ３４のソースは半導体集積回
路２２の入力端子３６ｂに接続されている。
【００２３】次に、伝送路２５ａ及び２５ｂの等価回路
が図２に示す簡略化された分布定数回路で表されるもの
とし、入力信号ＤＩが図３（ａ）に示す波形を有する場
合の上記構成のインターフェイス回路の動作について説
明する。まず、入力信号ＤＩが"Ｈ"レベルに立ち上がる
と、インバータ２６の出力信号は"Ｌ"レベルに立ち下が
るので、ＭＯＳトランジスタ２８はオフする。これによ
り、半導体集積回路２１の出力端子３０ａにおける電圧
Ｄａ、すなわち、ＭＯＳトランジスタ２８のドレイン電
圧は、図３（ｂ）に示すように、０Ｖよりわずかに高い
電圧となるので、受信部２４の電源からＭＯＳトランジ
スタ３１並びに３３、伝送路２５ａ及びＭＯＳトランジ
スタ２８を経てグランドにはほとんど電流が流れない。
これに対し、インバータ２６の出力信号が"Ｌ"レベルに
立ち下がると、インバータ２７の出力信号は"Ｈ"レベル
に立ち上がるので、ＭＯＳトランジスタ２９はオンす
る。これにより、半導体集積回路２１の出力端子３０ｂ
における電圧Ｄｂ、すなわち、ＭＯＳトランジスタ２９
のドレイン電圧は、図３（ｃ）に示すように、ほぼ０Ｖ
となるので、受信部２４の電源からＭＯＳトランジスタ
３２並びに３４、伝送路２５ｂ及びＭＯＳトランジスタ
２９を経てグランドに所定値の電流が流れる。したがっ
て、ＭＯＳトランジスタ３２のドレインとＭＯＳトラン
ジスタ３４のドレインとの接続点における電圧ＤＲ、す
なわち、インバータ３５の入力端の電圧は、ほぼ０Ｖと
なるので、インバータ３５の出力信号ＤＯは、図３
（ｄ）に示すように、所定時間遅れて"Ｈ"レベルに立ち
上がる。
【００２４】次に、入力信号ＤＩが"Ｌ"レベルに立ち下
がると、インバータ２６の出力信号は"Ｈ"レベルに立ち
上がるので、ＭＯＳトランジスタ２８はオンする。これ
により、半導体集積回路２１の出力端子３０ａにおける
電圧Ｄａ、すなわち、ＭＯＳトランジスタ２８のドレイ
ン電圧は、図３（ｂ）に示すように、ほぼ０Ｖとなるの
で、受信部２４の電源からＭＯＳトランジスタ３１並び
に３３、伝送路２５ａ及びＭＯＳトランジスタ２８を経
てグランドには所定値の電流が流れる。これに対し、イ
ンバータ２６の出力信号が"Ｈ"レベルに立ち上がると、
インバータ２７の出力信号は"Ｌ"レベルに立ち下がるの
で、ＭＯＳトランジスタ２９はオフする。これにより、
半導体集積回路２１の出力端子３０ｂにおける電圧Ｄ
ｂ、すなわち、ＭＯＳトランジスタ２９のドレイン電圧
は、図３（ｃ）に示すように、０Ｖよりわずかに高い電
圧となるので、受信部２４の電源からＭＯＳトランジス
タ３２並びに３４、伝送路２５ｂ及びＭＯＳトランジス
タ２９を経てグランドにはほとんど電流が流れない。し
たがって、ＭＯＳトランジスタ３２のドレインとＭＯＳ
トランジスタ３４のドレインとの接続点における電圧Ｄ
Ｒ、すなわち、インバータ３５の入力端の電圧は、ほぼ
電源電圧ＶＤＤに等しい電圧となるので、インバータ３
５の出力信号ＤＯは、図３（ｄ）に示すように、所定時
間遅れて"Ｌ"レベルに立ち下がる。
【００２５】このように、この例の構成によれば、送信
部２３にはスイッチング回路として機能するＭＯＳトラ
ンジスタ２８及び２９が設けられており、従来の技術の
ように、定電流源が設けられておらず、受信部２４に電
流源と同様の機能を有するＭＯＳトランジスタ３１及び
３２が設けられている。したがって、図４に示すよう
に、伝送路数を削減するために、１個の送信部２３から
送信される信号をｎ個（ｎは整数）の受信部２４１〜２
４ｎでパラレルに受信する場合でも、受信部の個数に関
係なく送信部２３を設計することができ、汎用性が大き
いと共に、装置設置後の事情変化に柔軟に対応できる。
また、この例の構成によれば、信号の伝送時であって
も、ＭＯＳトランジスタ２８又はＭＯＳトランジスタ２
９のいずれか一方だけがオンして伝送路２５ａ又は２５
ｂのいずれか一方に電流が流れるだけであるので、大幅
に消費電力を削減することができる。さらに、この例の
構成によれば、図１から分かるように極めて簡単な回路
構成であるので、半導体集積回路に組み入れた場合で
も、占有面積は小さくて済む。また、電源電圧について
も、図１から分かるようにＭＯＳトランジスタが３個直
列に接続された分だけ確保できれば良いから、１．５Ｖ
程度まで低下させても動作可能である。
【００２６】Ｂ．第２の実施例 次に、この発明の第２の実施例について説明する。図５
は、この発明の第２の実施例であるインターフェイス回
路を構成する受信部４１の電気的構成を示す回路図であ
る。この図において、図１の各部に対応する部分には同
一の符号を付け、その説明を省略する。この図に示すイ
ンターフェイス回路においては、ＮチャネルのＭＯＳト
ランジスタ４２及び４３が新たに設けられている。な
お、送信部の構成並びに動作及び受信部４１と送信部と
の伝送路を介した接続については、図１に示す送信部２
３の構成並びに動作及び受信部２４と送信部２３との伝
送路２５ａ及び２５ｂを介した接続と同様であるので、
その説明を省略する。
【００２７】ＭＯＳトランジスタ４２及び４３は、互い
のゲートが接続されてバイアス電圧ＶＢが印加されてい
ると共に、それぞれのソースが接地されている。ＭＯＳ
トランジスタ４２のドレインはＭＯＳトランジスタ３３
のソースに接続され、ＭＯＳトランジスタ４３のドレイ
ンはＭＯＳトランジスタ３４のソースに接続されてい
る。ＭＯＳトランジスタ４２は、ＭＯＳトランジスタ３
３のソースに伝送路２５ａを介して接続された送信部２
３を構成するＭＯＳトランジスタ２８がオフの場合で
も、ＭＯＳトランジスタ３３のソース電圧、すなわち、
入力端子３６ａにおける電圧Ｄａが所定の値に固定され
るように、例えば、ＭＯＳトランジスタ２８がオンした
時にＭＯＳトランジスタ３３に流れる電流の約１０〜２
５％の電流がＭＯＳトランジスタ３３に流れるようにし
ている。同様に、ＭＯＳトランジスタ４３は、ＭＯＳト
ランジスタ３４のソースに伝送路２５ｂを介して接続さ
れた送信部２３を構成するＭＯＳトランジスタ２９がオ
フの場合でも、ＭＯＳトランジスタ３４のソース電圧、
すなわち、入力端子３６ｂにおける電圧Ｄｂが所定の値
に固定されるように、例えば、ＭＯＳトランジスタ２９
がオンした時にＭＯＳトランジスタ３４に流れる電流の
約１０〜２５％の電流がＭＯＳトランジスタ３４に流れ
るようにしている。なお、上記構成のインターフェイス
回路を構成する受信部４１の基本的な動作については、
図１に示す受信部２４の動作と略同様であるので、その
説明を省略する。
【００２８】このように、この例の構成によれば、ＭＯ
Ｓトランジスタ４２及び４３を設けることにより、送信
部に設けられたスイッチング回路がオフの場合でも、伝
送路の電位及び受信部内部の電位が所定の値に固定され
ている。したがって、第１の実施例に比べて信号の伝送
動作が安定して行われるので、外来ノイズにより一層強
くなると共に、信号が伝送されてきた場合、ＭＯＳトラ
ンジスタ３３及び３４のソース電圧が上記所定の値から
略０Ｖに直ちに変化するので、第１の実施例に比べて高
速に信号を受信することができる。
【００２９】Ｃ．第３の実施例 次に、この発明の第３の実施例について説明する。図６
は、この発明の第３の実施例であるインターフェイス回
路を構成する受信部５１の電気的構成を示す回路図であ
る。なお、送信部の構成並びに動作及び受信部５１と送
信部との伝送路を介した接続については、図１に示す送
信部２３の構成並びに動作及び受信部２４と送信部２３
との伝送路２５ａ及び２５ｂを介した接続と同様である
ので、その説明を省略する。この例の受信部５１は、Ｐ
チャネルのＭＯＳトランジスタ５２ａ、５２ｂ、５３ａ
及び５３ｂと、ＮチャネルのＭＯＳトランジスタ５４
ａ、５４ｂ、５５ａ、５５ｂ、５６及び５７と、ナンド
ゲート５８及び５９と、インバータ６０とから概略構成
されている。
【００３０】ＭＯＳトランジスタ５２ａ、５２ｂ、５３
ａ及び５３ｂの各サイズは、図１に示すＭＯＳトランジ
スタ３１及び３２の各サイズの１／２である。ＭＯＳト
ランジスタ５２ａ及び５３ａは、互いのソースが接続さ
れて電源電圧ＶＤＤが印加され、互いのゲートが接続さ
れてＭＯＳトランジスタ５２ａのドレインに接続されて
いる。ＭＯＳトランジスタ５２ａのゲート及びドレイン
はＭＯＳトランジスタ５４ａのドレインに接続され、Ｍ
ＯＳトランジスタ５３ａのドレインはＭＯＳトランジス
タ５５ａのドレインに接続されていると共に、ナンドゲ
ート５９の第２の入力端に接続されている。ＭＯＳトラ
ンジスタ５４ａ及び５５ａは、互いのゲートが接続され
ると共に、所定値に固定されたバイアス電圧ＶＢが印加
されて、ゲート接地回路を構成している。ＭＯＳトラン
ジスタ５４ａのソースは半導体集積回路２２の入力端子
３６ａに接続されていると共に、ＭＯＳトランジスタ５
６のドレインに接続されている。ＭＯＳトランジスタ５
５ａのソースは半導体集積回路２２の入力端子３６ｂに
接続されていると共に、ＭＯＳトランジスタ５７のドレ
インに接続されている。
【００３１】ＭＯＳトランジスタ５２ｂ及び５３ｂは、
互いのソースが接続されて電源電圧ＶＤＤが印加され、
互いのゲートが接続されてＭＯＳトランジスタ５２ｂの
ドレインに接続されている。ＭＯＳトランジスタ５２ｂ
のゲート及びドレインはＭＯＳトランジスタ５４ｂのド
レインに接続され、ＭＯＳトランジスタ５３ｂのドレイ
ンはＭＯＳトランジスタ５５ｂのドレインに接続されて
いると共に、ナンドゲート５８の第１の入力端に接続さ
れている。ＭＯＳトランジスタ５４ｂ及び５５ｂは、互
いのゲートが接続されると共に、バイアス電圧ＶＢが印
加されて、ゲート接地回路を構成している。ＭＯＳトラ
ンジスタ５４ｂのソースは入力端子３６ｂに接続されて
いると共に、ＭＯＳトランジスタ５７のドレインに接続
されている。ＭＯＳトランジスタ５５ｂのソースは入力
端子３６ａに接続されていると共に、ＭＯＳトランジス
タ５６のドレインに接続されている。以上のように、入
力端子３６ａから見た回路構成と、入力端子３６ｂから
見た回路構成とが対称となっている。
【００３２】ＭＯＳトランジスタ５６及び５７は、互い
のゲートが接続されてバイアス電圧ＶＢが印加されてい
ると共に、それぞれのソースが接地されている。ＭＯＳ
トランジスタ５６は、ＭＯＳトランジスタ５４ａ及び５
５ｂのソースに伝送路２５ａを介して接続された送信部
２３を構成するＭＯＳトランジスタ２８がオフの場合で
も、ＭＯＳトランジスタ５４ａ及び５５ｂのソース電
圧、すなわち、入力端子３６ａにおける電圧Ｄａが所定
の値に固定されるように、例えば、ＭＯＳトランジスタ
２８がオンした時にＭＯＳトランジスタ５４ａ及び５５
ｂに合わせて流れる電流の約１０〜２５％の電流がＭＯ
Ｓトランジスタ５４ａ及び５５ｂに合わせて流れるよう
にしている。同様に、ＭＯＳトランジスタ５７は、ＭＯ
Ｓトランジスタ５４ｂ及び５５ａのソースに伝送路２５
ｂを介して接続された送信部２３を構成するＭＯＳトラ
ンジスタ２９がオフの場合でも、ＭＯＳトランジスタ５
４ｂ及び５５ａのソース電圧、すなわち、入力端子３６
ｂにおける電圧Ｄｂが所定の値に固定されるように、例
えば、ＭＯＳトランジスタ２９がオンした時にＭＯＳト
ランジスタ５４ｂ及び５５ａに合わせて流れるの電流の
約１０〜２５％の電流がＭＯＳトランジスタ５４ｂ及び
５５ａに合わせて流れるようにしている。ナンドゲート
５８及び５９は、ＲＳフリップフロップを構成してお
り、ＭＯＳトランジスタ５３ａのドレインとＭＯＳトラ
ンジスタ５５ａのドレインとの接続点における電圧Ｄ
Ｒａと、ＭＯＳトランジスタ５３ｂのドレインとＭＯＳ
トランジスタ５５ｂのドレインとの接続点における電圧
ＤＲｂとを入力電圧として、これらを波形整形して出力
する。インバータ６０は、ナンドゲート５８の出力信号
を反転して出力信号ＤＯとして出力する。ナンドゲート
５８及び５９は、波形整形回路として機能しているの
で、設けなくても良く、例えば、インバータ６０の入力
端をＭＯＳトランジスタ５３ａのドレインとＭＯＳトラ
ンジスタ５５ａのドレインとの接続点に直接接続するよ
うにしても良い。なお、上記構成のインターフェイス回
路を構成する受信部５１の基本的な動作については、図
５に示す受信部４１の動作と略同様であるので、その説
明を省略する。
【００３３】このように、この例の構成によれば、入力
端子３６ａから見た回路構成と、入力端子３６ｂから見
た回路構成とが対称となるように構成しているので、送
信部のスイッチング回路を構成するＭＯＳトランジスタ
２８がオンした場合と、ＭＯＳトランジスタ２９がオン
した場合とで対称的な動作となる。したがって、第２の
実施例に比べて信号の伝送動作が安定して行われる。こ
れにより、信号の伝送動作を高速に行うことができる。
例えば、電源電圧ＶＤＤを３．３Ｖとし、フル振幅の出
力信号ＤＯが得られる最大の周波数は、図１に示す回路
構成では３００ＭＨｚ以下、図５に示す回路構成では３
００ＭＨｚ前後、この例の構成によれば４００ＭＨｚ前
後となる。なお、上記したＬＶＤＳ技術を用いたインタ
ーフェイス回路を用いて同一の伝送路を介して信号を伝
送した場合、同一の条件での最大の周波数は、３５０Ｍ
Ｈｚ以下である。また、この例の構成によれば、ＭＯＳ
トランジスタ５２ａ、５２ｂ、５３ａ及び５３ｂの各サ
イズは、図１に示すＭＯＳトランジスタ３１及び３２の
各サイズの１／２であるので、動作電流も１／２に減少
し、さらに、上記した第２の実施例と同様、ＭＯＳトラ
ンジスタ５６及び５７を設けているので、上記した第２
の実施例と略同様の効果が得られるのはいうまでもな
い。
【００３４】Ｄ．第４の実施例 次に、この発明の第４の実施例について説明する。図７
は、この発明の第４の実施例であるインターフェイス回
路を構成する受信部６１の電気的構成を示す回路図であ
る。この図において、図１の各部に対応する部分には同
一の符号を付け、その説明を省略する。この図に示すイ
ンターフェイス回路においては、ＮチャネルのＭＯＳト
ランジスタ３３及び３４に代えて、ＮＰＮ型のバイポー
ラ・トランジスタ６２及び６３がが新たに設けられてい
ると共に、ＮチャネルのＭＯＳトランジスタ６４及び６
５が新たに設けられている。なお、送信部の構成並びに
動作及び受信部６１と送信部との伝送路を介した接続に
ついては、図１に示す送信部２３の構成並びに動作及び
受信部２４と送信部２３との伝送路２５ａ及び２５ｂを
介した接続と同様であるので、その説明を省略する。
【００３５】バイポーラ・トランジスタ６２及び６３
は、互いのベースが接続されると共に、所定値に固定さ
れたバイアス電圧ＶＢ１が印加されて、ベース接地回路
を構成している。バイポーラ・トランジスタ６２は、そ
のコレクタがＭＯＳトランジスタ３１のゲートとドレイ
ンに接続され、そのエミッタが半導体集積回路２２の入
力端子３６ａとＭＯＳトランジスタ６４のドレインに接
続されている。バイポーラ・トランジスタ６３は、その
コレクタがＭＯＳトランジスタ３２のドレインとインバ
ータ３５の入力端に接続され、そのエミッタが半導体集
積回路２２の入力端子３６ｂとＭＯＳトランジスタ６５
のドレインに接続されている。
【００３６】ＭＯＳトランジスタ６４及び６５は、互い
のベースが接続されて所定値に固定されたバイアス電圧
ＶＢ２が印加されていると共に、それぞれのソースが接
地されている。ＭＯＳトランジスタ６４及び６５の機能
については、上記した第２の実施例におけるＭＯＳトラ
ンジスタ４２及び４３の機能と略同様であるので、その
説明を省略する。なお、伝送路２５ａ及び２５ｂの等価
回路が図２に示す簡略化された分布定数回路で表される
ものとし、入力信号ＤＩが図８（ａ）に示す波形を有す
る場合の上記構成のインターフェイス回路を構成する受
信部６１の基本的な動作については、図１に示す受信部
２４の動作と略同様であるので、その説明を省略する。
但し、図３（ｂ）と図８（ｂ）及び図３（ｃ）と図８
（ｃ）とを比較して分かるように、伝送路３６ａ及び３
６ｂにおける電圧Ｄａ及びＤｂは、図８の方が小さい。
これは、バイポーラ・トランジスタ６２及び６３により
構成されたベース接地回路は、図１に示すＭＯＳトラン
ジスタ３３及び３４により構成されたゲート接地回路に
比べて、エミッタのインピーダンスがソースのインピー
ダンスよりも低い値で安定しているためである。また、
バイポーラ・トランジスタの動作速度が速いため、図３
（ｄ）と図８（ｄ）とを比較して分かるように、入力信
号Ｄ Ｉに対する出力信号ＤＯの遅延時間が少ない。した
がって、第１の実施例に比べて信号の伝送動作を高速に
行うことができる。また、上記したように、ベース接地
回路は、ゲート接地回路に比べて、エミッタのインピー
ダンスがソースのインピーダンスよりも低い値で安定し
ているため、第２の実施例に比べて信号の伝送動作が安
定して行われる。このように、バイポーラ・トランジス
タ６２及び６３を用いることにより、理想に近い電流駆
動型インターフェイス回路が実現できる。
【００３７】Ｅ．第５の実施例 次に、この発明の第５の実施例について説明する。図９
は、この発明の第５の実施例であるインターフェイス回
路を構成する送信部７１の電気的構成を示す回路図であ
る。この図において、図１の各部に対応する部分には同
一の符号を付け、その説明を省略する。この図に示すイ
ンターフェイス回路においては、インバータ２６及び２
７に代えて、ノアゲート７２及び７３が新たに設けられ
ている。なお、受信部の構成並びに動作及び送信部７１
と受信部との伝送路を介した接続については、図１に示
す受信部２４の構成並びに動作及び送信部７１と受信部
２４との伝送路２５ａ及び２５ｂを介した接続と同様で
あるので、その説明を省略する。
【００３８】ノアゲート７２は、第１の入力端にイネー
ブル信号ＥＮが入力され、第２の入力端に２値の入力信
号ＤＩが入力され、イネーブル信号ＥＮが"Ｌ"レベルの
場合、入力信号ＤＩを反転してＭＯＳトランジスタ２８
のゲートに印加する。ノアゲート７３は、第１の入力端
にイネーブル信号ＥＮが入力され、第２の入力端にノア
ゲート７２の出力信号が入力され、イネーブル信号ＥＮ
が"Ｌ"レベルの場合、ノアゲート７２の出力信号を反転
してＭＯＳトランジスタ２９のゲートに印加する。この
場合の送信部７１の基本的な動作については、図１に示
す送信部２３の動作と略同様であるので、その説明を省
略する。
【００３９】一方、イネーブル信号ＥＮが"Ｈ"レベルの
場合、ノアゲート７２の第２の入力端に入力信号ＤＩが
入力されても、ノアゲート７２及び７３の出力信号は、
常に"Ｌ"レベルとなるので、ＭＯＳトランジスタ２８及
び２９は、共にオフする。したがって、図１０に示すよ
うに、伝送路数を削減するために、ｍ個（ｍは整数）の
送信部７１１〜７１ｍとｎ個（ｎは整数）の受信部２４
１〜２４ｎとを伝送路２５ａ及び２５ｂ等によりパラレ
ルに接続した場合でも、信号を伝送する１個の送信部、
例えば、送信部７１１に"Ｌ"レベルのイネーブル信号Ｅ
Ｎを供給すると共に、信号を伝送しない（ｍ−１）個の
送信部、例えば、送信部７１２〜７１ｍに"Ｈ"レベルの
イネーブル信号ＥＮを供給するようにすれば、送信部７
１１からｎ個の受信部２４１〜２４ｎにパラレルに信号
を伝送することができ、より融通性を有する信号伝送経
路を構成することが可能となる。なお、送信部７１と受
信部２４とを伝送路２５ａ及び２５ｂとを介して一対一
で接続する場合であっても、信号を伝送しない場合、送
信部７１に"Ｈ"レベルのイネーブル信号ＥＮを供給する
ようにすれば、ＭＯＳトランジスタ２８及び２９が共に
オフし、伝送路２５ａ及び２５ｂにほとんど電流が流れ
ないので、その分消費電力を削減することができる。
【００４０】以上、この発明の実施例を図面を参照して
詳述してきたが、具体的な構成はこの実施例に限られる
ものではなく、この発明の要旨を逸脱しない範囲の設計
の変更等があってもこの発明に含まれる。例えば、上述
の実施例においては、伝送路２５ａ及び２５ｂとして、
プリント基板に形成されたパターンを用いる例を示した
が、これに限定されず、例えば、一般的な線材、ツイス
トペア線、同軸ケーブル、フラットケーブル、あるいは
フレキシブルケーブル等どのようなものを用いても良
い。また、上述の実施例においては、送信側及び受信側
のいずれも半導体集積回路を適用対象とする例を示した
が、これに限定されず、送信側及び受信側の両方又は一
方について、個別の電子部品等から構成される回路又
は、半導体集積回路や個別の電子部品等から構成される
電子機器を適用対象としてももちろん良い。すなわち、
この発明によるインターフェイス回路は、内部の回路間
で信号の伝送を行う電子機器にも、複数個の電子機器間
で信号の伝送を行う通信システムにも適用することがで
きる。
【００４１】また、上述の実施例においては、トランジ
スタのうち、バイポーラ・トランジスタ６２及び６３以
外はＭＯＳトランジスタを用いる例を示したが、これに
限定されず、第４の実施例のように、受信部を構成する
ＭＯＳトランジスタ３３、３４、５４ａ、５４ｂ、５５
ａ及び５５ｂをバイポーラ・トランジスタによって構成
したり、すべてのトランジスタをバイポーラ・トランジ
スタによって構成してももちろん良い。その場合には、
回路の安定度がさらに増すと共に、信号伝送の高速化が
さらに促進される。また、上述の第５の実施例において
は、受信部として図１に示す受信部２４を用いる例を示
したが、これに限定されず、受信部として図５に示す受
信部４１、図６に示す受信部５１、図７に示す受信部６
１を用いてももちろん良い。
【００４２】
【発明の効果】以上説明したように、この発明の構成に
よれば、２値の入力信号に応じて交互にオンする第１及
び第２のスイッチング手段を有する送信部と、第１のス
イッチング手段がオンした時、第１の伝送路に所定値の
電流を供給する第１の電流供給手段と、第２のスイッチ
ング手段がオンした時、第２の伝送路に所定値の電流を
供給する第２の電流供給手段とを有し、第１又は第２の
電流供給手段において電流供給の有無に応じて発生する
電圧の変化を２値の出力信号として出力する受信部とを
備えているので、伝送路が有するインピーダンスや伝送
路間の相互干渉、あるいは外来ノイズ等の影響を受ける
ことなく、高品質で高速に信号を伝送することができ
る。また、消費電力及びＥＭＩを低減でき、しかも伝送
路数を削減することができる。さらに、受信部の個数に
関係なく送信部を設計することができ、汎用性が大きい
と共に、装置設置後の事情変化に柔軟に対応できる。ま
た、大幅に消費電力を削減することができると共に、極
めて簡単な回路構成であるので、半導体集積回路に組み
入れた場合でも、占有面積は小さくて済む。
【００４３】また、この発明の別の構成によれば、受信
部が第１及び第２の電位保持手段を有するので、信号の
伝送動作が安定して行われ、外来ノイズにより一層強く
なると共に、高速に信号を受信することができる。ま
た、この発明の別の構成によれば、送信部が出力停止手
段を有するので、より一層伝送路数を削減することがで
き、より融通性を有する信号伝送経路を構成することが
可能となる。また、信号を伝送しない場合、伝送路にほ
とんど電流が流れないので、その分消費電力を削減する
ことができる。また、この発明の別の構成によれば、少
なくとも電流供給手段をバイポーラ・トランジスタで構
成するので、信号の伝送動作を高速でかつ安定的に行う
ことができ、理想に近い電流駆動型インターフェイス回
路が実現できる。
【００４４】また、この発明の別の構成によれば、第１
の電流供給手段は、１個のトランジスタで構成した場合
の１／２でかつ等しいサイズの第１及び第２のトランジ
スタで構成され、第２の電流供給手段は、１個のトラン
ジスタで構成した場合の１／２でかつ等しいサイズの第
３及び第４のトランジスタで構成され、第１の電流供給
手段と第１の伝送路との接続点から見た回路構成と、第
２の電流供給手段と第２の伝送路との接続点から見た回
路構成が対称であるので、対称的な動作が可能となり、
信号の伝送動作が安定して行われることにより、信号の
伝送動作を高速に行うことができる。また、動作電流が
１／２に削減される。また、この発明の別の構成によれ
ば、電子機器や通信システムの伝送路数を大幅に削減す
ることができる。
【図面の簡単な説明】
【図１】この発明の第１の実施例であるインターフェイ
ス回路の電気的構成を示す回路図である。
【図２】伝送路の等価回路の構成の一例を示す回路図で
ある。
【図３】図１に示すインターフェイス回路の動作を説明
するための波形図である。
【図４】図１に示すインターフェイス回路の適用の一例
を示すブロック図である。
【図５】この発明の第２の実施例であるインターフェイ
ス回路を構成する受信部の電気的構成を示す回路図であ
る。
【図６】この発明の第３の実施例であるインターフェイ
ス回路を構成する受信部の電気的構成を示す回路図であ
る。
【図７】この発明の第４の実施例であるインターフェイ
ス回路を構成する受信部の電気的構成を示す回路図であ
る。
【図８】図７に示すインターフェイス回路の動作を説明
するための波形図である。
【図９】この発明の第５の実施例であるインターフェイ
ス回路を構成する送信部の電気的構成を示す回路図であ
る。
【図１０】図９に示すインターフェイス回路の適用の一
例を示すブロック図である。
【図１１】従来のインターフェイス回路の電気的構成例
を示す回路図である。
【符号の説明】
２３，７１，７１１〜７１ｍ 送信部 ２４，２４１〜２４ｎ，４１，５１，６１ 受信部 ２５ａ，２５ｂ 伝送路 ２８，２９ ＭＯＳトランジスタ（第１及び第２のスイ
ッチング手段） ３３，３４，５４ａ，５４ｂ，５５ａ，５５ｂ ＭＯＳ
トランジスタ（第１及び第２の電流供給手段） ４２，４３，５６，５７ ＭＯＳトランジスタ（第１及
び第２の電位保持手段） ６２，６３ バイポーラ・トランジスタ（第１及び第２
の電流供給手段） ７２，７３ ノアゲート（出力停止手段）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 安部 勝美 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 田島 章光 東京都港区芝五丁目７番１号 日本電気株 式会社内 Ｆターム(参考） 5J056 AA00 BB02 BB17 BB47 BB57 DD02 DD13 DD23 DD28 EE03 FF06 FF08 FF09 KK01 5K029 AA03 AA11 AA13 DD04 GG07 HH01 LL11

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 ２値の入力信号に応じて交互にオンする
    第１及び第２のスイッチング手段を有する送信部と、 前記第１のスイッチング手段と第１の伝送路を介して接
    続され、前記第１のスイッチング手段がオンした時、前
    記第１の伝送路に所定値の電流を供給する第１の電流供
    給手段と、 前記第２のスイッチング手段と第２の伝送路を介して接
    続され、前記第２のスイッチング手段がオンした時、前
    記第２の伝送路に所定値の電流を供給する第２の電流供
    給手段とを有し、前記第１又は第２の電流供給手段にお
    いて電流供給の有無に応じて発生する電圧の変化を２値
    の出力信号として出力する受信部とを備えてなることを
    特徴とするインターフェイス回路。
  2. 【請求項２】 前記受信部は、前記第１のスイッチング
    手段がオフした時、前記第１の電流供給手段と前記第１
    の伝送路との接続点の電位を所定値に保持する第１の電
    位保持手段と、 前記第２のスイッチング手段がオフした時、前記第２の
    電流供給手段と前記第２の伝送路との接続点の電位を所
    定値に保持する第２の電位保持手段とを有することを特
    徴とする請求項１記載のインターフェイス回路。
  3. 【請求項３】 前記送信部は、前記第１及び第２のスイ
    ッチング手段を共にオフにする出力停止手段を有するこ
    とを特徴とする請求項１又は２記載のインターフェイス
    回路。
  4. 【請求項４】 前記第１及び第２のスイッチング手段、
    前記第１及び第２の電流供給手段、前記第１及び第２の
    電位保持手段をトランジスタで構成することを特徴とす
    る請求項１、２又は３記載のインターフェイス回路。
  5. 【請求項５】 少なくとも前記第１及び第２の電流供給
    手段がバイポーラ・トランジスタで構成されてなること
    を特徴とする請求項４記載のインターフェイス回路。
  6. 【請求項６】 前記第１の電流供給手段は、１個のトラ
    ンジスタで構成した場合の１／２でかつ等しいサイズの
    第１及び第２のトランジスタで構成され、前記第２の電
    流供給手段は、１個のトランジスタで構成した場合の１
    ／２でかつ等しいサイズの第３及び第４のトランジスタ
    で構成され、前記第１の電流供給手段と前記第１の伝送
    路との接続点から見た回路構成と、前記第２の電流供給
    手段と前記第２の伝送路との接続点から見た回路構成が
    対称であることを特徴とする請求項４又は５記載のイン
    ターフェイス回路。
  7. 【請求項７】 請求項１乃至６のいずれか１に記載のイ
    ンターフェイス回路を備えてなることを特徴とする電子
    機器。
  8. 【請求項８】 請求項１、３、４又は５記載の送信部を
    有する回路と、請求項１、２、４、５又は６記載の受信
    部を有する少なくとも１個の回路とを備えてなることを
    特徴とする電子機器。
  9. 【請求項９】 請求項３記載の送信部を有する少なくと
    も１個の回路と、請求項１、２、４、５又は６記載の送
    信部を有する少なくとも１個の回路とを備えてなること
    を特徴とする電子機器。
  10. 【請求項１０】 請求項１、３、４又は５記載の送信部
    を有する電子機器と、請求項１、２、４、５又は６記載
    の受信部を有する少なくとも１個の電子機器とを備えて
    なることを特徴とする通信システム。
  11. 【請求項１１】 請求項３記載の送信部を有する少なく
    とも１個の電子機器と、請求項１、２、４、５又は６記
    載の送信部を有する少なくとも１個の電子機器とを備え
    てなることを特徴とする通信システム。
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Cited By (13)

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