JP2000040775A - Semiconductor device and manufacture thereof - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に係り、特に半導体素子の回路形成面を樹脂に
より封止した構成の半導体装置及びその製造方法に関す
る。近年、半導体装置が搭載される電子機器の小型化に
伴い、半導体装置の小型化が図られている。このため、
半導体装置の大きさを半導体素子（チップ）の大きさに
極めて近付けたＣＳＰ(Chip Size Package) が開発さ
れ、また実用されるようになってきている。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a semiconductor device having a circuit in which a circuit forming surface of a semiconductor element is sealed with a resin and a method for manufacturing the same. 2. Description of the Related Art In recent years, with the miniaturization of electronic devices on which semiconductor devices are mounted, miniaturization of semiconductor devices has been attempted. For this reason,
A CSP (Chip Size Package) in which the size of a semiconductor device is extremely close to the size of a semiconductor element (chip) has been developed and put into practical use.
【０００２】このＣＳＰは、回路形成面を保護するため
に少なくとも回路形成面を封止樹脂により封止するよう
構成されており、また放熱特性を向上させる面から半導
体素子背面を露出させた構成とされている。また、上記
のようにＣＳＰはその大きさが略半導体素子と同じで小
型化を図ることができるが、半導体装置としての所定の
強度も維持させる必要がある。This CSP has a structure in which at least the circuit forming surface is sealed with a sealing resin to protect the circuit forming surface, and a structure in which the back surface of the semiconductor element is exposed from a surface for improving heat radiation characteristics. Have been. Further, as described above, the CSP is substantially the same in size as a semiconductor element and can be miniaturized, but it is necessary to maintain a predetermined strength as a semiconductor device.
【０００３】[0003]
【従来の技術】図１及び図２は、従来の半導体装置の一
例を示している。図１は、従来のＢＧＡ(Ball Grid Arr
ay) タイプの半導体装置１Ａを示している。この半導体
装置１Ａは、その全体形状が半導体素子２と略等しい形
状とされたＣＳＰである。2. Description of the Related Art FIGS. 1 and 2 show an example of a conventional semiconductor device. FIG. 1 shows a conventional BGA (Ball Grid Arr).
ay) type semiconductor device 1A is shown. The semiconductor device 1 </ b> A is a CSP whose overall shape is substantially the same as the semiconductor element 2.
【０００４】この半導体装置１Ａは、大略すると半導体
素子２Ａ，基板５，はんだボール６，及び封止樹脂７Ａ
等により構成されている。半導体素子２Ａはベアチップ
であり、その回路形成面３にはバンプ４が配設されてい
る。この半導体素子２Ａは、バンプ４により基板５にフ
ェイスダウンで接合されている。また、放熱特性を向上
させる面より、半導体素子２Ａの背面２ａは、外部に露
出された構成とされている。The semiconductor device 1A generally includes a semiconductor element 2A, a substrate 5, a solder ball 6, and a sealing resin 7A.
And the like. The semiconductor element 2A is a bare chip, and a bump 4 is provided on a circuit forming surface 3 thereof. The semiconductor element 2A is joined face-down to the substrate 5 by the bumps 4. In addition, the back surface 2a of the semiconductor element 2A is configured to be exposed to the outside in order to improve the heat radiation characteristics.
【０００５】基板５は例えばＴＡＢ(Tape Automated Bo
nding)基板であり、その下部には外部接続端子となるは
んだボール６が配設されている。このはんだボール６と
バンプ４は、基板５に形成された配線及びスルーホール
を介して電気的に接続された構成とされている。また、
半導体素子２Ａの回路形成面３は保護を行なわないと、
酸化及び腐食が発生し易いため、半導体素子２Ａと基板
５との間には封止樹脂７Ａが配設されている。この封止
樹脂７Ａを配設することにより、半導体素子２Ａの回路
形成面３は保護され、半導体装置１Ａの信頼性を向上さ
せることができる。従来、この封止樹脂７Ａは、半導体
素子２Ａの回路形成面３のみを覆うよう配設されてい
た。The substrate 5 is made of, for example, TAB (Tape Automated Bo
and a solder ball 6 serving as an external connection terminal is provided below the substrate. The solder balls 6 and the bumps 4 are configured to be electrically connected via wiring formed on the substrate 5 and through holes. Also,
If the circuit forming surface 3 of the semiconductor element 2A is not protected,
Since oxidation and corrosion easily occur, a sealing resin 7A is provided between the semiconductor element 2A and the substrate 5. By providing the sealing resin 7A, the circuit forming surface 3 of the semiconductor element 2A is protected, and the reliability of the semiconductor device 1A can be improved. Conventionally, the sealing resin 7A is provided so as to cover only the circuit forming surface 3 of the semiconductor element 2A.
【０００６】一方、図２は、従来のリードフレームタイ
プの半導体装置１Ｂを示している。この半導体装置１Ｂ
も、その全体形状が半導体素子２Ｂと略等しい形状とさ
れたＣＳＰである。この半導体装置１Ｂは、大略すると
半導体素子２Ｂ，リード８，及び封止樹脂７Ｂ等により
構成されている。半導体素子２Ｂはベアチップであり、
その回路形成面３には電極パッド１２が形成されてい
る。また本従来例においても、放熱特性を向上させる面
より、半導体素子２Ｂの背面２ａは、外部に露出された
構成とされている。FIG. 2 shows a conventional lead frame type semiconductor device 1B. This semiconductor device 1B
Is a CSP having an overall shape substantially equal to that of the semiconductor element 2B. The semiconductor device 1B is roughly composed of a semiconductor element 2B, leads 8, a sealing resin 7B, and the like. The semiconductor element 2B is a bare chip,
An electrode pad 12 is formed on the circuit forming surface 3. Also in this conventional example, the back surface 2a of the semiconductor element 2B is configured to be exposed to the outside in order to improve the heat radiation characteristics.
【０００７】リード８は、そのインナー側の端部を接着
剤９により半導体素子２Ｂに固定されている。また、リ
ード８のインナー側端部と回路形成面３に形成された電
極パッド１２との間には、ワイヤ１０が配設されてい
る。この半導体装置１Ｂにおいても、半導体素子２Ｂの
回路形成面３を保護する必要があり、よって半導体素子
２Ｂの回路形成面３には封止樹脂７Ｂが形成されてい
る。そして、リード８のアウター部分は封止樹脂７Ｂか
ら外部に延出し、外部接続端子として機能する構成とさ
れている。本従来例においても、封止樹脂７Ｂは、半導
体素子２Ｂの回路形成面３のみを覆うよう配設されてい
た。The lead 8 has its inner end fixed to the semiconductor element 2 B by an adhesive 9. A wire 10 is provided between the inner end of the lead 8 and the electrode pad 12 formed on the circuit forming surface 3. Also in this semiconductor device 1B, it is necessary to protect the circuit forming surface 3 of the semiconductor element 2B, and therefore, the sealing resin 7B is formed on the circuit forming surface 3 of the semiconductor element 2B. The outer portion of the lead 8 extends outside from the sealing resin 7B and functions as an external connection terminal. Also in this conventional example, the sealing resin 7B is provided so as to cover only the circuit forming surface 3 of the semiconductor element 2B.
【０００８】[0008]
【発明が解決しようとする課題】ところで、図１に示す
ように、半導体装置１Ａを実装基板１３に実装した場
合、半導体素子２Ａと実装基板１３の熱膨張係数の違い
により、例えばリフロー時のように熱の印加時に応力が
発生する。この応力は、半導体素子２Ａと封止樹脂７Ａ
との界面に集中して発生する。By the way, as shown in FIG. 1, when the semiconductor device 1A is mounted on the mounting substrate 13, the semiconductor device 2A and the mounting substrate 13 have different thermal expansion coefficients, for example, as shown in FIG. Generates stress when heat is applied. This stress is applied to the semiconductor element 2A and the sealing resin 7A.
It occurs concentrated on the interface with.
【０００９】図３は、半導体素子２Ａと封止樹脂７Ａと
の界面に応力集中が発生した時、半導体装置１Ａに発生
する現象を説明するための図である。前記のように、半
導体素子２Ａと実装基板１３の熱膨張係数の違いにより
発生する応力は、半導体素子２Ａと封止樹脂７Ａとの界
面、換言すれば回路形成面３と封止樹脂７Ａとの界面に
集中して発生する（図３（Ａ）に、回路形成面３と封止
樹脂７Ａとの界面を矢印Ａで示す位置）。FIG. 3 is a diagram for explaining a phenomenon that occurs in the semiconductor device 1A when stress concentration occurs at the interface between the semiconductor element 2A and the sealing resin 7A. As described above, the stress generated due to the difference in the coefficient of thermal expansion between the semiconductor element 2A and the mounting substrate 13 is caused by the interface between the semiconductor element 2A and the sealing resin 7A, in other words, between the circuit forming surface 3 and the sealing resin 7A. This is concentrated on the interface (in FIG. 3A, the interface between the circuit forming surface 3 and the sealing resin 7A is indicated by an arrow A).
【００１０】よって、この回路形成面３（半導体素子２
Ａ）と封止樹脂７Ａとの界面Ａには、図３（Ｂ）に示す
ように、微小クラック１１Ａが発生し易くなる。また、
微小クラック１１Ａが発生すると、その後に熱応力が印
加されることによりクラックは徐々に進行し、やがて図
３（Ｃ）に示すような大きなクラック１１Ｂとなる。そ
して、最終的には半導体素子２Ａの回路形成面３はクラ
ック１１Ｂにより破壊され、半導体素子２Ａが機能しな
い状態となるおそれがある。Therefore, the circuit forming surface 3 (semiconductor element 2
At the interface A between A) and the sealing resin 7A, as shown in FIG. 3B, minute cracks 11A easily occur. Also,
When the minute crack 11A occurs, the crack gradually progresses by applying a thermal stress thereafter, and eventually becomes a large crack 11B as shown in FIG. Finally, the circuit forming surface 3 of the semiconductor element 2A may be broken by the crack 11B, and the semiconductor element 2A may not function.
【００１１】一方、半導体装置１Ａ，１Ｂの耐湿性に注
目すると、図１及び図２に示されるように、回路形成面
３（半導体素子２Ａ）と封止樹脂７Ａとの界面は外気に
晒されているため、耐湿性に対して十分な効果が得られ
ない。よって、この界面から水分が半導体装置１Ａ，１
Ｂ内に侵入し、熱印加時においてはこの水分が蒸発して
体積が増大することによりクラックが発生してしまう。
また、水分が回路形成面３に付着した場合には、回路形
成面３が腐食してしまうおそれもある。On the other hand, focusing on the moisture resistance of the semiconductor devices 1A and 1B, the interface between the circuit forming surface 3 (semiconductor element 2A) and the sealing resin 7A is exposed to the outside air as shown in FIGS. Therefore, a sufficient effect on the moisture resistance cannot be obtained. Therefore, the moisture flows from this interface into the semiconductor devices 1A, 1A.
B, and when heat is applied, the water evaporates and the volume increases, causing cracks.
Further, when moisture adheres to the circuit forming surface 3, the circuit forming surface 3 may be corroded.
【００１２】更に、半導体装置１Ａ，１Ｂは半導体素子
２Ａ，２Ｂの背面２ａが露出した構成であるため、搬送
等により半導体素子２Ａ，２Ｂにいわゆるエッジ欠けが
発生しやすい。このエッジ欠けが発生すると、これに起
因して半導体素子２Ａ，２Ｂにチップクラックが発生
し、半導体素子２Ａ，２Ｂの動作不良の原因となるとい
う問題点も生じる。Further, since the semiconductor devices 1A and 1B have a configuration in which the back surface 2a of the semiconductor elements 2A and 2B is exposed, so-called edge chipping easily occurs in the semiconductor elements 2A and 2B due to transportation or the like. When the edge chipping occurs, a chip crack occurs in the semiconductor elements 2A and 2B due to the chipping, which causes a problem that the semiconductor elements 2A and 2B may malfunction.
【００１３】本発明は上記の点に鑑みてなされたもので
あり、クラックの発生を抑制することにより信頼性の向
上を図った半導体装置及びその製造方法を提供すること
を目的とする。The present invention has been made in view of the above points, and an object of the present invention is to provide a semiconductor device having improved reliability by suppressing generation of cracks, and a method of manufacturing the same.
【００１４】[0014]
【課題を解決するための手段】上記課題を解決するため
に本発明では、次に述べる各手段を講じたことを特徴と
するものである。請求項１記載の発明は、半導体素子
と、該半導体素子を搭載する基板と、前記半導体素子が
前記基板に搭載された状態において、前記半導体素子に
形成された回路形成面を封止する封止樹脂と、を具備す
る半導体装置において、前記封止樹脂に、前記半導体素
子の外周側面を覆う側面被覆部を設けたことを特徴とす
るものである。Means for Solving the Problems In order to solve the above problems, the present invention is characterized by taking the following means. The invention according to claim 1 is a method for sealing a semiconductor element, a substrate on which the semiconductor element is mounted, and a circuit formation surface formed on the semiconductor element when the semiconductor element is mounted on the substrate. And a resin, wherein the sealing resin is provided with a side surface covering portion for covering an outer peripheral side surface of the semiconductor element.
【００１５】また、請求項２記載の発明は、前記請求項
１記載の半導体装置において、前記側面被覆部の回路形
成面からの高さをｔとし、前記半導体素子の高さ寸法を
Ｔとした場合、前記側面被覆部の回路形成面からの高さ
ｔがＴ／４≦ｔ≦Ｔとなるよう構成したことを特徴とす
るものである。According to a second aspect of the present invention, in the semiconductor device of the first aspect, the height of the side surface covering portion from the circuit forming surface is t, and the height of the semiconductor element is T. In this case, the height t of the side surface covering portion from the circuit formation surface is configured to satisfy T / 4 ≦ t ≦ T.
【００１６】また、請求項３記載の発明は、半導体素子
と、該半導体素子を搭載する基板と、前記半導体素子が
前記基板に搭載された状態において、前記半導体素子に
形成された回路形成面を封止する封止樹脂と、を具備す
る半導体装置において、前記半導体素子の前記回路形成
面と反対側に位置する背面の辺エッジに面取り部を形成
したことを特徴とするものである。According to a third aspect of the present invention, there is provided a semiconductor device, a substrate on which the semiconductor device is mounted, and a circuit formation surface formed on the semiconductor device in a state where the semiconductor device is mounted on the substrate. And a sealing resin for sealing, wherein a chamfered portion is formed at a side edge of a back surface of the semiconductor element opposite to the circuit forming surface.
【００１７】また、請求項４記載の発明は、前記請求項
３記載の半導体装置において、更に、前記半導体素子の
前記回路形成面の辺エッジに面取り部を形成したことを
特徴とするものである。また、請求項５記載の発明は、
半導体素子と、該半導体素子を搭載する基板と、前記半
導体素子が前記基板に搭載された状態において、前記半
導体素子に形成された回路形成面を封止する封止樹脂
と、を具備する半導体装置において、前記半導体素子の
前記回路形成面と反対側に位置する背面のコーナーエッ
ジに面取り部を形成したことを特徴とするものである。According to a fourth aspect of the present invention, in the semiconductor device according to the third aspect, a chamfered portion is further formed at a side edge of the circuit forming surface of the semiconductor element. . The invention according to claim 5 is
A semiconductor device, comprising: a semiconductor element; a substrate on which the semiconductor element is mounted; and a sealing resin that seals a circuit formation surface formed on the semiconductor element when the semiconductor element is mounted on the substrate. Wherein a chamfered portion is formed at a corner edge of a back surface of the semiconductor element opposite to the circuit forming surface.
【００１８】また、請求項６記載の発明は、前記請求項
５記載の半導体装置において、更に、前記半導体素子の
前記回路形成面のコーナーエッジに面取り部を形成した
ことを特徴とするものである。また、請求項７記載の発
明は、前記請求項１または２記載の半導体装置におい
て、前記半導体素子の前記回路形成面と反対側に位置す
る背面の辺エッジに面取り部を形成したことを特徴とす
るものである。According to a sixth aspect of the present invention, in the semiconductor device of the fifth aspect, a chamfered portion is further formed at a corner edge of the circuit forming surface of the semiconductor element. . According to a seventh aspect of the present invention, in the semiconductor device according to the first or second aspect, a chamfered portion is formed at a side edge of a back surface of the semiconductor element opposite to the circuit forming surface. Is what you do.
【００１９】また、請求項８記載の発明は、前記請求項
７記載の半導体装置において、更に、前記半導体素子の
前記回路形成面の辺エッジに面取り部を形成したことを
特徴とするものである。また、請求項９記載の発明は、
前記請求項１または２記載の半導体装置において、前記
半導体素子の前記回路形成面と反対側に位置する背面の
コーナーエッジに面取り部を形成したことを特徴とする
ものである。According to an eighth aspect of the present invention, in the semiconductor device according to the seventh aspect, a chamfer is further formed at a side edge of the circuit forming surface of the semiconductor element. . The invention according to claim 9 is
3. The semiconductor device according to claim 1, wherein a chamfer is formed at a corner edge of a back surface of the semiconductor element opposite to the circuit forming surface.
【００２０】また、請求項１０記載の発明は、前記請求
項９記載の半導体装置において、更に、前記半導体素子
の前記回路形成面のコーナーエッジに面取り部を形成し
たことを特徴とするものである。また、請求項１１記載
の発明は、前記請求項７乃至１０のいすれかに記載の半
導体装置において、前記封止樹脂が前記面取り部を被覆
していることを特徴とするものである。According to a tenth aspect of the present invention, in the semiconductor device of the ninth aspect, a chamfered portion is further formed at a corner edge of the circuit forming surface of the semiconductor element. . According to an eleventh aspect of the present invention, in the semiconductor device according to any one of the seventh to tenth aspects, the sealing resin covers the chamfered portion.
【００２１】また、請求項１２記載の発明は、半導体素
子の背面露出部分に捺印処理を行なう捺印工程を有する
半導体装置の製造方法において、前記捺印工程で前記捺
印処理を行なうのに、１００ｎｍ以上でかつ８００ｎｍ
以下の波長範囲内のレーザーを用いたことを特徴とする
ものである。According to a twelfth aspect of the present invention, in the method of manufacturing a semiconductor device having a marking step of marking the exposed back surface of the semiconductor element, the marking step is performed at 100 nm or more. And 800 nm
It is characterized by using a laser within the following wavelength range.
【００２２】また、請求項１３記載の発明は、前記請求
項１２記載の半導体装置の製造方法において、前記半導
体素子の背面に対する前記レーザーによる捺印の深さを
２μｍ以下としたことを特徴とするものである。また、
請求項１４記載の発明は、半導体素子の背面が封止樹脂
から露出した構成の半導体装置の製造方法において、前
記封止樹脂となる樹脂をポッティングすることにより、
前記半導体素子の側面全体を封止樹脂で覆う樹脂注入工
程と、該樹脂注入工程終了後、前記半導体素子の背面に
残存する前記封止樹脂を１００ｎｍ以上でかつ８００ｎ
ｍ以下の波長範囲内のレーザーにより除去する除去工程
とを有することを特徴とするものである。According to a thirteenth aspect of the present invention, in the method of manufacturing a semiconductor device according to the twelfth aspect, the depth of the laser marking on the back surface of the semiconductor element is set to 2 μm or less. It is. Also,
According to a fourteenth aspect of the present invention, in the method of manufacturing a semiconductor device having a configuration in which the back surface of the semiconductor element is exposed from the sealing resin, by potting the resin to be the sealing resin,
A resin injecting step of covering the entire side surface of the semiconductor element with a sealing resin, and after the resin injecting step, removing the sealing resin remaining on the back surface of the semiconductor element by 100 nm or more and 800 n
and a removing step of removing with a laser within a wavelength range of m or less.
【００２３】上記の各手段は、次のように作用する。請
求項１記載の発明によれば、半導体素子に形成された回
路形成面を封止する封止樹脂に、半導体素子の外周側面
を覆う側面被覆部を設けたことにより、封止樹脂と半導
体素子との密着性を向上させることができる。よって、
耐リフロー性及び耐湿性が向上し、これにより半導体装
置の信頼性を向上することができる。Each of the above means operates as follows. According to the first aspect of the present invention, the sealing resin for sealing the circuit formation surface formed on the semiconductor element is provided with the side surface covering portion that covers the outer peripheral side surface of the semiconductor element. And the adhesiveness with the adhesive can be improved. Therefore,
The reflow resistance and the moisture resistance are improved, whereby the reliability of the semiconductor device can be improved.
【００２４】また、封止樹脂が半導体素子の側面まで配
設されていることから、温度サイクル時において回路形
成面近傍に応力が集中することを防止でき、回路形成面
が損傷することを防止することができる。また、請求項
２記載の発明によれば、側面被覆部の回路形成面からの
高さをｔとし、半導体素子の高さ寸法をＴとした場合、
側面被覆部の回路形成面からの高さｔがＴ／４≦ｔ≦Ｔ
となるよう構成したことにより、耐リフロー性及び耐湿
性が向上、及び応力集中による半導体装置の損傷をより
確実に防止することができる。Further, since the sealing resin is provided up to the side surface of the semiconductor element, it is possible to prevent stress from being concentrated near the circuit forming surface during a temperature cycle, thereby preventing the circuit forming surface from being damaged. be able to. According to the second aspect of the present invention, when the height of the side surface covering portion from the circuit formation surface is t, and the height of the semiconductor element is T,
The height t of the side surface covering portion from the circuit forming surface is T / 4 ≦ t ≦ T
With this configuration, reflow resistance and moisture resistance can be improved, and damage to the semiconductor device due to stress concentration can be more reliably prevented.
【００２５】また、請求項３及び請求項５記載の発明に
よれば、半導体素子の背面の辺エッジ或いはコーナーエ
ッジに面取り部を形成したことにより、例えば搬送時等
において生じる半導体素子のエッジ欠けを防止すること
ができる。エッジ欠けが存在すると、熱サイクルを印加
した場合にこのエッジ欠け部分からクラックが発生する
おそれがあるが、辺エッジ或いはコーナーエッジに面取
り部を形成することにより、このクラックの発生を防止
することが可能となる。According to the third and fifth aspects of the present invention, since the chamfered portion is formed at the side edge or the corner edge of the back surface of the semiconductor element, for example, chipping of the edge of the semiconductor element which occurs at the time of transportation or the like can be prevented. Can be prevented. If an edge chip is present, a crack may be generated from the chipped edge when a thermal cycle is applied.However, by forming a chamfer at a side edge or a corner edge, it is possible to prevent the occurrence of the crack. It becomes possible.
【００２６】また、請求項４及び請求項６記載の発明に
よれば、半導体素子の背面に加え、更に半導体素子の回
路形成面の辺エッジ或いはコーナーエッジに面取り部を
形成したことにより、半導体素子と封止樹脂の接触面積
を広くすることができる。よって、半導体素子と封止樹
脂との密着性及び耐湿性は更に向上する。また、回路形
成面の面取り部は封止樹脂により確実に保護されること
となり、エッジ欠けの発生及びこれに起因したクラック
の発生を防止することができる。According to the fourth and sixth aspects of the present invention, a chamfered portion is formed at a side edge or a corner edge of a circuit forming surface of the semiconductor element in addition to a back surface of the semiconductor element. And the contact area between the resin and the sealing resin. Therefore, the adhesion between the semiconductor element and the sealing resin and the moisture resistance are further improved. In addition, the chamfered portion of the circuit forming surface is reliably protected by the sealing resin, so that the occurrence of edge chipping and the occurrence of cracks due to this can be prevented.
【００２７】また、請求項７及び請求項９記載の発明に
よれば、封止樹脂に半導体素子の外周側面を覆う側面被
覆部を設けると共に、半導体素子の背面の辺エッジ或い
はコーナーエッジに面取り部を形成したことにより、耐
リフロー性，耐湿性，及び温度サイクル性の向上と、エ
ッジ欠けの発生防止を共に実現することができる。According to the seventh and ninth aspects of the present invention, the sealing resin is provided with a side surface covering portion for covering the outer peripheral side surface of the semiconductor element, and the chamfered portion is provided at a side edge or a corner edge of the back surface of the semiconductor element. By forming the above, improvement of reflow resistance, moisture resistance, and temperature cycle property and prevention of occurrence of edge chipping can be realized at the same time.
【００２８】また、請求項８及び請求項１０記載の発明
によれば、封止樹脂に半導体素子の外周側面を覆う側面
被覆部を設け、また半導体素子の背面に加えて半導体素
子の回路形成面の辺エッジ或いはコーナーエッジに面取
り部を形成したことにより、耐リフロー性，耐湿性，及
び温度サイクル性の向上と、エッジ欠けの発生及びこれ
に起因したクラックの発生をより確実に防止することが
できる。According to the eighth and tenth aspects of the present invention, the encapsulating resin is provided with a side surface covering portion for covering the outer peripheral side surface of the semiconductor element. By forming chamfers at the side edges or corner edges, it is possible to improve the reflow resistance, moisture resistance, and temperature cycle properties, and to more reliably prevent edge chipping and cracks caused by the chipping. it can.
【００２９】また、請求項１１記載の発明によれば、封
止樹脂が面取り部を被覆した構成とすることにより、面
取り部は封止樹脂により封止されるため、面取り部によ
るチップ欠け防止効果に加え、封止効果による信頼性の
向上を図ることができる。また、面取り部が存在するこ
とにより、素子側面が垂直面である場合に比べ、封止樹
脂は半導体素子の側面に配設しやすくなり、必要となる
樹脂量を少なくすることができる。According to the eleventh aspect of the present invention, since the chamfered portion is covered with the sealing resin by the configuration in which the sealing resin covers the chamfered portion, the chipping prevention effect by the chamfered portion is achieved. In addition, the reliability can be improved by the sealing effect. Further, the presence of the chamfered portion makes it easier to dispose the sealing resin on the side surface of the semiconductor element than when the element side surface is a vertical surface, and can reduce the amount of required resin.
【００３０】また、請求項１２記載の発明によれば、捺
印工程で捺印処理を行なうのに用いるレーザーの波長範
囲を１００ｎｍ以上でかつ８００ｎｍ以下としたことに
より、半導体素子の回路形成面に損傷を与えることな
く、半導体素子の背面に捺印を形成することができる。
即ち、レーザーの波長が１００ｎｍ未満であると、半導
体素子のレーザーの吸収係数が急激に高くなり、半導体
素子に捺印を形成することができなくなる。また、レー
ザーの波長が８００ｎｍを越えると、半導体素子のレー
ザーの吸収係数が急激に低くなり、半導体素子の回路形
成面にレーザー光が達し、回路形成面が破壊されるおそ
れがある。According to the twelfth aspect of the present invention, the wavelength range of the laser used for performing the marking process in the marking process is set to 100 nm or more and 800 nm or less, so that the circuit formation surface of the semiconductor element is not damaged. It is possible to form a seal on the back surface of the semiconductor element without giving it.
That is, when the wavelength of the laser is less than 100 nm, the laser absorption coefficient of the semiconductor element rapidly increases, and it becomes impossible to form a seal on the semiconductor element. If the wavelength of the laser exceeds 800 nm, the absorption coefficient of the laser of the semiconductor element suddenly decreases, and the laser light reaches the circuit forming surface of the semiconductor element, which may destroy the circuit forming surface.
【００３１】しかるに、レーザーの波長範囲を１００ｎ
ｍ以上でかつ８００ｎｍ以下とすることにより、半導体
素子の回路形成面に損傷を与えることなく、半導体素子
の背面に捺印を形成することができる。また、請求項１
３記載の発明によれば、半導体素子の背面に対するレー
ザーによる捺印の深さを２μｍ以下に設定することによ
り、温度サイクル等によりレーザ捺印部からクラックが
発生することを防止することができる。However, the wavelength range of the laser is 100 n
By setting the length to m or more and 800 nm or less, a seal can be formed on the back surface of the semiconductor element without damaging the circuit formation surface of the semiconductor element. Claim 1
According to the invention described in the third aspect, by setting the depth of the laser marking on the back surface of the semiconductor element to 2 μm or less, it is possible to prevent the occurrence of cracks from the laser marking portion due to a temperature cycle or the like.
【００３２】更に、請求項１４記載の発明によれば、樹
脂注入工程において、封止樹脂となる樹脂をポッティン
グすることにより半導体素子の側面全体を前記封止樹脂
で覆うことにより、トランスファーモールド法により樹
脂を形成するのに比べ、容易に封止樹脂を形成すること
ができる。また、続く除去工程では、半導体素子の背面
に残存する封止樹脂（余剰樹脂）を１００ｎｍ以上でか
つ８００ｎｍ以下の波長範囲内のレーザーにより除去す
ることにより、半導体素子に影響を与えることなく、余
剰樹脂の除去を容易に行なうことができる。また、この
レーザーを用いて、除去工程に連続して半導体素子に捺
印処理を行なうことも可能となる。Further, according to the present invention, in the resin injecting step, the entire side surface of the semiconductor element is covered with the sealing resin by potting a resin serving as a sealing resin, so that the transfer molding method is employed. The sealing resin can be formed more easily than forming the resin. In the subsequent removal step, the sealing resin (excess resin) remaining on the back surface of the semiconductor element is removed by a laser within a wavelength range of 100 nm or more and 800 nm or less, so that the semiconductor element is not affected. The resin can be easily removed. In addition, it is possible to perform a marking process on a semiconductor element by using this laser, following the removing step.
【００３３】[0033]
【発明の実施の形態】次に、本発明の実施の形態につい
て図面と共に説明する。先ず、図１を用いて本発明の第
１実施例である半導体装置２０Ａについて説明する。こ
の半導体装置２０Ａは、その全体形状が半導体素子２２
と略等しい形状とされたＣＳＰであり、よって小型化が
図られている。Next, embodiments of the present invention will be described with reference to the drawings. First, a semiconductor device 20A according to a first embodiment of the present invention will be described with reference to FIG. This semiconductor device 20A has a semiconductor element 22
The CSP has a shape substantially the same as that of the CSP, and is thus downsized.
【００３４】半導体装置２０Ａは、大略すると半導体素
子２２Ａ，基板２５，はんだボール２６，及び封止樹脂
２７Ａ等により構成されている。半導体素子２２Ａはベ
アチップであり、その回路形成面２３にはバンプ２４が
配設されている。また、本実施例で用いる半導体素子２
２Ａは、特に面取り加工等は行なわれておらず、よって
矩形状の外形を有したものである。この半導体素子２２
Ａは、バンプ２４により基板２５にフェイスダウンで接
合されている。また、放熱特性を向上させる面より、半
導体素子２２Ａの背面２２ａは外部に露出された構成と
されている。The semiconductor device 20A is roughly composed of a semiconductor element 22A, a substrate 25, a solder ball 26, a sealing resin 27A and the like. The semiconductor element 22A is a bare chip, and a bump 24 is provided on a circuit forming surface 23 thereof. Further, the semiconductor element 2 used in this embodiment
2A has no rectangular chamfering or the like, and thus has a rectangular outer shape. This semiconductor element 22
A is joined face down to the substrate 25 by the bump 24. Further, the back surface 22a of the semiconductor element 22A is configured to be exposed to the outside in order to improve the heat radiation characteristics.
【００３５】基板２５は例えばＴＡＢ基板であり、その
下部には外部接続端子となるはんだボール２６が配設さ
れている。このはんだボール２６とバンプ２４は、基板
２５に形成された配線及びスルーホール（図示せず）を
介して電気的に接続された構成とされている。尚、基板
２５はＴＡＢ基板に限定されるものではなく、ガラス−
エポキシ基板等の樹脂基板を用いることも、またセラミ
ック基板を用いることも可能である。また、外部接続端
子ははんだボール２６に限定されるものではなく、銅ボ
ール等の他の金属ボールを用いることも、また鉛レスは
んだを用いたボールを用いることも可能である。The substrate 25 is, for example, a TAB substrate, and a solder ball 26 serving as an external connection terminal is provided below the substrate 25. The solder balls 26 and the bumps 24 are configured to be electrically connected via wiring formed on the substrate 25 and through holes (not shown). The substrate 25 is not limited to a TAB substrate,
A resin substrate such as an epoxy substrate or a ceramic substrate can be used. Further, the external connection terminals are not limited to the solder balls 26, but other metal balls such as copper balls or balls using lead-less solder can be used.
【００３６】一方、上記したように半導体素子２２Ａの
能動領域となる回路形成面２３は、保護を行なわないと
酸化及び腐食が発生し易い。このため、半導体素子２２
Ａ（具体的には、回路形成面２３）と基板２５との間に
は封止樹脂２７Ａが配設されている。この封止樹脂２７
Ａは後述するように、ポッティングにより形成されるも
のであり、またその材質としては例えばエポキシ系樹
脂、或いはシリコン系樹脂を用いることが考えられる。On the other hand, as described above, the circuit forming surface 23 serving as the active region of the semiconductor element 22A is liable to be oxidized and corroded unless protected. Therefore, the semiconductor element 22
A (specifically, the circuit formation surface 23) and the substrate 25 are provided with a sealing resin 27 </ b> A. This sealing resin 27
A is formed by potting, as will be described later, and its material may be, for example, epoxy resin or silicon resin.
【００３７】本実施例では、封止樹脂２７Ａを回路形成
面２３を封止する回路面封止部２８Ａと、半導体素子２
２Ａの外周側面２２ｂを覆う側面被覆部２９Ａとを一体
的に設けた構成としたことを特徴とするものである。ま
た、側面被覆部２９Ａの回路形成面２３からの高さをｔ
とし、半導体素子２２Ａの高さ寸法をＴ（図４に、この
各高さｔ，Ｔを矢印で示す）とした場合、側面被覆部２
９Ａの回路形成面２３からの高さｔがＴ／４≦ｔ≦Ｔと
なるよう構成している。In the present embodiment, a circuit surface sealing portion 28A for sealing the circuit forming surface 23 with the sealing resin 27A and the semiconductor element 2
It is characterized in that a side surface covering portion 29A that covers the outer peripheral side surface 22b of the 2A is provided integrally. The height of the side surface covering portion 29A from the circuit forming surface 23 is t.
When the height of the semiconductor element 22A is T (the heights t and T are indicated by arrows in FIG. 4), the side surface covering portion 2
It is configured such that the height t of the 9A from the circuit forming surface 23 satisfies T / 4 ≦ t ≦ T.
【００３８】また、図５は本発明の第２実施例である半
導体装置２０Ｂを示している。尚、図５において、図４
に示した第１実施例に係る半導体装置２０Ａと同一構成
については同一符号を付してその説明を省略する。ま
た、以下説明する各実施例においても同様とする。半導
体装置２０Ｂにおいても、封止樹脂２７Ｂは回路形成面
２３を封止する回路面封止部２８Ｂと、半導体素子２２
Ａの外周側面２２ｂを覆う側面被覆部２９Ｂとにより構
成されているが、本実施例では側面被覆部２９Ｂの高さ
が半導体素子２２Ａの背面２２ａと同一高さとなるよう
構成したことを特徴とするものである（ｔ＝Ｔ）。FIG. 5 shows a semiconductor device 20B according to a second embodiment of the present invention. In FIG. 5, FIG.
The same components as those of the semiconductor device 20A according to the first embodiment shown in FIG. The same applies to the embodiments described below. Also in the semiconductor device 20B, the sealing resin 27B includes a circuit surface sealing portion 28B for sealing the circuit forming surface 23, and the semiconductor element 22B.
A is configured by a side surface covering portion 29B that covers the outer peripheral side surface 22b of A. However, in this embodiment, the height of the side surface covering portion 29B is configured to be the same as the rear surface 22a of the semiconductor element 22A. (T = T).
【００３９】上記した第１及び第２実施例に係る半導体
装置２０Ａ，２０Ｂの構成によれば、半導体素子２２Ａ
の側面２２ｂの所定範囲が側面被覆部２９Ａ，２９Ｂに
より覆われた構成となるため、封止樹脂２７Ａ，２７Ｂ
と半導体素子２２Ａとの密着性を向上させることができ
る。よって、耐リフロー性及び耐湿性が向上し、これに
より半導体装置２０Ａ，２０Ｂの信頼性を向上すること
ができる。According to the configuration of the semiconductor devices 20A and 20B according to the first and second embodiments, the semiconductor element 22A
Of the side surface 22b is covered with the side surface covering portions 29A and 29B, so that the sealing resins 27A and 27B
And the semiconductor element 22A can be improved in adhesion. Therefore, the reflow resistance and the moisture resistance are improved, whereby the reliability of the semiconductor devices 20A and 20B can be improved.
【００４０】また、封止樹脂２７Ａ，２７Ｂが半導体素
子２２Ａの側面２２ｂまで配設されていることから、温
度サイクル時において回路形成面２３が破損することを
防止することができる。ここでいう温度サイクルとは信
頼性試験の一つであり、半導体装置２０Ａ，２０Ｂに対
し、例えば−６５℃と１５０℃との間で加熱・冷却を交
番的に印加する試験をいう。Further, since the sealing resins 27A and 27B are provided up to the side surface 22b of the semiconductor element 22A, it is possible to prevent the circuit forming surface 23 from being damaged during a temperature cycle. Here, the temperature cycle is one of the reliability tests, and is a test in which heating and cooling are alternately applied to the semiconductor devices 20A and 20B, for example, between -65 ° C and 150 ° C.
【００４１】ここで、上記のように封止樹脂２７Ａ，２
７Ｂを半導体素子２２Ａの側面２２ｂに配設することに
より、回路形成面２３の破損が抑制できる理由について
説明する。先に図３を用いて説明したように、応力集中
は半導体素子２２Ａと実装基板（図４及び図５には図示
せず）との熱膨張係数の違いにより発生し、その発生位
置は半導体素子２２Ａと封止樹脂２７Ａ，２７Ｂとの界
面、換言すれば回路形成面２３と封止樹脂２７Ａ，２７
Ｂとの界面に集中する。図４及び図５に、この応力集中
が発生する位置を矢印Ｂ１，Ｂ２で示している。Here, as described above, the sealing resin 27A, 2
The reason why the circuit formation surface 23 can be prevented from being damaged by arranging 7B on the side surface 22b of the semiconductor element 22A will be described. As described above with reference to FIG. 3, the stress concentration occurs due to a difference in thermal expansion coefficient between the semiconductor element 22A and the mounting board (not shown in FIGS. 4 and 5). The interface between 22A and the sealing resins 27A and 27B, in other words, the circuit forming surface 23 and the sealing resins 27A and 27B
Concentrate on the interface with B. 4 and 5, the positions where the stress concentration occurs are indicated by arrows B1 and B2.
【００４２】従って、第１及び第２実施例に係る半導体
装置２０Ａ，２０Ｂにおいても、温度サイクルを実施し
た場合、半導体素子２２Ａと実装基板の熱膨張係数の違
いにより、位置Ｂ１，Ｂ２に応力が集中する。半導体装
置２０Ａにおいては、この応力集中が発生する位置Ｂ１
は、回路形成面２３からＴ／４（Ｔは半導体素子２２Ａ
の厚さ）以上離間した位置である。また、半導体装置２
０Ｂにおいては、この応力集中が発生する位置Ｂ２は、
回路形成面２３から半導体素子２２Ａの厚さＴだけ離間
した位置である。Therefore, also in the semiconductor devices 20A and 20B according to the first and second embodiments, when a temperature cycle is performed, stress is applied to the positions B1 and B2 due to the difference in the thermal expansion coefficient between the semiconductor element 22A and the mounting board. concentrate. In the semiconductor device 20A, the position B1 where this stress concentration occurs
Is T / 4 (T is the semiconductor element 22A)
Thickness). In addition, the semiconductor device 2
0B, the position B2 where this stress concentration occurs is:
This is a position separated from the circuit forming surface 23 by the thickness T of the semiconductor element 22A.
【００４３】よって、第１及び第２実施例に係る半導体
装置２０Ａ，２０Ｂでは、応力集中が発生する位置が回
路形成面２３から離間しているため、仮に位置Ｂ１，Ｂ
２にクラックが発生しても、これが回路形成面２３に至
ることはなく、よって温度サイクルを実施しても回路形
成面２３が破損することを防止でき、半導体装置２０
Ａ，２０Ｂの信頼性を向上させることができる。Therefore, in the semiconductor devices 20A and 20B according to the first and second embodiments, since the position where the stress concentration occurs is separated from the circuit forming surface 23, the positions B1 and B
2 does not reach the circuit forming surface 23 even if a crack occurs in the semiconductor device 20.
A, 20B reliability can be improved.
【００４４】また、側面被覆部２９Ａ，２９Ｂが半導体
素子２２Ａの側面２２ｂを覆うことにより、半導体素子
２２Ａはその外部の大なる面積を封止樹脂２７Ａ，２７
Ｂに保持された構成となる。よって、半導体素子２２Ａ
が熱変形しようとしても、封止樹脂２７Ａ，２７Ｂはこ
の変形を阻止する機能を奏し、これにより応力集中を緩
和することができる。従って、位置Ｂ１，Ｂ２において
クラックが発生することを防止でき、これによっても半
導体装置２０Ａ，２０Ｂの信頼性を向上させることがで
きる。Further, since the side surface covering portions 29A and 29B cover the side surface 22b of the semiconductor element 22A, the semiconductor element 22A has a large area outside the sealing resin 27A.
B. Therefore, the semiconductor element 22A
However, the sealing resin 27A, 27B has a function of preventing this deformation even if it is thermally deformed, whereby the stress concentration can be reduced. Therefore, it is possible to prevent the occurrence of cracks at the positions B1 and B2, thereby improving the reliability of the semiconductor devices 20A and 20B.
【００４５】図６は、本発明者が実施した温度サイクル
の実験結果を示している。同図において、横軸はサイク
ル数（−６５℃と１５０℃との間で加熱・冷却を１回繰
り返すことを１サイクルとする）を示しており、縦軸は
これにより発生した不良品の発生率（総合不良発生率）
を示している。また、比較例としては、先に図１に示し
た半導体装置１Ａを用い、また実施例としては図４に示
した半導体装置２０Ａを用いた。FIG. 6 shows an experimental result of a temperature cycle performed by the inventor. In the figure, the horizontal axis indicates the number of cycles (one cycle of heating and cooling between -65 ° C. and 150 ° C. is defined as one cycle), and the vertical axis indicates the occurrence of defective products. Rate (overall failure rate)
Is shown. Further, as a comparative example, the semiconductor device 1A shown in FIG. 1 was used, and as an example, the semiconductor device 20A shown in FIG. 4 was used.
【００４６】同図に示す実験結果を考察すると、比較例
では１００サイクルで約１０パーセントの不良品が発生
し、４００サイクル以上では約４０パーセントの不良品
が発生している。これに対し、側面被覆部２９Ａにより
半導体素子２２Ａの側面２２ｂを覆った半導体装置２０
Ａでは、全てのサイクル数領域において全く不良品は発
生しなかった。この実験結果からも、本実施例の構成に
よれば、半導体装置２０Ａ，２０Ｂの信頼性を向上させ
ることができることが判る。Considering the experimental results shown in the figure, in the comparative example, about 10% of defective products are generated in 100 cycles, and about 40% of defective products are generated in 400 cycles or more. On the other hand, the semiconductor device 20 in which the side surface 22b of the semiconductor element 22A is covered by the side surface covering portion 29A.
In A, no defective products were generated in all the cycle number regions. From this experimental result, it is understood that the configuration of the present embodiment can improve the reliability of the semiconductor devices 20A and 20B.
【００４７】続いて、図７を用いて本発明の第３実施例
である半導体装置２０Ｃについて説明する。本実施例に
係る半導体装置２０Ｃは、半導体素子２２Ｂの回路形成
面２３と反対側に位置する背面２２ａの辺エッジに背面
側面取り部３０を形成したことを特徴とするものであ
る。この背面側面取り部３０は、背面２２ａの４つの辺
エッジ全てに形成されている。Next, a semiconductor device 20C according to a third embodiment of the present invention will be described with reference to FIG. The semiconductor device 20C according to the present embodiment is characterized in that a back side chamfer 30 is formed at a side edge of a back surface 22a located on a side opposite to the circuit forming surface 23 of the semiconductor element 22B. The rear side chamfer 30 is formed on all four side edges of the rear surface 22a.
【００４８】この背面側面取り部３０を形成するには、
例えば半導体素子２２Ｂをウェーハからダイシングによ
り切断し個片化する際、異なる歯圧或いは異なる歯角を
有する２枚のダイシングブレードを用いてダイシングす
ることにより、容易に形成することができる。本実施例
のように、半導体素子２２Ｂの背面２２ａの辺エッジに
背面側面取り部３０を形成することにより、例えば搬送
時等において半導体素子２２Ｂにエッジ欠けが発生する
ことを防止することができる。エッジ欠けが存在する
と、上記した熱サイクルを実施した場合にエッジ欠け部
分からクラックが発生するおそれがあり、このクラック
が回路形成面２３に達すると半導体装置２０Ｃが機能し
なくなってしまう。In order to form the rear chamfered portion 30,
For example, when the semiconductor element 22B is cut from the wafer by dicing into individual pieces, the semiconductor element 22B can be easily formed by dicing using two dicing blades having different tooth pressures or different tooth angles. By forming the back chamfer 30 on the side edge of the back surface 22a of the semiconductor element 22B as in the present embodiment, it is possible to prevent the semiconductor element 22B from being chipped at the time of transportation, for example. If there is an edge chipping, a crack may be generated from the edge chipping part when the above-described thermal cycle is performed. When the crack reaches the circuit forming surface 23, the semiconductor device 20C does not function.
【００４９】しかるに、背面側面取り部３０を形成する
ことにより、このクラックの発生を防止することがで
き、半導体装置２０Ｃの信頼性の向上を図ることができ
る。続いて、図８を用いて本発明の第４実施例である半
導体装置２０Ｄについて説明する。前記した第３実施例
に係る半導体装置２０Ｃでは、半導体素子２２Ｂの背面
２２ａの辺エッジに背面側面取り部３０を形成した構成
としたが、本実施例に係る半導体装置２０Ｄは、背面側
面取り部３０に加えて半導体素子２２Ｃの回路形成面２
３の辺エッジに回路面側面取り部３１を形成したことを
特徴とするものである。この回路面側面取り部３１も、
背面側面取り部３０と同様の形成方法により形成するこ
とができる。However, by forming the rear side chamfered portion 30, the occurrence of the crack can be prevented, and the reliability of the semiconductor device 20C can be improved. Next, a semiconductor device 20D according to a fourth embodiment of the present invention will be described with reference to FIG. The semiconductor device 20C according to the third embodiment has the configuration in which the rear chamfered portion 30 is formed at the side edge of the back surface 22a of the semiconductor element 22B. However, the semiconductor device 20D according to the present embodiment has the rear chamfered portion. 30 and the circuit forming surface 2 of the semiconductor element 22C
A circuit chamfered portion 31 is formed at the side edge of No. 3. This circuit chamfer 31 also
It can be formed by the same forming method as the back side chamfered portion 30.
【００５０】本実施例のように、背面側面取り部３０に
加え半導体素子２２Ｃの回路形成面２３の辺エッジに回
路面側面取り部３１を形成したことにより、半導体素子
２２Ｃと封止樹脂２７の接触面積を広くすることができ
る。よって、半導体素子２２Ｃと封止樹脂２７との密着
性及び耐湿性を更に向上することができ、半導体装置２
０Ｄの信頼性を向上させることができる。また、回路面
側面取り部３１は封止樹脂２７により確実に保護される
こととなり、エッジ欠けの発生及びこれに起因したクラ
ックの発生を防止することができ、これによっても半導
体装置２０Ｄの信頼性を向上させることができる。As in the present embodiment, the circuit chamfered portion 31 is formed at the side edge of the circuit forming surface 23 of the semiconductor element 22C in addition to the back chamfered portion 30, so that the semiconductor element 22C and the sealing resin 27 are formed. The contact area can be increased. Therefore, the adhesiveness and moisture resistance between the semiconductor element 22C and the sealing resin 27 can be further improved, and the semiconductor device 2
The reliability of 0D can be improved. Further, the circuit surface chamfered portion 31 is reliably protected by the sealing resin 27, thereby preventing the occurrence of edge chipping and the occurrence of cracks due to the chipping, thereby also improving the reliability of the semiconductor device 20D. Can be improved.
【００５１】続いて、図９を用いて本発明の第５実施例
である半導体装置２０Ｅについて説明する。本実施例に
係る半導体装置２０Ｅは、半導体素子２２Ｄの回路形成
面２３と反対側に位置する背面２２ａのコーナーエッジ
に背面側角面取り部３２を形成したことを特徴とするも
のである。この背面側面取り部３０は、背面２２ａの４
つのコーナーエッジ全てに形成されている。Next, a semiconductor device 20E according to a fifth embodiment of the present invention will be described with reference to FIG. The semiconductor device 20E according to the present embodiment is characterized in that a back side corner chamfered portion 32 is formed at a corner edge of a back surface 22a opposite to the circuit forming surface 23 of the semiconductor element 22D. The rear side chamfer 30 is provided on the rear side 22a.
Formed at all three corner edges.
【００５２】この背面側角面取り部３２も、前記した第
３及び第４実施例で説明したと同様に、半導体素子２２
Ｄをウェーハからダイシングにより切断し個片化する
際、異なる歯圧或いは異なる歯角を有する２枚のダイシ
ングブレードを用いてダイシングすることにより形成す
ることができる。本実施例のように、半導体素子２２Ｄ
の背面２２ａのコーナーエッジに背面側角面取り部３２
を形成することによっても、第３及び第４実施例と同様
に、搬送時等において半導体素子２２Ｄにエッジ欠けが
発生することを防止することができる。よって、エッジ
欠けに起因して発生するクラックを抑制することがで
き、半導体装置２０Ｅの信頼性を向上させることができ
る。The rear side chamfered portion 32 is also provided with the semiconductor element 22 in the same manner as described in the third and fourth embodiments.
D can be formed by dicing using two dicing blades having different tooth pressures or different tooth angles when dicing D from the wafer by dicing. As in the present embodiment, the semiconductor element 22D
The rear side corner chamfered portion 32 is formed at the corner edge of the rear surface 22a.
Also, the formation of the semiconductor chip 22D can prevent the occurrence of chipping of the edge of the semiconductor element 22D during transportation or the like, similarly to the third and fourth embodiments. Therefore, cracks generated due to chipped edges can be suppressed, and the reliability of the semiconductor device 20E can be improved.
【００５３】続いて、図１０を用いて本発明の第６実施
例である半導体装置２０Ｆについて説明する。本実施例
に係る半導体装置２０Ｆは、背面側角面取り部３２に加
えて半導体素子２２Ｅの回路形成面２３のコーナーエッ
ジに回路面側角面取り部３３を形成したことを特徴とす
るものである。この回路面側角面取り部３３も、背面側
角面取り部３２と同様の形成方法により形成することが
できる。Next, a semiconductor device 20F according to a sixth embodiment of the present invention will be described with reference to FIG. The semiconductor device 20F according to the present embodiment is characterized in that, in addition to the back side chamfered portion 32, a circuit surface side chamfered portion 33 is formed at a corner edge of the circuit forming surface 23 of the semiconductor element 22E. The circuit surface side corner chamfered portion 33 can also be formed by the same forming method as the back side corner chamfered portion 32.
【００５４】本実施例のように、背面側角面取り部３２
に加え半導体素子２２Ｅの回路形成面２３のコーナーエ
ッジに回路面側角面取り部３３を形成したことにより、
半導体素子２２Ｅと封止樹脂２７の接触面積を広くする
ことができる。よって、前記した第４実施例と同様に、
半導体素子２２Ｃと封止樹脂２７との密着性及び耐湿性
を更に向上することができ、半導体装置２０Ｆの信頼性
を向上させることができる。また、回路面側角面取り部
３３は封止樹脂２７により確実に保護されることとな
り、エッジ欠けの発生及びこれに起因したクラックの発
生を防止することができ、これによっても半導体装置２
０Ｆの信頼性を向上させることができる。As in this embodiment, the rear chamfer 32
In addition, a circuit surface side corner chamfer 33 is formed at a corner edge of the circuit formation surface 23 of the semiconductor element 22E,
The contact area between the semiconductor element 22E and the sealing resin 27 can be increased. Therefore, similarly to the above-described fourth embodiment,
The adhesion and the moisture resistance between the semiconductor element 22C and the sealing resin 27 can be further improved, and the reliability of the semiconductor device 20F can be improved. Further, the corner chamfered portion 33 on the circuit surface side is surely protected by the sealing resin 27, so that the occurrence of edge chipping and the occurrence of cracks due to the chipping can be prevented.
The reliability of OF can be improved.
【００５５】続いて、図１１を用いて本発明の第７実施
例である半導体装置２０Ｇについて説明する。本実施例
に係る半導体装置２０Ｇは、先に図４を用いて説明した
第１実施例に係る半導体装置２０Ａと、図７を用いて説
明した第３実施例に係る半導体装置２０Ｃを複合させた
構成を有している。Next, a semiconductor device 20G according to a seventh embodiment of the present invention will be described with reference to FIG. The semiconductor device 20G according to the present embodiment is a combination of the semiconductor device 20A according to the first embodiment described with reference to FIG. 4 and the semiconductor device 20C according to the third embodiment described with reference to FIG. It has a configuration.
【００５６】具体的には、封止樹脂２７Ａに半導体素子
２２Ｂの外周側面２２ｂを覆う側面被覆部２９Ａとを一
体的に設けると共に、半導体素子２２Ｂの背面２２ａに
背面側面取り部３０を形成した構成とされている。ま
た、本実施例では、側面被覆部２９Ａが背面２２ａの近
傍まで配設され、よって背面側面取り部３０の一部を被
覆した構成とされている。More specifically, the sealing resin 27A is integrally provided with a side surface covering portion 29A for covering the outer peripheral side surface 22b of the semiconductor element 22B, and the rear surface chamfered portion 30 is formed on the rear surface 22a of the semiconductor element 22B. It has been. Further, in the present embodiment, the side surface covering portion 29A is provided up to the vicinity of the back surface 22a, and thus, a part of the back surface chamfering portion 30 is covered.
【００５７】本実施例の半導体装置２０Ｇによれば、第
１実施例及び第３実施例で実現できる効果を共有するこ
とが可能となり、よって耐リフロー性，耐湿性，及び温
度サイクル性の向上を図ることができると共に、エッジ
欠けの発生を防止することができ、半導体装置２０Ｇの
信頼性をより高めることができる。また、上記のように
側面被覆部２９Ａ（封止樹脂２７Ａ）は背面側面取り部
３０の一部を被覆するため、背面側面取り部３０は側面
被覆部２９Ａにより保護された（封止された）構成とな
る。よって、背面側面取り部３０が奏するチップ欠け防
止効果に加え、封止樹脂２７Ａによる封止効果を実現で
き、半導体装置２０Ｇの信頼性を更に向上させることが
できる。According to the semiconductor device 20G of the present embodiment, it is possible to share the effects which can be realized in the first and third embodiments, thereby improving the reflow resistance, moisture resistance and temperature cycle property. In addition to this, the occurrence of edge chipping can be prevented, and the reliability of the semiconductor device 20G can be further improved. Further, as described above, since the side surface covering portion 29A (the sealing resin 27A) covers a part of the rear surface chamfering portion 30, the rear surface chamfering portion 30 is protected (sealed) by the side surface covering portion 29A. Configuration. Therefore, in addition to the chip chipping prevention effect provided by the rear side chamfering portion 30, the sealing effect by the sealing resin 27A can be realized, and the reliability of the semiconductor device 20G can be further improved.
【００５８】更に、背面側面取り部３０が存在すること
により、素子側面２２ｂが垂直面である場合（図４及び
図５参照）に比べ、封止樹脂２７Ａは半導体素子２２Ｂ
の側面２２ｂに配設しやすくなる。即ち、背面側面取り
部３０は傾斜面であるため、垂直面に比べて側面被覆部
２９Ａは背面側面取り部３０に乗りやすくなる。よっ
て、封止樹脂２７Ａの形成時において、素子側面２２ｂ
からずり落ちる樹脂量を低減でき、側面被覆部２９Ａを
形成するのに必要となる樹脂量を少なくすることができ
る。Further, the presence of the back side chamfer 30 allows the sealing resin 27A to use the semiconductor element 22B as compared with the case where the element side surface 22b is a vertical surface (see FIGS. 4 and 5).
On the side surface 22b. That is, since the back side chamfer 30 is an inclined surface, the side surface covering portion 29A becomes easier to ride on the back side chamfer 30 than a vertical surface. Therefore, when forming the sealing resin 27A, the element side surface 22b
The amount of resin falling off can be reduced, and the amount of resin required to form the side surface covering portion 29A can be reduced.
【００５９】続いて、図１２を用いて本発明の第８実施
例である半導体装置２０Ｈについて説明する。本実施例
に係る半導体装置２０Ｈは、先に図４を用いて説明した
第１実施例に係る半導体装置２０Ａと、図８を用いて説
明した第４実施例に係る半導体装置２０Ｄを複合させた
構成を有している。Next, a semiconductor device 20H according to an eighth embodiment of the present invention will be described with reference to FIG. The semiconductor device 20H according to the present embodiment is a combination of the semiconductor device 20A according to the first embodiment described with reference to FIG. 4 and the semiconductor device 20D according to the fourth embodiment described with reference to FIG. It has a configuration.
【００６０】具体的には、封止樹脂２７Ａに半導体素子
２２Ｃの外周側面２２ｂを覆う側面被覆部２９Ａとを一
体的に設け、半導体素子２２Ｃの背面２２ａに背面側面
取り部３０を形成し、更に半導体素子２２Ｃの回路形成
面２３に回路面側面取り部３１を形成した構成とされて
いる。また、本実施例においても、側面被覆部２９Ａは
背面２２ａの近傍まで配設され、よって背面側面取り部
３０の一部を被覆した構成とされている。More specifically, the sealing resin 27A is integrally provided with a side surface covering portion 29A for covering the outer peripheral side surface 22b of the semiconductor element 22C, and a rear side chamfered portion 30 is formed on the rear surface 22a of the semiconductor element 22C. A circuit chamfered portion 31 is formed on the circuit forming surface 23 of the semiconductor element 22C. Also in the present embodiment, the side surface covering portion 29A is disposed up to the vicinity of the back surface 22a, and thus has a configuration in which a part of the back surface chamfering portion 30 is covered.
【００６１】本実施例の半導体装置２０Ｈによれば、第
１実施例及び第４実施例で実現できる効果を共有するこ
とが可能となり、よって耐リフロー性，耐湿性，及び温
度サイクル性の向上と、エッジ欠けの発生及びこれに起
因したクラックの発生をより確実に防止することができ
る。尚、先に図９及び図１０を用いて説明した第５実施
例及び第６実施例に係る半導体装置２０Ｅ，２０Ｆにお
いて、封止樹脂２７Ａに側面被覆部２９Ａを設け、この
側面被覆部２９Ａがに半導体素子２２Ｃの外周側面２２
ｂを覆うよう構成してもよい。この構成とした場合に
も、図１１及び図１２で説明した第７実施例及び第８実
施例に係る半導体装置２０Ｇ，２０Ｈで得られると同様
の効果を実現することができる。According to the semiconductor device 20H of this embodiment, it is possible to share the effects which can be realized in the first embodiment and the fourth embodiment, and therefore, it is possible to improve the reflow resistance, moisture resistance, and temperature cycle property. In addition, it is possible to more reliably prevent edge chipping and cracks caused by the chipping. Note that, in the semiconductor devices 20E and 20F according to the fifth and sixth embodiments described above with reference to FIGS. 9 and 10, the sealing resin 27A is provided with a side surface covering portion 29A. The outer peripheral side surface 22 of the semiconductor element 22C
b. Even in this configuration, the same effects as those obtained by the semiconductor devices 20G and 20H according to the seventh and eighth embodiments described with reference to FIGS. 11 and 12 can be realized.
【００６２】続いて、図１３を用いて本発明の第１実施
例である半導体装置の製造方法について説明する。尚、
本実施例では、半導体装置２０Ｉに設けられた半導体素
子２２Ａの背面露出部分に捺印処理を行なう捺印工程に
特徴を有し、他の製造工程は周知であるため、捺印工程
についてのみ説明するものとする。Next, a method of manufacturing a semiconductor device according to the first embodiment of the present invention will be described with reference to FIG. still,
The present embodiment has a feature in a stamping process of performing a stamping process on a back surface exposed portion of the semiconductor element 22A provided in the semiconductor device 20I, and other manufacturing processes are well-known. Therefore, only the stamping process will be described. I do.
【００６３】半導体装置２０Ｉの製造工程には、半導体
装置２０Ｉの識別を行なうため、社標，生産国表示，品
名，ロット番号等の捺印３６（図では、捺印３６を簡略
化して示している）を行なう捺印工程が実施される。こ
の際、半導体素子２２Ａの背面２２ａが露出した構成の
半導体素子２２Ａでは、この背面２２ａに捺印３６を実
施する必要がある。In the manufacturing process of the semiconductor device 20I, in order to identify the semiconductor device 20I, a seal 36 such as a company mark, a display of a country of origin, a product name, and a lot number is shown (the seal 36 is simplified in the figure). Is carried out. At this time, in the semiconductor element 22A having a configuration in which the rear surface 22a of the semiconductor element 22A is exposed, it is necessary to perform the seal 36 on the rear surface 22a.
【００６４】しかるに、半導体素子２２Ａは、能動領域
となる回路形成面２３を有しているため、捺印３６を深
く形成した場合には回路形成面２３に影響を与え、動作
不良が発生するおそれがある。このため、捺印３６は、
上記識別標識が確認しうる範囲において、なるべく浅く
形成する必要がある。そこで本実施例では、捺印工程で
捺印処理を行なうのに際し、１００ｎｍ以上でかつ８０
０ｎｍ以下の波長範囲内のレーザー光３５を用いると共
に、半導体素子２２Ａの背面２２ａに対するレーザー光
３５による捺印３６の深さを２μｍ以下となるよう構成
したことを特徴とするものである。However, since the semiconductor element 22A has the circuit forming surface 23 serving as an active area, if the seal 36 is formed deeply, it may affect the circuit forming surface 23 and cause a malfunction. is there. Therefore, the seal 36 is
It is necessary to form the identification mark as shallow as possible within a range where the identification mark can be confirmed. Therefore, in this embodiment, when performing the stamping process in the stamping process, it is necessary to use
The laser light 35 within the wavelength range of 0 nm or less is used, and the depth of the stamp 36 by the laser light 35 on the back surface 22a of the semiconductor element 22A is set to 2 μm or less.
【００６５】図１３（Ａ）は、レーザー装置３４を用い
て半導体素子２２Ａの背面２２ａに捺印３６形成してい
る様子を示しており、また図１３（Ｂ）は形成された捺
印３６の例を示している。本実施例のように、捺印工程
で捺印処理を行なうのに用いるレーザー装置３４が発生
するレーザ光３５の波長範囲を１００ｎｍ以上でかつ８
００ｎｍ以下の範囲に設定することにより、半導体素子
２２Ａの回路形成面２３に損傷を与えることなく捺印３
６を形成することができる。これについて、図１４を用
いて説明する。FIG. 13A shows a state in which a stamp 36 is formed on the back surface 22a of the semiconductor element 22A using a laser device 34. FIG. 13B shows an example of the stamp 36 formed. Is shown. As in the present embodiment, the wavelength range of the laser beam 35 generated by the laser device 34 used for performing the stamping process in the stamping process is 100 nm or more and 8
By setting the thickness within the range of not more than 00 nm, the marking 3 can be obtained without damaging the circuit forming surface 23 of the semiconductor element 22A.
6 can be formed. This will be described with reference to FIG.
【００６６】図１４は、レーザー光３５の波長と、半導
体素子２２Ａのレーザー吸収係数との関係を示してい
る。同図から判るように、レーザー光３５の波長が８０
０ｎｍを越えると、半導体素子２２Ａのレーザー光３５
を吸収する吸収係数が急激に低くなり、よってレーザー
光３５は半導体素子２２Ａ内を容易に通過して回路形成
面２３に達し、回路形成面２３が破壊されるおそれがあ
る。FIG. 14 shows the relationship between the wavelength of the laser beam 35 and the laser absorption coefficient of the semiconductor element 22A. As can be seen from the figure, the wavelength of the laser light 35 is 80
If it exceeds 0 nm, the laser light 35 of the semiconductor element 22A
Therefore, the absorption coefficient for absorbing the laser light sharply decreases, so that the laser light 35 easily passes through the inside of the semiconductor element 22A, reaches the circuit forming surface 23, and the circuit forming surface 23 may be broken.
【００６７】一方、レーザー光３５の波長が１００ｎｍ
未満であると、半導体素子２２Ａのレーザー光３５の吸
収係数が急激に高くなることが知られており、半導体素
子２２Ａに捺印を形成することができなくなる。よっ
て、レーザー光３５の波長範囲を１００ｎｍ以上でかつ
８００ｎｍ以下とすることにより、半導体素子２２Ａに
回路形成面２３に損傷を与えることなく、半導体素子２
２Ａの背面２２ａに捺印３６を形成することができる。On the other hand, the wavelength of the laser light 35 is 100 nm.
It is known that when the value is less than the above, the absorption coefficient of the laser beam 35 of the semiconductor element 22A sharply increases, and it becomes impossible to form a seal on the semiconductor element 22A. Therefore, by setting the wavelength range of the laser beam 35 to 100 nm or more and 800 nm or less, the semiconductor element 2A can be prevented from being damaged without damaging the circuit formation surface 23 of the semiconductor element 22A.
The seal 36 can be formed on the back surface 22a of the 2A.
【００６８】また、この捺印３６の形成時に、上記レー
ザー光３５の波長範囲の制御に加え、レーザー光３５の
照射時間及び走査時間を制御することにより、形成され
る捺印２６の深さは２μｍ以下となるよう構成されてい
る。この構成とすることによっても、半導体素子２２Ａ
の回路形成面２３に影響を与えることなく捺印３６を形
成することができる。これについて、図１５を用いて説
明する。When forming the imprint 36, by controlling the irradiation time and the scanning time of the laser light 35 in addition to controlling the wavelength range of the laser light 35, the depth of the imprint 26 formed is 2 μm or less. It is configured so that With this configuration, the semiconductor element 22A
The seal 36 can be formed without affecting the circuit forming surface 23 of FIG. This will be described with reference to FIG.
【００６９】図１５は本発明者が行なった実験結果を示
しており、温度サイクルを実施した時に不良品が発生す
る割合を示している。尚、本実験の実験条件は、先に図
６を用いて説明した実験条件と同一である。また、同図
には、捺印２６の深さを２μｍとした実施例と、レーザ
ー深さを３μｍ以上とした半導体装置の実験結果を比較
例として合わせて記載している。FIG. 15 shows the results of an experiment performed by the inventor, and shows the rate at which defective products occur when a temperature cycle is performed. Note that the experimental conditions of this experiment are the same as the experimental conditions described with reference to FIG. FIG. 3 also shows, as a comparative example, an example in which the depth of the seal 26 is 2 μm and an experimental result of a semiconductor device in which the laser depth is 3 μm or more.
【００７０】同図にから判るように、比較例に係る半導
体装置では、サイクル数の増加に伴い不良率は急激に上
昇し、１０００サイクル以上においては１００パーセン
トの半導体装置に不良が発生する。これに対し、捺印２
６の深さを２μｍ以下とした本実施例に係る半導体装置
２０Ｉでは、全てのサイクル域において不良品の発生は
なかった。よって、同図に示す実験結果から、捺印２６
の深さを２μｍ以下とすることにより、半導体装置２０
Ｉの信頼性の向上を図ることができることが立証され
る。As can be seen from the figure, in the semiconductor device according to the comparative example, the failure rate sharply rises with an increase in the number of cycles, and 100% or more of the semiconductor devices fail after 1000 cycles. In contrast, Seal 2
In the semiconductor device 20I according to the present embodiment in which the depth of No. 6 was 2 μm or less, no defective product was generated in all the cycle regions. Therefore, based on the experimental results shown in FIG.
By setting the depth of the semiconductor device to 2 μm or less,
It is proved that the reliability of I can be improved.
【００７１】続いて、図１６を用いて本発明の第１実施
例である半導体装置の製造方法について説明する。本実
施例は先に図５を用いて説明した側面被覆部２９Ｂが半
導体素子２２Ａの背面２２ａと同一高さとなるよう構成
された半導体装置２０Ｂを製造する方法である。また、
本実施例に係る製造方法は、封止樹脂２７Ｂを形成する
樹脂注入工程と、この樹脂注入工程において発生する余
剰樹脂３８を除去する除去工程に特徴を有するものであ
り他の製造工程は周知であるため、樹脂注入工程及び除
去工程についてのみ説明するものとする。Next, a method of manufacturing the semiconductor device according to the first embodiment of the present invention will be described with reference to FIG. This embodiment is a method of manufacturing a semiconductor device 20B in which the side surface covering portion 29B described with reference to FIG. 5 is the same as the back surface 22a of the semiconductor element 22A. Also,
The manufacturing method according to the present embodiment is characterized by a resin injecting step of forming the sealing resin 27B and a removing step of removing excess resin 38 generated in the resin injecting step. Other manufacturing steps are well known. Therefore, only the resin injection step and the removal step will be described.
【００７２】図１６（Ａ）は、封止樹脂２７Ｂを形成す
る樹脂注入工程を示している。同図に示すように、樹脂
注入工程では、封止樹脂２７Ｂとなる樹脂をディスペン
サー３７を用いてポッティングすることにより形成す
る。このように、ディスペンサー３７を用いたポッティ
ングにより封止樹脂２７Ｂを形成することにより、半導
体素子２２Ａの側面２２ｂに容易に側面被覆部２９Ｂを
形成することができる。また、トランスファーモールド
法により封止樹脂２７Ｂを形成する方法に比べ、金型を
必要とすることはなく、また設備も簡単化できるため、
容易かつ安価に封止樹脂２７Ｂを形成することができ
る。FIG. 16A shows a resin injection step for forming the sealing resin 27B. As shown in the figure, in the resin injection step, a resin to be the sealing resin 27B is formed by potting using a dispenser 37. As described above, by forming the sealing resin 27B by potting using the dispenser 37, the side surface covering portion 29B can be easily formed on the side surface 22b of the semiconductor element 22A. Further, as compared with the method of forming the sealing resin 27B by the transfer molding method, since a mold is not required and the equipment can be simplified,
The sealing resin 27B can be easily and inexpensively formed.
【００７３】上記の樹脂注入工程が終了すると、続いて
余剰樹脂３８を除去する除去工程が実施される。図１６
（Ｂ）は、除去工程を示してる。樹脂注入工程では、前
記のようにポッティングにより封止樹脂２７Ｂを形成す
るため、図１６（Ａ）に示すように、半導体素子２２Ａ
の背面２２ａに余剰樹脂３８が付着することが考えられ
る。このように、余剰樹脂３８が半導体素子２２Ａの背
面２２ａに存在する場合、半導体装置２０Ｂの高さにバ
ラツキが生じ、また放熱特性の面からも望ましくない。When the above resin injection step is completed, a removal step for removing the surplus resin 38 is subsequently performed. FIG.
(B) shows a removing step. In the resin injection step, since the sealing resin 27B is formed by potting as described above, as shown in FIG.
It is conceivable that the surplus resin 38 adheres to the back surface 22a of the substrate. As described above, when the surplus resin 38 exists on the back surface 22a of the semiconductor element 22A, the height of the semiconductor device 20B varies, which is not desirable in terms of heat radiation characteristics.
【００７４】よって、樹脂注入工程の終了後、除去工程
を実施して余剰樹脂３８を除去する処理が行なわれる。
本実施例では、余剰樹脂３８を除去する方法としてレー
ザ装置３４を用いており、かつレーザ装置３４が発生す
るレーザ光３５の波長範囲を１００ｎｍ以上でかつ８０
０ｎｍ以下としていることを特徴としている。先に図１
３及び図１４を用いて説明したように、レーザ光３５の
波長が８００ｎｍ以下の場合には、半導体素子２２Ａに
損傷が発生することを抑制することができる。また、レ
ーザ光３５の波長範囲が１００ｎｍ未満になると、余剰
樹脂３８を有効に除去することができなくなる。Therefore, after the completion of the resin injecting step, a removing step is performed to remove excess resin 38.
In the present embodiment, the laser device 34 is used as a method of removing the surplus resin 38, and the wavelength range of the laser light 35 generated by the laser device 34 is 100 nm or more and 80 nm or more.
It is characterized in that it is not more than 0 nm. Figure 1
As described with reference to FIG. 3 and FIG. 14, when the wavelength of the laser light 35 is equal to or less than 800 nm, it is possible to prevent the semiconductor element 22A from being damaged. If the wavelength range of the laser beam 35 is less than 100 nm, the surplus resin 38 cannot be effectively removed.
【００７５】よって、本実施例のように、１００ｎｍ以
上でかつ８００ｎｍ以下の波長範囲内のレーザー光３５
を用いて余剰樹脂３８を除去する構成とすることによ
り、半導体素子２２Ａに影響を与えることなく、余剰樹
脂３８の除去を容易かつ効率的に行なうことができる。
更に、この除去工程に連続して、前記した捺印工程を実
施することにより、同一のレーザ装置３４を用いて余剰
樹脂３８の除去処理と捺印３６の形成処理を連続して実
施することが可能となり、更に半導体装置２０Ｂの製造
工程の効率化を図ることができる。Therefore, as in the present embodiment, the laser light 35 within the wavelength range of 100 nm or more and 800 nm or less is used.
Is used to remove the surplus resin 38, the surplus resin 38 can be easily and efficiently removed without affecting the semiconductor element 22A.
Further, by performing the above-described stamping step successively to this removing step, it is possible to continuously perform the removal processing of the surplus resin 38 and the forming processing of the stamp 36 using the same laser device 34. Further, the efficiency of the manufacturing process of the semiconductor device 20B can be improved.
【００７６】尚、半導体素子の実装形態としては、上記
した各実施例のように半導体装置内に搭載される形態の
他に、図１７に示すようにマザーボード３９に半導体素
子２２Ａを実装する、いわゆるＭＣＭ（マルチチップモ
ジュール）の搭載形態もある。このようなマザーボード
３９に半導体素子２２Ａを実装する構成において、封止
樹脂２７Ａに側面被覆部２９Ａを設けると共にこの側面
被覆部２９Ａを半導体素子２２Ａの側面２２ｂを被覆す
るよう配設した構成としてもよい。この構成によって
も、上記した各実施例で説明したと同様の効果を実現す
ることができる。As a mounting mode of the semiconductor element, in addition to the mounting mode in the semiconductor device as in each of the above-described embodiments, a so-called mounting of the semiconductor element 22A on the motherboard 39 as shown in FIG. There is also a mounting form of an MCM (multi-chip module). In such a configuration in which the semiconductor element 22A is mounted on the motherboard 39, the sealing resin 27A may be provided with a side surface covering portion 29A, and the side surface covering portion 29A may be provided so as to cover the side surface 22b of the semiconductor element 22A. . This configuration can also achieve the same effects as those described in the above embodiments.
【００７７】続いて、本発明の第９実施例及び第１０実
施例について説明する。図１８は第９実施例に係る半導
体装置２０Ｊを示しており、また図１９は第１０実施例
に係る半導体装置２０Ｋを示している。上記した各実施
例においては、半導体素子２２Ａ〜２２Ｅを基板２５に
実装するのに、バンプ２４を用いた構成とされていた。
しかるに、半導体素子を基板２５に実装する構造は、バ
ンプ２４を用いた構造に限定されるものではない。Next, a ninth embodiment and a tenth embodiment of the present invention will be described. FIG. 18 shows a semiconductor device 20J according to the ninth embodiment, and FIG. 19 shows a semiconductor device 20K according to the tenth embodiment. In each of the above embodiments, the bumps 24 are used to mount the semiconductor elements 22A to 22E on the substrate 25.
However, the structure for mounting the semiconductor element on the substrate 25 is not limited to the structure using the bumps 24.
【００７８】図１８に示す半導体装置２０Ｊは、半導体
素子２２Ｆと基板２５をリード４０を用いて電気的に接
続したことを特徴とするものである、また、図１９に示
す半導体装置２０Ｋは、半導体素子２２Ｆと回路基板２
５をワイヤ４１を用いて電気的に接続したことを特徴と
するものである。また、各実施例では、半導体素子２２
Ｆと回路基板２５との間に応力吸収用のエラストマー４
２が配設されている。The semiconductor device 20J shown in FIG. 18 is characterized in that the semiconductor element 22F and the substrate 25 are electrically connected by using leads 40. The semiconductor device 20K shown in FIG. Element 22F and circuit board 2
5 is electrically connected using a wire 41. In each embodiment, the semiconductor element 22
Elastomer 4 for stress absorption between F and circuit board 25
2 are provided.
【００７９】このように、半導体素子２２Ｆ（２２Ａ〜
２２Ｅ）を基板２５に実装する構造はバンプ２４に限定
されるものではなく、リード４０，ワイヤ４１等の他の
接続手段を用いて実装する構造としてもよい。As described above, the semiconductor elements 22F (22A to 22A)
The structure for mounting 22E) on the substrate 25 is not limited to the bump 24, and may be a structure for mounting using other connection means such as the leads 40 and the wires 41.
【００８０】[0080]
【発明の効果】上述の如く本発明によれば、次に述べる
種々の効果を実現することができる。請求項１及び請求
項２記載の発明によれば、耐リフロー性及び耐湿性が向
上し、これにより半導体装置の信頼性を向上することが
できる。また、温度サイクル時において応力集中が回路
形成面近傍に発生することを抑制でき、半導体装置の破
損を防止することができる。According to the present invention as described above, the following various effects can be realized. According to the first and second aspects of the present invention, the reflow resistance and the moisture resistance are improved, whereby the reliability of the semiconductor device can be improved. Further, it is possible to suppress the occurrence of stress concentration near the circuit formation surface during the temperature cycle, and to prevent damage to the semiconductor device.
【００８１】また、請求項３及び請求項５記載の発明に
よれば、例えば搬送時等において生じる半導体素子のエ
ッジ欠けを防止することができ、このエッジ欠けに起因
したクラックの発生を防止することができる。また、請
求項４及び請求項６記載の発明によれば、半導体素子と
封止樹脂の接触面積を広くすることができ、半導体素子
と封止樹脂との密着性及び耐湿性を更に向上させること
ができる。また、回路形成面の面取り部は封止樹脂によ
り確実に保護されることとなり、エッジ欠けの発生及び
これに起因したクラックの発生を防止することができ
る。According to the third and fifth aspects of the present invention, it is possible to prevent chipping of the edge of the semiconductor element, for example, which occurs at the time of transportation, and to prevent cracks caused by the chipping of the edge. Can be. Further, according to the inventions of claims 4 and 6, the contact area between the semiconductor element and the sealing resin can be increased, and the adhesion between the semiconductor element and the sealing resin and the moisture resistance can be further improved. Can be. In addition, the chamfered portion of the circuit forming surface is reliably protected by the sealing resin, so that the occurrence of edge chipping and the occurrence of cracks due to this can be prevented.
【００８２】また、請求項７乃至請求項１０記載の発明
によれば、耐リフロー性，耐湿性，及び温度サイクル性
の向上と、エッジ欠けの発生防止を共に実現することが
可能となる。また、請求項１１記載の発明によれば、面
取り部は封止樹脂により封止されるため、面取り部によ
るチップ欠け防止効果に加え、封止効果による信頼性の
向上を図ることができる。また、面取り部が存在するこ
とにより、素子側面が垂直面である場合に比べ、封止樹
脂は半導体素子の側面に配設しやすくなり、必要となる
樹脂量を少なくすることができる。Further, according to the inventions of claims 7 to 10, it is possible to realize both improvement of reflow resistance, moisture resistance, and temperature cycle property, and prevention of occurrence of edge chipping. According to the eleventh aspect of the present invention, since the chamfered portion is sealed with the sealing resin, in addition to the effect of preventing the chip from being chipped by the chamfered portion, reliability can be improved by the sealing effect. Further, the presence of the chamfered portion makes it easier to dispose the sealing resin on the side surface of the semiconductor element than when the element side surface is a vertical surface, and can reduce the amount of required resin.
【００８３】また、請求項１２及び請求項１３記載の発
明によれば、半導体素子に回路形成面に損傷を与えるこ
となく、半導体素子の背面に捺印を形成することができ
る。更に、請求項１４記載の発明によれば、トランスフ
ァーモールド法により樹脂を形成するのに比べ、容易に
封止樹脂を形成することができる。また、半導体素子に
影響を与えることなく、余剰樹脂の除去を容易に行なう
ことができる。また、このレーザーを用いて、除去工程
に連続して半導体素子に捺印処理を行なうことも可能と
なる。According to the twelfth and thirteenth aspects of the present invention, it is possible to form a seal on the back surface of the semiconductor element without damaging the circuit formation surface of the semiconductor element. Further, according to the fourteenth aspect of the present invention, the sealing resin can be easily formed as compared with the case where the resin is formed by the transfer molding method. In addition, the surplus resin can be easily removed without affecting the semiconductor element. In addition, it is possible to perform a marking process on a semiconductor element by using this laser, following the removing step.
【図１】従来の一例である半導体装置を示す図である
（その１）。FIG. 1 is a diagram showing a semiconductor device as an example of a conventional example (part 1).
【図２】従来の一例である半導体装置を示す図である
（その２）。FIG. 2 is a diagram illustrating a semiconductor device as an example of the related art (part 2).
【図３】従来の半導体装置で発生する問題点を説明する
ための図である。FIG. 3 is a diagram illustrating a problem that occurs in a conventional semiconductor device.
【図４】本発明の第１実施例である半導体装置を説明す
るための図である。FIG. 4 is a diagram illustrating a semiconductor device according to a first embodiment of the present invention.
【図５】本発明の第２実施例である半導体装置を説明す
るための図である。FIG. 5 is a diagram illustrating a semiconductor device according to a second embodiment of the present invention.
【図６】第１実施例である半導体装置の効果を説明する
めたの図である。FIG. 6 is a diagram for explaining an effect of the semiconductor device according to the first embodiment;
【図７】本発明の第３実施例である半導体装置を説明す
るための図である。FIG. 7 is a diagram illustrating a semiconductor device according to a third embodiment of the present invention.
【図８】本発明の第４実施例である半導体装置を説明す
るための図である。FIG. 8 is a diagram illustrating a semiconductor device according to a fourth embodiment of the present invention.
【図９】本発明の第５実施例である半導体装置を説明す
るための図である。FIG. 9 is a diagram illustrating a semiconductor device according to a fifth embodiment of the present invention.
【図１０】本発明の第６実施例である半導体装置を説明
するための図である。FIG. 10 is a diagram for explaining a semiconductor device according to a sixth embodiment of the present invention.
【図１１】本発明の第７実施例である半導体装置を説明
するための図である。FIG. 11 is a view illustrating a semiconductor device according to a seventh embodiment of the present invention.
【図１２】本発明の第８実施例である半導体装置を説明
するための図である。FIG. 12 is a diagram illustrating a semiconductor device according to an eighth embodiment of the present invention.
【図１３】本発明の第１実施例である半導体装置の製造
方法を説明するための図である。FIG. 13 is a view illustrating a method of manufacturing the semiconductor device according to the first embodiment of the present invention.
【図１４】レーザーの波長と吸収係数との関係を示す図
である。FIG. 14 is a diagram showing a relationship between a wavelength of a laser and an absorption coefficient.
【図１５】第１実施例である製造方法により製造された
半導体装置の信頼性試験の結果を示す図である。FIG. 15 is a diagram showing a result of a reliability test of a semiconductor device manufactured by the manufacturing method according to the first embodiment.
【図１６】本発明の第２実施例である半導体装置の製造
方法を説明するための図である。FIG. 16 is a drawing for explaining the method of manufacturing the semiconductor device according to the second embodiment of the present invention.
【図１７】本発明を半導体素子を実装基板に実装する実
装構造に適用した例を示す図である。FIG. 17 is a diagram showing an example in which the present invention is applied to a mounting structure for mounting a semiconductor element on a mounting board.
【図１８】本発明の第９実施例である半導体装置を説明
するための図である。FIG. 18 is a diagram illustrating a semiconductor device according to a ninth embodiment of the present invention.
【図１９】本発明の第１０実施例である半導体装置を説
明するための図である。FIG. 19 is a view illustrating a semiconductor device according to a tenth embodiment of the present invention.
２０Ａ〜２０Ｋ 半導体装置 ２２Ａ〜２２Ｆ 半導体素子 ２２ａ 背面 ２３ 回路形成面 ２４ バンプ ２５ 基板 ２６ はんだボール ２７，２７Ａ〜２７Ｄ 封止樹脂 ２８Ａ，２８Ｂ 回路面封止部 ２９Ａ〜２９Ｄ 側面被覆部 ３０ 背面側面取り部 ３１ 回路面側面取り部 ３２ 背面側角面取り部 ３３ 回路面側角面取り部 ３４ レーザー装置 ３５ レーザー光 ３６ 捺印 ３７ ディスペンサー ３８ 余剰樹脂 ３９ マザーボード ４０ リード ４１ ワイヤ Reference Signs List 20A to 20K Semiconductor device 22A to 22F Semiconductor element 22a Back surface 23 Circuit formation surface 24 Bump 25 Substrate 26 Solder ball 27, 27A to 27D Sealing resin 28A, 28B Circuit surface sealing portion 29A to 29D Side surface covering portion 30 Back side surface chamfering portion DESCRIPTION OF SYMBOLS 31 Circuit chamfered part 32 Back side chamfered part 33 Circuit side chamfered part 34 Laser device 35 Laser light 36 Marking 37 Dispenser 38 Excess resin 39 Motherboard 40 Lead 41 Wire
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/60 ３１１ Ｈ０１Ｌ 23/00 Ａ 23/00 23/12 Ｌ 23/12 (72)発明者 藤沢 哲也 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 関 正明 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 浜野 寿夫 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 4E068 AB02 AC01 DA09 DA10 DB02 4M105 AA02 AA04 AA16 BB01 FF00 FF09 GG18 4M109 AA01 BA04 BA05 CA05 DA04 DA08 DB17 EA02 EA10 EC01 EC03 EC05 EE02 GA08 GA10 5F061 AA01 BA04 BA05 CA05 CB03 CB13 EA13 GA01 ──────────────────────────────────────────────────の Continued on the front page (51) Int.Cl. 7 Identification symbol FI Theme coat ゛ (Reference) H01L 21/60 311 H01L 23/00 A 23/00 23/12 L 23/12 (72) Inventor Tetsuya Fujisawa Fujitsu, Ltd. 4-1-1, Kamidanaka, Nakahara-ku, Kawasaki City, Kanagawa Prefecture (72) Inventor Masaaki Seki 4-1-1, Kamiodanaka, Nakahara-ku, Kawasaki City, Kanagawa Prefecture Fujitsu Limited (72) Inventor Toshio Hamano 4-1-1 1-1 Uedanaka, Nakahara-ku, Kawasaki-shi, Kanagawa F term in Fujitsu Limited (reference) 4E068 AB02 AC01 DA09 DA10 DB02 4M105 AA02 AA04 AA16 BB01 FF00 FF09 GG18 4M109 AA01 BA04 BA05 CA05 DA04 DA08 DB17 EA02 EA10 EC01 EC01 EE02 GA08 GA10 5F061 AA01 BA04 BA05 CA05 CB03 CB13 EA13 GA01
Claims (14)
前記半導体素子に形成された回路形成面を封止する封止
樹脂と、を具備する半導体装置において、 前記封止樹脂に、前記半導体素子の外周側面を覆う側面
被覆部を設けたことを特徴とする半導体装置。1. A semiconductor device, a substrate on which the semiconductor device is mounted, and a state in which the semiconductor device is mounted on the substrate.
A sealing resin that seals a circuit formation surface formed on the semiconductor element, wherein the sealing resin is provided with a side surface covering portion that covers an outer peripheral side surface of the semiconductor element. Semiconductor device.
半導体素子の高さ寸法をＴとした場合、前記側面被覆部
の回路形成面からの高さｔがＴ／４≦ｔ≦Ｔとなるよう
構成したことを特徴とする半導体装置。2. The semiconductor device according to claim 1, wherein t is a height of the side surface covering portion from a circuit forming surface, and T is a height dimension of the semiconductor element. A semiconductor device characterized in that a height t from a surface satisfies T / 4 ≦ t ≦ T.
前記半導体素子に形成された回路形成面を封止する封止
樹脂と、を具備する半導体装置において、 前記半導体素子の前記回路形成面と反対側に位置する背
面の辺エッジに面取り部を形成したことを特徴とする半
導体装置。3. A semiconductor device, a substrate on which the semiconductor device is mounted, and a state in which the semiconductor device is mounted on the substrate.
A sealing resin for sealing a circuit forming surface formed on the semiconductor element, wherein a chamfered portion is formed on a side edge of a back surface of the semiconductor element opposite to the circuit forming surface. A semiconductor device characterized by the above-mentioned.
取り部を形成したことを特徴とする半導体装置。4. The semiconductor device according to claim 3, wherein a chamfered portion is further formed at a side edge of the circuit forming surface of the semiconductor element.
前記半導体素子に形成された回路形成面を封止する封止
樹脂と、を具備する半導体装置において、 前記半導体素子の前記回路形成面と反対側に位置する背
面のコーナーエッジに面取り部を形成したことを特徴と
する半導体装置。5. A semiconductor element, a substrate on which the semiconductor element is mounted, and a state in which the semiconductor element is mounted on the substrate.
A sealing resin for sealing a circuit forming surface formed on the semiconductor element, wherein a chamfered portion is formed at a corner edge of a back surface located on a side opposite to the circuit forming surface of the semiconductor element. A semiconductor device characterized by the above-mentioned.
ジに面取り部を形成したことを特徴とする半導体装置。6. The semiconductor device according to claim 5, further comprising a chamfered portion formed at a corner edge of said circuit forming surface of said semiconductor element.
いて、 前記半導体素子の前記回路形成面と反対側に位置する背
面の辺エッジに面取り部を形成したことを特徴とする半
導体装置。7. The semiconductor device according to claim 1, wherein a chamfer is formed at a side edge of a back surface of the semiconductor element opposite to the circuit forming surface.
取り部を形成したことを特徴とする半導体装置。8. The semiconductor device according to claim 7, further comprising a chamfered portion on a side edge of the circuit forming surface of the semiconductor element.
いて、 前記半導体素子の前記回路形成面と反対側に位置する背
面のコーナーエッジに面取り部を形成したことを特徴と
する半導体装置。9. The semiconductor device according to claim 1, wherein a chamfered portion is formed at a corner edge of a back surface of the semiconductor element opposite to the circuit forming surface.
ジに面取り部を形成したことを特徴とする半導体装置。10. The semiconductor device according to claim 9, further comprising a chamfered portion formed at a corner edge of said circuit forming surface of said semiconductor element.
半導体装置において、 前記封止樹脂が前記面取り部を被覆していることを特徴
とする半導体装置。11. The semiconductor device according to claim 7, wherein the sealing resin covers the chamfered portion.
を行なう捺印工程を有する半導体装置の製造方法におい
て、 前記捺印工程で前記捺印処理を行なうのに、１００ｎｍ
以上でかつ８００ｎｍ以下の波長範囲内のレーザーを用
いたことを特徴とする半導体装置の製造方法。12. A method of manufacturing a semiconductor device having a stamping step of performing a stamping process on an exposed back surface of a semiconductor element, wherein the stamping process is performed in the stamping step by using 100 nm.
A method for manufacturing a semiconductor device, comprising using a laser having a wavelength in the range of 800 nm or less.
法において、 前記半導体素子の背面に対する前記レーザーによる捺印
の深さを２μｍ以下としたことを特徴とする半導体装置
の製造方法。13. The method of manufacturing a semiconductor device according to claim 12, wherein the depth of the laser marking on the back surface of the semiconductor element is 2 μm or less.
した構成の半導体装置の製造方法において、 前記封止樹脂となる樹脂をポッティングすることによ
り、前記半導体素子の側面全体を封止樹脂で覆う樹脂注
入工程と、 該樹脂注入工程終了後、前記半導体素子の背面に残存す
る前記封止樹脂を１００ｎｍ以上でかつ８００ｎｍ以下
の波長範囲内のレーザーにより除去する除去工程とを有
することを特徴とする半導体装置の製造方法。14. A method of manufacturing a semiconductor device having a structure in which a back surface of a semiconductor element is exposed from a sealing resin, wherein the resin serving as the sealing resin is potted to cover the entire side surface of the semiconductor element with the sealing resin. A resin injecting step, and after the resin injecting step, a removing step of removing the sealing resin remaining on the back surface of the semiconductor element by using a laser having a wavelength in a wavelength range of 100 nm or more and 800 nm or less. A method for manufacturing a semiconductor device.
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