DE69119732T2 - Dynamischer RAM - Google Patents
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- 239000003990 capacitor Substances 0.000 claims description 16
- 230000004044 response Effects 0.000 claims description 8
- 230000005540 biological transmission Effects 0.000 claims 2
- 230000035882 stress Effects 0.000 description 57
- 238000000034 method Methods 0.000 description 13
- 230000008569 process Effects 0.000 description 13
- 235000012431 wafers Nutrition 0.000 description 13
- 239000004065 semiconductor Substances 0.000 description 6
- 239000000523 sample Substances 0.000 description 5
- 230000032683 aging Effects 0.000 description 3
- 230000007547 defect Effects 0.000 description 2
- 238000011990 functional testing Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 101100084617 Arabidopsis thaliana PBG1 gene Proteins 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/30—Accessing single arrays
- G11C29/34—Accessing multiple bits simultaneously
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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Description
- Die vorliegende Erfindung betrifft einen dynamischen Direktzugriffsspeicher (DRAM) und insbesondere ein DRAM mit einer Belastungstesteinrichtung zum Anwenden einer Spannungsbelastung, beispielsweise wenn eine Defektauslese in einem Waferzustand ausgeführt wird (d.h. auf das DRAM, welches von einem Halbleiterwafer nicht getrennt ist).
- Bei einem Herstellungsprozeß von Halbleitereinrichtungen werden Produkte allgemein nach einem Prozeß zur Herstellung von Halbleiterwafern durch einen Aussortierungstest in Gute und Schlechte sortiert, und danach werden die Guten in Gehäuse verpackt, wodurch sie ihre abschließende Form erhalten. Die verpackten Produkte werden einem Ausleseverfahren unterworfen. Für ein Ausleseverfahren wird in vielen Fällen eine Einbrennung verwendet, bei der ein Schnellalterungsprozeß mit einem elektrischen Feld und ein Temperatur-Schnellalterungsprozeß gleichzeitig durchgeführt werden.
- Die veröffentlichte nicht geprüfte japanische Patentanmeldung (Kokai) Nr. 3-35491 (T. Furuyama), die der U.S.- Patentanmeldung US-A-5258954 entspricht, offenbart einen Halbleiterspeicher, der sich zur Durchführung eines Ausleseverfahrens von Speicherchipbereichen auf einem Halbleiterwafer eignet, unter Verwendung einer Prüfspitzenkarte und einer Prüfeinrichtung vor dem Aussortierungstest. Diese Ausleseverfahren wird effizient in einer kurzen Zeitperiode ausgeführt.
- Die US-A-4751679 offenbart ein DRAM mit einem Feld von sich überschneidenden Zeilen und Spalten mit Speicherzellen an Überkreuzungspunkten davon. Jede Speicherzelle besitzt einen Speicherkondensator und einen Transfertransistor. Während eines Testmodes des Speichers werden alle Transfer- Transistoren einem Belastungstests des Isolators zwischen dem Gate und dem Substrat unterzogen, um einen beschleunigten Test für die Integrität dieses Isolators bereitzustellen. Die Merkmale in dem Oberbegriff des Anspruchs 1 sind aus der US- A-4751679 bekannt.
- In einem allgemein gebräuchlichen Halbleiterspeicher ist ein Rausch-Killer-MOS-Transistor zwischen ein Ende einer Wortleitung und einen Masseknoten geschaltet. Der Rausch- Killer-Transistor verhindert, daß das Potential einer nicht gewählten Wortleitung während einer Vorladeperiode oder einer aktiven Periode in einem normalen Betriebsmodus in einen Schwebungszustand übergeht, und verhindert, daß der Pegel einer Wortleitung die Schwellspannung eines Transfergates einer Speicherzelle wegen Rauschen oder dergleichen während irgendeiner dieser Perioden übersteigt. Dies verhindert, daß Daten in Speicherzellen zerstört werden.
- Wenn der Rausch-Killer-Transistor sich in dem EIN-Zustand befindet, wenn alle Wortleitungen gewählt sind und eine Spannungsbelastung an die Wortleitungen angelegt wird, um eine Auslese durchzuführen, wird ein Durchstrom von einer Spannungsbelastungs-Anwendungsenergiequelle zu dem Masseknoten über die Wortleitung und den Rausch-Killer- Transistor fließen. Somit ist es wünschenswert, eine Steuereinrichtung bereitzustellen, um den Rausch-Killer- Transistor zu steuern, um die Spannungsbelastung an die Wortleitungen gleichzeitig anzulegen, wenn ein Spannungsbelastungstest für ein DRAM ausgeführt wird.
- Es ist demzufolge eine Aufgabe der vorliegenden Erfindung, einen dynamischen Direktzugriffsspeicher bereitzustellen, der eine Spannungsbelastung an alle Wortleitungen oder an eine größere Anzahl von Wortleitungen als die in einem normalen Betriebsmodus gewählten anlegen kann, wenn ein Spannungsbelastungstest ausgeführt wird, und der verhindern kann, daß ein Durchstrom von einer Spannungsbelastungs- Anlegungsenergiequelle zu einem Masseknoten über die Wortleitung und eine Rausch-Killer-Schaltung fließt.
- Gemäß der vorliegenden Erfindung ist ein dynamischer Direktzugriffsspeicher vorgesehen, so wie er im Anspruch 1 definiert ist.
- Da der dynamische Direktzugriffsspeicher den Spannungsbelastungstestanschluß und eine Belastungsspannungs- Übertragungseinrichtung umfaßt, kann eine Spannungsbelastung in einer Gleichstromweise an alle Wortleitungen oder an eine größere Anzahl von Wortleitungen als die in dem normalen Betriebsmodus gewählten angelegt werden, wenn eine Auslese von Wafern ausgeführt wird. Deswegen kann das Ausleseverfahren hinsichtlich des Wirkungsgrads beträchtlich verbessert werden.
- Da der dynamische Direktzugriffsspeicher die Rausch-Killer- Steuereinrichtung umfaßt, wird die mit der entsprechenden Wortleitung verbundene Rausch-Killer-Schaltung ausgeschaltet, wenn die Spannungsbelastung an die Wortleitungen wie in dem obigen Fall angelegt wird. Deswegen fließt kein Durchstrom von der Spannungsbelastungsanlegungsenergiequelle an den Nasseknoten über die Wortleitung und die Rausch-Killer- Schaltung.
- In den Zeichnungen zeigt
- Figur 1 ein Schaltbild, welches einen Teil eines dynamischen Direktzugriffsspeichers gemäß einer Ausführungsform der vorliegenden Erfindung zeigt.
- Eine Ausführungsform der vorliegenden Erfindung wird eingehend im Zusammenhang mit der beiliegenden Zeichnung beschrieben.
- Figur 1 zeigt teilweise eine DRAM-Schaltung und einen Anschlußflecken, der auf einem Chip eines DRAMs gebildet ist, gemäß einer Ausführungsform der vorliegenden Erfindung.
- Ein Speicherzellenfeld des DRAM umfaßt eine Vielzahl von dynamischen Speicherzellen (DRAM-Zellen) MC (zwei von diesen sind gezeigt), die in Zeilen und Spalten angeordnet sind, eine Vielzahl von Wortleitungen BL (zwei von diesen sind gezeigt) zum Wählen der DRAM-Zellen der gleichen Zeile, und eine Vielzahl von Bitleitungen (komplementäre zwei BL und von diesen sind gezeigt), um einen Datenwert zwischen den Speicherzellen der gleichen Spalte zu transferieren. In jeder der Speicherzellen MC ist ein Transfergatter-MOS-Transistor (Speicherzellentransistor) 11 und ein Datenspeicherkondensator 12 in Reihe zueinander geschaltet. Jede der Wortleitungen WL ist mit den Gates der Speicherzellentransistoren 11 der Speicherzellen MC auf der gleichen Zeile des Speicherzellenfelds verbunden. Die Bitleitung EL ist mit den Drains von Speicherzellentransistoren 11 von Speicherzellen MC auf der gleichen Spalte des Speicherzellenfelds verbunden, und die Bitleitung BL ist mit den Drains von Speicherzellentransistoren 11 von Speicherzellen MC auf einer anderen Spalte des Speicherzellenfelds verbunden.
- In Figur 1 bezeichnet ein Bezugszeichen 13 eine Wortleitungs- Wählschaltung (Zeilendecoder) zum Ausgeben eines Wortleitungs-Wählsignals im Ansprechen auf ein extern oder intern eingegebenes Adreßsignal, 14 eine Wortleitungs- Ansteuerschaltung, 15 eine Bitleitungs-Vorladeschaltung, die zwischen die Bitleitungen BL und und die Bitleitungs- Vorladeenergieleitung 16 geschaltet ist und durch ein Bitleitungsvorladesignal VEQ gesteuert wird, 17 eine Bitleitungs-Ausgleichsschaltung, die zwischen die Bitleitungen BL und geschaltet ist und von einem Bitleitungs-Ausgleichssignal (Vorladesignal) VEQ gesteuert wird, 18 eine Bitleitungsvorladepotential-Erzeugungsschaltung zum Erzeugen einer Bitleitungsvorladespannung VBL (gewöhnlicherweise Vcc/2) und zum Anlegen der Spannung an alle Bitleitungsvorladeenergieleitungen 16, und 19 eine Plattenpotential-Erzeugungsschaltung zum Erzeugen eines Kondensatorplattenpotentials VPL (gewöhnlicherweise Vcc/2) und zum Anlegen des Potentials an Kondensatorplatten von allen Speicherzellen.
- In Figur 1 bezeichnet ein Bezugszeichen 22 einen Belastungsspannungsanlegeanschluß, der aus einem Bondungsflecken gebildet und an den eine Belastungsspannung VS extern angelegt wird, wenn ein Spannungsbelastungstest ausgeführt wird, 24 N-Kanal-MOS-Transistoren, die an einem Ende mit den Enden der Wortleitungen WL verbunden sind und an dem anderen Ende mit dem Belastungsspannungsanlegungsanschluß 23 verbunden sind, und 25 einen Steuerspannungsanlegungsflecken, der aus einem Bondungsflecken gebildet und mit den Gates der N-Kanal-MOS- Transistoren 24 verbunden ist und an den eine Steuerspannung VG in dem Spannungsbelastungstest extern angelegt wird. Keiner der Flecken 22 und 25 für den Spannungsbelastungstest werden in dem normalen Betriebsmodus verwendet. Die N-Kanal- MOS-Transistoren 24 und der Steuerspannungsanlegungsflecken 25 bilden eine Belastungsspannungs-Übertragungseinrichtung 23. Wenn die Belastungsspannung VS an den Belastungsspannungsanlegungsanschluß 22 nicht angelegt wird, ist die Belastungsspannungs-Übertragungseinrichtung 23 ausgeschaltet. Wenn die Belastungsspannung VS an den Anschluß 22 angelegt wird, überträgt die Einrichtung 23 die Belastungsspannung VS an eine größere Anzahl von Wortleitungen als diejenigen, die im Ansprechen auf das extern eingegebene Adreßsignal in dem normalen Betriebsmodus gewählt werden.
- In dieser Ausführungsform wird ein NAND-Gatter vom Vorladungstyp als die Wortleitungs-Wählschaltung 13 verwendet und umfaßt einen P-Kanal-Vorlade-MOS-Transistor 31 und eine Gruppe von N-Kanal-MOS-Transistoren 32, die ein internes Adreßsignal decodieren und zwischen ein Energieversorgungspotential Vcc und ein Massepotential Vss in Reihe geschaltet sind. Ein Verbindungspunkt des P-Kanal-MOS- Transistors 31 und der Gruppe von N-Kanal-MOS-Transistoren 32 ist ein Ausgangsknoten 33. Nachdem ein Vorladesignal PRCH auf einen aktiven Pegel "L" gebracht ist und der Ausgangsknoten 33 vorgeladen ist, so daß er einen hohen Pegel aufweist, wird in dem NAND-Gate des Vorladetyps das Signal (Wortleitungs- Wählsignal) des Ausgangsknotens 33 auf einen niedrigen Pegel abgesenkt, wenn alle eingegebenen internen Adreßsignale auf einen hohen Pegel gebracht werden.
- In dieser Ausführungsform ist die Wortleitungs- Ansteuerschaltung 14 zwischen eine Wortleitungs- Ansteuerspannungs-WDRV-Quelle (WDRV entspricht dem Potential, auf das ein Energieversorgungspotential Vcc geboostet wird) und die Wortleitung WL geschaltet und umfaßt einen N-Kanal- Wortleitungsansteuer-MOS-Transistor 34 zum Ansteuern der Wortleitung WL im Ansprechen auf das Ausgangssignal der Wortleitungs-Wählschaltung 13, einen N-Kanal-Rausch-Killer- MOS-Transistor 26, der zwischen ein Ende der Wortleitung und dem Masseknoten geschaltet ist, einen ersten CMOS-Inverter 35, dessen Eingangsanschluß mit dem Ausgangsanschluß der Wortleitungs-Wählschaltung 13 verbunden ist, einen P-Kanal- Heraufzieh- oder Pull-Up-MOS-Transistor 36, der zwischen das Energieversorgungspotential Vcc und den Ausgangsanschluß der Wortleitungs-Wählschaltung 13 geschaltet ist und dessen Gate mit dem Ausgangsanschluß des ersten CMOS-Inverters 35 verbunden ist, einen N-Kanal-MOS-Transistor 37, der zwischen dem Ausgangsanschluß des ersten CMOS-Inverters 35 und das Gate des N-Kanal-Wortleitungsansteuer-MOS-Transistors 34 geschaltet ist und ein Gate aufweist, an das das Energieversorgungspotential Vcc angelegt wird, und ein NOR- Gatter 38 mit zwei Eingängen zum Ausführen einer logischen ODER-Verknüpfung zwischen einem Ausgang des ersten CMOS- Inverters 35 und einem nachstehend noch eingehend beschriebenen Rausch-Killer-Transistor-Steuersignal VA und zum Liefern eines Ausgangs der logischen ODER-Verknüpfung an das Gate des Rausch-Killer-NMOS-Transistors 26.
- In Figur 1 wird eine Bitleitungspotential-Steuereinrichtung 20 verwendet, um das Potential der Bitleitungsvorladeenergieleitung 16 in dem Spannungsbelastungstest zu steuern und umfaßt eine Ausgangsumschaltschaltung (z.B. ein CMOS-Transfergatter) 40, die zwischen dem Ausgangsanschluß der Bitleitungsvorladespannungs-Erzeugungsschaltung 18 und die Bitleitungsvorlade-Energieleitung 16 eingefügt ist, einen Bitleitungspotential-Steuersignal-Anschlußflecken 42, an den ein Bitleitungspotential-Steuersignal VBLSW in dem Spannungsbelastungstest und, soweit erforderlich, in einem Funktionstest angelegt wird, und eine Ausgangsschaltungs- Steuerschaltung 43 zum Ausschalten der Ausgangs- Umschaltschaltung 40, um ein Bitleitungspotential VBL von dem Bitleitungspotential-Anschlußflecken 41 an die Bitleitungsvorladeenergieleitung 16 in dem Spannungsbelastungstest anzulegen, und zum Ausschalten der Ausgangs-Umschaltschaltung 40 in dem normalen Betriebsmodus.
- Die Ausgangsschaltungs-Steuerschaltung 43 umfaßt zwei CMOS- Inverter 44 und 45, die mit dem Bitleitungspotential- Steuersignalanschlußflecken 41 verbunden sind, und ein Widerstandselement 46, welches zwischen den Bitleitungspotential-Steuersignalanschlußflecken 41 und einen Masseknoten geschaltet ist.
- Nachstehend wird ein Betrieb der Bitleitungspotential- Steuereinrichtung 20 beschrieben. Wenn an den Bitleitungspotential-Steuersignalanschlußflecken 41 keine Signale geliefert werden, wird das Potential des Fleckens 41 durch das Widerstandselement 46 auf das Massepotential heruntergezogen, und ein Ausgang des CMOS-Inverters 44 auf der vorangehenden Stufe wird ein hoher Pegel und ein Ausgang VA (Bitleitungspotential-Steuersignal) des CMOS-Inverters 45 an der hinteren Stufe geht auf einen niedrigen Pegel, wodurch die Ausgangs-Umschaltschaltung 40 eingeschaltet wird. Wenn an den Bitleitungspotential-Steuersignalanschlußflecken 41 ein Bitleitungspotential-Steuersignal VBLSW mit hohem Pegel angelegt wird, geht der Ausgang des CMOS-Inverters 44 auf einen niedrigen Pegel und der Ausgang VA (das Bitleitungspotential-Steuersignal) des CMOS-Inverters 45 geht auf einen hohen Pegel, wodurch die Ausgangsumschaltschaltung 40 ausgeschaltet wird.
- Die in Figur 1 gezeigte DRAM-Schaltung umfaßt ferner eine Rausch-Killer-Steuereinrichtung und eine Kondensatorplattenpotential-Steuereinrichtung.
- Die Rausch-Killer-Steuereinrichtung schaltet den Rausch- Killer-MOS-Transistor 26 aus, der mit der Wortleitung WL verbunden ist, an die die Belastungsspannung VS in dem Spannungsbelastungstest angelegt wird. Die Rausch-Killer- Steuereinrichtung ist so konstruiert, daß sie den Rausch- Killer-MOS-Transistor 26 unter Verwendung eines Signals zum Steuern der Bitleitungspotential-Steuereinrichtung 20 steuert. Beispielsweise wird das Bitleitungspotential- Steuersignal VA an die NOR-Schaltung 38 mit zwei Eingängen als ein Rausch-Killer-Steuersignal geliefert.
- Die Kondensatorplattenpotential-Steuereinrichtung steuert das Potential der Kondensatorplatte in dem Spannungsbelastungstest und umfaßt eine Ausgangsumschaltschaltung (z.B. ein CMOS-Transfergatter) 47, die zwischen den Kondensatorplatte und den Ausgangsanschluß der Plattenpotential-Erzeugungsschaltung 19 geschaltet ist, einen Plattenpotential-Anschlußflecken 48, an den ein gewünschtes Plattenpotential in dem Spannungsbelastungstest extern angelegt wird, und eine Ausgangsumschalt- Steuerschaltung zum Ausschalten der Ausgangsumschaltschaltung 47, um das Plattenpotential von dem Plattenpotential- Anschlußflecken 48 an die Kondensatorplatte in dem Spannungsbelastungstest anzulegen, und zum Einschalten der Ausgangsumschaltschaltung 47 in dem normalen Betriebsmodus. In dieser Ausführungsform entspricht die Ausgangsumschalt- Steuerschaltung der Ausgangsumschalt-Steuerschaltung 43 der Bitleitungspotential-Steuereinrichtung 20. Die Ausgangsumschaltschaltung 47 kann unter Verwendung eines Steuersignals gesteuert werden, welches von der Belastungsspannung VS, die an den Belastungsspannungs- Anschlußflecken 22 angelegt wird, oder der Spannung VG, die an den Steuerspannungsanschlußflecken 25 angelegt wird, abhängt.
- Nachstehend wird ein Betrieb der in Figur 1 gezeigten DRAM- Schaltung beschrieben. In einem normalen Betriebsmodus wird ein Ausgang der Bitleitungsvorladepotential- Erzeugungsschaltung 18 an die Bitleitungsvorladeenergieleitung 16 durch die Ausgangsumschaltschaltung 40 geführt, die sich in einem EIN- Zustand befindet. Wenn ein Zeilenadressen-Hinweis-(RAS)- Signal nicht aktiviert ist, wird eine Bitleitungsvorlade- Ausgleichssignal-Erzeugungsschaltung (nicht gezeigt) aktiviert, um ein Vorlade-/Ausgleichssignal VEQ zu erzeugen. Die Bitleitungs-Vorladeschaltung 15 und die Bitleitungs- Ausgleichsschaltung 17 werden somit eingeschaltet, um alle Bitleitungspaare BL und vorzuladen und auszugleichen, so daß sie ein vorgegebenes Bitleitungspotential VBL aufweisen. Wenn das RAS-Signal aktiviert wird, wird das Vorlade/Ausgleichssignal VEQ, welches an die Bitleitung eines gewählten Speicherzellenblocks angelegt wird, deaktiviert, und Wortleitungs-Wählsignale werden entsprechend einer Kombination von Logikpegeln von Adreßsignalen ausgegeben, wodurch eine beliebige Anzahl von Wortleitungen WL gewählt werden.
- In einer Wortleitungs-Ansteuerschaltung 14 in einem gewählten Zustand, an die das Wortleitungs-Wählsignal mit einem aktiven Pegel "L" geliefert wird, wird der Ausgang des ersten CMOS- Inverters 35 ein hoher Pegel, und ein Verbindungsknoten zwischen einem der Drainanschlüsse des MOS-Transistors 37 und dem Gate des N-Kanal-MOS-Transistors 34 nimmt einen hohen Pegel an. Der MOS-Transistor 34 wird somit eingeschaltet, um die Wortleitung WL anzusteuern, so daß sie einen hohen Pegel aufweist. Der Hochpegelausgang des ersten CMOS-Inverters 35 bringt einen Ausgang der NOR-Schaltung 38 mit zwei Eingängen auf einen niedrigen Pegel, und der Rausch-Killer-Transistor 26 wird ausgeschaltet. Der P-Kanal-Heraufzieh-MOS-Transistor 36 wird ausgeschaltet, da sein Gatepotential (entsprechend dem Ausgangspotential des ersten CMOS-Inverters 35) hoch wird.
- In der Wortleitungs-Ansteuerschaltung 14 in einem nicht gewählten Zustand, an die das Wortleitungs-Wählsignal mit einem inaktiven Pegel "H" geliefert wird, geht der Ausgang des ersten CMOS-Inverters 35 auf einen niedrigen Pegel, und der Verbindungsknoten zwischen dem einen Drainanschluß des MOS-Transistors 37 und dem Gate des N-Kanal-MOS-Transistors 34 geht auf einen niedrigen Pegel. Der MOS-Transistor 34 wird somit ausgeschaltet, um die Wortleitung WL in einen nicht gewählten Zustand zu bringen. Der Pegel des Rausch-Killer- Steuersignals VA wird niedrig, die NOR-Schaltung 38 mit zwei Eingängen gibt ein Hochpegelsignal aus und der Rausch-Killer- Transistor 26 wird eingeschaltet. Der P-Kanal-Heraufzieh-MOS- Transistor 36 wird eingeschaltet, da sein Gatepotential (entsprechend dem Ausgangspotential des ersten CMOS-Inverters 35) niedrig ist.
- Wenn das DRAM in der Form eines Wafers eingebrannt wird, erhält das DRAM Betriebsenergie und wird durch Empfang des eingegebenen RAS-Signals in einem nicht aktiven Zustand in einen Bereitschaftszustand gebracht. Die Bitleitungsvorladeausgleichsschaltung (nicht gezeigt) wird aktiviert, um ein Vorladeausgleichssignal VEQ zu erzeugen (oder um das Vorladeausgleichssignal VEQ im Ansprechen auf die Steuersignale zu erzeugen). Alle Bitleitungs- Vorladeschaltungen 15 und Bitleitungs-Ausgleichsschaltungen 17 werden eingeschaltet. Die Belastungsspannung VS wird dann an den Flecken 22 angelegt, indem eine Prüfspitze (nicht gezeigt) einer Prüfspitzenkarte eines Testers in Kontakt mit dem Flecken 22 gebracht wird und die Gatesteuerspannung VG, die größer als VS + Vth ist (Vth ist eine Schwellspannung des MOS-Transistors 24) wird an den Flecken 25 angelegt, mit dem Ergebnis, daß die MOS-Transistoren 24 eingeschaltet werden und eine gewünschte Spannungsbelastung an alle Wortleitungen WL (oder eine größere Anzahl von Wortleitungen WL als die in dem normalen Betriebsmodus gewählten) angelegt wird. Ein Hochpegel-Bitleitungspotential-Steuersignal VBLSW wird an den Flecken 41 geliefert, um die Ausgangsumschaltschaltung 40 auszuschalten, und ein Hochpegel-Rausch-Killer-Steuersignal VA bringt den Ausgang der NOR-Schaltung 38 mit zwei Eingängen auf einen niedrigen Pegel, um den Rausch-Killer-Transistor 26 auszuschalten.
- Da eine gewünschte Spannung (z.B. eine Massespannung Vss) an den Flecken 42 angelegt wird, werden die Bitleitungen BL, nicht in einen Schwebungszustand gebracht; deshalb kann eine gewünschte Spannung zwischen die Wortleitungen WL und die Bitleitungen BL, angelegt werden, d.h. eine gewünschte Spannung kann an die Isolationsfilme der Speicherzellentransistoren 11 angelegt werden.
- Infolgedessen können die Zellentransistoren 11 einem Ausleseverfahren unterworfen werden, um latente Defekte aufzuzeigen. Die Zellentransistoren 11 werden in eine Trioden-Aktion gebracht, ein Kanalgebiet wird unter der Gate- Elektrode gebildet und eine Spannungsbelastung wird direkt an die gesamte Oberfläche des Gateisolationsfilms angelegt. Ferner wird eine Belastungstestspannung an die Flecken 22 und 25 angelegt und die Aktivierungsrate der Wortleitungen ist höher als diejenige in dem normalen Betriebsmodus der fertiggestellten Einrichtungen, was ermöglicht, den Wirkungsgrad eines Spannungsbelastungstests für Wafer beträchtlich zu verbessern. Beispielsweise können in einem 4M-Bit DRAM nur vier der 4096 Wortleitungen gleichzeitig in einem herkömmlichen Einbrennverfahren gewählt werden, und alle Wortleitungen können gleichzeitig in der Ausführungsform der vorliegenden Erfindung gewählt werden. Der Wirkungsgrad einer Belastungsanwendung der Wortleitungen der vorliegenden Erfindung kann somit auf einen Faktor von 1000 bis 2000 von demjenigen der Wortleitungen der herkömmlichen Einrichtung verbessert werden und die Belastungsanwendungszeit der vorliegenden Erfindung wird ein Faktor 1/1000 bis 1/2000 so groß wie diejenige der herkömmlichen Einrichtung, mit dem Ergebnis, daß eine Untersuchung von Transfergates der Speicherzellen, an die eine geboostete Spannung angelegt wird, im Wirkungsgrad wesentlich verbessert werden kann.
- Wenn die Ausgangsumschaltschaltung 47 der Plattenpotential- Erzeugungsschaltung 19 ausgeschaltet wird, wird ein gewünschtes Plattenpotential, z.B. ein Vcc-Potential, an den Flecken 48 angelegt, ein Datenwert "0" wird in die Speicherzelle eingeschrieben, um einen Speicherknoten des Kondensators 12 auf einen Wert ungefähr gleich zu dem Vss- Potential einzustellen, wenn das Einbrennen ausgeführt wird, oder wenn das Vss-Potential an den Flecken 48 als ein Plattenpotential angelegt wird und ein Datenwert "1" in die Speicherzelle eingeschrieben wird, um den Speicherknoten des Kondensators 12 auf einen Wert ungefähr gleich zu dem Vcc- Potential einzustellen, wenn der Einbrennprozeß ausgeführt wird, kann eine Belastung mit einem Wert ungefähr gleich einem Potential Vcc-Vss an einen Kondensatorisolationsfilm angelegt werden.
- Da das in Figur 1 gezeigte DRAM den Spannungsbelastungstestflecken 22 und die Belastungsspannungs-Übertragungseinrichtung 23 umfaßt, kann eine Spannungsbelastung in einer Gleichstrom-Weise an alle Wortleitungen WL oder an eine größere Anzahl von Wortleitungen WL als die in dem normalen Betriebsmodus gewählten angelegt werden, wenn das DRAM in der Form eines Wafers eingebrannt wird, was zu einer beträchtlichen Verbesserung des Wirkungsgrads des Einbrennprozesses führt. Wenn die Spannungsbelastung an die Wortleitungen WL angelegt wird, schaltet die Rausch-Killer-Steuerschaltung den Rausch- Killer-Transistor 26, der mit der entsprechenden Wortleitung WL verbunden ist, aus. Deshalb fließt kein Durchstrom von der Spannungsbelastungs-Anlegungsquelle an den Masseknoten über die entsprechende Wortleitung WL und den Rausch-Killer- Transistor 26.
- In dem in Figur 1 gezeigten DRAM ist der Rausch-Killer- Transistor 26 zwischen den Wortleitungs-Ansteuertransistor 34 und den Masseknoten an einem Ende der Wortleitung WL geschaltet. Allerdings kann der Rausch-Killer-Transistor 26 dazwischen an das andere Ende der Wortleitung WL geschaltet werden.
- In dem in Figur 1 gezeigten DRAM ist ein einzelner Rausch- Killer-Transistor 26 zwischen die Wortleitung WL und den Masseknoten geschaltet. Allerdings können eine Vielzahl von Rausch-Killer-Transistoren in Reihe oder parallel dazwischen geschaltet werden. Wenn eine Vielzahl von Rausch-Killer- Transistoren in Reihe geschaltet sind, muß wenigstens einer der Rausch-Killer-Transistoren nur ausgeschaltet werden, um das DRAM in der Form eines Wafers einzubrennen. Wenn eine Vielzahl von Rausch-Killer-Transistoren parallel geschaltet sind, werden sie alle ausgeschaltet.
- In dem in Figur 1 gezeigten DRAM wird eine einzelne Wortleitung WL durch die Wortleitungs-Wählschaltung 13 gewählt. Allerdings können eine Vielzahl von Wortleitungen WL (z.B. vier Wortleitungen) von der Wortleitungs-Wählschaltung 13 gewählt werden, und die Wortleitungs-Ansteuerspannung WDRV kann an die Wortleitungs-Ansteuertransistoren 34 entsprechend der gewählten Wortleitungen WL angelegt werden.
- In dem in Figur 1 gezeigten DRAM wird der Rausch-Killer- Transistor 26 alleine unter Verwendung eines Rausch-Killer- Steuersignals VA gesteuert. Allerdings kann er durch ein Steuersignal gesteuert werden, welches durch Ausführung einer logischen UND-Verknüpfung zwischen dem Rausch-Killer- Steuersignal VA und der an den Flecken 22 angelegten Belastungsspannung VS erhalten wird. Wenn in diesem Fall ein Funktionstest für die Aussortierung ausgeführt wird, wird das Steuersignal VBLSW an den Bitleitungspotential- Steuersignalanschlußflecken 41 geliefert, um die Ausgangsumschaltschaltung 40 auszuschalten, aber ein gewünschtes Bitpotential VBL kann von dem Bitleitungspotential-Anschlußflecken 42 an die Bitleitungs- Vorladeenergieleitung 16 angelegt werden, ohne den Rausch- Killer-Transistor 26 zu steuern.
- In dem in Figur 1 gezeigten DRAM werden die Rausch-Killer- Steuereinrichtung und ein Teil der Bitleitungspotential- Steuereinrichtung 20 gemeinsam miteinander verwendet. Allerdings können die Rausch-Killer-Steuerschaltung und die Bitleitungspotential-Steuereinrichtung 20 getrennt voneinander angeordnet werden. Genauer gesagt, ein Rausch- Killer-Steuersignal-Anschlußflecken und eine Rausch-Killer- Steuerschaltung können zusätzlich wie der Bitleitungspotential-Steuersignalanschlußflecken 41 und die Ausgangsumschaltungs-Steuerschaltung 43 angeordnet werden, oder der Rausch-Killer-Transistor kann direkt durch ein Rausch-Killer-Steuersignal gesteuert werden, welches an den Rausch-Killer-Steuersignal-Anschlußflecken angelegt wird, oder der Rausch-Killer-Transistor kann auch durch ein Steuersignal gesteuert werden, welches von der an den Flecken 22 angelegten Belastungsspannung VS oder der an den Flecken 25 angelegten Steuerspannung VG abhängt.
- Wenn in dem in Figur 1 gezeigten DRAM der Spannungsbelastungstest ausgeführt wird, schaltet die Bitleitungspotential-Steuereinrichtung 20 die Bitleitungsvorladepotential-Erzeugungsschaltung 18 aus, um das Bitleitungspotential VBL an die Bitleitungs- Vorladeenergieleitung 16 anzulegen. Allerdings kann die Bitleitungspotential-Steuereinrichtung 20 die Schaltung 18 ausschalten, um die Energieleitung 16 mit einem Anschluß eines vorgegebenen festen Potentials (z.B. einem Vss-Knoten) zu verbinden.
- Ferner kann die Plattenpotential-Erzeugungsschaltung 19 unter Verwendung eines Steuersignals ausgeschaltet werden, welches von der an den Flecken 22 angelegten Belastungsspannung VS oder der an den Flecken 25 angelegten Steuerspannung VG oder einem Steuersignal der Bitleitungspotential-Steuereinrichtung 20 abhängt, wodurch die Kondensatorplatte mit einem Anschluß eines vorgegebenen festen Potentials verbunden wird.
- In der obigen Ausführungsform sind die Flecken, die für den Spannungsbelastungstest verwendet werden, aus Bondierungsflecken gebildet. Wenn der Einbrennprozeß des DRAMS in der Form eines Wafers ausgeführt wird, müssen die Flecken nur so konstruiert sein, daß die Flecken in Kontakt mit einer Prüfspitze der Prüfspitzenkarte gebracht werden und eine Spannung daran angelegt wird. Wenn der Einbrennprozeß des DRAMS in der Form eines verpackten DRAM-Chips ausgeführt wird, müssen die Flecken nur so konstruiert werden, daß sie mit externen Drähten verbunden werden können, wenn die Chips verpackt werden.
- In der obigen Ausführungsform sind die Flecken, die für den Spannungsbelastungstest verwendet werden, auf den jeweiligen Chips des Wafers gebildet. Wenn das DRAM in der Form eines Wafers eingebrannt wird, kann wenigstens einer der Flecken gemeinsam für eine Vielzahl von Chipbereiche verwendet werden, und Drähte zum Verbinden des Fleckens und der Chipbereiche können beispielsweise auf einem Dicing- Linienbereich auf dem Wafer gebildet werden.
- In der obigen Ausführungsform wird der Spannungsbelastungstest zum Ausführen des Burn-In-Vorgangs ausgeführt. Es erübrigt sich zu erwähnen, daß die vorliegende Erfindung den Spannungsbelastungstest unabhängig von einem Temperatur-Schnellalterungsprozeß ausführen kann.
Claims (8)
1. Dynamischer Direktzugriffsspeicher, umfassend:
eine Vielzahl von Speicherzellen (MC), die in Zeilen und
Spalten angeordnet sind;
eine Wortleitung (WL), die mit den Speicherzellen in der
gleichen Zeile verbunden ist;
eine Bitleitung (EL), die mit den Speicherzellen in der
gleichen Spalte verbunden ist;
eine Wortleitungs-Wählschaltung (13) zum Erzeugen eines
Wortleitungs-Wählsignal im Ansprechen auf ein
Adreßsignal;
eine Wortleitungs-Ansteuerschaltung (14), die zwischen
eine Wortleitungs-Ansteuerspannungsquelle und ein Ende
der Wortleitung geschaltet ist, zum Ansteuern der
Wortleitung im Ansprechen auf ein Ausgangssignal der
Wortleitungs-Wählschaltung;
einen Spannungsbelastungstestanschluß (22), an den eine
Belastungsspannung extern angelegt wird, wenn ein
Spannungsbelastungstest ausgeführt wird; und
eine Belastungsspannungs-Übertragungseinrichtung (23),
die ausgeschaltet wird, wenn die Belastungsspannung
nicht an den Spannungsbelastungstestanschluß angelegt
wird und die die Belastungsspannung an eine größere
Anzahl von Wortleitungen als diejenigen, die im
Ansprechen auf das Adreßsignal in einem normalen
Betriebsmodus gewählt werden, überträgt, wenn die
Belastungsspannung an den Spannungsbelastungsanschluß
angelegt wird;
gekennzeichnet durch
eine Rausch-Killer-Schaltung (26), die zwischen die
Wortleitung und ein Massepotential geschaltet ist; und
eine Rausch-Killer-Steuereinrichtung (38) zum
Ausschalten der Rausch-Killer-Schaltung, die mit der
Wortleitung verbunden ist, an die die Belastungsspannung
angelegt wird, wenn der Spannungsbelastungstest
ausgeführt wird.
2. Dynamischer Direktzugriffsspeicher nach Anspruch 1,
dadurch gekennzeichnet, daß er ferner umfaßt: eine
Bitleitungs-Vorladeschaltung (15), die zwischen die
Bitleitung und eine Bitleitungs-Vorladeenergieleitung
(16) geschaltet ist und im Ansprechen auf ein
Bitleitungs-Vorladesignal gesteuert wird, und eine
Bitleitungs-Vorladespannungs-Erzeugungsschaltung (18)
zum Erzeugen einer Bitleitungs-Vorladespannung, die an
die Bitleitungs-Vorladeenergieleitung angelegt wird.
3. Dynamischer Direktzugriffsspeicher nach Anspruch 1,
dadurch gekennzeichnet, daß er ferner umfaßt: eine
Bitleitungspotential-Steuereinrichtung (20) zum Steuern
eines Potentials der Bitleitungs-Vorladeenergieleitung,
wenn der Spannungsbelastungstest ausgeführt wird.
4. Dynamischer Direktzugriffsspeicher nach Anspruch 2,
dadurch gekennzeichnet, daß er ferner umfaßt: eine
Bitleitungspotential-Steuereinrichtung (20) zum Steuern
eines Potentials der Bitleitungs-Vorladeenergieleitung,
wenn der Spannungsbelastungstest ausgeführt wird.
5. Dynamischer Direktzugriffsspeicher nach einem der
Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die
Rausch-Killer-Steuereinrichtung (38) umfaßt: eine
Steuereinrichtung zum Steuern des Rausch-Killers (26)
unter Verwendung entweder eines Steuersignals der
Bitleitungspotential-Steuereinrichtung (20), oder eines
Steuersignals, welches von der Belastungsspannung
abhängt, die an den Spannungsbelastungstestanschluß (22)
angelegt wird, oder eines Signals, welches in der
Belastungsspannungs-Übertragungseinrichtung (23)
verwendet wird.
6. Dynamischer Direktzugriffsspeicher nach einem der
Ansprüche 2 bis 5, dadurch gekennzeichnet, daß wenn der
Spannungsbelastungstest ausgeführt wird, die
Bitleitungspotential-Steuereinrichtung (20) einen
Ausgang der Bitleitungs-Vorladespannungs-
Erzeugungsschaltung (18) in einen AUS-Zustand bringt, um
ein extern eingegebenes Bitleitungspotential an die
Bitleitungs-Vorladeenergieleitung (16) zu übertragen
oder die Bitleitungs-Vorladeenergieleitung (16) mit
einem Anschluß eines vorgegebenen festen Potentials zu
verbinden.
7. Dynamischer Direktzugriffsspeicher nach einem der
Ansprüche 2 bis 6, dadurch gekennzeichnet, daß er ferner
umfaßt: eine Plattenpotential-Erzeugungsschaltung (19)
zum Erzeugen eines Plattenpotentials, welches an
Kondensatorplatten der Vielzahl von dynamischen
Speicherzellen angelegt wird, und eine Plattenpotential-
Steuereinrichtung zum Steuern eines Ausgangs der
Plattenpotential-Erzeugungsschaltung (19) unter
Verwendung entweder eines Steuersignals der
Bitleitungspotential-Steuereinrichtung (20), oder eines
Steuersignals, welches von der Belastungsspannung
abhängt, die an den Belastungsspannungs-Testanschluß
(22) angelegt ist, oder eines Signals, welches in der
Belastungsspannungs-Übertragungseinrichtung (23)
verwendet wird.
8. Dynamischer Direktzugriffsspeicher nach Anspruch 7,
dadurch gekennzeichnet, daß wenn der
Spannungsbelastungstest ausgeführt wird, die
Plattenpotential-Steuereinrichtung einen Ausgang der
Plattenpotential-Erzeugungsschaltung (19) in einen AUS-
Zustand bringt, um ein extern eingegebenes
Plattenpotential an Kondensatorplatten der Vielzahl von
dynamischen Speicherzellen zu übertragen oder die
Kondensatorplatten mit einem Anschluß eines vorgegebenen
festen Potentials zu verbinden.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2418761A JP2829134B2 (ja) | 1990-12-27 | 1990-12-27 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| DE69119732D1 DE69119732D1 (de) | 1996-06-27 |
| DE69119732T2 true DE69119732T2 (de) | 1996-10-31 |
Family
ID=18526547
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE69119732T Expired - Fee Related DE69119732T2 (de) | 1990-12-27 | 1991-12-23 | Dynamischer RAM |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5255229A (de) |
| EP (1) | EP0492610B1 (de) |
| JP (1) | JP2829134B2 (de) |
| KR (1) | KR950002295B1 (de) |
| DE (1) | DE69119732T2 (de) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2533221B2 (ja) * | 1990-05-11 | 1996-09-11 | 株式会社東芝 | ダイナミック型ランダムアクセスメモリ |
| JPH04225182A (ja) * | 1990-12-26 | 1992-08-14 | Toshiba Corp | 半導体記憶装置 |
| US5400343A (en) * | 1992-02-28 | 1995-03-21 | Intel Corporation | Apparatus and method for defective column detection for semiconductor memories |
| JP3147991B2 (ja) * | 1992-05-25 | 2001-03-19 | 株式会社東芝 | 半導体記憶装置 |
| JP2885597B2 (ja) * | 1993-03-10 | 1999-04-26 | 株式会社東芝 | 半導体メモリ |
| US5297087A (en) * | 1993-04-29 | 1994-03-22 | Micron Semiconductor, Inc. | Methods and devices for accelerating failure of marginally defective dielectric layers |
| KR100220950B1 (ko) * | 1996-11-06 | 1999-09-15 | 김영환 | 웨이퍼 번인회로 |
| KR100220949B1 (ko) * | 1996-11-06 | 1999-09-15 | 김영환 | 웨이퍼 번-인 회로 |
| KR19980034731A (ko) * | 1996-11-08 | 1998-08-05 | 김영환 | 반도체 메모리 소자의 스트레스 테스트 장치 및 그 방법 |
| US6122760A (en) * | 1998-08-25 | 2000-09-19 | International Business Machines Corporation | Burn in technique for chips containing different types of IC circuitry |
| KR100334532B1 (ko) * | 1999-04-03 | 2002-05-02 | 박종섭 | 워드라인 구동장치 |
| KR100400309B1 (ko) | 2001-05-04 | 2003-10-01 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 내부 동작명령 발생장치 및 방법 |
| EP3933655A4 (de) * | 2019-03-28 | 2022-03-16 | Kabushiki Kaisha Zuken | Informationsverarbeitungsvorrichtung, programm und simulationsverfahren |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3030852A1 (de) * | 1980-08-14 | 1982-03-11 | Siemens AG, 1000 Berlin und 8000 München | Schaltungsanordnung fuer die pruefung von speicherzellen programmierbarer mos-integrierter halbleiterspeicher |
| JPS59500840A (ja) * | 1982-05-17 | 1984-05-10 | モトロ−ラ・インコ−ポレ−テツド | メモリの加速試験用のパッド |
| JPH069114B2 (ja) * | 1983-06-24 | 1994-02-02 | 株式会社東芝 | 半導体メモリ |
| JPS60235455A (ja) * | 1984-05-09 | 1985-11-22 | Toshiba Corp | ダイナミツクメモリ− |
| JPH051040Y2 (de) * | 1985-04-09 | 1993-01-12 | ||
| US4751679A (en) * | 1986-12-22 | 1988-06-14 | Motorola, Inc. | Gate stress test of a MOS memory |
| JPH06105548B2 (ja) * | 1987-02-02 | 1994-12-21 | 三菱電機株式会社 | ダイナミツク形半導体記憶装置 |
| US4860261A (en) * | 1988-02-17 | 1989-08-22 | Intel Corporation | Leakage verification for flash EPROM |
| US5062079A (en) * | 1988-09-28 | 1991-10-29 | Kabushiki Kaisha Toshiba | MOS type random access memory with interference noise eliminator |
-
1990
- 1990-12-27 JP JP2418761A patent/JP2829134B2/ja not_active Expired - Fee Related
-
1991
- 1991-12-23 EP EP91122192A patent/EP0492610B1/de not_active Expired - Lifetime
- 1991-12-23 KR KR1019910023957A patent/KR950002295B1/ko not_active IP Right Cessation
- 1991-12-23 DE DE69119732T patent/DE69119732T2/de not_active Expired - Fee Related
- 1991-12-26 US US07/813,578 patent/US5255229A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0492610A1 (de) | 1992-07-01 |
| KR950002295B1 (ko) | 1995-03-16 |
| EP0492610B1 (de) | 1996-05-22 |
| KR920013454A (ko) | 1992-07-29 |
| US5255229A (en) | 1993-10-19 |
| DE69119732D1 (de) | 1996-06-27 |
| JPH04230047A (ja) | 1992-08-19 |
| JP2829134B2 (ja) | 1998-11-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| 8364 | No opposition during term of opposition | ||
| 8320 | Willingness to grant licences declared (paragraph 23) | ||
| 8339 | Ceased/non-payment of the annual fee |