DE69534072T2

DE69534072T2 - Anordnung und Verfahren zur Steuerung der Takt bei digitalen Datenübertragung in einem passiven optischen TDMA system

Info

Publication number: DE69534072T2
Application number: DE69534072T
Authority: DE
Inventors: Alberto Profumo; Paoli Baldo; Lucio D'ascoli
Original assignee: Siemens AG; Italtel SpA
Current assignee: Nokia Solutions and Networks GmbH and Co KG; Italtel SpA
Priority date: 1994-04-21
Filing date: 1995-04-14
Publication date: 2006-02-23
Anticipated expiration: 2015-04-15
Also published as: ITMI940768A1; EP0678989B1; ITMI940768A0; EP0678989A3; EP0678989A2; DE69534072D1; IT1270046B

Description

Gebiet der Erfindung
Die vorliegende Erfindung betrifft das Gebiet von Kommunikationssystemen, die auf optischen Netzen basieren, und genauer ein Verfahren und eine Anordnung zur Synchronisation von digitalen TDMA-(Time Division Multiple Access, Zeitvielfachzugriff)Signalübertragungen in einem PON (Passive Optical Network, Passives optisches Netz).
Bekanntlich sind PON-Systeme durch die Tatsache gekennzeichnet, dass ein einziger OLT (Optical Line Termination, Optischer Leitungsabschluss) mit einer gegebenen Anzahl von ONU (Optical Network Units, optische Netzwerkeinheiten) über ein passives optisches Netz verbunden ist, welches mittels monomodaler Lichtwellenleiter und passiver optischer Bauteile implementiert ist.
Der Leitungsabschluss OLT ist ein Gerät, das im Allgemeinen in Kommunikations-Vermittlungsstellen angeordnet ist.
Die Netzwerkeinheit ONU ist dagegen ein Gerät, das in der Nähe des Teilnehmers angeordnet ist. ONU-Geräte ermöglichen den Teilnehmern, über Schnittstellen verschiedener Art auf das optische Netz zuzugreifen.
Punkt-zu-Mehrpunkt-PON-Systeme sind in der Lage, sowohl die Dienste des B-ISDN-Netzes (Broadband Integrated Service Digital Network, diensteintegrierendes Breitband-Digitalnetz) als auch interaktive und Verteil-Breitbandsysteme wie etwa Fernsehdienste zu unterstützen.
In PON-Systemen erreicht ein und dasselbe optische Signal, das vom Leitungsabschluss OLT ausgesendet wird, sämtliche Netzwerkeinheiten ONU, während sich in der entgegengesetzten Richtung optische Signale, die von den einzelnen ONU ausgesendet werden, vereinigen, so dass sie ein einziges optisches Signal bilden, welches vom OLT empfangen wird.
Übertragungen, die von den einzelnen Netzwerkeinheiten ONU zum Leitungsabschluss OLT durchgeführt werden, erfolgen mittels eines TDMA (Time Division Multiple Access, Zeitvielfachzugriff) Kommunikationsprotokolls.
Bei Verwendung dieses TDMA-Protokolls ist die Übertragung, die von den einzelnen Netzwerkeinheiten ONU durchgeführt wird, nur in wohldefinierten Zeitintervallen gestattet, um zu vermeiden, dass zu ein und demselben Zeitpunkt Signale, die von zwei oder mehreren verschiedenen ONU kommen, einander überlappen (und dadurch einander löschen) können.
Diese Synchronisation, die als "Ranging"-Prozedur (Reihungs-Prozedur) definiert ist, wird durchgeführt, indem geeignete Synchronismus-Informationen vom OLT-Leitungsabschluss zu den einzelnen Netzwerkeinheiten ONU gesendet werden.
Dank dieser Synchronismus-Informationen erkennt jede Netzwerkeinheit ONU den Zeitschlitz (Time-Slot), in welchem Übertragungen durchgeführt werden müssen.
Bei der Durchführung der Ranging-Prozedur berücksichtigt der Leitungsabschluss OLT die Verzögerungszeiten, die durch die Lichtwellenleiter-Wege verursacht werden, welche den Leitungsabschluss selbst mit den einzelnen Netzwerkeinheiten ONU verbinden.
Diese Verzögerungszeiten sind im Allgemeinen für die einzelnen Netzwerkeinheiten ONU unterschiedlich, da sie von den unterschiedlichen Merkmalen der Lichtwellenleiter und den verschiedenen Längen der Übertragungswege abhängen.
Der Wert dieser Verzögerungszeiten variiert außerdem in Abhängigkeit von der Temperatur der Lichtwellenleiter, über welche die Signale übertragen werden.
Gegenwärtig werden aufgrund der ständig wachsenden Anforderungen in Bezug auf die Bandbreite von Kommunikationsnetzen PON-Systeme verwendet, um digitale Signale mit sehr hoher Übertragungsgeschwindigkeit zu übertragen, normalerweise mit 622 Mbit/s.
Da die Bitperiode bei diesen Übertragungsgeschwindigkeiten extrem verkürzt ist (ca. 1,6 ns), sind die Vorgänge der Synchronisation und Taktgebung für die verschiedenen Signale von großer Bedeutung für die einwandfreie Funktion des TDMA-PON-Systems.
Die Ranging-Prozedur umfasst im Allgemeinen drei Schritte, die "grobes Ranging", "statisches Ranging" bzw. "feines Ranging" genannt werden.
Während des Schritts des "groben Rangings", welcher im Allgemeinen im Verlaufe der Installations- oder Wartungsprozedur des PON-Systems ausgeführt wird, wird eine Synchronisation mit einer Auflösung innerhalb eines 20-Bit-Bereiches erzielt.
Der nächste Schritt, der des "statischen Rangings", der immer im Verlaufe der Installations- oder Wartungsprozedur des PON-Systems ausgeführt wird, ermöglicht es, eine Auflösung in einem Bereich von 1 Bit zu erreichen.
Der letzte Schritt, der des "feinen Rangings", wird dynamisch während des regulären Betriebs des PON-Systems ausgeführt und gestattet es, eine Auflösung in einem Bereich von 1 Bit aufrechtzuerhalten.
Während dieses Schrittes des "feinen Rangings" müssen alle Änderungen der Verzögerungen der Signale bei ihrer Übertragung über die Lichtwellenleiter, die durch Temperaturschwankungen hervorgerufen werden, dynamisch kompensiert werden.
Bei den gegenwärtigen Datenübertragungsgeschwindigkeiten (622 Mbit/s) treten bei der Implementierung dieser "Ranging"-Prozeduren zahlreiche Probleme auf, die im Vergleich zur Vergangenheit, als die maximalen Datenübertragungsgeschwindigkeiten im Bereich von 50 Mbit/s lagen, noch bedeutender geworden sind.
Diese Probleme sind im Wesentlichen auf die hohen Kosten und die hohe Energieaufnahme der elektronischen Bauelemente zurückzuführen, die benötigt werden, um digitale Signale bei einer so hohen Geschwindigkeit zu verarbeiten und zu übertragen.
Die Schwierigkeiten des Betriebs bei solchen Geschwindigkeiten sind bei den Prozeduren des "statischen Rangings" und des "feinen Rangings", die Toleranzgrenzen von nur 1 Bit erfordern, sogar noch größer.
In US 4.411.007 wird eine Synchronisation eines bidirektionalen digitalen Übertragungssystems mit Zeitvielfachzugriff (TDMA) auf der Basis eines Baumstruktur-Netzes offenbart, in welchem eine zentrale Station Daten zu einer Vielzahl von entfernten Stationen sendet und von diesen Daten empfängt. Insbesondere beschäftigt sich dieses Patent mit den automatischen Mitteln, welche die einzelnen entfernten Stationen in die Lage versetzen, zum geeigneten Zeitpunkt zu der zentralen Station zu senden. Im Mittelpunkt dieses Patents steht daher ein Verfahren, das angewendet wird, um die Ausgleichsverzögerung für die Aufwärtsübertragung in einem Hochgeschwindigkeits-Übertragungssystem zu verändern.
Entsprechend diesem Verfahren wird jede entfernte Station regelmäßig von der zentralen Station hinsichtlich der Verzögerungszeit zwischen der entfernten Station und der zentralen Station instruiert. Die entfernte Station speichert die Verzögerungszeit und sorgt dafür, dass die von der entfernten Station gesendete Information so transportiert wird, dass sie von der zentralen Station innerhalb der richtigen Position im Datenübertragungsblock (Frame) empfangen wird.
Die Verzögerungszeit wird von der zentralen Station gemessen, indem sie ein von der entfernten Station wiederholt gesendetes Bitmuster abtastet und das empfangene Muster mit einem gespeicherten Muster vergleicht und die Anzahl der Verschiebungen des empfangenen Musters zählt, die notwendig sind, um es mit dem gespeicherten Muster in Übereinstimmung zu bringen. Die von der entfernten Station gespeicherte Verzögerung wird auf ein Viertelbit genau abgestimmt, um eine genaue Synchronisation sicherzustellen.
Gemäß dem Obigen ist in 10 eine bevorzugte Ausführungsform der Schaltung zur Kompensation der Verzögerung dargestellt, und in 11 ist eine zweite Ausführungsform der Schaltung dargestellt. In beiden Fällen werden die relevanten Komponenten durch den empfangenen Bit-Takt taktgesteuert. Dies zwingt zur Verwendung großer und teurer Hochgeschwindigkeits-Speicher mit hohem Stromverbrauch.
Aufgabe der Erfindung
Die Aufgabe dieser Erfindung ist es, ein Verfahren und eine Vorrichtung zum Synchronisieren von digitaler TDMA-Signalübertragung in einem PON-basierten System bereitzustellen, die für ihre Implementierung keine große Anzahl teurer elektronischer Bauteile mit hohem Stromverbrauch erfordern, wie zum Beispiel diejenigen, die mittels der ECL-Technologie implementiert werden.
Eine zusätzliche Aufgabe der Erfindung ist es, ein Verfahren und eine Vorrichtung bereitzustellen, die es ermöglichen, eine zuverlässige und sichere Taktgebung auch bei Vorliegen erheblicher Schwankungen von Übertragungsparametern des TDMA-PON-Systems durchzuführen.
Offenbarung der Erfindung
Die besagte Aufgabe wird durch die Erfindung gelöst, indem ein Verfahren zur Synchronisation serieller digitaler Signalübertragungen in einem Kommunikationssystem bereitgestellt wird, welches ein passives optisches Netz umfasst, das mittels Punkt-zu-Mehrpunkt-Verbindung einen Leitungsabschluss mit einer Vielzahl von Netzwerkeinheiten verbindet, die im Zeitmultiplex auf das Netz zugreifen, wie in den Ansprüchen des Verfahrens offenbart.
Ebenfalls Gegenstand der vorliegenden Erfindung ist eine Anordnung zur Implementierung des Synchronisationsverfahrens der Erfindung, wie in den Ansprüchen der Vorrichtung offenbart.
Gemäß dem Obigen ist klar, dass die Erfindung eine Änderung der Phase des Lesetaktes zum Lesen des dynamischen Speichers in Reaktion auf den Empfang von Synchronisationsinformationen, die vom Leitungsabschluss gesendet wurden, vorsieht, um dadurch die dynamische Kompensation von Schwankungen (vorauseilend oder nacheilend) der Dauer der Signallaufzeit (bei einer Nenngeschwindigkeit von 622 Mbit/s) in den Lichtwellenleitern zum Beispiel aufgrund von Temperaturschwankungen zu bestimmen.
In Anbetracht dessen, dass die oben erwähnte Phasenkorrektur bei einer niedrigen Geschwindigkeit durchgeführt wird (das heißt bei einer Geschwindigkeit, die m mal niedriger ist als die aktuellen Datenübertragungsgeschwindigkeiten von 622 Mbit/s), wird es möglich, entsprechend dem erwähnten Umfang mittels der CMOS-Technologie implementierte Komponenten zu verwenden, welche, wie bereits bekannt ist, einen sehr niedrigen Energieverbrauch und eine hohe Zuverlässigkeit aufweisen.
Kurze Beschreibung der Zeichnungen
Die Merkmale der vorliegenden Erfindung, welche als neu angesehen werden, sind in den beigefügten Ansprüchen im Einzelnen dargelegt. Die Erfindung sowie weitere Aufgaben und Vorteile derselben werden anhand der nachfolgenden Beschreibung verständlich, die in Verbindung mit den beigefügten Zeichnungen gegeben werden, in deren Abbildungen gleiche Bezugszahlen gleiche Elemente bezeichnen, wobei:
1 die Struktur eines PON-Systems zeigt;
2 die Übertragungs-Zeitschlitze zeigt, die den einzelnen Netzwerkeinheiten vom Leitungsabschluss des PON-Systems von 1 zugeordnet werden;
3 ein Blockschaltbild zeigt, welches die Struktur des Übertragungsteils der Netzwerkeinheit von 1 darstellt;
4 ein Schema zeigt, welches den Zeitablauf des Signalaustausches zwischen den verschiedenen Teilen der Netzwerkeinheit von 3 mit der Einführung einer positiven zeitlichen Phasenverschiebung darstellt;
5 ein Schema zeigt, welches den Zeitablauf des Signalaustausches zwischen den verschiedenen Teilen der Netzwerkeinheit von 3 mit der Einführung einer negativen zeitlichen Phasenverschiebung darstellt;
6 ein Schema des dynamischen Speichers vom Typ eines FIFO-Speichers (ELAS_MEM) von 3 zeigt;
7 ein Schema zeigt, welches den Zeitablauf einiger Signale angibt, die im dynamischen Speicher von 6 vorhanden sind;
8 ein Schema des Zustands des Speicherplatzes zeigt, der in dem dynamischen Speicher von 6 belegt wird, und den Zeitablauf einiger Signale, die in diesem dynamischen Speicher vorhanden sind.
Ausführliche Beschreibung einer Ausführungsform der Erfindung
Es wird auf 1 Bezug genommen; ein Leitungsabschluss OLT (Optical Line Termination) ist mit einer bestimmten Anzahl von Netzwerkeinheiten ONU (Optical Network Unit) über ein passives optisches Netz (PON) verbunden.
In Übereinstimmung mit jedem Splitting Point (Trennstelle) des passiven optischen Netzes wird das vom Leitungsabschluss OLT gesendete optische Signal gemeinsam auf zwei "Sohn"-Zweigen übertragen. Immer in Übereinstimmung mit dem besagten Splitting Point, sofern es die zentripetale Übertragung (von ONU zu OLT) anbelangt, überlagern sich die von den einzelnen Netzwerkeinheiten ONU übertragenen Signale auf dem "Vater"-Zweigsegment.
Die Übertragung vom Leitungsabschluss OLT zu den Netzwerkeinheiten ONU erfolgt mit einer Geschwindigkeit von 622 Mbit/s und im Rundsende-(Broadcast-)Modus, das heißt auf eine solche Weise, dass die vom Leitungsabschluss OLT gesendeten Daten sämtliche Netzwerkeinheiten ONU erreichen.
Die einzelnen Netzwerkeinheiten ONU erkennen Daten, die tatsächlich an sie gesendet wurden, durch die Analyse der im Datenfluss enthaltenen Adressfelder.
Die Übertragung von den Netzwerkeinheiten ONU zum Leitungsabschluss OLT erfolgt mittels eines Multiplexverfahrens vom Typ TDMA (Time Division Multiple Access, Zeitvielfachzugriff). Das TDMA-Protokoll sieht vor, dass die Netzwerkeinheiten ONU nur in Zeitschlitzen senden können, die vom Leitungsabschluss OLT streng festgelegt wurden.
Der Leitungsabschluss OLT empfängt von den einzelnen Netzwerkeinheiten ONU gesendete Signale und sendet an jede Netzwerkeinheit ONU eine Information, welche den Zeitpunkt angibt, zu welchem sie die nachfolgenden Übertragungen durchführen sollen, mit Angabe der Werte der Verzögerung, welche die jeweilige ONU bei der Datenübertragung zum OLT addieren soll.
Es wird auf die beigefügte 2 Bezug genommen; diese Information besteht in der Angabe von Zeitschlitzen TS1, TS2, ... TSn, von denen jeder für jeweils eine der Netzwerkeinheiten ONU bestimmt ist.
Zwischen einem Zeitschlitz und dem nachfolgenden wird ein Zeitintervall (GUARD_TIME) mit einer Länge von 8 Bitdauern reserviert, mit einer Toleranz von ±2 Bits. Das Zeitintervall GUARD_TIME ermöglicht eine bestimmte Toleranz bei der Bestimmung des Zeitpunkts, zu dem die jeweilige Netzwerkeinheit ONU mit der Übertragung beginnen soll.
Der Wert der besagten Verzögerungen wird vom Leitungsabschluss OLT während der oben erwähnten Schritte des "groben Rangings" und "statischen Rangings" gespeichert.
Infolge von Temperaturschwankungen kann die Dauer des Durchlaufs von Signalen durch das PON-Netz selbst während des normalen Betriebs des Systems schwanken.
Aufgrund dieser Schwankungen der Verzögerung weicht der Zeitpunkt des Empfangs des Anfangs eines Zeitschlitzes am Leitungsabschluss OLT von dem Nennwert ab, der zuerst während der Schritte des groben Rangings und statischen Rangings bestimmt wurde.
Der Leitungsabschluss OLT sendet dann während des normalen Betriebs des PON-Netzes eine Anforderung an die Netzwerkeinheit ONU, diese Änderung der Verzögerung durch eine gleichwertige und entgegengesetzt gerichtete Änderung des Zeitpunkt des Beginns der Übertragung zu kompensieren.
Das Senden dieser die Synchronisation betreffenden Information bewirkt den oben erwähnten Schritt des "feinen Rangings".
Unter Bezugnahme auf 3 sollen nun die Teile einer Netzwerkeinheit ONU beschrieben werden, die für die Synchronisation des Informationsflusses zum Leitungsabschluss OLT bestimmt sind.
Das Element der Netzwerkeinheit ONU, das zur Erzeugung und Verarbeitung von Informationen dient, die an den Leitungsabschluss OLT gesendet werden sollen, wurde mit PAR_ONU bezeichnet.
Das Element PAR_ONU ist über einen dynamischen Speicher ELAS_MEM vom Typ eines FIFO-Speichers mit einem Element SER_ONU verbunden.
Das Element SER_ONU ist ein Parallel-Seriell-Umsetzer, welcher Daten, die durch das Element PAR_ONU parallel in einer Anzahl m von Bits verarbeitet wurden, in das serielle Format umsetzt.
Im Folgenden werden wir ohne Einschränkung des Geltungsbereiches der vorliegenden Erfindung annehmen, dass die Daten im parallelen Format die Parallelität 8 aufweisen (m = 8); daher werden wir von Bytes sprechen, um ein generisches Datenwort in parallelem Format zu bezeichnen.
Das Element PAR_ONU ist mit dem Speicher ELAS_MEM über einen 8-Bit-Dk-Bus und über einen Leiter WR_CK verbunden.
Das Element SER_ONU ist mit dem Speicher ELAS_MEM über einen 8-Bit-Qk-Bus und über einen Leiter RD_CK verbunden.
Den Dk-Bus durchlaufen vom Element PAR_ONU kommende Daten, welche im Speicher ELAS_MEM gespeichert werden sollen.
Ebenso durchlaufen den Qk-Bus an das Element SER_ONU adressierte Daten, welche aus dem Speicher ELAS_MEM ausgelesen werden.
Das Element SER_ONU empfängt außerdem ein Taktsignal HF_CK, welches den Systemtakt repräsentiert.
Das Element PAR_ONU erzeugt durch Division von HF_CK durch 8 das Schreibsignal WR_CK, mit dessen Hilfe parallele Daten Dk in den Speicher ELAS_MEM geschrieben werden; für die Erzeugung von WR_CK kann daher ein Zähler mit Basis 8 verwendet werden.
Das Element SER_ONU wiederum erzeugt durch Division von HF_CK das Lesesignal RD_CK, mit dem parallele Daten Qk durch den Speicher ELAS_MEM gelesen werden; zu diesem Zweck kann ein Zähler verwendet werden, welcher, wie später noch klarer wird, eine variable Zählbasis haben soll.
Gemäß der Erfindung werden alle Signalverarbeitungsvorgänge im Element SER_ONU auf ein Minimum begrenzt, da die meisten von ihnen innerhalb des Elements PAR_ONU und innerhalb des dynamischen Speichers ELAS_MEM stattfinden.
Diese Verarbeitungsvorgänge werden daher mit Daten durchgeführt, die mit einer geringeren Geschwindigkeit durchlaufen, da sich diese Signale noch im parallelen Format befinden.
Es ist daher möglich einzuschätzen, dass die Möglichkeit, Daten mit einer verringerten Geschwindigkeit zu verarbeiten, bei der Implementierung des Elements PAR_ONU und des Speichers ELAS_MEM die Verwendung von Schaltungen ermöglicht, die auf C-MOS-Technologien basieren.
Wie gut bekannt ist, sind diese C-MOS-Technologien kostengünstig und besonders geeignet, um den Verbrauch an elektrischer Leistung zu verringern.
Unter Bezugnahme auf die beigefügten 4, 5 und 6 wird nachfolgend die Funktionsweise des in 3 dargestellten Übertragungsteils der Netzwerkeinheit beschrieben.
Gemäß der Erfindung wird die Taktgebung von Signalen, die den Datenausgang DATA durchlaufen, durch eine Änderung der Phase des Lesetaktes RD_CK in Reaktion auf die vom Leitungsabschluss OLT eintreffende Synchronisations-Information geändert, so dass das Lesen des Speichers ELAS_MEM früher durchgeführt oder verzögert wird.
Tatsächlich repräsentieren die Signale WR_CK und RD_CK den Takt, mit welchem Daten im parallelen Format Dk und Qk in den Speicher ELAS_MEM eingegeben bzw. aus ihm gelesen werden.
Daher erhält man, indem man eine Änderung der Phasenverschiebung zwischen den zwei Signalen WR_CK und RD_CK bestimmt, eine daraus resultierende Änderung der zeitlichen Phasenverschiebung zwischen Schreib- und Lesevorgängen von Daten Dk und Qk.
Diese Phasenänderung von Daten im parallelen Format hat, da das Signal WR_CK in Bezug auf den Systemtakt HF_CK eine feste Phase besitzt, nach der vom Element SER_ONU durchgeführten Parallel-Seriell-Umsetzung eine Änderung der Taktgebung des Signals DATA zur Folge (gegenüber dem Bezugssignal HF_CK, das den Systemtakt repräsentiert).
Günstigerweise wird der größte Teil der Vorgänge, welche die Einführung dieser Phasenverschiebung und die Bestimmung des jeweiligen Wertes bewirken, innerhalb des Elements PAR_ONU und des Speichers ELAS_MEM ausgeführt, wo Daten im parallelen Format verarbeitet werden.
Die 4 und 5 zeigen die Taktgebung von Signalen, die auf Leitern HF_CK, WR_CK, RD_CK bzw. DATA durchlaufen.
Auf der X-Achse der Diagramme von 4 und 5 wurden Zeitintervalle Δ1, Δ2 und Δ3 hervorgehoben, welche die Phasendifferenzen zwischen dem Signal RD_CK und dem Signal WR_CK repräsentieren.
TB bezeichnet die Bytedauer, während Tb die Bitdauer bezeichnet.
Wenn der Zeitpunkt TS eintritt, wird in das Signal RD_CK eine zusätzliche Phasenverschiebung bezüglich des Signals WR_CK eingeführt.
Diese zusätzliche Phasenverschiebung im Signal RD_CK wird erhalten, indem für einen vollständigen Zählzyklus eine Zählbasis 9 (anstelle von 8) im Divisor des Bezugssignals HF_CK, der im Signal SER_ONU enthalten ist, verwendet wird.
Im Schema von 4 ist diese Phasenverschiebung gleich einer Bitdauer Tb. Die anfängliche Phasenverschiebung Δ1 zwischen dem Signal RD_CK und dem Signal WR_CK vergrößert sich und erreicht den Wert Δ2, der in diesem Falle gleich Δ1 + Tb ist.
Aufgrund der Einführung dieser zusätzlichen Phasenverschiebung wird im Signal DATA eine Verzögerung eingeführt, die gleich einer Bitdauer Tb ist. Aus 4 ist ersichtlich, dass sich nach dem Zeitpunkt Ts das Intervall GUARD_TIME zwischen zwei aufeinanderfolgenden Datenpaketen von 8 auf 9 Bits vergrößert.
Im Schema von 5 wird dagegen die zusätzliche Phasenverschiebung zwischen WR_CK und RD_CK durch eine Verringerung um eine Bitdauer Tb gebildet. Die anfängliche Phasenverschiebung Δ1 zwischen dem Signal RD_CK und dem Signal WR_CK verkleinert sich daher und erreicht den Wert Δ3, der in diesem Falle gleich Δ1 – Tb ist.
Diese Phasenverschiebung des Signals RD_CK wird erhalten, indem für einen vollständigen Zählzyklus eine Zählbasis 7 (anstelle von 8) im Divisor des Bezugssignals HF_CK, der in der Einheit SER_ONU enthalten ist, verwendet wird.
Aufgrund der Einführung dieser Phasenverschiebung mit einem negativen Vorzeichen wird im Signal DATA eine Voreilung eingeführt, die gleich einer Bitdauer Tb ist. Aus 5 ist ersichtlich, dass sich nach dem Zeitpunkt Ts das Intervall GUARD_TIME zwischen zwei aufeinanderfolgenden Paketen von Signalen von 8 auf 7 Bits verkleinert.
Im Folgenden werden unter Bezugnahme auf die 6 bis 8 die charakteristischen Merkmale des Verfahrens gemäß der vorliegenden Erfindung ausführlicher beschrieben.
Der dynamische Speicher ELAS_MEM ist in 6 dargestellt.
Zunächst wird der Aufbau beschrieben und danach die Funktionsweise.
Der Speicher ELAS_MEM hat eine Kapazität von n Bytes und enthält 8·n Flipflops mit an den 8-Leiter-DK-Bus angeschlossenen Dateneingängen und an den QK-Bus angeschlossenen Ausgängen, zwei Zähler mit Basis n und ein Combiner-Netzwerk (Weiche) RC.
Insbesondere ist in 6 Folgendes dargestellt:

– n Flipflops (von insgesamt 8·n), die an einen einzigen Leiter DK von den 8 Leitern, die zum DK-Bus gehören, angeschlossen sind. Diese Flipflops wurden mit ffk1, ..., ffkn bezeichnet;
– die zwei Zähler mit Basis n (in der Abbildung mit WR_COUNTER und RD_COUNTER bezeichnet);

_k

Die n Freigabeeingänge der Flipflops ffk1, ..., ffkn sind mit den n Ausgängen WK1, ..., WKn des Schreibzählers WR_COUNTER verbunden.
Der Schreibzähler WR_COUNTER empfängt das Signal WR_CK als Taktsignal.
Die restlichen, nicht angegebenen 7·n Flipflops sind auf dieselbe Weise an die n Ausgänge WK1, ..., WKn des Schreibzählers WR_COUNTER angeschlossen wie die Flipflops ffk1, ..., ffkn.
Der Lesezähler RD_COUNTER empfängt das Signal RD_CK als Taktsignal.
Die n Ausgänge der Flipflops ffk1, ..., ffkn und die n Ausgänge RK1, ..., RKn des Lesezählers RD_COUNTER sind an die Eingänge des Combiner-Netzwerks RC_k angeschlossen.
Das Netzwerk RC besteht aus 8 Zeilen von UND-Verknüpfungsgliedern (von denen hier nur eine dargestellt ist) mit zwei Eingängen (wobei jede Zeile n Verknüpfungsglieder enthält), die mit AND_G_1k, ..., AND_G_nk bezeichnet sind, und 8 ODER-Verknüpfungsgliedern mit n Eingängen, von denen hier nur eines dargestellt und mit OR_G_k bezeichnet ist.
Einer der zwei Eingänge der UND-Verknüpfungsglieder ist an den Ausgang eines entsprechenden Flipflops angeschlossen.
Der andere Eingang der UND-Verknüpfungsglieder ist an einen entsprechenden Ausgang von den n Ausgängen RK₁, ..., RK_n des Lesezählers RD_COUNTER angeschlossen.
Die Ausgänge der Verknüpfungsglieder AND_G_1k, ..., AND_G_nk sind an einen entsprechenden Eingang von den n Eingängen des Verknüpfungsgliedes OR_G_k angeschlossen.
Das Netzwerk RC besteht daher aus 8·n UND-Verknüpfungsgliedern mit jeweils zwei Eingängen und aus 8 ODER-Verknüpfungsgliedern mit jeweils n Eingängen.
Die 7·n UND-Verknüpfungsglieder und die 7 ODER-Verknüpfungsglieder, die in der Abbildung nicht dargestellt sind, sind auf eine ähnliche Weise wie die Verknüpfungsglieder AND_G_1k, ..., AND_G_nk und das Verknüpfungsglied OR_G_k an Flipflops und an Ausgänge RK₁, ..., RK_n des Lesezählers RD_COUNTER angeschlossen.
Die acht Ausgänge der acht Verknüpfungsglieder OR_G_k bilden den acht Leiter aufweisenden Ausgangs-Bus Qk.
Der dynamische Speicher ELAS_MEM funktioniert wie folgt:
Der Schreibzähler WR_COUNTER empfängt als Taktsignal das Signal, das auf dem Leiter WR_CK anliegt, und erzeugt an seinen n Ausgängen dieselbe Anzahl von periodischen Signalen (mit der Periode n·TB), die mit WK1, ..., WKn bezeichnet sind. Diese Signale weisen ein einziges aktives Intervall auf, dessen Dauer gleich TB ist, derart, dass dieses Intervall des Signals WK_i dem von WK_i-1 folgt und dem von WK_i+1 vorausgeht.
Die zeitliche Tendenz der Folge von Signalen WK₁, ..., WK_n ist in 7 und in 8 dargestellt. Ein spezieller Fall wurde in 8 dargestellt, wo n gleich 4 war.
Der Lesezähler RD_COUNTER empfängt dagegen als Taktsignal das Signal, das auf dem Leiter RD_CK anliegt.
Der Lesezähler RD_COUNTER erzeugt ebenso wie der Schreibzähler WR_COUNTER an seinen n Ausgängen eine gleiche Anzahl von periodischen Signalen (mit der Periode n·TB), die mit RK₁, ..., RK_n bezeichnet werden. Diese Signale weisen ein einziges aktives Intervall auf, dessen Dauer gleich TB ist, derart, dass dieses Intervall des Signals RK_i dem von RK_i-1 folgt und dem von RK_i+1 vorausgeht.
Während einer generischen Periode mit einer Dauer TB weist nur eines von den Signalen WK1, ..., WKn eine aktive Flanke auf. In den 7 und 8 wurde dieses Signal mit Wki bezeichnet, während der Zustand des Schreibzählers WR_COUNTER während dieser generischen Periode TB in 6 symbolisch mit der Einfügung von "1" an der i-ten Zählposition dargestellt worden ist.
Während derselben generischen Periode mit der Dauer TB weist nur eines von den Signalen RK1, ..., RKn ein aktives Intervall auf. In den 7 und 8 wurde dieses Signal mit Rkj bezeichnet, während der Zustand des Lesezählers RD_COUNTER während dieser generischen Periode TB in 6 symbolisch mit der Einfügung von "1" an der j-ten Zählposition dargestellt worden ist.
Während dieser generischen Periode mit der Dauer TB wird aufgrund des H-Pegels des Signals auf dem Leiter WKi das auf dem Bus Dk verfügbare Byte in den 8 Flipflops gespeichert, die an den Leiter Wki angeschlossen sind.
Während derselben generischen Periode mit der Dauer TB wird aufgrund des H-Pegels des Signals auf dem Leiter Rkj das in den 8 an den Leiter Wkj angeschlossenen Flipflops gespeicherte Byte über das Combiner-Netzwerk RC zum Ausgang auf dem Qk-Bus gebracht.
Während der nachfolgenden Periode TB wird ein Byte in die an den Leiter WKi + 1 angeschlossenen Flipflops geschrieben, und ein Byte, das in den an den Leiter WKj + 1 angeschlossenen Flipflops gespeichert ist, wird zum Ausgang gebracht.
Durch eine geeignete Initialisierung der zwei Zähler WR_COUNTER und RD_COUNTER und eine sorgfältige Wahl des Wertes, der n zugewiesen werden soll (das heißt, durch geeignete Wahl der Größe des dynamischen Speichers ELAS_MEM), ist es möglich, die Schreibvorgänge in den Flipflops, aus denen der Speicher besteht, so zu verwalten, dass dieselben immer zu anderen Zeitpunkten ausgeführt werden wie die Lesevorgänge an denselben Flipflops.
Wenn eine Netzwerkeinheit ONU von der Leitungsabschluss-Einheit OLT eine Synchronisations-Information empfängt, nach welcher es erforderlich ist, eine Phasenänderung in dem seriellen Datenfluss DATA durchzuführen, führt das Element SER_ONU eine Änderung in der Phase des Signals RD_CK durch, die gleich der erforderlichen Phasenänderung ist.
Da das Signal RD_CK das Taktsignal ist, mit welchem das Element SER_ONU Signale liest, die auf dem Qk-Bus vorhanden sind, hat eine Phasenänderung bei RD_CK eine entsprechende Phasenänderung in dem seriellen Datenfluss DATA zur Folge.
In dem dynamischen Speicher verursachen sämtliche Korrekturen, welche während der Zeit bis zum Signal RD_CK durchgeführt werden, eine entsprechende Phasenverschiebung des Signals RK_k gegenüber den Signalen WK_k und eine Änderung der Größe |i – j|. In der Praxis erhöht sich nach 8 aufeinanderfolgenden Phasenkorrekturen in derselben Richtung (das heißt, nachdem die Phase des seriellen Flusses DATA um ein Byte nach vorn verschoben oder verzögert worden ist) die Größe |i – j| um eine Einheit.
Unter der Annahme, dass die anfängliche Phasenverschiebung Δ1 zwischen dem Signal RD_CK und dem Signal WR_CK null beträgt und dass n gerade ist, ermöglicht das System, wenn man den Schreibzähler WR_COUNTER und den Lesezähler RD_COUNTER auf eine solche Weise initialisiert, dass |i – j| = n/2 ist, eine Phasenänderung des seriellen Datenflusses DATA, die gleich (n/2 – 1)·8·TB ist.
Die Vorteile der Erfindung sind offensichtlich.
Dank eines solchen Verfahrens wird erreicht, dass sich die Phasenänderung des Hochgeschwindigkeits-Datenflusses DATA auf das Signal RD_CK auswirkt.
Falls ein Parallelitätsgrad 8 verwendet wird, erweist sich dieses Signal RD_CK als 8 Mal niedriger als das Signal DATA.
Dies ermöglicht es, kostengünstige und einen geringen elektrischen Leistungsbedarf aufweisende Bauteile zu verwenden.
Es kann eingeschätzt werden, dass der Speicherbaustein ELAST_MEM aus einer geringen Anzahl von Bauteilen besteht, wie Zählern, Flipflops und Verknüpfungsgliedern, welche einfach und mit geringem Kostenaufwand beschafft werden können.

Claims

Verfahren zur Synchronisation serieller digitaler Signalübertragungen in einem Kommunikationssystem, welches ein passives optisches Netz (PON) umfasst, das mittels Punkt-zu-Mehrpunkt-Verbindung einen Leitungsabschluss (OLT) mit einer Vielzahl von Netzwerkeinheiten (ONU) verbindet, die im Zeitmultiplex auf das Netz zugreifen: – wobei der Leitungsabschluss (OLT) von einem Typ ist, welcher an jede Netzwerkeinheit (ONU) entsprechende Synchronisations-Informationen für die Zuweisung des Zeitpunktes der nachfolgenden Übertragung mit Angabe des Wertes entweder einer zeitlichen Vorverschiebung oder einer Verzögerung sendet; – wobei die Netzwerkeinheiten (ONU) von einem Typ sind, welcher einen dynamischen Speicher (ELAS_MEM) umfasst, um Schwankungen der Übertragungsverzögerung beim Empfang der besagten Synchronisations-Informationen zu absorbieren; dadurch gekennzeichnet, dass jede Netzwerkeinheit (ONU) die folgenden Schritte ausführt: – Umwandlung von Daten, die zum Leitungsabschluss (OLT) zu übertragen sind, in parallele Worte (Dk) mit m Bits; – Speichern der parallelen Worte (Dk) mit m Bits im dynamischen Speicher (ELAS_MEM) unter Verwendung eines Schreibetaktes (WR_CK), der durch Division des Systemtaktes (HF_CK) durch m erhalten wird; – Lesen von parallelen Worten (Qk) aus dem besagten dynamischen Speicher (ELAS_MEM) unter Verwendung eines Lesetaktes (RD_CK), dessen Phase in Bezug auf den Schreibetakt (WR_CK) verändert ist, indem der besagte Systemtakt (HF_CK) in Reaktion auf den Empfang des Voreilungs- oder Verzögerungswertes durch m – 1 oder m + 1 dividiert wird; – Serialisierung der besagten, aus dem dynamischen Speicher (ELAS_MEM) gelesenen parallelen Worte (Qk) unter Verwendung des besagten Systemtaktes (HF_CK) und Übertragung der seriellen Daten (DATA) zum Leitungsabschluss (OLT).
Verfahren nach dem vorhergehenden Anspruch, dadurch gekennzeichnet, dass jede Netzwerkeinheit (ONU) in die Lage versetzt wird, Daten nur in Zeitschlitzen zu übertragen, die vom Leitungsabschluss (OLT) zugewiesen wurden.
Verfahren nach dem vorhergehenden Anspruch, dadurch gekennzeichnet, dass zwischen einem Zeitschlitz und dem nachfolgenden ein Zeitintervall (GUARD_TIME) mit einer Länge von wenigstens m Perioden des besagten Systemtaktes (HF_CK) reserviert wird.
Anordnung zur Synchronisation serieller digitaler Signalübertragungen in einem Kommunikationssystem, welches ein passives optisches Netz (PON) umfasst, das mittels Punkt-zu-Mehrpunkt-Verbindung einen Leitungsabschluss (OLT) mit einer Vielzahl von Netzwerkeinheiten (ONU) verbindet, die im Zeitmultiplex auf das Netz zugreifen, welche umfasst: – Mittel des Leitungsabschlusses (OLT) zum Prüfen der Verzögerung der Übertragung der einzelnen Netzwerkeinheiten (ONU) und Übermitteln entsprechender Synchronisations-Informationen an sie für die Zuweisung des Zeitpunktes der nachfolgenden Übertragung mit Angabe des Wertes entweder einer zeitlichen Vorverschiebung oder einer Verzögerung; – dynamische Speichermittel der einzelnen Netzwerkeinheiten (ONU), die so beschaffen sind, dass sie Schwankungen der Übertragungsverzögerung beim Empfang der besagten Synchronisations-Informationen absorbieren; dadurch gekennzeichnet, dass das besagte dynamische Speichermittel jeder Netzwerkeinheit (ONU) umfasst: – einen Taktteiler mit fester Zählbasis (PAR_ONU), welcher den Systemtakt (HF_CK) durch m dividiert, um einen Schreibetakt (WR_CK) zum Speichern von parallelen Datenworten (Dk) mit m Bits in einem sequentiellen Speicher (ELAS_MEM) zu erhalten; – einen Taktteiler mit variabler Zählbasis (SER_ONU), welcher den Systemtakt (HF_CK) in Reaktion auf den Empfang des Voreilungs- oder Verzögerungswertes durch m – 1 oder m + 1 dividiert, um einen Lesetakt (RD_CK) zum Lesen aus dem besagten sequentiellen Speicher (ELAS_MEM) zu erhalten, dessen Phase in Bezug auf den Schreibetakt (WR_CK) entsprechend verändert ist; – Mittel zur Parallel-Seriell-Umsetzung (SER_UNO) zur Serialisierung der besagten, aus dem sequentiellen Speicher (ELAS_MEM) gelesenen parallelen Worte (Qk) unter Verwendung des besagten Systemtaktes (HF_CK) und zur Übertragung derselben zum Leitungsabschluss (OLT).
Anordnung nach dem vorhergehenden Anspruch, dadurch gekennzeichnet, dass der besagte sequentielle Speicher (ELAS_MEM) ein FIFO-Speicher ist.
Anordnung nach dem vorhergehenden Anspruch, dadurch gekennzeichnet, dass der besagte sequentielle Speicher (ELAS_MEM) umfasst: – einen Schreibzähler (WR_COUNTER), der am Eingang den besagten Schreibetakt (WR_CK) empfängt; – einen Lesezähler (RD_COUNTER), der am Eingang den besagten Lesetakt (RD_CK) empfängt; – m Zeilen von Speicherelementen (ff), die jeweils am Dateneingang ein entsprechendes Bit eines umgewandelten Datenwortes und am Takteingang einen entsprechenden Ausgang des Schreibzählers (WR_COUNTER) empfangen; – m Zeilen von UND-Verknüpfungsgliedern (AND_G), bei denen der erste Eingang an den Ausgang eines entsprechenden Speicherelements (ff) und der zweite Eingang an einen entsprechenden Ausgang des Lesezählers (RD_COUNTER) angeschlossen ist; – m ODER-Verknüpfungsglieder (OR_G), von denen jedes am Eingang die Ausgänge einer entsprechenden Zeile der besagten UND-Verknüpfungsgliedern (AND_G) empfängt.