DE4242422C2

DE4242422C2 - Dynamische Halbleiterspeichereinrichtung

Info

Publication number: DE4242422C2
Application number: DE4242422A
Authority: DE
Inventors: Nobuo Nakamura; Yohji Watanabe
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1991-12-12
Filing date: 1992-12-11
Publication date: 1995-05-11
Anticipated expiration: 2012-12-12
Also published as: DE4242422A1; JPH05166365A; US5434821A; KR930014605A; KR970000329B1

Description

Die Erfindung betrifft eine Halbleiterspeichereinrichtung, wie einen dynamischen Speicher mit wahlfreiem Zugriff (DRAM) und insbesondere einen dynamischen RAM mit einem verbesserten Bit leitungs-Leseverstärker.

Eine Halbleiterspeichereinrichtung wie ein dynamischer RAM, der eine Matrix von Speicherzellen, beispielsweise jeweils bestehend aus einem Transistor und einem Kondensator, aufweist, enthält einen Leseverstärker (sense amplifier, S/A), um die Daten von einer Bitleitung zu verstärken und die Daten auf eine Ausgabe leitung zu übertragen. Die Kapazität der Bitleitungen ist jedoch größer als die der Speicherzellen, so daß der Leseverstärker hochempfindlich sein muß, um ein Datensignal entsprechend "H" oder "L" nachzuweisen.

Die Struktur einer herkömmlichen Bitleitungs-Leseverstärker schaltung 4 mit einem Leseverstärker (S/A) 6 vom Eingangstyp ist in den Fig. 1(a) und 1(b) gezeigt. Wie in Fig. 1(a) dar gestellt, wird ein Paar von Bitleitungen BL, während der Aufladeoperation durch einen (1/2) Vcc-Generator 8 auf eine Spannung 1/2 Vcc aufgeladen und während des Abfühlvorgangs in einem Zustand mit schwebendem Potential gehalten. Der Lesever stärker 6 weist wenigstens zwei Transistoren auf, und es wird jeweils eine Bitleitungsspannung an das Gate eines der Transi storen gelegt.

Nach diesen Operationen wird durch Auswahl einer gewünschten Wortleitung eine Ausleseoperation durchgeführt, wie in Fig. 1 (b) dargestellt.

Fig. 2 zeigt das zeitliche Ablaufschema der einzelnen Signale für die oben beschriebene, herkömmliche Bitleitungs-Leseopera tion. Wenn sich ein Steuersignal im Zustand "H" befindet (d. h. im Aufladezustand), wird ein Schalter EQ1 in Fig. 1(a) auf "ON" geschaltet und das Paar Bitleitungen BL, auf 1/2 Vcc vorgeladen. Das Signal wird als Zeilenadressen-Strobe-Signal verwendet. Die Daten einer ausgewählten Speicherzelle (MC) wer den auf die Bitleitung BL ausgelesen, indem eine Wortleitung (WL), die mit dem Gate der ausgewählten Speicherzelle verbunden ist, auf das Niveau "H" gesetzt wird. Eine Potentialänderung am Bitleitungspaar BL, wird von dem Leseverstärker 6 abgefühlt und auf die Ausgabeleitungen OUT, ausgelesen.

Der Leseverstärker 6, der die Bitleitungsspannung am Gate eines Transistors in dem Leseverstärker 6 aufnimmt, kann die Bitlei tungsspannung nicht selbst verstärken, und daher ist ein Lese verstärker (F/F) vom Flip-Flop-Typ parallel geschaltet.

In der herkömmlichen Struktur der Leseverstärkerschaltung mit der herkömmlichen Zeitabfolge der Operationen wird jedoch, wenn das Bitleitungspaar BL, auf 1/2 Vcc vorgespannt ist, falls ein Ungleichgewicht in der Schwellenspannung oder im Kanalleit wert der beiden Transistoren der Leseverstärkerschaltung auf tritt, die Fähigkeit des Leseverstärkers zur Verstärkung ver schlechtert und entweder erhöht sich die Zeit zur Auslese der Bitleitung oder es wird ein Fehlersignal ausgegeben. Auch tre ten, wenn ein solches Ungleichgewicht vorhanden ist, größere Abweichungen in den Auslesezeiten zwischen den Leseverstärker schaltungen in der Speichereinrichtung auf.

Daher ergibt sich bei den herkömmlichen Leseverstärkerschaltun gen das Problem, daß sie eine Eingangs-Offset-Spannung durch das Ungleichgewicht der Schwellenspannungen oder der Kanalleitwerte der Transistoren im Leseverstärker erzeugen. Dieses Ungleichge wicht vermindert die Qualität und Leistungsfähigkeit der Lese verstärkerschaltung.

Aus der Druckschrift "Elektronik", 5/2. März 1990, S. 100-102, 105-110 ist bereits ein dynamischer Komparator mit Transkonduktanz- Differenzverstärker bekannt, bei dem eine Offsetspannungskompensation vor der eigentlichen Komparatorfunktion mittels einer Rückkopplungsvorrichtung zwischen Ausgangsleitung und einer Eingangsleitung erfolgt.

In der US-PS 5,068,831 ist ein Halbleiterspeicher beschrieben, bei dessen Lese-Differenzverstärker zwei Rückkopplungsvorrichtungen - jeweils zwischen einer Ausgangs- und einer Eingangsleitung - zum Potentialausgleich zwischen diesen Leitungen dienen.

Es ist Aufgabe der Erfindung, einen DRAM mit einem Leseverstär ker hoher Leistungsfähigkeit zu schaffen, bei dem die Nachteile von Eingangs-Offset-Spannungen vermieden werden.

Zur Lösung dieser Aufgabe dient ein DRAM mit den Merkmalen der Patentansprüche 1, 12, 15 oder 18.

Vorteilhafte Ausgestaltungen der dynamischen Speichereinrichtung sind Gegenstand der Unteransprüche.

Weitere Vorteile und Ziele der Erfindung werden im folgenden im Zusammenhang mit den Ausführungsbeispielen in den Zeichnungen erläutert; es zeigt

Fig. 1(a) und 1(b) Schaltschemata eines herkömmlichen Leseverstärkers;

Fig. 2 Signal-Zeitabfolgeschema des herkömmlichen Leseverstär kers;

Fig. 3 schematisches Schaltungsdiagramm eines ersten Ausfüh rungsbeispiels der Erfindung;

Fig. 4 Schaltungsdiagramm eines in dem ersten Ausführungsbei spiel verwendeten Lese-Differenzverstärkers;

Fig. 5 und 6 andere, in dem ersten Ausführungsbeispiel verwendbare Leseverstärker;

Fig. 7(a) und 7(b) Schaltungsdiagramme zur Erläuterung der Operationsweise des ersten Ausführungsbeispiels;

Fig. 8 Signal-Zeitabfolgeschema zur Erläuterung des ersten Ausführungsbeispiels;

Fig. 9, 11, 12 Abwandlungen des ersten Ausführungsbei spiels;

Fig. 10 Signal-Zeitabfolgeschema zur Erläuterung der in Fig. 9 gezeigten Abwandlung;

Fig. 13(a) und Fig. 14(a) Schaltungsdiagramme einer ersten und zweiten Abwandlung eines Lese-Differenzverstärkers;

Fig. 13(b) und Fig. 14(b) Signal-Zeitabfolgeschemata zur Erläuterung der in Fig. 13(a) und 14(a) gezeigten Ab wandlung;

Fig. 15 Signal-Zeitabfolgeschema zur Erläuterung einer dritten Abwandlung eines Lese-Differenzverstärkers;

Fig. 16(a), 16(b) und 16(c) weitere Lese-Differenzver stärker;

Fig. 17 und 19 Schaltungsdiagramme einer vierten und fünften Abwandlung des ersten Ausführungsbeispiels;

Fig. 18 und 20 Signal-Zeitabfolgeschemata der vierten und fünften Abwandlung;

Fig. 21 und 22 Schaltungsdiagramm und Signal-Zeitablaufsche ma eines zweiten Ausführungsbeispiels;

Fig. 23 und 24: Schaltungsdiagramm und Signal-Zeitablaufsche ma eines dritten Ausführungsbeispiels.

In den im folgenden beschriebenen Ausführungsbeispielen der Erfindung sind die Speichereinrichtungen mit einem Leseverstär ker versehen, bei dem Eingangs-Offset-Spannungen kompensiert werden.

Fig. 3 zeigt ein schematisches Schaltungsdiagramm eines dynami schen Speichers mit wahlfreiem Zugriff (DRAM) nach einem ersten Ausführungsbeispiel. Ein Leseverstärker 10 (10 ₁, 10 ₂, . . .) vom Differenzverstärkertyp ist mit einem Paar von Bitleitungen BL, (BL₁, ₁, BL₂, ₂, . . .) verbunden, und jede der Bitleitungen BL, ist mit einer zugehörigen Speicherzellen-(MC)-Matrix verbun den, wie in Fig. 3 gezeigt. In dem ersten Ausführungsbeispiel ist ein Ende der Bitleitung BL (BL₁, BL₂, . . .) mit dem nichtin vertierenden Eingang des Leseverstärker 10 (10 ₁, 10 ₂, . . .) und ein Ende der Bitleitung (₁, ₂, . . .) mit dem invertierenden Eingang des Leseverstärker 10 (10 ₁, 10 ₂, . . .) verbunden.

Eine Aufladeeinrichtung (in der Figur nicht gezeigt) ist mit dem anderen Ende der Bitleitung über einen NMOS Transistor Q₉₂ (Q₉₂₁, Q₉₂₂, . . .) verbunden. Die Bitleitung wird durch die Aufladeeinrichtung auf eine Bezugsspannung, wie etwa 1/2 Vcc aufgeladen. Ein NMOS Transistor Q₉₁ (₉₁₁, Q₉₁₂, . . .) ist in eine Verbindung zwischen der Bitleitung BL und einem invertierten Ausgangsanschluß (₁, ₂, . . .) geschaltet. Von dem inver tierten Ausgang OUT wird eine Bezugsspannung auf die Bitleitung BL rückgekoppelt.

Zwischen die Bitleitungen BL und ist eine Flip-Flop-Schaltung 12 (12 ₁, 12 ₂, . . .) zum Wiederherstellen oder Regenerieren der Daten geschaltet.

Fig. 4 ist ein schematisches Schaltungsdiagramm eines Beispiels für den Leseverstärkers 10 vom Differenzverstärkertyp in Fig. 3.

Dabei handelt es sich um einen Lese-Differenzverstärker vom Stromspiegeltyp, der NMOS Treiber-Transistoren Q₁, Q₂, einen NMOS Stromquellen-Transistor Q₃ und NMOS Transistoren Q₄, Q₅ als akti ve Lasten aufweist.

Andere Leseverstärker wie die in Fig. 5 und in Fig. 6 gezeig ten können ebenfalls in dem ersten Ausführungsbeispiel verwendet werden. Zum Beispiel kann der Leseverstärker aus Fig. 4 durch den in Fig. 5 gezeigten Leseverstärker ersetzt werden, bei dem zwei Leseverstärker DA₁, DA₂ vom Stromspiegeltyp parallel zuein ander geschaltet sind, um die Spannungsamplitude der Ausgabe OUT zu erhöhen. Der Leseverstärker aus Fig. 5 kann eine höhere Spannungsverstärkung erreichen als der Leseverstärker aus Fig. 4, der nur einen Stromspiegel aufweist.

Fig. 6 zeigt einen anderen Leseverstärker mit zwei Leseverstär kern DA₁, DA₂ vom Stromspiegeltyp. Diese Verstärker DA₁, DA₂ sind direkt miteinander verbunden, um die Verstärkung des Lesever stärkers zu erhöhen. Durch Verwendung des in Fig. 6 gezeigten Leseverstärkers kann eine effektivere Kompensation der Eingangs- Offset-Spannung erreicht werden.

Die Operationsweise des DRAM gemäß des ersten Ausführungsbei spiels wird im folgenden anhand der Schaltungsdiagramme in Fig. 7(a) und Fig. 7(b) erläutert. In einer Aufladeoperation für die Bitleitungen BL, wird die Bitleitung auf eine Spannung von 1/2 Vcc vorgespannt, die durch einen Bitleitungs-Bezugsspan nungsgenerator 14 angelegt wird, wie in Fig. 7(a) gezeigt. Der invertierte Ausgang wird auf die Bitleitung BL rückgekop pelt, indem ein Bitleitungs-Aufladesignal EQ2 in den Zustand "H" gesetzt wird. Angenommen, daß die Eingangs-Offset-Spannung des Leseverstärkers (S/A) 10 als δ V gegeben ist, beträgt die Span nung auf der Bitleitung BL 1/2 Vcc + δ V. δ V ist als Differenz zwischen einer idealen Spannung (oder vorgegebenen Spannung) und der tatsächlich an der Bitleitung angelegten Spannung definiert. Jedoch kann der Wert von δ in dem Ausführungsbeispiel einen tolerierbaren Fehler aufweisen.

Danach wird, wie in Fig. 7(b) gezeigt, das Bitleitungspaar BL, BL in einen Zustand mit schwebendem Potential gebracht und die Wortleitung WL auf das Niveau "H" gesetzt, um eine Abfühlopera tion zu starten.

Fig. 8 zeigt das Zeitablaufschema der Signale in dem ersten Ausführungsbeispiel. Wenn das Adreß-Strobe-Signal während der Aufladeoperation auf das Niveau "H" gesetzt ist, werden die Bitleitungen bzw. BL auf die Werte 1/2 Vcc bzw. 1/2 Vcc + δ V vorgespannt, indem das Aufladesignal EQ2 auf das Niveau "H" gesetzt wird. Danach wird EQ2 auf das Niveau "L" und WL auf das Niveau "H" gesetzt, indem das Signal auf das Niveau "L" gesetzt wird. Auf diese Weise wird das Datensignal aus einer Zelle ausgelesen und eine Leseoperation gestartet. Das Signal ist im wesentlichen das Inverse von dem auf BL. Die Zentral linie des -Signals liegt jedoch nicht immer auf 1/2 Vcc.

Fig. 9 zeigt ein schematisches Schaltungsdiagramm einer ersten Abwandlung des ersten Ausführungsbeispiels. In dem ersten Aus führungsbeispiel wird nur die Bitleitung durch den (1/2)Vcc- Generator 14 vorgespannt, während in der ersten Abwandlung beide Bitleitungen BL und in gleicher Weise durch den (1/2)Vcc- Generator 24 vorgespannt werden.

Die Aufladung wird durch eine Auflade-/Abgleich-Schaltung 22 durchgeführt, die Transistoren Q_92a, Q_92b und Q₉₃ aufweist. Ein Transistor Q₉₁ führt eine Kompensation der Eingangs-Offset-Span nung an dem invertierten Ausgang des Leseverstärkers (S/A) 20 durch, der auf die Bitleitung BL rückgekoppelt wird. Ein NMOS Transistor Q₉₄, der gleichzeitig mit dem Transistor Q₉₁ durch das Signal EQ2 gesteuert wird, ist zwischen dem (1/2)Vcc-Generator 24 und der Bitleitung vorgesehen.

Bei der Aufladeoperation der Bitleitungen BL, wird der Ab gleich zwischen den Bitleitungen durch ein Steuersignal EQ1 gesteuert und die Vorspannung der Bitleitung BL durch ein Steu ersignal EQ2 gesteuert, das dem Steuersignal EQ1 folgt. Daher können die Ladungen auf den beiden Bitleitungen BL, , die auf Werten von Vcc und 0 V (Null Volt) zum Zurückschreiben der Daten liegen, effektiv dazu benutzt werden, beide Bitleitungen auf 1/2 Vcc vorzuspannen oder aufzuladen, ohne Verluste und bei einem geringem Leistungsverbrauch.

Fig. 10 ist das Zeitabfolgeschema der Signale in der ersten Abwandlung in Fig. 9. Nachdem das Signal auf das Niveau "H" angestiegen ist (in der Aufladeoperation) und die Wortleitung WL ausgeschaltet ist, wird das den Abgleich der Bitleitungen steu ernde Signal EQ1 auf das Niveau "H" gesetzt. Nachdem die beiden Bitleitungen BL und untereinander auf den Spannungswert (1/2) Vcc ausgeglichen sind, wird das Signal EQ1 auf das Niveau "L" gesetzt und darauffolgend wird ein abgleichendes Signal EQ2 auf das Niveau "H" gesetzt. Zu dem Zeitpunkt, zu dem die Bitleitun gen BL bzw. bis zu den Spannungen 1/2 Vcc bzw. 1/2 Vcc + δ V aufgeladen sind, verursacht die abfallende Flanke des Signals , daß das Signal EQ2 auf das Niveau "L" gesetzt und anschlie ßend die Wortleitung WL auf "H" gesetzt wird, um so die Leseope ration zu starten.

Fig. 11 zeigt ein schematisches Schaltungsdiagramm einer zwei ten Abwandlung des ersten Ausführungsbeispiels. In der zweiten Abwandlung steuern ein Bitleitungs-Spannungsgenerator 32 und ein Differenzverstärker 34 die Steuerspannung V_CMN für einen Strom quellen-Transistor in dem Leseverstärker (z. B. Transistor Q₃ in Fig. 4), so daß die Zentrallinie der Spannungsamplitude am Ausgang des Leseverstärkers 30 mit einer Bitleitungsspannung als Bezugsspannung übereinstimmt, beispielsweise mit der Vor spannung 1/2 Vcc der Bitleitung . Die Aufladespannung wird von einem (1/2) Vcc-Generator 36 angelegt.

Der Differenzverstärker 34 steuert eine Stromquelle des Lesever stärkers 30, indem er die Ausgabe des Bitleitungs-Spannungsgene rators 32 mit der Ausgabe am nichtinvertierten Ausgang OUT ver gleicht und die Differenz zwischen diesen Ausgängen subtrahiert. Daher kompensiert der Differenzverstärker 34 eine Eingangs-Off set-Spannung δ V des Leseverstärkers 30 effektiver.

Fig. 12 zeigt ein schematisches Schaltungsdiagramm einer drit ten Abwandlung des ersten Ausführungsbeispiels. Diese dritte Abwandlung ähnelt der oben im Zusammenhang mit Fig. 9 beschrie benen ersten Abwandlung, jedoch ist ein Transistor Q_94a zwischen den Ausgang OUT des Leseverstärkers 40 und der Bitleitung geschaltet. In der dritten Abwandlung stimmt die Spannung der Bitleitung mit dem Zentralwert der Spannungsamplitude am Ausgang des Leseverstärkers 40 überein. Auch in der dritten Abwandlung wird eine Eingangs-Offset-Spannung δ V von Lesever stärker 40 effektiv kompensiert.

Fig. 13(a) zeigt das Schaltungsdiagramm eines anderen Lese- Differenzverstärkers, der in den oben beschriebenen Ausführungs beispielen verwendet werden kann. Fig. 13(b) zeigt das Zeit abfolgeschema der Signale für den Lese-Differenzverstärker aus Fig. 13(a). In der Abwandlung sind zwei MOS Transistoren Q₃₁, Q₃₂ als Stromquellenschaltung des Differenzverstärkers vorgese hen. Der Transistor Q₃₁ hat eine schmale Gate-Breite und der Transistor Q₃₂ hat eine höhere Gate-Breite als Q₃₁. Eine konstante Spannung V_CMN ist ständig an das Gate des MOS Transistors Q₃₁ angelegt. Das Gate des MOS Transistors Q₃₂ wird durch ein Taktsi gnal ACT, wie in Fig. 13 (b) gezeigt, gesteuert. Wenn der DRAM arbeitet, beispielsweise wenn das Signal auf das Niveau "L" geht, wird der elektrische Leistungsverbrauch während des Warte vorgangs auf ein Minimum reduziert, indem der Strom des Lesever stärkers während der aktiven Phase selektiv erhöht wird, und es kann eine Operation mit hoher Geschwindigkeit in der aktiven Phase erreicht werden.

Die Fig. 14(a) bzw. 14(b) zeigen ein Schaltungsdiagramm bzw. ein Signal-Zeitablaufschema eines anderen Lese-Differenz verstärkers, der in den oben beschriebenen Ausführungsbeispielen verwendet werden kann.

Wie in Fig. 14(a) dargestellt wird ein MOS Transistor Q₃₂ durch ein Taktsignal ACT gesteuert, und ist mit seiner Source direkt mit einem MOS Transistor Q₃₁ verbunden. Der Lese-Differenzver stärker wird durch das Taktsignal ACT vollständig gesteuert.

Wie in Fig. 14 (b) dargestellt, wird im Wartezustand, z. B. wenn sich das Signal auf dem Niveau "H" befindet, das Signal ACT auf das Niveau "L" gesetzt, so daß der Strom in dem Leseverstär ker auf Null gesetzt wird. In dieser Zeit werden die beiden Bitleitungen BL, gesteuert durch das Signal EQ1 auf eine Vor spannung V_BL abgeglichen. An der abfallenden Flanke des Signals , wird der Abgleich gestoppt, indem das Signal EQ1 auf das Niveau "L" gesetzt wird. Danach werden die Signale EQ2 und ACT auf das Niveau "H" gesetzt, um die Kompensationsoperation zu starten. Nach einer vorgegebenen Zeit τ wird das Signal EQ2 auf "L" gesetzt, so daß die beiden Bitleitungen BL, in einen elektrisch schwebenden Zustand gebracht werden, und die Wortlei tung WL auf das Niveau "H" gesetzt. In der Abwandlung fließt während des Wartevorgangs kein Strom durch den Leseverstärker.

Fig. 15 zeigt ein anderes Signal-Zeitablaufschema für den Fall, daß der in Fig. 14(a) gezeigte Leseverstärker verwendet wird. Es wird ein periodisches Taktsignal ACT, wie in der Figur darge stellt, auf das Gate des Transistors Q₃₂ in Fig. 14(a) gegeben. Wenn die "EIN"-Periode (T₁) hinreichend kürzer als die "AUS"- Periode (T₂) ausgelegt wird, kann der elektrische Leistungsver brauch während der Warteperiode erheblich reduziert werden.

In den Fig. 16(a), 16(b) und 16(c) sind andere Abwandlun gen eines Lese-Differenzverstärkers gezeigt, der als Lesever stärker beispielsweise in der Schaltung von Fig. 4 verwendet werden kann.

Fig. 16(a) zeigt einen Lese-Differenzverstärker, der Lastwi derstände R₁, R₂ verwendet. Fig. 16(b) zeigt einen Lese-Diffe renzverstärker, der D-Typ NMOS Transistoren Q_22-1, Q_22-2 als Lasten verwendet. Und Fig. 16(c) zeigt einen Lese-Differenzverstär ker, der einen Leseverstärker vom Stromspiegeltyp aufweist, der die NMOS Transistoren Q₁, Q₂ als aktive Lasten, PMOS Transistoren Q₄, Q₅ als Treiber und PMOS Transistor Q₆ als Stromquelle ver wendet.

Fig. 17 zeigt ein schematisches Schaltungsdiagramm einer vier ten Abwandlung des ersten Ausführungsbeispiels aus Fig. 9. Die vierte Abwandlung verwendet anstelle des Flip-Flops 22 wie in Fig. 9 einen Lese-Differenzverstärker 54 vom Flip-Flop-Typ zum Wiederherstellen der Daten. Der Leseverstärker 54 ist an der Seite der Ausgangsanschlüsse des Lese-Differenzverstärkers 50 angeordnet. Es sind NMOS Transistoren Q₉₅, Q₉₆ vorgesehen, um auswählbar die Ausgänge OUT und mit den Bitleitungen und BL zu verbinden, um so die Daten durch die invertierte Ausgabe des Leseverstärkers zurückzuschreiben.

Fig. 18 zeigt das Signal-Zeitablaufschema für die vierte Ab wandlung des ersten Ausführungsbeispiels. In dieser Abwandlung wird, nachdem die Offset-Kompensation mittels des Signals EQ2 ausgeführt und das Signal auf WL auf das Niveau "H" gesetzt ist, das Datensignal auf den beiden Bitleitungen BL, durch den Leseverstärker 50 verstärkt und dann der Leseverstärker 54 durch das Aktivierungssignal SEN aktiviert. Das Signal BSEP und die Ausgaben OUT, OUT sind auf maximaler Amplitude. Das Regenerie rungssignal RSTR wird auf das Niveau "H" gesetzt, wodurch die Ausgabespannung der Anschlüsse OUT, , die sich bei maximaler Amplitude befanden, auf die Bitleitungen BL, zurückgeschrie ben wird. Annähernd zu der gleichen Zeit, zu der das Signal RSTR auf das Niveau "H" gesetzt wird, wird das Datensignal durch Anstieg des Signals CSL auf die Leitungen DQ, übertragen.

In der vierten Abwandlung in Fig. 17 wird das Datensignal, das durch den Lese-Differenzverstärker 50 verstärkt ist, durch den Flip-Flop-Leseverstärker 54 abgefühlt, weiter verstärkt und zurückgeschrieben. Daher ist eine größere Operationsbreite er reichbar.

Fig. 19 zeigt ein schematisches Schaltungsdiagramm einer fünf ten Abwandlung des ersten Ausführungsbeispiels. In dieser Ab wandlung werden die PMOS Transistoren Q₉₁, Q₉₂ gemeinsam benutzt, um sowohl als Last gegen den Lese-Differenzverstärker 60 und als auch als PMOS Transistoren Q₉₁, Q₉₂ des Flip-Flop-Leseverstärkers 62 verwendet zu werden. Ferner sind ein NMOS Transistor Q₉₇ und ein PMOS Transistor Q₉₈ vorhanden, die durch ein externes Steuer signal LATCH gesteuert werden.

Wenn sich das Steuersignal LATCH auf dem Niveau "L" befindet, ist der NMOS Transistor Q₉₇ ausgeschaltet und der PMOS Transistor Q₉₈ eingeschaltet. Demgemäß sind die PMOS Transistoren Q₉₁, Q₉₂ eine aktive Last für den Leseverstärker 60, beispielsweise ein Leseverstärker vom Stromspiegeltyp. Wenn sich das Steuersignal LATCH auf dem Niveau "L" befindet, wirken die PMOS Transistoren Q₉₁, Q₉₂ als PMOS Flip-Flop-Schaltung zwischen den Ausgängen OUT, .

Fig. 20 zeigt das Signal-Zeitablaufschema für die fünfte Ab wandlung des ersten Ausführungsbeispiels. Nachdem das Aktivie rungssignal SEN des Flip-Flop-Leseverstärkers 62 auf das Niveau "H" hochgesetzt und das Steuersignal LATCH ebenfalls auf das Niveau "H" hochgesetzt ist, wird das Signal der Bitleitung ver stärkt. Demgemäß wird das PMOS Flip-Flop auf maximale Amplitude an den Ausgangsanschlüssen OUT, gesetzt. Danach steigt das Regenerierungssignal RSTR an und das voll verstärkte Signal wird auf die beiden Bitleitungen zurückgeschrieben.

Fig. 21 zeigt ein schematisches Schaltungsdiagramm eines zwei ten Ausführungsbeispiels der Erfindung. In diesem Ausführungs beispiel haben vier Bitleitungspaare BL₁, ₁, BL₂, ₂, BL₃, ₃, BL₄, ₄ einen gemeinsamen Leseverstärker 70.

In der Figur sind die Abgleichschaltungen fortgelassen. Durch Signale ϕ1, ϕ2, ϕ3, ϕ4 werden Übertragungstorschaltungen in der Weise gesteuert, daß jeweils ein Bitleitungspaar von den vier Bitleitungspaaren in jedem der Blöcke 72 ₁, 72 ₂, . . . 72 _n auswähl bar mit dem Leseverstärker 70 verbunden wird.

Fig. 22 zeigt das Signal-Zeitablaufschema für das zweite Aus führungsbeispiel aus Fig. 21. Die Signale ϕ1 bis ϕ4 sind aus wählbare Signale, die auf die vier Bitleitungspaare wie in Fig. 21 dargestellt einwirken. Während des Offset-Kompensationsvor gangs werden diese Signale auf das Niveau "H" gesetzt, so daß alle Bitleitungen auf einem gemeinsamen Spannungsniveau liegen. Während einer Betriebsoperation wird ein ausgewähltes Signal von den vier Signalen ϕ1 bis ϕ4 durch eine externe Auswahlschaltung (nicht gezeigt) ausgewählt und auf das Niveau "H" gesetzt und das Datensignal von dem ausgewählten Bitleitungspaar ausgelesen.

In dem zweiten Ausführungsbeispiel in Fig. 21 ist der Lesever stärker 70 einfach gestaltet, auch wenn der Abstand der Bitlei tungen sehr klein sein sollte. In dem zweiten Ausführungsbei spiel haben vier Bitleitungspaare den Leseverstärker 70 gemein sam, aber es könnten auch zwei Bitleitungspaare oder acht Bit leitungspaare oder jede andere vernünftige Zahl von Bitleitungs paaren einen gemeinsamen Leseverstärker 70 haben.

Fig. 23(a) zeigt ein schematisches Schaltungsdiagramm eines dritten Ausführungsbeispiels der Erfindung. In dem ersten und zweiten Ausführungsbeispiel wird eine herkömmliche Flip-Flop- Schaltung als Regenerierungsschaltung verwendet. In dem dritten Ausführungsbeispiel nimmt eine Regenerierungsschaltung 82 die Ausgaben OUT, eines Leseverstärkers 80 auf und schreibt das Datensignal zurück auf das Bitleitungspaar BL, . Fig. 23(b) zeigt ein detailliertes Beispiel der Regenerierungsschaltung 82. Die Regenerierungsschaltung 82 weist ein getaktetes CMOS Flip- Flop 84 mit zwei PMOS Transistoren Tr₁, Tr₂ und zwei NMOS Transi storen Tr₃, Tr₄ auf. Zwischen den PMOS Transistoren Tr₁ bzw. Tr₂ und den NMOS Transistoren Tr₅ bzw. Tr₆ des Flip-Flops 84 ist jeweils ein NMOS Transistor Tr₅ bzw. Tr₆ geschaltet, die durch das Signal bzw. OUT gesteuert werden.

Fig. 24 zeigt das Signal-Zeitablaufschema für das dritte Aus führungsbeispiel. Wie in dem Zeitablaufschema dargestellt, wer den die durch die Regenerierungsschaltung 82 zurückgeschriebenen Daten durch die Ausgaben OUT, des Leseverstärkers 80 bestimmt. Daher können keine fehlerhaften Daten aufgrund eines unterschiedlichen Aufladungsniveaus zwischen den beiden Bitlei tungen oder eines Ungleichgewichts in der Regenerierungsschal tung 82 selbst zurückgeschrieben werden, und es ist ein größerer Operationsbereich erreichbar.

Zahlreiche Abwandlungen und Variationen der vorliegenden Erfin dung sind auf Grundlage der oben beschriebenen technischen Leh ren möglich. Es ist daher zu bemerken, daß die Erfindung, im Rahmen der Ansprüche, in anderer Weise als hier speziell be schrieben ausgeführt werden kann.

Claims

1. Dynamischer Speicher mit wahlfreiem Zugriff (DRAM), welcher aufweist:

- ein Substrat;
- eine dynamische Speicherzelle (MC) auf dem Substrat;
- ein Paar von Bitleitungen (BL, ), um Daten aus der Zelle auszulesen und/oder in die Zelle einzuschreiben;
- eine Wortleitung (WL), an die Bitleitungen angeschlos sen ist, um eine gewünschte Speicherzelle auszuwählen;
- einen differentiellen Leseverstärker (10) mit einer Ausgabeleitung, der die Daten von dem Paar Bitleitungen verstärkt und die verstärkten Daten an die Ausgabeleitungen überträgt;
gekennzeichnet durch
- Mittel zum Aufladen einer ersten Bitleitung des Paars von Bitleitungen (BL, ) auf eine Bezugsspannung und einer zweiten Bitleitung des Paars von Bitleitungen (BL, ) auf eine zweite Spannung, die die Bezugsspannung um den Betrag der Eingangs-Offset-Spannung des Leseverstärkers übersteigt.

2. Dynamischer Speicher nach Anspruch 1, dadurch gekennzeich net, daß die erste (BL) der beiden Bitleitungen an eine Spannungsquelle (24) mit einer Spannung von 1/2 Vcc ange schlossen ist.

3. Dynamischer Speicher nach Anspruch 2, dadurch gekennzeich net, daß ein zweiter Transistor (Q₉₁) zwischen die Ausgabe leitung () des Leseverstärkers (20) und die zweite Bit leitung () geschaltet ist, und daß die zweite Spannung, die von einer der Ausgabeleitungen zurückgekoppelt wird, über den zweiten Transistor an die zweite Bitleitung gelegt wird.

4. Dynamischer Speicher nach Anspruch 1, dadurch gekennzeich net, daß der Leseverstärker zwei Lese-Differenzverstärker (DA₁, DA₂) vom Stromspiegeltyp, die parallel zueinander ge schaltet sind, aufweist (Fig. 5).

5. Dynamischer Speicher nach Anspruch 1, dadurch gekennzeich net, daß der Lese-Differenzverstärker zwei Lese-Differenz verstärker (DA₁, DA₂) vom Stromspiegeltyp, die direkt mit einander verbunden sind, aufweist (Fig. 6).

6. Dynamischer Speicher nach Anspruch 2, dadurch gekennzeich net, daß die zweite Bitleitung (BL) mit der Spannungsquelle (24) für die Spannung 1/2 Vcc durch einen zweiten Transistor (Q_92a) verbunden ist und daß die erste und zweite Bitleitung miteinander durch einen dritten Transistor (Q₉₃) verbunden sind, wobei der erste (Q_92b), zweite (Q_92a) und dritte Transi stor (Q₉₃) eine Auflade-/Abgleich-Schaltung (22) bilden.

7. Dynamischer Speicher nach Anspruch 6, dadurch gekennzeich net, daß ein vierter Transistor zwischen einer der Ausgangs leitungen (OUT, ) und der zweiten Bitleitung (BL) vor gesehen ist und die zweite rückgekoppelte Spannung durch den vierten Transistor von einer der Ausgangsleitungen auf die zweite Bitleitung angelegt wird.

8. Dynamischer Speicher nach Anspruch 7, dadurch gekennzeich net, daß eine Einrichtung zur Steuerung der Bezugsspannung auf die mittlere Spannungsamplitude der Ausgabe des Lesever stärkers vorgesehen ist.

9. Dynamischer Speicher nach Anspruch 7, dadurch gekennzeich net, daß ein fünfter Transistor (Q_94a) zwischen einer anderen Ausgangsleitung (OUT) und der ersten Bitleitung () vor gesehen ist.

10. Dynamischer Speicher nach Anspruch 1, dadurch gekennzeich net, daß der Leseverstärker (70) von wenigstens zwei Bitlei tungspaaren (BL₁, ₁, BL₂, ₂, . . .) gemeinsam benutzt wird.

11. Dynamischer Speicher nach Anspruch 1, dadurch gekennzeich net, daß eine Regenerierungsschaltung (82) zum Zurückschrei ben der Daten auf das Bitleitungspaar vorhanden ist.

12. Dynamischer Speicher mit wahlfreiem Zugriff (DRAM), welcher aufweist:

- eine dynamische Speicherzelle (MC),
- ein Paar von Bitleitungen (BL, ), die mit der dynami schen Speicherzelle verbunden sind,
- einen Lese-Differenzverstärker (20), der mit dem Bit leitungspaar verbunden ist und die Datensignale auf dem Bitleitungspaar verstärkt und auf einer Ausgabeleitung des Leseverstärkers ausgibt,
- eine Einrichtung zum Rückkoppeln der Ausgabe des Lese- Differenzverstärkers auf eine der Bitleitungen des Paars.

13. Dynamischer Speicher nach Anspruch 12, dadurch gekennzeich net, daß eine Regenerierungseinrichtung (12; 82) zwischen dem Bitleitungspaar angeschlossen ist.

14. Dynamischer Speicher nach Anspruch 13, dadurch gekennzeich net, daß die Regenerierungseinrichtung ein zwischen dem Bitleitungspaar angeschlossenes Flip-Flop aufweist.

15. Dynamischer Speicher mit wahlfreiem Zugriff (DRAM), welcher aufweist:

- eine dynamische Speicherzelle (MC),
- ein Paar von Bitleitungen (BL, ), die mit einer aus einer Mehrzahl von dynamischen Speicherzellen verbunden sind,
- einen Lese-Differenzverstärker (40), der mit dem Bit leitungspaar verbunden ist und die Datensignale auf dem Bitleitungspaar verstärkt und auf jeder von zwei Ausgabelei tungen des Leseverstärkers ausgibt, und
- eine Einrichtung (Q₉₁, Q_94a) zum Rückkoppeln einer ersten der Ausgabeleitungen des Leseverstärkers auf eine erste der Bitleitungen des Paars und zum Rückkoppeln einer zweiten der Ausgabeleitungen des Leseverstärkers auf eine zweite der Bitleitungen des Paars.

16. Dynamischer Speicher nach Anspruch 15, dadurch gekennzeich net, daß eine Regenerierungseinrichtung (12; 82) zwischen den Ausgabeleitungen des Lese-Differenzverstärkers und dem Bitleitungspaar vorhanden ist.

17. Dynamischer Speicher nach Anspruch 16, dadurch gekennzeich net, daß die Regenerierungseinrichtung (82) ein CMOS Flip- Flop (84) und zwei NMOS Transistoren (Tr₅, Tr₆) aufweist.

18. Dynamischer Speicher mit wahlfreiem Zugriff (DRAM), welcher aufweist:

- eine dynamische Speicherzelle (MC),
- eine Mehrzahl von Bitleitungspaaren (BL₁, ₁, BL₂, ₂, BL₃, ₃, BL₄, ₄), die mit der Mehrzahl von dynamischen Speicherzellen verbunden sind,
- einen Leseverstärker (70), der mit wenigstens zwei Bitleitungspaaren verbunden ist und die Datensignale auf den Bitleitungspaaren verstärkt und auf jeder von zwei Ausgabe leitungen des Leseverstärkers ausgibt, und
- eine Einrichtung zum Rückkoppeln einer ersten der Aus gabeleitungen des Leseverstärkers auf eine der Bitleitungen jedes Paars der wenigstens zwei Bitleitungspaare.