DE3856143T2

DE3856143T2 - Verfahren zum Herstellen einer dynamischen Speicherzelle mit wahlfreiem Zugriff

Info

Publication number: DE3856143T2
Application number: DE3856143T
Authority: DE
Inventors: Taiji Ema; Maso Taguchi
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1987-06-17
Filing date: 1988-06-16
Publication date: 1998-10-29
Anticipated expiration: 2008-06-17
Also published as: EP0295709A2; KR890001189A; US5021357A; DE3856528D1; DE3856528T2; EP0295709B1; KR910002815B1; EP0295709A3; EP0750347B1; DE3856143D1; EP0750347A1; US4974040A

Description

Hintergrund der Erfindung

Die vorliegende Erfindung betrifft im allgemeinen ein Verfahren zur Herstellung einer dynamischen Speicheranordnung mit wahlfreiem Zugriff.
Derzeit sind Musterstücke von (nachfolgend vereinfacht als DRAM-Anordnungen bezeichneten) dynamischen 16 Mbit-Speicheranordnungen mit wahifreiem Zugriff erhältlich. Mit Erhöhen der Integrationsdichte muß die Größe einer Zelle auf einer Ebene verringert werden. Im allgemeinen führt eine Verringerung der Größe der Zelle zu einer Verringerung des Kapazitätswertes der Ladungsspeicherkapazität. Zudem steigt mit dem Verringern der Kapazität das Auftreten eines geringfügigen Fehlers, der durch das Auftreffen eines cc-Strahls erzeugt wird. Aus diesem Grunde ist es wünschenswert, die Größe der Ladungsspeicherkapazität in der Ebene zu verringern, ohne dabei deren Kapazitätswert zu reduzieren.
Aus diesem Grunde wurden DRAM-Anordnungen des übereinandergeschichteten Kondensatortyps vorgeschlagen und realisiert. Bei einer herkzmmlichen DRAM- Anordnung des übereinandergeschichteten Kondensatortyps ist eine Elektrode eines Elektrodenpaares des Speicherkondensators mit einer dreidimensionalen Struktur ausgebildet. Verglichen mit einem Speicherkondensator mit einer zweidimensionalen Struktur, der in der Ebene dieselbe Größe aufweist, hat die dreidimensionale Struktur der Elektrode eine Erhöhung der Kapazität des Speicherkondensators um 30 - 40 % zur Folge.
Die durch die herkömmliche dreidimensionale Elektrode erzielte Kapazitätssteigerung reicht jedoch nicht aus, um eine hochintegrierte DRAM-Anordnung mit einer Integrationsdichte von 16 Mbit oder mehr herzustellen.
Zur Erhöhung der Kapazität des Kondensators ist es ebenfalls bekannt, eine in dem Speicherkondensator enthaltene dielektrische Schicht aus einem Material mit einer hohen Dielektrizitätskonstante, wie z.B. Tantaloxid (Ta&sub2;O&sub5;), herzustellen. Die Verwendung von Ta&sub2;O&sub5; führt jedoch, verglichen mit einem aus Siliziumdioxid (SiO&sub2;) oder Siliziumnitrid (Si&sub3;N&sub4;) hergestellten dielektrischen Film, zu einem erhöhten Leckstrom, der die Isolationsschicht durchfließt
Ebenso wurden Trench-DRAM-Anordnungen vorgeschlagen und realisiert, bei denen eine Vielzahl von Gräben (Trenchs) auf einer Oberfläche eines Halbleitersubstrates ausgebildet sind, wobei Speicherkondensatoren in den Gräben ausgebildet sind. Bei einer 16 Mbit- DRAM-Anordnung ist es schwer, benachbarte Speicherkondensatoren mit einer Entfernung kleiner als näherungsweise 0,5 um voneinander zu trennen. Eine derartige Anordnung von benachbarten Speicherkondensatoren kann zu auftretenden Interferenzen führen. Bei derartigen Interferenzen wird die in einem der benachbarten Speicherkondensatoren gespeicherte Ledung zu dem anderen Kondensator transferiert, falls eine Spannung an den anderen Kondensator angelegt wird, so daß dabei Information verloren geht.
In der offengelegten japanischen Patentveröffentlichung JP-A-609 154 (18.1.95) ist eine weitere bekannte DRAM-Anordnung vorgeschlagen. Die Veröffentlichung offenbart einen Speicherkondensator mit einer Mehrschichtstruktur, die im Längsschnitt kammförmig ist.
Der in der obigen Veröffentlichung offenbarte Stand der Technik weist jedoch die folgenden Nachteile auf. Erstens sind der Transfertransistor und der Ladungsspeicherkondensator nur miteinander auf dem Substrat angeordnet. Daher kann keine hohe Integrationsdichte erzielt werden. Zweitens kann kein beträchtlich erhöhter Kapazitätswert des Speicherkondensators dieser Veröffentlichung erzielt werden, da der Speicherkondensator die kammförmige Querschnittsform besitzt, d.h. die Speicherelelttrode besitzt keine Vorsprünge, die an sämtlichen ihrer Seitenoberflächen ausgebildet sind.
Aus Patent Abstracts of Japan, Vol 5, no. 121 (E-68) [793] 5.8.81 & JP-A-56 58254 (Oke Denki Kogyo KK) 21.5.81, ist ein Verfahren zur Herstellung einer dynamischen Speicheranordnung mit wahifreiem Zugriff bekannt, umfassend die Schritte Ausbilden eines Transfertransistors mit einem Paar von störstellendiffundierten Bereichen, die innerhalb eines durch eine auf einem Substrat ausgebildete Feldisolationsschicht festgelegten Bereichs angeordnet sind, und mit einer Gateelektrode, die zwischen dem Paar von störstellendiffundierten Bereichen angeordnet ist, Ausbilden einer ersten Schicht, die den Transfertransistor zur Isolation bedeckt, Ausbilden einer zweiten Schicht auf der ersten Schicht, wobei die zweite Schicht aus einem anderen Material wie die erste Schicht gefertigt ist, Ausbilden einer Öffnung in der ersten leitfähigen Schicht, Ausbilden einer ersten leitfähigen Schicht auf der zweiten Schicht, Ausgestalten der ersten leitfähigen Schicht in Übereinstimmung mit einer gewünschten Größe einer Speicherelektrode, Ausbilden einer dielektrischen Schicht auf einer freigelegten Oberfläche der ausgestalteten ersten leitfähigen Schicht und Ausbilden einer zweiten leitfähigen Schicht, die die ausgestaltete erste leitfähige Schicht, um die herum die dielektrische Schicht ausgebildet ist, umgibt.
Aus Patent Abstracts of Japan, Vol 11, no. 351 (E-557) [2798] 17.11.87 & JP-A-62 128168, (litachi Ltd.) 10.6.87, ist eine Zelle einer dynamischen Speicheranordnung mit wählfreiem Zugriff bekannt, die einen auf einem Substrat ausgebildeten Speicherkondensator sowie einen Transfertransistor umfaßt. Der Transfertransistor umfaßt ein Paar von störstellendiffundierten Bereichen, die in dem Substrat ausgebildet und innerhalb eines durch eine auf dem Substrat ausgebildete Feldisolationsschicht festgelegten Bereichs angeordnet sind, sowie eine Gateelektrode, die zwischen dem Paar von störstellendiffundierten Bereichen angeordnet ist und von einer Isolationsschicht bedeckt wird. Der Speicherkondensator umfaßt eine Speicherelektrode, die durch ein leitfähiges Material gebildet ist, welches durch eine in der Isolationsschicht ausgebildete Öffnung mit einem der störstellendiffundierten Bereiche verbunden ist, wobei sich die Speicherelektrode über die Feldisolationsschicht und die Gateelektrode erstreckt, sowie eine eine freigelegte Oberfläche der Speicherelektrode umgebende dielektrische Schicht und eine aus einem leitfähigen Material gefertigte Gegenelektrode, die die Speicherelektrode umgibt.
Die EP-A-0317 199, welche Stand der Technik gemäß Artikel 54(3)EPÜ darstellt, offenbart schließlich eine Schichtstruktur einer Speicherzelle für eine Speicheranordnung mit wahlfreiem Zugriff sowie ein Verfahren zur Herstellung derselben. Gemäß dieser Druckschrift umfaßt der Kondensator eine unterhalb der Gegenelektrode angeordnete Speichereleketrode, wobei beide Elektroden voneinander durch eine dielektrische Schicht getrennt sind.

Zusammenfassung der Erfindung

Der vorliegenden Erfindung liegt dementsprechend allgemein die Aufgabe zugrunde, ein Verfahren zur Herstellung einer dynamischen Speicheranordnung mit wahlfreiem Zugriff zu schaffen, bei dem die Nachteile der bekannten Techniken vermieden werden.
Insbesondere liegt der vorliegenden Erfindung die Aufgabe zugrunde, ein Verfahren zur Herstellung einer dynamischen Speicheranordnung mit wahifreiem Zugriff zu schaffen, mit dessen Hilfe eine weiter erhöhte Integrationsdichte erzielt werden kann.
Eine weitere Aufgabe der vorliegenden Erfindung besteht darin, ein Verfahren zur Herstellung einer dynamischen Speicheranordnung mit wahifreiem Zugriff zu schaffen, mit dem eine .ußerst große Erhöhung des Kapazitätswerts eines Ledungsspeicherkondensators erzielt werden kann, ohne die Integrationsdichte zu verringern.
Schließlich besteht eine weitere Aufgabe der vorliegenden Erfindung darin, ein Verfahren zur Herstellung einer dynamischen Speicheranordnung mit wahlfreiem Zugriff zu schaffen, wobei die dynamische Speicheranordnung mit wahlfreiem Zugriff mit Hilfe eines vereinfachten Verfahrens hergestellt werden kann.
Diese Aufgaben werden gemäß der vorliegenden Erfindung durch ein Verfahren zur Herstellung einer dynamischen Speicheranordnung mit wahlfreiem Zugriff nach Anspruch 1 gelöst.
Weitere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden anhand der folgenden ausführlichen Beschreibung, die im Zusammenhang mit der beigefügten Zeichnung zu lesen ist, offensichtlich.

Kurze Beschreibung der Zeichnung

Fig. 1 zeigt ein Schaltbild einer DRAM-Zelle,
Fig. 2 zeigt eine perspektivische Ansicht zur Erläuterung des Prinzips der vorliegenden Erfindung,
Fig. 3 zeigt eine Kennlinie, die eine Beziehung zwischen der Tiefe einer in einer Speicherelektrode ausgebildeten Vertiefung und einer Speicherkapazität darstellt,
Fig. 4 zeigt eine Längsquerschnittsansicht einer DRAM-Anordnung,
Fig. 5A zeigt eine Längsquerschnittsansicht eines DRAM, der zum Verständnis der vorliegenden Erfindung beiträgt,
Fig. 5B zeigt eine Längsquerschnittsansicht einer Variante des in Fig. 5A gezeigten DRAM,
Fig. 6A bis 6H zeigen Längsquerschnittsansichten von Verfahrensschritten zur Herstellung des in Fig. SA gezeigten DRAM,
Fig. 7a - 7F zeigen Ungsquerschnittsansichten von Verfahrensschritten zur Herstellung der in Fig. 5B gezeigten Variante,
Fig. 8 zeigt eine Draufsicht verschiedener Ausführungsbeispiele der vorliegenden Erfindung,
Fig. 9 zeigt eine Längsquerschnittsansicht eines zweiten Beispiels eines DRAM, der zum Verständnis der vorliegenden Erfindung beiträgt,
Fig. 10A - 10G zeigen Längsquerschnittsansichten von Verfährensschritten zur Herstellung des in Fig. 9 gezeigten zweiten Beispiels,
Fig. 11 zeigt eine Längsquerschnittsansicht eines dritten Beispiels eines DRAM, der zum Verständnis der vorliegenden Erfindung beiträgt,
Fig. 12A - 12I zeigen Längsquerschnittsansichten von Verfahrensschritten zur Herstellung des in Fig. 11 gezeigten dritten Beispiels,
Fig. 13A zeigt eine Längsquerschnittsansicht eines DRAM, der mit Hilfe eines ersten Verfahrens der vorliegenden Erfindung hergestellt worden ist,
Fig. 13B zeigt eine Längsquerschnittsansicht eines DRAM, der mit Hilfe einer Variante des erfindungsgemäßen ersten Verfahrens hergestellt worden ist.
Fig. 14A - 14I zeigen Längsquerschnittsansichten von Verfahrensschritten des erfindungsgemäßen ersten Verfahrens zur Herstellung des in Fig. 13A dargestellten DRAM,
Fig. 15 zeigt eine Längsquerschnittsansicht eines DRAM, der mit Hilfe eines zweiten Verfahrens der vorliegenden Erfindung hergestellt worden ist,
Fig. 16A - 16H zeigen Ungsquerschnittsansichten von Verfahrensschritten des erfindungsgemäßen zweiten Verfahrens zur Herstellung des in Fig. 15 gezeigten DRAM,
Fig. 17 zeigt eine Längsquerschnittsansicht eines DRAM, der mit Hilfe eines dritten Verfahrens der vorliegenden Erfindung hergestellt worden ist,
Fig. 18A - 18J zeigen Längsquerschnittsansichten von Verfahrensschritten des erfindungsgemäßen dritten Verfahrens zur Herstellung des in Fig. 17 gezeigten DRAM,
Fig. 19A und 19B zeigen Darstellungen zur Erläuterung bestimmter Vorteile eines mit Hilfe des erfindungsgemäßen Verfahrens hergestellten DRAM,
Fig. 20 zeigt eine Draufsicht auf einen gemäß der vorliegenden Erfindung hergestellten DRAM,
Fig. 21 zeigt eine Längsquerschnittsansicht des in Fig. 20 dargestellten DRAM, und
Fig. 22A - 22G zeigen Längsquerschnittsansichten von Verfahrensschritten zur Herstellung des in den Fig. 20 und 21 dargestellten DRAM.

Ausführliche Beschreibung

Unter Bezugnahme auf Fig. 1 beinhaltet eine DRAM-Zelle einen Transfertransistor T und einen Ladungs (Informations)-Speicherkondensator C. Der Transfertransistor wird zum Übertragen einer Ladung (Information) verwendet. Der Transfertransistor T ist durch einen n&spplus;-Metall-Isolator-Halbleiter-Transistor-FET (Feldeffekttransistor) oder einen Metalloxid-Halbleiter-Transistor gebildet. Der Speicherkondensator C wird zum Speichern einer Ladung verwendet, die von dem Transfertransistor T übertragen werden kann. Eine Speicherelektrode 16 des Speicherkondensators C ist mit einem Drain- oder Sourceanschluß des Transfertransistors T verbunden. Zwischen der Speicherelektrode 16 und einer Gegenelektrode 18 ist eine dielektrische Schicht vorgesehen. Eine Bitleitung BL1 bzw. eine Wortleitung WL1 ist mit einem Sourceanschluß bzw. einem Gateanschluß des Transfertransistors T verbunden.
Fig. 2 zeigt eine perspektivische Ansicht zur Erläuterung des Prinzips der vorliegenden Erfindung. Die Ladungsspeicherelektrode 16, die eine Elektrode eines Elektrodenpaars einer DRAM-Zelle darstellt, beinhaltet zwei n&spplus;-Polysiliziumschichten 16a (aus polykristallinem Silizium) und eine zwischen den gegenüberliegenden Polysiliziumschichten 16a angeordnete n&spplus;-Polysiliziumschicht 16b. Wie dargestellt ist, ist um die Seitenoberflächen der Speicherelektrode 16 eine Vertiefung 16b ausgebildet. Die Bezugszeichen L1 und L2 bezeichnen Längen jeder Speicherelektrode 16a. Das Bezugszeichen L3 bezeichnet eine Dicke jeder Polysiliziumschicht 16a, und das Bezugszeichen L4 bezeichnet eine Dicke der Polysiliziumschicht 16b. Der Buchstabe d bezeichnet eine Tiefe der Vertiefung 16c.
Es sei nun in der dargestellten Struktur angenommen, daß L1 = 1,2 um, L2 = 2,0 um und (L3 x 2) + LA = 0,5 um und daß das Vorhandensein der Vertiefung 16c vernachlässigt wird, d.h. die Speicherelektrode besitzt keine Vertiefung. In diesem Fall stellt die Speicherelektrode 16 einen dreidimensionalen Körper mit den Abmessungen 1,2 um x 2,0 um x 0,5 um dar. Des weiteren kann ein Flächenwert 5 von fünf Oberflächen, die zum Speichern einer Ladung beitragen, folgendermaßen berechnet werden:
S = 1,2 x 2 + (1,2 x 0,5 + 2 x 0,5) = 5,6 um².
Für den Fall, daß für die oben beschriebene Speicherelektrode mit der oben angegebenen Größe eine Isolationsschicht (dielektrische Schicht) mit einer Dicke von 7,5 mm (75 Å) und einer Dielektrizitätskonstange von 3,8 verwendet wird, beträgt die Kapazität des Speicherkondensators 25,1 fF.
Des weiteren sei angenommen, daß die oben beschriebene Speicherelektrode 16 eine Vertiefung besitzt, die eine Länge M von 0,15 um und eine Tiefe d zur Ausbildung des in Fig. 2 gezeigten Speicherkondensators besitzt.
Fig. 3 zeigt eine Kennlinie, die eine Beziehung zwischen der Speicherkapazität und der Tiefe der Vertiefung 16b wiedergibt. Über die Horizontalachse der Kennlinie ist die Tiefe der Vertiefung 16b und über die Vertikalachse die Kapazität des Speicherkondensators aufgetragen. Wie in Fig. 3 entnommen werden kann, beträgt die Speicherkapazität 25,1 fF, falls d = 0, d.h. falls keine Vertiefung vorhanden ist. Ist um sämtliche Seitenoberflächen des Speicherkondensators 16 herum eine Vertiefung 16b mit einer Tiefe von 0,3 um ausgebildet, beträgt die Speicherkapazität 37,5 fF. Das heißt, der zuletzt beschriebene Speicherkondensator besitzt im Vergleich zu dem zuerst beschriebenen Speicherkondensator eine um 49,4 % erhöhte Speicherkapazität. Der in Fig. 2 gezeigte Speicherkondensator besitzt lediglich eine Vertiefung 16c. Es ist jedoch offensichtlich, daß eine größere Anzahl von Vertiefungen die Kapazität des Speicherkondensators erhöht.
Nachfolgend wird unter Bezugnahme auf Fig. 4 ein bevorzugtes Verfahren zur Herstellung einer DRAM-Anordnung beschrieben.
Bezugnehmend auf Fig. 4 wird eine Oberfläche eines Silizium (Si)-Substrats 11 einer Wärmeoxidation mit Hilfe einer lokalen Oxidationstechnik unterworfen. Dadurch wird auf der Oberfläche des Si-Substrats 11 eine Feldoxidschicht 12 mit einer Dicke von näherungsweise 500 nm (5000 Å) ausgebildet. Nachfolgend wird eine (nicht gezeigte) Gateoxidschicht aus Siliziumdioxid (SiO&sub2;) mit einer Dicke von näherungsweise 20 nm (200 Å) ausgebildet, indem das Si-Substrat 11 dem Wärmeoxidationsverfahren unterzogen wird. Anschließend wird auf der gesamten Oberfläche des Si-Substrats 11 mit Hilfe einer (nachfolgend vereinfacht als CVD bezeichneten) chemischen Bedampfung eine Polysiliziumschicht mit einer Dicke von näherungsweise 300 nm (3000 Å) ausgebildet. Um einen niedrigen Widerstandswert der aufgedampften Polysiliziumschicht zu erzielen, wird Phosphor in die Polysiliziumschicht eindiffundiert. Alternativ kann durch CVD oder Niederdruck-CVD (LPCVD) eine störstellendodierte Polysiliziumschicht aufgedampft werden. Anschließend wird die Polysiliziumschicht mit dem niedrigen Widerstandswert einem Musterungsverfahren unterworfen, wodurch, wie in Fig. 4 gezeigt ist, Gateelektroden (Wortleitungen) WL1 und WL2 ausgebildet werden. Die Gateelektrode WL1 bildet eine Wortleitung der in Fig. 1 gezeigten Zelle, während die Gateelektrode WL2 eine benachbart zu der Wortleitung der Gatelektrode WL1 angeordnete Wortleitung darstellt. Anschließend wird in das Si-Substrat 11 ein gewünschtes Störstellenion, wie z.B. ein Arsen (As&spplus;)-Ion, mit einer Störstellenkonzentration von näherungsweise 1 x 10¹&sup5; cm&supmin;² und beispielsweise einer Energie von 70 keV injiziert. Während dieses Schrittes dienen die Wortleitungen WL1 und WL2 als Maskenschichten. Dadurch werden störstellendiffundierte n&spplus;-Bereiche 13 und 14 ausgebildet. Die störstellendiffundierten n&spplus;- Bereiche 13 und 14 dienen als Drain- bzw. Sourcebereich des in Fig. 1 gezeigten Transfertransistors T. Anschließend wird auf der gesamten Oberfläche des Si-Substrats 11 eine Isolationsschicht 15 durch CVD oder LPCVD ausgebildet. Die Isolationsschicht 15 besitzt beispielsweise eine Dicke von 100 nm (1000 Å) und ist aus Siliziumnitrid (Si&sub3;N&sub4;), Siliziumdioxid (SiO&sub2;) od.dgl. gefertigt. Anschließend wird auf die Isolationsschicht 15 mit Ausnahme eines Oberflächenabschnitts, an dem eine Öffnung 13a auszubilden ist, eine Abdecklackschicht aufgebracht. Nachfolgend wird das Si-Substrat 11 einem anisotropen Ätzverfahren, wie z.B. einem reaktiven Ionenätzverfahren (RIE), unterworfen, wodurch die in Fig. 4 gezeigte Öffnung 13a in der Isolationsschicht 15 ausgebildet wird.
Nachfolgend wird unter Bezugnahme auf die Fig. 5A, 5B, 6A bis 6H und 7 ein zum Verständnis der vorliegenden Erfindung hilfreiches erstes Beispiel beschrieben, wobei die den in den vorhergehenden Figuren dargestellten Elementen entsprechenden Elemente mit denselben Bezugszeichen versehen sind.
Eines der wesentlichen Merkmale des in Fig. 5A gezeigten Beispiels besteht darin, daß zwischen der Isolationsschicht 15 und der Speicherelektrode 26 ein Zwischenraum derart ausgebildet ist, daß er um die Speicherelektrode 26, welche von einer dielektrischen Schicht 27 umgeben ist, vorhanden ist. Der Zwischenraum ist mit einer Polysiliziumschicht ausgefüllt, die als Gegenelektrode 28 dient.
Die in Fig. 5A gezeigte DRAM-Zelle kann folgendermaßen hergestellt werden. Zunächst wird mit Hilfe einer Folge von Verfahrensschritten, die den zuvor unter Bezugnahme auf Fig. 4 beschriebenen Verfahrensschritten entsprechen, eine in Fig. 6A gezeigte Schichtstruktur ausgebildet. In Fig. 6A ist eine in Fig. 4 nicht dargestellte Gateoxidschicht 21 durch eine gestrichelte Linie angedeutet.
Wie in Fig. 6B dargestellt ist, wird nachfolgend auf die gesamte Oberfläche des Si- Substrats 11 eine Schicht 22 mit einer Dicke von näherungsweise 100 nm (1000 Å) durch CVD oder LPCVD aufgebracht. Das Aufbringen der Schichten 15 und 22 kann nacheinander durchgeführt werden. Es ist zu bemerken, daß die Schicht 22 aus einem Material besteht, welches sich von dem Material der Isolationsschicht 15 unterscheidet. Ist beispielsweise die Isolationsschicht 15 eine Si&sub3;N&sub4;-Schicht, kann als darauf ausgebildete Schicht 22 eine SiO&sub2;-Schicht verwendet werden. Alternativ kann als Schicht 22 eine Si&sub3;N&sub4;- Schicht verwendet werden, falls die Isolationsschicht 15 durch eine SiO&sub2;-Schicht gebildet ist. In der nachfolgenden Beschreibung wird angenommen, daß die Schicht 15 durch eine Si&sub3;N&sub4;-Schicht und die Schicht 22 durch eine SiO&sub2;&submin;Schicht gebildet ist.
Wie in Fig. 6C gezeigt ist, wird nachfolgend in der SiO&sub2;-Schicht 22 und der Si&sub3;N&sub4;-Schicht 15 eine Öffnung 23 mit Hilfe eines anisotropen Ätzvorgangs, wie z.B. eines reaktiven Ionenätzvorgangs (RIE), ausgebildet. Während dieses Schritts wird eine (nicht gezeigte) Abdecklackschicht als Maske verwendet. Die Öffnung dient als Kontaktloch, an dem der Drainbereich 13 elektrisch die mit Hilfe eines späteren Schritts ausgebildete Speicherelektrode 26 kontaktiert.
Danach wird durch CVD oder LPCVD auf die gesamte Oberfläche der SiO&sub2;-Schicht 22 mit der Öffnung 23 eine störstellendotierte, leitfähige Polysiliziumschicht mit einer Dicke von näherungsweise 100 nm (1000 Å) aufgebracht. Anschließend wird die Polysiliziumschicht einem Musterungsverfahren unterworfen. Dadurch wird, wie in Fig. 6D gezeigt ist, die Speicherelektrode 26 mit der dargestellten Längsquerschnittsform ausgebildet.
Wie in Fig. 6E gezeigt ist, wird durch isotropes Ätzen, bei dem das Si-Substrat 11 der Fig. 6D in eine Flüssigkeit mit Fluorwasserstoff (HF) getaucht wird, die SiO&sub2;-Schicht 22 vollständig entfernt. Die die Gateelektroden (Wortleitungen) WL1 und WL2 bedeckende Si&sub3;N&sub4;-Schicht 15 wird von der HF-Flüssigkeit nicht geätzt. Dabei ist zu beachten, daß zwischen der Isolationsschicht 15 und der Speicherelektrode 26 ein um die Speicherelektrode 26 verlaufender Zwischenraum 24&sub1; ausgebildet wird.
Anschließend wird die Speicherelektrode 26 dem Wärmeoxidationsverfahren unterworfen, wodurch die durch eine SiO&sub2;-Schicht gebildete dielektrische Schicht auf der freiliegenden Oberfläche der Speicherelektrode 26 ausgebildet wird, was in Fig. 6F gezeigt ist. Während dieses Schritts wird die Oxidationsatmosphäre vorzugsweise auf einen niedrigen Druck kleiner oder gleich 1330 Pa (10 torr) eingestellt. Bei diesen Bedingungen kann die dielektrische Schicht 27 gleichmaßig auf einem Oberflächenabschnitt der Speicherelektrode 26, der über den Zwischenraum 24&sub1; der Isolationsschicht 15 gegenüberliegt, ausgebildet werden. Anstelle der Ausbildung der SiO&sub2;-Schicht 27 kann durch LPCVD eine Si&sub3;N&sub4;- Schicht um die Speicherelektrode 26 aufgetragen werden.
Nach dem in Fig. 6F gezeigten Verfahrensschritt wird durch CVD oder LPCVD auf die gesamte Oberfläche des in Fig. 6F gezeigten Substrats 11 eine störstellendotierte Polysiliziumschicht mit einer Dicke von näherungsweise 150 nm (1500 Å) aufgedampft. Während dieses Verfahrensschrittes wird die Polysiliziumschicht vorzugsweise in einer Niederdruckatmosphäre mit einem Druck kleiner als ca. 133 Pa (1 torr) aufgedampft. Unter diesen Bedingungen kann die Polysiliziumschicht derart aufgebracht werden, daß sie den Zwischenraum 24i vollständig ausfüllt. Anschließend wird die Polysiliziumschicht einem Musterungsverfahren unterworfen, wodurch, wie in Fig. 60 gezeigt ist, die Polysiliziumschicht 28 ausgebildet wird. Die gemusterte Polysiliziumschicht 28 bildet die Gegenelektrode 28.
Wie in Fig. 6H gezeigt ist, wird nachfolgend durch CVD die Isolationsschicht 19, welche beispielsweise aus Phosphorsilikatglas (PSG) besteht, auf die gesamte Oberfläche des in Fig. 60 gezeigten Si-Substrats 11 aufgebracht. Danach wird mit Hilfe einer Photolithographytechnik das Kontaktfenster 14a für den Sourcebereich 14 ausgebildet. Schließlich wird durch Vakuumverdampfung und Photolithographie eine beispielsweise aus Aluminium (Al) bestehende Bitleitung 20 auf der Isolationsschicht 19 ausgebildet.
Fig. 5B zeigt eine Variante des in Fig. 5A dargestellten Beispiels. Ein wesentliches Merkmal der Variante besteht darin, daß eine Speicherelektrode 26a eine Vielaahl von Polysiliziumschichten 26a&sub1;, 26a&sub2;,..., 26an aufweist. Eine dielektrische Schicht 27a ist derart ausgebildet, daß sie eine freiliegende Oberfläche der Speicherelektrode 26a umgibt. Eine Gegenelektrode 28a ist um die Speichereleektrode 26a, auf deren Oberfläche die dieelektrische Schicht 27a aufgebracht ist, herum ausgebildet. Der Speicherkondensator der Variante besitzt eine größere Kapazität als das in Fig. 5A gezeigte Beispiel.
Die in Fig. 5B gezeigte DRAM-Zelle kann folgendermaßen hergestellt werden. Zunächst wird die in Fig. 6C gezeigte und zuvor beschriebene Struktur durch die in den Fig. 6A bis 6C dargestellten Verfahrensschritte hergestellt. Anschließend wird, wie in Fig. 7A gezeigt ist, durch CVD oder durch LPCVD eine störstellendotierte Polysiliziumschicht 26a&sub1; mit einer Dicke von näherungsweise 100 nm (1000 Å) auf einer SiO&sub2;-Schicht 22&sub1; aufgebracht. Wie in Fig. 7B gezeigt ist, wird auf die gesamte Oberfläche der Polysiliziumschicht 26a&sub1; nachfolgend durch CVD oder LPCVD eine SiO&sub2;-Schicht 222 mit einer Dicke von näherungsweise 100 nm (1000 Å) aufgebracht. Anschließend wird, wie in Fig. 7C gezeigt ist, in der SiO&sub2;-Schicht 222 eine Öffnung 23&sub1; durch einen reaktiven Ionenätzvorgang (RIE) ausgebildet, wobei ein CF&sub4;/H&sub2; enthaltendes Ätzgas verwendet wird. Die Polysiliziumschicht 26a&sub1; wird durch die Öffnung 23&sub1; freigelegt. Anschließend wird, wie in Fig. 7D gezeigt ist, durch CVD oder LPCVD eine Polysiliziumschicht 26a&sub2; mit einer Dicke von näherungsweise 100 nm (1000 Å) auf die gesamte Oberfläche der SiO&sub2;-Schicht 22&sub1; mit der Öffnung 23&sub1; aufgedampft. Wie in Fig. 7E gezeigt ist, wird danach in der Polysiliziumschicht 22&sub3; eine Öffnung ausgebildet. Die Kontaktstelle zwischen den Polysiliziumschichten 26a&sub2; und 26a&sub3; muß sich nicht notwendigerweise oberhalb des Drainbereiches 13 befinden. Die Kontaktstelle kann sich beispielsweise auch oberhalb der Gateelektrode WL1 befinden. Anschließend wird auf die gesamte Oberfläche der SiO&sub2;- Schicht 22&sub3; eine störstellendotierte Polysiliziumschicht 26a&sub3; aufgebracht. Auf diese Weise können n Siliziumschichten (Flossen) ausgebildet werden. Obwohl, wie in Fig. 7F gezeigt ist, drei Polysiliziumschichten 26a&sub1;, 26a&sub2; und 26a&sub3; ausgebildet sind, können auch zwei Schichten 26a&sub1; und 26a&sub2; ohne Ausbildung der Polysiliziumschicht 26a&sub3; ausgestaltet sein.
Anschließend werden die SiO&sub2;-Schichten 22&sub2; und 22&sub3; sowie die Polysiliziumschichten 26a&sub1;, 26a&sub2; und 26a&sub3; einem Musterungsverfahren, beispielsweise einem reaktiven Ionenätzverfahren (RIE), unterworfen, wobei eine (nicht gezeigte) Abdecklackschicht als Maske verwendet wird. Durch isotropes Ätzen, bei dem eine HF enthaltende Flüssigkeit verwendet wird, werden die verbleibenden Abschnitte der SiO&sub2;-Schichten nachfolgend vollständig entfernt. Dadurch wird die Speicherelektrode 26a mit der in Fig. 7F dargestellten Struktur ausgebildet. Wie in Fig. 7F gezeigt ist, ist zwischen der Isolationsschicht 15 und der untersten Schicht 26a&sub1; ein die Speicherelektrode 26a umgebender Zwischenraum 24&sub1; ausgebildet. Zudem sind jeweils zwischen den benachbarten Polysiliziumschichten Zwischenräume 24&sub2; und 24&sub3; ausgebildet, welche die Speicherelektrode 26a umgeben. Nachfolgend wird die gesamte freiliegende Oberfläche der Speicherelektrode 26a einem Wärmeoxidationsprozeß unterzogen, wodurch auf der Speicherelektrode 26a die dielektrische Schicht 27a ausgebildet wird. Die nachfolgenden Prozesse entsprechen denen für die in Fig. 6A gezeigte DRAM-Anordnung durchgeführten Prozesse. Die in Fig. 5B gezeigte Vielschichtstruktur kann auch mit Hilfe eines anderen Verfahrens, welches später unter Bezugnahme auf Fig. 10A bis 10G beschrieben wird, hergestellt werden.
Fig. 8 zeigt eine Draufsicht auf wesentliche Teile der in Fig. 5A sowie 5B gezeigten DRAM-Anordnungen. Die in Fig. 5A und 5B dargestellten Querschnittsansichten entsprechen Ansichten entlang der Linie VI-VI. In Fig. 8 sind diejenigen Elemente, die den in den vorhergehenden Figuren dargestellten Elementen entsprechen, mit denselben Bezugszeichen wie in den vorhergehenden Figuren versehen. Wie in Fig. 8 gezeigt ist, erstreckt sich die Speicherelektrode 26 über die Wortleitungen WL1 und WL2. Die Speicherelektrode 26 überlappt teilweise die Breite der Wortleitung WL1 sowie nahezu vollständig die Breite der Wortleitung WL2. Die Bezugszeichen 12a', 20', 23' und 26' entsprechen den Bezugszeichen 12a, 20, 23 und 26.
Nachfolgend wird unter Bezugnahme auf Fig. 9 ein zweites Beispiel beschrieben, welches zum Verständnis der vorliegenden Erfindung beiträgt. Ein wesentliches Merkmal einer Speicherelektrode 36 einer in Fig. 9 gezeigten DRAM-Zelle besteht darin, daß sich eine oberste Polysiliziumschicht höhenmäßig derart erstreckt, daß sie den Drainbereich 13 kontaktiert. Andere Polysiliziumschichten als die oberste Schicht kontaktieren einen sich höhenmäßig erstreckten Abschnitt der obersten Schicht.
Die in Fig. 9 gezeigte DRAM-Anordnung kann mit Hilfe der in Fig. 10A bis 10G gezeigten Schritte hergestellt werden. Zunächst wird eine in Fig. 10A gezeigte Struktur mit Hilfe von Verfahrensschritten hergestellt, die den zuvor unter Bezugnahme auf Fig. 5A beschriebenen Verfahrensschritten entsprechen. Nachfolgend werden, wie in Fig. 10B gezeigt ist, nacheinander eine SiO&sub2;-Schicht 32&sub1; mit einer Dicke von näherungsweise 100 nm (1000 Å), eine störstellendotierte Polysiliziumschicht 36&sub2; mit einer Dicke von näherungsweise 100 nm (1000 Å) und eine SiO&sub2;-Schicht 32&sub1; mit einer Dicke von näherungsweise 100 nm (1000 Å) aufgebracht. Das Aufbringen der zuvor beschriebenen Schichten kann durch CVD oder LPCVD erfolgen. Auf diese Weise kann eine Vielzahl von Polysiliziumschichten (Flossen) ausgebildet werden. Nachfolgend wird, wie in Fig. 10B gezeigt ist, auf der SiO&sub2;-Schicht 32&sub1; eine Abdecklackschicht 24 ausgebildet, welche nachfolgend einem Musterungsverfahren unterworfen wird. Anschließend werden die SiO&sub2;-Schichten 32&sub1; und 32&sub2;, die Polysiliziumschicht 36&sub1; sowie die Isolationsschicht 15 selektiv mit Hilfe eines anisotropen Ätzvorgangs, wie z.B. mit Hilfe von Ille, entfernt, wobei die Abdecklackschicht 24 als Maske verwendet wird. Während dieses Ätzvorganges wird für die SiO&sub2;-Schichten 32&sub1; und 32&sub2; sowie die Si&sub3;N&sub4;-Schicht 15 ein CF&sub4;/H&sub2; enthaltendes Ätzgas verwendet, während für die Polysiliziumschicht 36&sub1; CCL&sub4;/O&sub2; verwendet wird. Auf diese Weise wird eine Öffnung 23&sub2; ausgebildet. Wie in Fig. 11C gezeigt ist, wird nachfolgend auf die gesamte Oberfläche der SiO&sub2;-Schicht 32&sub2; durch CVD oder LPCVD eine störstellendotierte Polysiliziumschicht 36&sub2; mit einer Dicke von 100 nm (1000 Å) aufgebracht. Durch die Verwendung einer (nicht gezeigten) Abdecklackschicht als Maske werden, wie in Fig. 10D gezeigt ist, die Polysiliziumschicht 36&sub2;, die SiO&sub2;- Schicht 32&sub2; und die Polysiliziumschicht 36&sub1; nachfolgend durch anisotropes Ätzen, wie z.B. RIE, einem Musterungsverfahren unterworfen. Durch isotropes Ätzen werden nachfolgend die verbliebenen Abschnitte der SiO&sub2;-Schichten 32&sub2; und 32&sub2; vollständig entfernt, wobei eine Fluorwasserstoff (HF) enthaltende Flüssigkeit verwendet wird. Dadurch wird die Speicherelektrode 36 mit der in Fig. 10E gezeigten Struktur ausgebildet. Die untere Schicht 36&sub1; ist mit einem sich höhenmäßig erstreckenden Abschnitt 36' der oberen Schicht 36&sub2; verbunden. Zwischen der unteren Schicht 36&sub1; und der Isolationsschicht 15 ist ein die Speicherelektrode 36 umgebender Zwischenraum 34&sub1; ausgebildet. Zwischen den Schichten 36&sub1; und 36&sub2; ist zudem ein die Speicherelektrode 36 umgebender Zwischenraum 34&sub2; ausgebildet. Ist die Isolationsschicht 15 durch eine SiO&sub2;-Schicht und sind die Schichten 36&sub1; und 36&sub2; durch Si&sub3;N&sub4;-Schichten gebildet, wird mit Phosphorsäure (PH&sub3;PO&sub4;) geätzt. Anschließend wird die gesamte Oberfläche der Speicherelektrode 36 einem Wärmeoxidationsverfahren unterzogen, wodurch, wie in Fig. 10F gezeigt ist, auf der Speicherelektrode 36 die dielektrische Schicht 37 ausgebildet wird. Wie in Fig. 10G gezeigt ist, wird nachfolgend auf das in Fig. 10F gezeigte Si-Substrat 11 eine störstellendotierte Polysiliziumschicht 38 aufgebracht, welche danach einem Musterungsverfahren unterzogen wird. Dadurch wird die Gegenelektrode 38 ausgebildet. Bei dem Aufbringen der Polysiliziumschicht 38 können die Zwischenräume 34&sub1; und 34&sub2; vollständig dadurch ausgefüllt werden, daß die Schicht in einer Niederdruckatmosphäre bei einem Druck kleiner als 1330 Pa (10 torr) wächst. Nachfolgend wird auf der gesamten Oberfläche des Si-Substrats 11 die beispielsweise aus Phosphorsilikatglas bestehende Isolationsschicht 19 ausgebildet, und das Kontaktfenster 14a wird durch CVD und Photolithographie ausgestaltet. Abschließend wird durch Vakuumbedampfung und eine Photolithographietechnik auf der Isolationsschicht 19 die beispielsweise aus Aluminium (Al) bestehende Bitleitung ausgebildet.
Nachfolgend wird unter Bezugnahme auf Fig. 11 ein drittes Beispiel beschrieben, welches zum Verständnis der vorliegenden Erfindung beiträgt. Ein wesentliches Merkmal einer Speicherelektrode 46 des in Fig. 11 gezeigten Beispiels besteht darin, daß eine obere Polysiliziumschicht von benachbarten Schichten direkt auf einer unteren Polysiliziumschicht der benachbarten Schichten oberhalb des Drainbereiches 13 angeordnet ist. Dieses Merkmal unterscheidet sich von dem Merkmal des zweiten Beispiels.
Die in Fig. 11 gezeigte DRAM-Zelle kann mit Hilfe der in Fig. 12A bis 12I gezeigten Schritte hergestellt werden. Zunächst wird eine in Fig. 12A gezeigte Struktur mit Hilfe von Prozessen hergestellt, die den zuvor unter Bezugnahme auf Fig. 4 beschriebenen Prozessen entsprechen. Wie in Fig. 12B gezeigt ist, wird nachfolgend durch CVD oder LPCVD eine SiO&sub2;-Schicht 42&sub1; mit einer Dicke von näherungsweise 100 nm (1000 Å) auf die gesamte Oberfläche der Isolationsschicht 15 aufgeddmpft, wie es bereits zuvor unter Bezugnahme auf Fig. 68 beschrieben worden ist. Anschließend wird eine Öffnung 23&sub5; mit Hilfe eines Prozesses ausgestaltet, der dem zuvor unter Bezugnahme auf Fig. 6C beschriebenen Prozeß entspricht. Danach wird, wie in Fig. 12D gezeigt ist, durch CVD oder LPCVD auf die gesamte Oberfläche der Isolationsschicht 15 mit der Öffnung 23&sub5; eine störstellendotierte Polysiliziumschicht 46&sub1; aufgedampft. Die Polysiliziumschicht 46&sub1; besitzt beispielsweise eine Dicke von 100 nm (1000 Å). Nachfolgend wird, wie in Fig. 12D gezeigt ist, auf die gesamte Oberfläche der Polysiliziumschicht 46&sub1; eine SiO&sub2;-Schicht 42&sub2; durch CVD oder LPCVD aufgebracht. Die SiO&sub2;-Schicht 422 besitzt eine nahezu der Dicke der Polysiliziumschicht 46&sub1; entsprechende Dicke. Danach wird, wie in Fig. 12E gezeigt ist, durch reaktives lonenätzen (RIE) in der SiO&sub2;-Schicht 42&sub2; eine Öffnung 23&sub6; ausgebildet, wobei ein CF&sub4;/H&sub2;-Gas verwendet wird. Die Unterseite der Öffnung 236 bildet die Oberfläche der Polysiliziumschicht 46&sub1;. Wie in Fig. 12F gezeigt ist, wird durch CVD oder LPCVD nachfolgend auf die gesamte Oberfläche der SiO&sub2;-Schicht 42&sub2; eine störstellendotierte Polysiliziumschicht 46&sub2; mit einer Dicke von näherungsweise 100 nm (1000 Å) aufgedampft.
Wie in Fig. 12G gezeigt ist, werden nachfolgend die SiO&sub2;-Schichten 42&sub1; und 42&sub2; sowie die Polysiliziumschichten 46&sub1; und 46&sub2; einem Musterungsverfahren durch reaktives Ionenätzen (RIE) unterzogen, wobei eine (nicht gezeigte) Abdecklackschicht als Maske verwendet wird. Wie in Fig. 12H gezeigt ist, wird anschließend ein verbliebener Abschnitt der SiO&sub2;- Schichten vollständig durch isotropes Ätzen entfernt, wobei eine HF enthaltende Flüssigkeit verwendet wird. Dadurch wird die Speicherelektrode 46 mit der in Fig. 12H gezeigten Struktur ausgebildet. Wie gezeigt ist, ist zwischen der Isolationsschicht 15 und der unteren Polysiliziumschicht 46&sub1; ein die Speicherelektrode 46 umgebender Zwischenraum 44&sub1; ausgebildet. Des weiteren ist zwischen den Schichten 46&sub1; und 46&sub2; ein die Speicherelektrode 46 umgebender Zwischenraum 44&sub2; ausgebildet. Anschließend wird die gesamte freiliegende Oberfläche der Speicherelektrode 46 einem Wärmeoxidationsprozeß unterzogen, wodurch auf der Speicherelektrode 46 die in Fig. 12I gezeigte dielektrische Schicht 47 ausgebildet wird. Die nachfolgenden Schritte entsprechen denjenigen Schritten, die bei der in Fig. 5A gezeigten DRAM-Zelle durchgeführt worden sind, wodurch eine Gegenelektrode 48, die Isolationsschicht 19 und Bitleitung 20 ausgebildet werden.
Fig. 13A zeigt einen mit Hilfe eines ersten Verfahrens gemäß der vorliegenden Erfindung hergestellten DRAM, der einer Abwandlung des in Fig. 5A gezeigten ersten Beispiels entspricht. Eines der wesentlichen Merkmale der vorliegenden Erfindung besteht darin, daß eine Speicherelektrode 126 durch eine Polysiliziumschicht 226 und eine Polysiliziumschicht 326 derart gebildet wird, daß an beiden Seiten des Längsquerschnitts der Speicherelektrode 126 abgestufte Abschnitte ausgebildet werden. Die abgestuften Abschnitte tragen im Vergleich zu dem in Fig. 5A gezeigten ersten Beispiel zu einer weiteren Erhöhung der Kapazität des Speicherkondensators bei.
Die in Fig. 13A dargestellte DRAM-Zelle wird durch das folgende Herstellungsverfahren hergestellt. Zunächst wird die in Fig. 14 gezeigte Schichtstruktur mit Hilfe von Prozessen hergestellt, die den zuvor unter Bezugnahme auf Fig. 5A beschriebenen Prozessen entsprechen. Nachfolgend wird mit Hilfe eines Prozesses, der dem zuvor unter Bezugnahme auf Fig. 6B beschriebenen Prozeß entspricht, auf der gesamten Oberfläche der Si&sub3;N&sub4;-Schicht 15 eine SiO&sub2;-Schicht 122 ausgebildet. Durch CVD oder LPCVD wird, wie in Fig. 14C gezeigt ist, auf die gesamte Oberfläche der SiO&sub2;-Schicht 122 eine störstellendotierte Polysiliziumschicht 226 mit einer Dicke von näherungsweise 100 nm (1000 Å) aufgedarnpft. Durch RIE wird anschließend die Polysiliziumschicht 226 selektiv entfernt, wobei eine (nicht gezeigte) Abdecklackschicht als Maske verwendet wird. Auf diese Weise wird in der Polysiliziumschicht 226 eine Öffnung 123&sub1; ausgebildet, die breiter als der n&spplus;-störstellendiffundierte Bereich des Drainbereichs 13 ist. Die Polysiliziumschicht 226 wird zur Ausbildung abgestufter Abschnitte an beiden Seiten des Längsquerschnitts der Speicherelektrode 126 verwendet. Obwohl, wie zuvor beschrieben worden ist, die Polysiliziumschicht 226 eine Dicke von näherungsweise 100 nm (1000 Å) besitzt, kann die Polysiliziumschicht 226 auch mit einer Dicke von näherungsweise 200 nm (2000 Å) ausgebildet werden. In diesem Fall wird auf die Polysiliziumschicht 226 ein Laserstrahl gerichtet, um darauf konvexe Abschnitte und Vertiefungsabschnitte auszubilden.
Wie in Fig. 14D gezeigt ist, wird durch anisotropes Ätzen, wie z.B. RIE, bei dem eine (nicht gezeigte) Abdecklackschicht verwendet wird, eine Öffnung 123&sub2; ausgebildet, die die SiO&sub2;-Schicht 122 und die Si&sub3;N&sub4;-Schicht 15 durchdringt. Die Öffnung 123&sub2; dient als ein Kontaktioch, an dem ein elektrischer Kontakt zwischen der Speicherelektrode 126 und dem Drainbereich 13 stattfindet. Wie in Fig. 14E gezeigt ist, wird durch CVD oder LPCVD anschließend auf die gesamte Oberfläche des in Fig. 14D gezeigten Substrats 11 eine störstellendotierte Polysiliziumschicht 326 mit einer Dicke von näherungsweise 100 nm (1000 Å) aufgedampft und anschließend einem Musterungsprozeß unterzogen. Danach wird durch isotropes Ätzen, bei dem eine HF enthaltene Flüssigkeit verwendet wird, die SiO&sub2;-Schicht 122 vollständig entfernt, so daß die Speicherelektrode 126 mit dem in Fig. 14F dargestellten Längsquerschnitt ausgebildet wird. Wie gezeigt ist, ist zwischen der Isolationsschicht 15 und der Speicherelektrode 126 ein die Speicherelektrode 126 umgebender Zwischenraum 54 ausgebildet. Durch den zuvor beschriebenen Ätzschritt wurde die Si&sub3;N&sub4;-Schicht 15 nicht mit Hilfe der HF enthaltenen Flüssigkeit geätzt.
Anschließend wird eine freiliegende Oberfläche der Speicherelektrode 126 einem Wärmeoxidationsverfahren unterzogen, wodurch, wie in Fig. 14G gezeigt ist, eine die Speicherelektrode 126 umgebende dielektrische Schicht 127 ausgebildet wird. Anschließend wird auf die gesamte Oberfläche des in Fig. 14G gezeigten Substrats 11 eine störstellendotierte Polysiliziumschicht 128 aufgebracht und anschließend einem Musterungsprozeß unterzogen. Auf diese Weise wird die Gegenelektrode 128 ausgebildet. Wie in Fig. 14I gezeigt ist, wird abschließend durch CVD oder LPCVD die Isolationsschicht 119, welche beispielsweise aus PSG besteht, auf der gesamten Oberfläche des Si-Substrats 11 ausgebildet, und die aus A1 bestehende Bitleitung 120 wird danach durch Vakuumbedampfung sowie eine Photolithographietechnik auf der Isolationsschicht 119 ausgestaltet.
Fig. 13B zeigt eine Variante des in Fig. 13A dargestellten DRAM. Eines der wesentlichen Merkmale der Variante besteht darin, daß eine Speicherelektrode 126a mit einer Vielzahl von übereinandergeschichteten Polysiliziumschichten ausgebildet ist. Die unterste Polysiliziumschicht besitzt an beiden Seiten des Längsquerschnitts der Speicherelektrode 126 abgestufte Abschnitte. Die abgestuften Abschnitte können durch eine Polysiliziumschicht 226a gebildet werden.
Die in Fig. 13B gezeigte DRAM-Zelle wird durch dasselbe Verfahren hergestellt, wie es zuvor unter Bezugnahme auf Fig. 7A bis 7F beschrieben worden ist, jedoch mit der Ausnahme, daß vor der Ausbildung der in Fig. 7A gezeigten Polysiliziumschicht 26a&sub1; die Polysiliziumschicht 226a auf der SiO&sub2;-Schicht 22&sub1; ausgebildet und darin eine Öffnung ausgestaltet wird, wie es durch den in Fig. 14C dargestellten Schritt gezeigt ist.
Fig. 15 zeigt einen DRAM, der mit Hilfe eines zweiten erfindungsgemäßen Verfahrens hergestellt worden ist. Der in Fig. 15 gezeigte DRAM entspricht einer Abwandlung des in Fig. 9 gezeigten zweiten Beispiels. Zunächst wird die in Fig. 16A gezeigte Schichtstruktur, die der in Fig. 14A gezeigten Schichtstruktur entspricht, ausgebildet. Nachfolgend wird durch CVD oder LPCVD eine SiO&sub2;-Schicht 132 mit einer Dicke von näherungsweise 100 nm (1000 Å) auf der gesamten Oberfläche der Si&sub3;N&sub4;-Schicht 15 ausgebildet. Wie in Fig. 16B gezeigt ist, wird danach durch CVD oder LPCVD auf die gesamte Oberfläche der SiO&sub2;-Schicht 132 eine störstellendotierte Polysiliziumschicht 236 mit einer Dicke von näherungsweise 100 nm (1000 Å) aufgedampft und anschließend durch RIE selektiv entfernt, so daß eine Öffnung 133&sub1; ausgebildet wird, die breiter als der Drainbereich 13 ist. Wie in Fig. 16C gezeigt ist, wird nachfolgend durch CVD oder LPCVD auf die gesamte Oberfläche des Substrats 11 eine störstellendotierte Polysiliziumschicht 336&sub2; mit einer Dicke von näherungsweise 100 nm (1000 Å) aufgedampft. Wie in Fig. 16C gezeigt ist, wird anschließend durch CVD oder LPCVD eine SiO&sub2;-Schicht 132&sub2; mit einer Dicke von 100 nm (1000 Å) auf der gesamten Oberfläche der Polysiliziumschicht 336&sub1; ausgebildet. Der Schritt zur Ausbildung der aus der Polysiliziumschicht 336&sub1; und der SiO&sub2;-Schicht 132&sub1; bestehenden Zweischichtstruktur kann, falls gewünscht, wiederholt ausgeführt werden.
Nachfolgend wird auf der gesamten Oberfläche der SiO&sub2;-Schicht 132&sub1; eine Abdecklackschicht 124 ausgebildet, die danach einem Musterungsverfahren unterzogen wird. Nachfolgend werden die SiO&sub2;-Schicht 132&sub2;, die Polysiliziumschicht 336&sub1;, die SiO&sub2;- Schicht 132&sub2; und die Si&sub3;N&sub4;-Schicht 15 selektiv durch anisotropes Ätzen, wie z.B. RIE, geätzt, wobei die Abdecklackschicht 124 als Maske verwendet wird. Während des Ätzprozesses wird für das Ätzen der SiO&sub2;-Schichten 132&sub2; und 132&sub2; sowie der Si&sub3;N&sub4;- Schicht 15 ein CF&sub4;/H&sub2; enthaltendes Ätzgas verwendet, während für das Ätzen der Polysiliziumschicht 336&sub1; ein CCl&sub4;/O&sub2; enthaltendes Ätzgas verwendet wird. Auf diese Weise wird die in Fig. 16D gezeigte Öffnung 132&sub2; ausgebildet, die die zuvor beschriebenen übereinandergeschichteten Schichten durchdringt. Wie in Fig. 16D gezeigt ist, wird anschließend auf die gesamte Oberfläche der SiO&sub2;-Schicht 132&sub2;, mit der Öffnung 133&sub2; eine störstellendotierte Polysiliziumschicht 336&sub2; mit einer Dicke von näherungsweise 100 nm (1000 Å) aufgebracht. Nachfolgend werden die Polysiliziumschicht 336&sub2;, die SiO&sub2;-Schicht 132&sub2; und die Polysiliziumschichten 336&sub1; und 236 durch anisotropes Ätzen, wie z.B. RIE, einem Musterungsverfahren unterzogen, wobei eine (nicht gezeigte) Abdecklackschicht verwendet wird. Auf diese Weise wird die in Fig. 16E dargestellte Schichtstruktur erhalten.
Durch isotropes Ätzen, bei dem eine HF enthaltende Flüssigkeit verwendet wird, werden als nächstes die übriggebliebenen Abschnitte der SiO&sub2;-Schichten 132&sub1; und 132&sub2; vollständig entfernt, so daß die Speicherelektrode 136 mit der in Fig. 16F dargestellten Schichtstruktur ausgebildet wird. Wie dargestellt ist, ist zwischen der Si&sub3;N&sub4;-Schicht 15 und der unteren aus den Schichten 236 und 336&sub1; bestehenden Polysiliziumschicht ein Zwischenraum 641 ausgebildet, der die Speicherelektrode 136 umgibt. Zwischen den Polysiliziumschichten 64&sub1; und 64&sub2; ist ein die Speicherelektrode 136 umgebender Zwischenraum 642 ausgebildet. Während des zuvor beschriebenen Ätzschrittes wird die Si&sub3;N&sub4;-Schicht, die die Gateelektrode WL1 und WL2 gegenüber der Polysiliziumschicht 336&sub1; isoliert, nicht geätzt. Ist die Isolationsschicht 15 eine SiO&sub2;-Schicht und sind die Isolationsschichten 132&sub1; und 132&sub2; Si&sub3;N&sub4;-Schichten, wird Ätzen mit Phosphorsäure (PH&sub3;PO&sub4;) eingesetzt.
Anschließend wird die freiliegende Oberfläche der Speicherelektrode 136 einem Wärmeoxidationsprozeß unterzogen, wodurch eine die Speicherelektrode 136 umgebende dielektrische Schicht 137 ausgebildet wird. Durch die zuvor beschriebenen Prozesse werden anschließend (in der folgenden Reihenfolge) eine Gegenelektrode 138, die Isolationsschicht 119 und die Bitleitung 120 ausgebildet. Fig. 16H zeigt die mit Hilfe des zuvor beschriebenen Verfahrens hergestellte DRAM-Zelle. Die in Fig. 16H gezeigte DRAM-Zelle besitzt einen Speicherkondensator mit einer größeren Kapazität als die in Fig. 9 gezeigte Zelle.
Nachfolgend wird unter Bezugnahme auf Fig. 17 ein DRAM beschrieben, der mit Hilfe eines dritten erfindungsgemäßen Verfahrens hergestellt worden ist. Der in Fig. 17 dargestellte DRAM entspricht einer Abwandlung des in Fig. 11 gezeigten dritten Beispiels. Ein wesentliches Merktnal des in Fig. 17 dargestellten DRAM besteht ebenfalls darin, daß eine Speicherelektrode 146 auf beiden Seiten ihres Längsquerschnitts abgestufte Abschnitte besitzt. Daher besitzt ein Speicherkondensator des in Fig. 17 dargestellten DRAM eine größere Kapazität als der Speicherkondensator des in Fig. 11 gezeigten dritten Beispiels.
Der in Fig. 17 dargestellte DRAM wird mit Hilfe des folgenden Herstellungsverfahrens hergestellt. Zunächst wird die in Fig. 18A dargestellte Struktur mit Hilfe derselben Prozeßschritte ausgebildet, die zuvor mit Bezugnahme auf Fig. 4 beschrieben worden sind. Als nächstes wird durch CVD oder LPCVD auf die gesamte Oberfläche der Si&sub3;N&sub4;-Schicht 15 eine SiO&sub2;-Schicht 142&sub1; aufgedampft. Nachfolgend wird durch CVD oder LPCVD auf die gesamte Oberfläche der SiO&sub2;-Schicht 142&sub2; eine störstellendotierte Polysiliziumschicht 246 mit einer Dicke von näherungsweise 100 nm (1000 Å) aufgebracht. Danach wird, wie in Fig. 188 gezeigt ist, die Polysiliziumschicht 246 selektiv durch Ille entfernt, wobei eine (nicht gezeigte) Abdecklackschicht verwendet wird, so daß eine Öffnung 143&sub1; ausgebildet wird. Die in der Polysiliziumschicht 246 ausgebildete Öffnung ist breiter als der Drainbereich 13. Anschließend werden durch anisotropes Ätzen, wie z.B. RIE, die SiO&sub2;-Schicht 142&sub1; und die Si&sub3;N&sub4;-Schicht 15 selektiv entfernt, wobei eine (nicht gezeigte) Abdecklackschicht verwendet wird, so daß, wie in Fig. 18C gezeigt ist, eine Öffnung 143&sub2; ausgebildet wird. Während dieses Ätzschrittes wird ein CF&sub4;/H&sub2; enthaltendes Ätzgas verwendet. Wie in Fig. 18D gezeigt ist, wird nachfolgend durch CVD oder LPCVD auf die gesamte Oberfläche des in Fig. 18D gezeigten Si-Substrats eine störstellendotierte Polysiliziumschicht 346&sub1; mit einer Dicke von näherungsweise 100 nm (1000 Å) aufgedampft. Wie in Fig. 18D gezeigt ist, wird nachfolgend auf die gesamte Oberfläche der Polysiliziumschicht 346&sub1; eine SiO&sub2;-Schicht 142&sub2; durch CVD oder LPCVD aufgebracht. Wie in Fig. 18E gezeigt ist, wird danach durch RIE eine Öffnung 1433 in der SiO&sub2;-Schicht 142&sub2; ausgebildet, wobei ein CF&sub4;/H&sub2; enthaltendes Ätzgas verwendet wird. Dabei wird die Polysiliziumschicht 346&sub1; teilweise durch die Öffnung 1433 freigelegt. Wie in Fig. 18F gezeigt ist, wird anschließend durch CVD oder LPCVD eine störstellendotierte Polysiliziumschicht 346&sub2; mit einer Dicke von näherungsweise 100 nm (1000 Å) auf die gesamte Oberfläche der SiO&sub2;-Schicht 142&sub2; mit der Öffnung 143&sub3; aufgebracht, und die Ausbildung der Öffnung 143&sub3; kann, falls gewünscht, wiederholt durchgeführt werden. Wie in Fig. 186 gezeigt ist, werden die Polysiliziumschicht 346&sub2;, die SiO&sub2;-Schicht 142&sub2; sowie die Polysiliziumschichten 346&sub1; und 246 nachfolgend durch RIE einem Musterungsprozeß unterzogen. Durch isotropes Ätzen, bei dem eine HF enthaltende Flüssigkeit verwendet wird, werden anschließend die verbliebenen Abschnitte der SiO&sub2;-Schichten 142&sub1; und 142&sub2; vollständig entfernt. Auf diese Weise wird die Speicherelektrode 146 mit dem in Fig. 18H dargestellten Längsquerschnitt, der konvexe Abschnitte sowie Vertiefungsabschnitte aufweist, ausgebildet. Wie dargestellt ist, ist zwischen der Isolationsschicht 15 und der unteren Polysiliziumschicht, die aus den Schichten 246 und 346&sub1; besteht, ein die Speicherelektrode 146 umgebender Zwischenraum 84&sub1; ausgebildet. Des weiteren ist zwischen den benachbarten oberen und unteren Schichten ein die Speicherelektrode 146 umgebender Zwischenraum 842 ausgebildet. Während des Ätzschrittes werden die aus Si&sub3;N&sub4; bestehenden Gateelektroden WL1 und WL2 nicht geätzt. Anschließend wird die freiliegende Oberfläche der Speicherelektrode 146 einem Wärmeoxidationsprozeß unterzogen, wodurch, wie in Fig. 22E gezeigt ist, eine die Speicherelektrode 146 umgebende dielektrische Schicht 147 ausgebildet wird. Nachfolgend wird auf die gesamte Oberfläche des in Fig. 18I gezeigten Substrats eine störstellendotierte Polysiliziumschicht 148 aufgebracht und danach einem Musterungsschritt unterzogen. Abschließend werden die Isolationsschicht 119 und die Bideitung 120 ausgebildet.
Fig. 19A und 19B zeigen Ansichten zur Erläuterung eines zusätzlichen Vorteils, der mit Hilfe der erfindungsgemäßen Verfahren erzielt werden kann. Das Bezugszeichen X1 bezeichnet eine Schicht des Speicherkondensators, und das Bezugszeichen X2 bezeichnet einen Mittelabschnitt davon. Fig. 19A bezieht sich auf die in der Fig. 4 dargestellte DRAM-Anordnung, während sich Fig. 19B auf die mit Hilfe der erfindungsgemäßen Verfahren hergestellten DRAMs bezieht. Bei der in Fig. 4 gezeigten DRAM-Anordnung werden die Vertiefungen 10c durch Ätzen der n&spplus;-Polysiliziumschichten ausgebildet. Daher sind die Entfernungen a, b, c und d zwischen den Enden der Schicht und den Enden des Mittelabschnitts zwangsläufig gleichgroß, d.h. a = b = c = d. Abhängig von dem Musterungsprozeß kann jedoch andererseits die Form der Schicht der Speicherelektrode sowie die Position der für die Verbindung der Schichten der Speicherelektrode vorgesehenen Öffnung verändert werden. Daher können beliebige Entfernungen a, b, c und d erreicht werden. Das heißt a ≠ b ≠ c ≠ d. Dieser Vorteil kann auch mit Hilfe eines nachfolgend beschriebenen Verfahrens erzielt werden. Des weiteren kann der Wert für X2 gemäß Fig. 19B kleiner gemacht werden als X2 im Falle von Fig. 19A. Das heißt, daß eine größere Kapazität des Speicherkondensators erzielt werden kann. Des weiteren kann der Zwischenraum durch vollständiges Entfernen der SiO&sub2;-Schichten gebildet werden, so daß die Tiefen der Zwischenräume mit hoher Genauigkeit gesteuert werden können.
Nachfolgend wird unter Bezugnahme auf Fig. 20, 21 und 22A bis 22G ein Verfahren gemaß der vorliegenden Erfindung beschrieben. Eines der wesentlichen Merkmale dieses Verfahrens besteht darin, daß Speicherkondensatoren benachbarter DRAM-Zellen teilweise einander überlappend ausgebildet sind. Die daraus resultierende Struktur besitzt den vorteilhaften Effekt, daß ein Trennen der Bitleitung zwischen benachbarten Wortleitungen vermieden wird. Wie zuvor beschrieben worden ist, erstreckt sich die Polysiliziumschicht des Speicherkondensators über die Wortleitungen, die von der Isolationsschicht umgeben werden. In einer Schichtstruktur, die eine Isolationsschicht und. eine Bitleitung enthält, würde daher zwischen den benachbarten Wortleitungen ein abgestufter Abschnitt ausgebildet werden. Der abgestufte Abschnitt wird größer, da der Speicherkondensator durch eine größere Anzahl von Polysiliziumschichten gebildet ist. Ein derartiger abgestufter Abschnitt kann zu einem Abtrennen der Bitleitung führen. Das vorliegende Verfahren kann wirkungsvoll das Auftreten dieses ungewünschten abgestuften Abschnitts vermeiden.
Fig. 20 zeigt eine Draufsicht auf einen wesentlichen Abschnitt eines gemaß dem vorliegenden Verfahren hergestellten DRAM, und Fig. 21 zeigt eine Längsquerschnittsansicht entlang der in Fig. 20 dargestellten Linie XXVII-XXVII. Wie in diesen Figuren gezeigt ist, überlappt eine Polysiliziumschicht 356a, die sich über die Wortleitung WL2 einer aus der Polysiliziumschicht 356a und einer weiteren Polysiliziumschicht 366a bestehenden Speicherelektrode erstreckt, über eine Gegenelektrode 158 eine Polysiliziumschicht 366b, die sich über eine Wortleitung WL3 einer Speicherelektrode erstreckt, die benachbart zu der ersten Speicherelektrode angeordnet ist und aus der Polysiliziumschicht 366b und einer weiteren Polysiliziumschicht 356b besteht. Mit Hilfe dieser Struktur kann das Auftreten eines abgestuften Abschnitts in einer über die beiden Zellen verlaufenden Bitleitung 120 vermieden werden.
Die in Fig. 20 und 21 gezeigte Struktur wird durch das nachfolgend unter Bezugnahme auf Fig. 22A bis 22G beschriebene Verfahren hergestellt.
Unter Bezugnahme auf Fig. 22A wird die Oberfläche des Si-Substrats 11 durch eine lokale Oxidationstechnik einem Wärmeoxidationsprozeß unterzogen, so daß die Feldoxidschicht 21 mit einer Dicke von näherungsweise 500 nm (5000 Å) ausgebildet wird. Nachfolgend wird eine Gateoxidschicht 21 mit einer Dicke von näherungsweise 20 nm (200 Å) ausgebildet, in dem das Si-Substrat 11 einem Wärmeoxidationsprozeß unterzogen wird. Durch CVD und LPCVD wird anschließend auf die gesamte Oberfläche des Si-Substrats 11 eine Polysiliziumschicht mit einer Dicke von näherungsweise 300 nm (3000 Å) aufgedampft. Um die Polysiliziumschicht mit einem niedrigen Widerstand zu erhalten, wird in die Polysiliziumschicht ein Phosphorion eindiffundiert. Anschließend wird die Polysiliziumschicht mit dem niedrigen Widerstand einem Musterungsprozeß unterzogen, wodurch die in Fig. 22A gezeigten Gateelektroden (Wortleitungen) WL1 bis WL4 ausgebildet werden. Anschließend wird ein As&spplus;-Ion in das Si-Substrat 11 mit einer Störstellenkonzentration von näherungsweise 1 x 10 cm und einer Energie von 70 keV injiziert. Während dieses Schrittes werden die Wortleitungen WL1 bis WL4 als Maskenschichten verwendet. Auf diese Weise werden in dem Si-Substrat 11 Drainbereiche 13a und 13b sowie Sourcebereiche 14a und 14b ausgebildet.
Wie in Fig. 22B gezeigt ist, werden als nächstes durch CVD oder LPCVD nacheinander eine Si&sub3;N&sub4;-Schicht 15 und eine SiO&sub2;-Schicht 152 aufgedampft. Die Si&sub3;N&sub4;-Schicht 15 kann eine Dicke von näherungsweise 100 nm (1000 Å) besitzen, und die SiO&sub2;-Schicht 152 kann eine Dicke von näherungsweise 100 nm (1000 Å) besitzen. Durch eine herkömmliche Photolithographietechnik werden anschließend, wie in Fig. 22B gezeigt ist, Kontaktlöcher 163a und 163b ausgebildet, so daß die Drainbereiche 13a und 13b freigelegt werden. Nachfolgend wird durch CVD oder LPCVD auf die gesamte Oberfläche des Si-Substrats eine Polysiliziumschicht mit einer Dicke von näherungsweise 100 nm (1000 Å) aufgedampft. Nachfolgend wird ein As&spplus;-Ion in die Polysiliziumschicht mit einer Störstellenkonzentration von 1 x 10¹&sup5; cm&supmin;² und einer Energie von 50 keV injiziert, um eine Polysiliziumschicht mit einem niedrigen Widerstand zu erhalten. Danach wird die Polysiliziumschicht einem Musterungsprozeß unterzogen, so daß die in Fig. 22C gezeigten unteren Speicherelektrodenschichten 356a und 356b ausgebildet werden.
Durch CVD oder LPCVD wird nachfolgend eine SiO&sub2;-Schicht mit einer Dicke von naherungsweise 100 nm (1000 Å) auf die gesamte Oberfläche des Si-Substrats 11 aufgedampft. Obwohl das Material dieser Schicht nicht auf SiO&sub2; beschränkt ist, ist doch die Verwendung eines selektiv entfembaren Materials notwendig, so daß die Polysiliziumschicht ungeätzt zurückbleiben kann, da sie bei einem späteren Schritt selektiv entfernt werden soll. Danach wird die SiO&sub2;-Schicht einem Musterungsprozeß unterzogen, so daß Kontaktlöcher ausgebildet werden können, durch die die unteren Speicherelektrodenschichten 356a und 356b freigelegt werden. Nachfolgend wird durch CVD oder LPCVD eine Polysiliziumschicht mit einer Dicke von näherungsweise 100 nm (1000 Å) auf die gesamte Oberfläche der in Fig. 22D gezeigten Anordnung aufgedampft. Durch CVD oder LPCVD wird danach ein As&spplus;-Ion mit einer Störstellenkonzentration von 1 x 10¹&sup5; cm&supmin;² und einer Energie von 50 keV in die Polysiliziumschicht injiziert. Nachfolgend wird die Polysiliziumschicht einem Musterungsprozeß unterzogen, wodurch die in Fig. 22E gezeigten oberen Speicherelektrodenschichten 366a und 366b ausgebildet werden.
Anschließend wird, wie in Fig. 22F gezeigt, wird das in Fig. 22E dargestellte Si-Substrat 11 in eine Ätzflüssigkeit getaucht, die eine SiO&sub2;-Schicht selektiv ätzen kann, wie z.B. eine HF-Flüssigkeit, so daß die SiO&sub2;-Schichten 152 und 162 vollständig durch isotropes Ätzen entfernt werden. Während dieses Schritts werden die Wortleitungen WL1 bis WL4 nicht geätzt, da sie von der Si&sub3;N&sub4;-Schicht 15 bedeckt sind. Anschließend wird auf der Oberfläche jeder Polysiliziumschicht 356a, 356b, 366a und 366b der Speicherelektroden eine aus einer SiO&sub2;-Schicht bestehende dielektrische Schicht mit einer Dicke von näherungsweise 10 nm (100 Å) ausgebildet. Die Ausbildung der SiO&sub2;-Schicht erfolgt mit Hilfe eines Wärmeoxidationsprozesses. Mit Hilfe des Wärmeoxidationsprozesses kann bei einer Oxidationsatmosphäre, die auf einen niedrigen Druck kleiner oder gleich 1330 Pa (10 torr) gehalten wird, eine gleichmäßige SiO&sub2;-Schicht sogar auf gegenüberliegenden Oberflächen der Speicherelektrodenschichten 356a und 366a; 356b und 366b um jede Speicherelektrode herum ausgebildet werden. Anstelle der Verwendung der SiO&sub2;-Schicht kann auch durch CVD oder LPCVD eine Si&sub3;N&sub4;-Schicht aufgedampft werden, die als die auf der Oberfläche der Speicherelektrode ausgebildete dielektrische Schicht dient. Zur Ausbildung einer Gegenelektrode 158 wird nachfolgend durch CVD oder LPCVD auf die gesamte Oberfläche des in Fig. 22F gezeigten Si-Substrats 11 eine Polysiliziumschicht mit einer Dicke von naherungsweise 200 nm (2000 Å) aufgedampft, so daß sie die Speicherelektrodenschichten 356a, 356b, 366a und 366b vollständig umgibt. Während dieses Schritts wird der Wachstum der Polysiliziumschicht vorzugsweise in einer Niederdruckatmosphäre bei einem Druck kleiner oder gleich 1330 Pa (10 torr) durchgeführt. Bei diesen Druckbedingungen kann das Polysilizium selbst auf diejenigen Oberflächen der Speicherelektrodenschichten aufgebracht werden, die über die dazwischen ausgebildeten Zwischenräume eineinander gegenüberliegen, so daß die Zwischenräume vollständig mit der Polysiliziumschicht ausgefüllt werden können. Um eine Gateelektrode 158 mit niedrigem Widerstand zu erhalten, wird die die Gegenelektrode 158 bildende Polysiliziumschicht mittels Gasdiffusion, bei der POCl&sub3; als Quelle verwendet wird, mit Phosphor dotiert. Anschließend wird die Polysiliziumschicht mit dem niedrigen Widerstand einem Musterungsprozeß unterzogen, wodurch die Gegenelektrode 158 mit dem in Fig. 226 gezeigten Längsquerschnitt erhalten wird. Nachfolgend wird durch CVD oder LPCVD auf die gesamte Oberfläche des in Fig. 226 gezeigten Si-Substrats 11 eine SiO&sub2;-Schicht 119 mit einer Dicke von näherungsweise 200 nm (2000 Å) aufgedampft. Anschließend werden Kontaktlöcher, durch die Sourcebereiche 14a und 14b freigelegt werden, ausgebildet, und eine Polysiliziumschicht mit einer Dicke von näherungsweise 100 nm (1000 Å) wird auf die SiO&sub2;-Schicht 119 mit den Kontaktlöchern aufgebracht. Anschließend werden As&spplus;-Ionen mit einer Störstellenkonzentration von 1 x 10¹&sup6; cm&supmin;² und einer Energie von 50 keV in die aufgewachsene Polysiliziumschicht injiziert. Durch CVD oder LPCVD wird nachfolgend auf die Polysiliziumschicht 119 eine Wolframsilizidschicht (WSi) mit einer Dicke von näherungsweise 200 nm (2000 Å) aufgedampft und danach einem Musterungsprozeß unterzogen. Dadurch wird die Bitleitung 120 ausgebildet. Auf die gesamte Oberfläche des Si-Substrats 11 wird anschließend eine PSG-Schicht 121 mit einer Dicke von näherungsweise 0,5 um aufgebracht, und auf der PSG-Schicht 121 werden danach A1-Verdrahtungsleitungen 200a bis 200d mit jeweils einer Dicke von näherungsweise 1 um ausgebildet. Die A1-Verdrähtungsleitungen 200a bis 200D sind mit den entsprechenden Verdrahtungsleitungen WL1 bis WL4 an (nicht gezeigten) Stellen verbunden. Diese Verbindungen tragen zu einem niedrigen Widerstand der Wortleitungen bei. Das vorliegende Verfahren kann auf das erste bis dritte Verfahren angewendet werden.
Bei dem zweiten und dritten Verfahren werden die höhenmaßig benachbarten Polysiliziumschichten der Speicherelektrode durch dieselbe Abdecklackschicht gebildet. Es ist jedoch andererseits auch möglich, daß die untere Elektrode der benachbarten Polysiliziumschichten zuerst gemustert, dann die Schicht auf die gemusterte Polysiliziumschicht aufgebracht und anschließend die auf der Schicht ausgebildeten oberen Polysiliziumschicht gemustert wird. In diesem Fall ist es nicht notwendig, daß dieselbe Abdecklackschicht für die benachbarten Polysiliziumschichten verwendet wird.

Claims

1. Verfahren zur Herstellung einer Speicheranordnung mit wahifreiem Zugriff,

gekennzeichnet durch die Schritte

Ausbilden eines Transfertransistors mit einem Paar von ersten und zweiten störstellendiffundierten Bereichen (13, 14), die innerhalb eines durch eine auf einem Substrat (11) ausgebildete Feldisolationsschicht (12) festgelegten Bereichs angeordnet sind, und mit einer zwischen dem Paar von störstellendiffundierten Bereichen (13, 14) angeordneten Gateelektrode (WL1),

Ausbilden einer ersten Isolationsschicht (15), so daß der Transfertransistor zur Isolation bedeckt wird,

Ausbilden einer zweiten Isolationsschicht (122) auf der ersten Isolationsschicht (15), wobei die zweite Schicht aus einem anderen Material wie die erste Schicht besteht,

Ausbilden einer ersten leitfähigen Schicht (226) auf der zweiten Isolationsschicht (122), Ausbilden einer ersten Öffnung (123&sub1;) in der ersten leitfähigen Schicht (226), so daß ein Bereich freigelegt wird, der breiter als einer der störstellendiffundierten Bereiche (13, 14) der zweiten Isolationsschicht (122) ist,

Ausbilden einer zweiten Öffnung (123&sub2;) in der ersten und zweiten Isolationsschicht, wobei der eine Bereich der ersten und zweiten störstellendiffundierten Bereiche (13, 14) durch die zweite Öffnung freigelegt wird,

Ablagern einer zweiten leitfähigen Schicht (326) auf der ersten leitfähigen Schicht (226), zweiten Isolationsschicht (122) und zweiten Öffnung (1232),

Mustern der ersten und zweiten leitfähigen Schichten (226, 326) in Übereinstimmung mit einer gewünschten Größe einer Speicherelektrode, so daß durch die gemusterten ersten und zweiten leitfähigen Schichten eine Speicherelektrode mit einem abgestuften Abschnitt an einem Ende der Speicherelektrode gebildet wird,

Entfernen der zweiten Isolationsschicht (122) durch isotropes Ätzen,

Ausbilden einer dielektrischen Schicht (127) auf einer freigelegten Oberfläche der ausgestalteten ersten und zweiten leitfähigen Schichten (226, 326), und

Ausbilden einer dritten leitfähigen Schicht (128), die die ersten und zweiten leitfähigen Schichten (226, 326), um die herum die dielektrische Schicht (127) ausgebildet ist, umgibt.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der Schritt Ausbilden der dielektrischen Schicht (127) mit Hilfe eines Wärmeoxidationsverfahrens ausgeführt wird, wobei die Oxidationsatmosphäre auf einen niedrigen Druck kleiner oder gleich 1330 Pa eingestellt ist.

3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der Schritt Ausbilden der dielektrischen Schicht (127) mit Hilfe eines Niederdruck- Plasmabedampfungsverfahrens durch Ablagern einer Siliziumnitridschicht bei einem Druck kleiner oder gleich 1330 Pa durchgeführt wird.

4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der Schritt Ausbilden der dritten leitfahigen Schicht (128) durch ein chemisches Bedampfungsverfahren durchgeführt wird, wobei die Atmosphäre auf einen niedrigen Druck kleiner oder gleich 1330 Pa eingestellt ist.

5. Verfahren nach einem der Ansprüche 1-4,

dadurch gekennzeichnet,

daß die erste Isolationsschicht (15) eine Siliziurnnitridschicht und die zweite Isolationsschicht (122) eine Siliziumdioxidschicht ist,

daß die ersten, zweiten und dritten leitfahigen Schichten (226, 326, 128) Polysiliziumschichten sind, und

daß der Schritt Entfernen der zweiten Isolationsschicht (122) eine Fluorwasserstoff (HF) enthaltende Flüssigkeit verwendet.

6. Verfahren nach einem der Ansprüche 1-4,

dadurch gekennzeichnet,

daß die erste Isolationsschicht (15) eine Siliziumdioxidschicht und die zweite Isolationsschicht (122) eine Siliziumnitridschicht ist,

daß der Schritt Entfernen der zweiten Isolationsschicht (122) eine Phosphorsäure enthaltende Flüssigkeit (PH&sub3;PO&sub4;) verwendet.