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DE3786785T2 - Verfahren zur herstellung von mos-bauelementen für integrierte schaltungen. - Google Patents

Verfahren zur herstellung von mos-bauelementen für integrierte schaltungen.

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DE3786785T2
DE3786785T2 DE87906729T DE3786785T DE3786785T2 DE 3786785 T2 DE3786785 T2 DE 3786785T2 DE 87906729 T DE87906729 T DE 87906729T DE 3786785 T DE3786785 T DE 3786785T DE 3786785 T2 DE3786785 T2 DE 3786785T2
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DE
Germany
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regions
layer
mask
silicon
source
Prior art date
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Application number
DE87906729T
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English (en)
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George Maheras
Werner Metz
Gayle Miller
Nicholas Szluk
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SK Hynix Inc
NCR International Inc
Original Assignee
NCR International Inc
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Publication date
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Description

    Technisches Gebiet
  • Diese Erfindung betrifft Verfahren zur Herstellung von integrierten MOS-Schaltungen auf einem aktive Bauelementbereiche aufweisenden Substrat.
    • Stand der Technik
  • Bei der zunehmenden Realisierung von MOS-Bauelementen mit geringen Außenabmessungen und hoher Dichte, die für monolithische, integrierte Schaltungen vorgesehen sind, wirken verschiedene strukturelle und betriebliche Probleme zusammen, die die Leistungsfähigkeit der Bauelemente und die Ausbeute und somit die erzielbaren minimalen Strukturgrößen und maximalen Dichten begrenzen. Zu den schwierigsten Problemen zählen jene, die insgesamt als Kurzkanaleffekte bezeichnet werden, die eine Injektion heißer Ladungsträger in das Gateoxid und/oder das Substrat, einen Source-Drain-Durchschlag, eine verringerte Durchbruchspannung und eine Stoßionisation einschließen. Bei einer Injektion heißer Ladungsträger werden infolge des starken elektrischen Feldes, das durch den engen Kanalbereich in der Nähe des Drain erzeugt wird, ständig Elektronen in das Gateoxid injiziert, so daß demzufolge die Schwellenspannung des Bauelements geändert wird. Zusätzlich zu den Kurzkanaleffekten ruft eine Überlappung zwischen der Gateelektrode und der Source und Drain eine parasitäre Kapazität hervor, die als Miller-Kapazität bekannt ist und die den HF-Frequenzgang sowie die Betriebsgeschwindigkeiten verringert.
  • Da in monolithischen, integrierten VLSI-Schaltungen die Kanallängen und andere Abmessungen der Bauelemente reduziert sind, wurden neue Bauelementstrukturen, wie z. B. LDD-Strukturen realisiert, um die Kurzkanaleffekte zu verringern und die Transistorkennwerte zu optimieren, wie z. B. hohe Steilheit, hohe Durchbruchspannung, hohe Betriebsgeschwindigkeiten, sowie die Bauteildichten zu optimieren. Die LDD-Struktur weist ein flaches, vorzugsweise selbstjustierendes n&supmin; oder p&supmin; Gebiet auf, das zwischen dem MOSFET-Kanal und den n&spplus; oder p&spplus; Source- oder Drain-Diffusionen ausgebildet ist. Mit Ausnahme des Falles, daß ein bidirektionaler Strom verwendet wird, wird die LDD- Struktur nur für den Drain, nicht aber für die Source benötigt. LDD-Strukturen werden jedoch sowohl für die Source- als auch die Drain-Diffusion ausgebildet, um die Notwendigkeit eines zusätzlichen Maskierungsschrittes zu vermeiden. Die LDD-Struktur erhöht die Durchbruchspannung und verringert die Stoßionisierung und die Emission von heißen Elektronen, indem das hohe elektrische Feld im Drainabschnürgebiet auf das zugehörige n&supmin; oder p Gebiet verteilt wird.
  • Ogura et al., "Design and Characteristics of the Lightly Doped Drain-Source (LDD) Insulated Gate Field Effect Transistor", IEEE Transactions on Electron Devices, Vol. ED-27, Nr. 8, Seiten 1359 bis 1367, August 1980, beschreibt den Entwurf und die Kennwerte von LDD-Bauelementen und in einem zugehörigen Teil eine konventionelle planare Silizium-Gate-Bearbeitungstechnik für LDD- Feldeffekttransistoren. Nach Ausbildung des Feldoxids und des Gateoxids wird ein überdimensionierter Gate-Stapel, der das Polysiliziumgate und eine darüberliegende Oxid-Nitrid- Maske einschließt, ausgebildet und als Maske während der Implantation der n&spplus;-Source und n&spplus;-Drain durch die Gateoxidschicht verwendet. Anschließend wird ein naßchemisches Ätzen oder ein Plasmaätzen durchgeführt, um das Gate bis auf seine Endabmessungen zu unterätzen. Daraufhin wird die Oxid-Nitrid-Maske abgelöst und ein n- Implantationsstoff verwendet, um die LDD-Gebiete auszubilden, die bezüglich des Kanals und den n&spplus; Source-/ Drain-Diffusionen selbstjustierend sind.
  • Das US Patent Nr. 4,198,250 offenbart ein Verfahren, bei dem eine Siliziumdioxidgateüberhangmaske ausgebildet und ein n&spplus;-Implantationsschritt verwendet wird, um die n-LDD- Struktur durch die Gateoxidschicht zu implantieren. Die Oxidüberhangmaske wird durch naßchemisches Unterätzen des tragenden, dotierten Polysiliziumgate bis auf die gewünschten Gate-Abmessungen unter der Maske festgelegt, woraufhin der n&spplus;-Source-Drain-Implantierungsstoff zugeführt wird.
  • Während der n&spplus;-Implantation blockiert die Überhangmaske teilweise die Ionen, so daß der Implantationsstoff auch flache, leicht dotierte n-LDD-Gebiete ausbildet, die bezüglich des Kanals und den n&spplus;-Source- und Drain-Gebieten selbstjustierend sind.
  • Das Dokument EP-A-0 083 447 offenbart ein Verfahren zum Herstellen eines Kurzkanal-MOS-Transistorbauelements. In einem Substrat, das leicht mit P-leitendem Material dotiert ist, und in Source- und Drain-Gebieten, die stark mit N- leitendem Material dotiert sind, sind zwei schwach dotierte N-Gebiete zwischen der Kante des Gate und den Source- und Drain-Gebieten angeordnet. Ein Kanal-Bereich ist stärker mit P-leitendem Material dotiert als das Substrat. Zwei Gebiete erstrecken sich von gegenüberliegenden Seiten des Kanal-Bereichs zu einem Bereich, der sich im allgemeinen unter den beiden N-Gebieten und über dem Substrat befindet, wobei diese Gebiete stärker als der Kanal-Bereich dotiert sind.
    • Offenbarung der Erfindung
  • Es ist eine Aufgabe der vorliegenden Erfindung, ein Verfahren zum Herstellen von integrierten MOS-Schaltungen vorzusehen, wodurch eine selbstjustierende LDD (lightly doped drain - leicht dotierter Drain) -Struktur auf einfache Weise geschaffen werden kann.
  • Demzufolge wird gemäß der vorliegenden Erfindung ein Verfahren zum Herstellen einer integrierten MOS-Schaltung auf einem aktive Bauelementgebiete aufweisenden Substrat vorgesehen, wobei das Verfahren folgende Schritte umfaßt: Ausbilden einer Gateoxidschicht über den aktiven Bauelementgebieten; Ausbilden einer etwa 150-200 Nanometer dicken Siliziumschicht über der Gateoxidschicht; Ausbilden einer Maske über der Siliziumschicht, die Kantenbegrenzungen aufweist, die Kantenbegrenzungen der Source- und Drain-Gebiete festlegen; Aussetzen der Struktur einem eine relativ hohe Energie aufweisenden, die Siliziumschicht durchdringenden Implantationsstoff, dessen Dosis so gewählt ist, daß ein hohes Dotierungsniveau in den oberflächennahen Substratbereichen der Source- und Drain- Gebiete vorgesehen wird; Ätzen der Siliziumschicht in Gegenwart der Maske, um das Silizium zu einer Gateelektrode mit ausgewählten Breitenabmessungen zu strukturieren, die mit vorbestimmtem Abstand unter den Kantenbereichen der Maske eingesenkt ist; Entfernen der Maske; Aussetzen der Struktur einem eine relativ niedrige Energie aufweisenden Implantationsstoff mit dem gleichen Leitfähigkeitstyp wie der eine hohe Energie aufweisende Implantationsstoff, dessen Dosis so gewählt ist, daß ein schwaches Dotierungsniveau in den oberflächennahen Substratbereichen vorgesehen wird, die bezüglich den Source- und Drain- Gebieten und der Gateelektrode selbstjustierend sind; und Anwenden eines Wärmezyklus zum Aktivieren der implantierten Spezies und zum Eindiffundieren der implantierten Spezies, um die Source- und Drain-Gebiete und die zugeordneten schwach dotierten Bereiche auszubilden.
    • Kurze Beschreibung der Zeichnungen
  • Nachfolgend werden Ausführungsbeispiele der vorliegenden Erfindung beispielsweise mit Bezug auf die beiliegenden Zeichnungen erläutert, in denen:
  • Fig. 1 bis 7 schematische Querschnittsbilder eines n- LDD-MOS-Feldeffekttransistors sind, die nacheinander während der wichtigen Prozeßschritte aufgenommen wurden, die den Ablauf zum Herstellen von LDD-Strukturen (und fakultativen Schutzbandstrukturen, Seitenwand-Spacer- Strukturen und selbstjustierenden Kontakten) verdeutlichen; und
  • Fig. 8 einen einschlägigen Verfahrensschritt eines anderen Verfahrensablaufes darstellt.
    • Bester Weg zur Ausführung der Erfindung
  • Fig. 1 zeigt eine eingangsseitige Bearbeitungsstufe einer integrierten NMOS-Schaltung anhand einer schematischen Querschnittsansicht, die am entscheidenden Punkt der Realisierung der kritischen Schritte der vorliegenden Erfindung erstellt wurde. Einfachheitshalber zeigt jede der acht Figuren ein einzelnes aktives MOS-Gebiet 15 einer monolithischen, integrierten Schaltung.
  • Die Ausgangsstruktur weist typischerweise ein < 100> , pleitendes oder n-leitendes (für n-Kanal- bzw. p-Kanal- Bauelemente) Einkristall-Siliziumsubstrat 10 mit einem spezifischen elektrischen Widerstand von 1 bis 20 Ohm Zentimeter auf. Epitaktisches Material kann auch verwendet werden. Bei diesem Stadium der eingangsseitigen Bearbeitung wurde eine Isolationsstruktur, beispielsweise ein Feldoxid 11 in dem Substrat 10, und zwar vorzugsweise teilweise oder ganz in dieses eingesenkt ausgebildet, gefolgt von der Ausbildung eines Gateoxids 12 und Feld- und Kanalimplantationen (nicht dargestellt). Typischerweise ist das Feldoxid 11 etwa 600 bis 850 Nanometer dick und wird durch thermische Oxidation des Siliziumsubstrats ausgebildet. Das Gateoxid 12 kann etwa 25 bis 75 Nanometer dick sein und wird ebenso durch Oxidation des Siliziumsubstrats hergestellt.
  • Als nächstes wird eine dünne Schicht von typischerweise Phosphor-dotiertem, polykristallinem Silizium oder möglicherweise dotiertem amorphen Silizium 13 über der Gate- und Feldoxid-Struktur bis auf eine nominelle Dicke von etwa 150 bis 200 Nanometer unter Verwendung eines LPCVD-Verfahrens (low pressure chemical vapor deposition - chemische Aufdampfung unter niedrigem Druck) und eines SiH&sub4;-Gassystems abgeschieden, wobei weiterhin auf Fig. 1 Bezug genommen wird. Die Verwendung einer amorphen Siliziumschicht verringert das Auftreten der Durchtunnelung von implantierten Ionen und hat eine flachere Verteilung des Niederschlags längs der Source-/Drain-Gebiete zur Folge, was äußerst wichtig im Falle von Bor ist. Über dem Ort der Gateelektrode wird anschließend eine Ätz- und Implantationsmaske 14 ausgebildet. Im einzelnen werden die Breiten- bzw. Seitenabmessungen der Maske so gewählt, daß deren Seiten die Begrenzungen der nachfolgend ausgebildeten n&spplus;- oder p&spplus;-Source- und Drain-Gebiete festlegen. Die Maske 14 kann eine Photolackschicht sein, die unter Verwendung konventioneller Photolithographietechniken aufgetragen und strukturiert wird.
  • Die gewünschte Dicke der nachfolgend strukturierten Gateelektroden/Leiter bestimmt die aufgebrachte Dicke der Polysiliziumschicht 13. Falls der n&spplus;- oder p&spplus;-Source-/ Drain-Implantationsstoff, der durch das Silizium hindurchgeht, eine andere, geringere Dicke erforderlich macht, so wird das Polysilizium auf die gewünschte Dicke außerhalb der Grenzen der Maske 14 geätzt. Vorzugsweise wird eine Technik für gerichtetes Trockenätzen verwendet. Ein geeignetes Verfahren stellt das reaktive Ionenätzen unter Verwendung eines C&sub2;ClF&sub5;/SF&sub6;-Gassystems dar. Die sich ergebende Dicke, die in gestrichelten Linien als Schicht 9 verdeutlicht wird, wird durch den speziellen Implantationsprozeß und das gewünschte Source-Drain- Dotierungsprofil bestimmt. Normalerweise ist dies nicht erforderlich.
  • Als nächstes wird, wobei weiterhin auf Fig. 1 Bezug genommen wird, die Struktur einem n&spplus;- oder p&spplus;- Implantationsstoff in Gegenwart der übergroßen Photolackmaske 14 ausgesetzt, um die Source- und Drain- Gebiete abzusetzen. Die gewählte Implantationsenergie ist ausreichend hoch, so daß die Arsen- oder Phosphor- (oder Bor-) Ionen die dünne Siliziumschicht 13 (oder 9) und das Gateoxid 12 durchdringen und in geringer Tiefe, allgemein als oberflächennaher Bereich 17 bezeichnet, eingebettet werden. Der Implantationsstrahlstrom ist so gewählt, daß ein hohes Dotierungsniveau in dem oberflächennahen Bereich 17 vorliegt. Die inneren Begrenzungen der n&spplus;- oder p&spplus;- Source-/Drain-Gebiete 17-17 werden exakt durch die Kanten 16-16 der Photolackmaske 14 ausgerichtet.
  • Zum Beispiel sieht ein Bor-Implantationsstoff mit einer Energie von 80 keV und einer Dosis von 5E15-1E16 cm&supmin;² für eine 200 Nanometer dicke Siliziumschicht 13 eine p&spplus;-Schicht 17 mit einer Konzentration von etwa 2 · 10¹&sup9; cm&supmin;³ bei einer anfänglichen Übergangstiefe von 40 bis 60 Nanometer vor. In ähnlicher Weise sieht ein Phosphor-Implantationsstoff mit 190 keV und einer Dosis von 5E15-1E16 cm&supmin;² für eine 200 Nanometer dicke Siliziumschicht 13 eine n&spplus;-Schicht 17 mit einer Konzentration von etwa 2 · 10¹&sup9; cm&supmin;³ bei einem anfänglichen xj von etwa 50 Nanometer vor.
  • Als nächstes wird, wie aus Fig. 2 ersichtlich, die Siliziumschicht 13 in Gegenwart der überdimensionierten Maske 14 geätzt, um die Schicht 13 außerhalb der Begrenzungen der Maske zu entfernen und ferner das Silizium unterhalb der Maske um eine vorbestimmte Wegstrecke zu unterätzen. Ein isotropes Ätzen oder eine Kombination aus anisotropen und isotropen Verfahren kann Verwendung finden. Ein geeignetes Verfahren stellt ein naßchemisches Ätzen unter Verwendung einer verdünnten Konzentration von Salpetersäure, Flußsäure und Essigsäure in Wasser dar. Ein geeignetes Trockenätzverfahren stellt das reaktive Ionenätzen unter Verwendung eines SF&sub6;-Gassystems dar. Verwendet man diese Ätztechniken, so bleibt der Photolack 14 erhalten und eine exakte Strukturdefinition des Siliziums wird vorgesehen, während das darunterliegende Oxid 12 als eine Ätzsperrschicht zum Schutze des Siliziumsubstrats 10 dient. Beispielsweise werden folgende Abmessungen vorgesehen: die überdimensionierte Photolackmaske 14 ist 1,5 Mikrometer breit und das Plasmaätzverfahren wird verwendet, um die Siliziumschicht von jeder Seite 0,2 bis 0,3 Mikrometer zu über-/unterätzen, so daß jede Gate-Kante 21 zur Innenkante der LDD-Gebiete 18 justiert ist. In alternativer Weise wird die Siliziumschicht etwa 0,4Mikrometer auf jeder Seite der Maske über- bzw. unterätzt, um eine Gateelektrode 19 vorzusehen, die 0,7 Mikrometer breit ist und resultierende Seiten 21-21 aufweist, die exakt den nachfolgenden LDD- Implantationsstoff relativ zum Kanal zwischen den n&spplus;- Source-/Drain-Gebieten positionieren.
  • Wie aus Fig. 3 ersichtlich, dient der nächste Schritt dem Entfernen der Photolackmaske 14, und zwar unter Verwendung irgendeiner von verschiedenen Techniken, wie z. B. einer Sauerstoffplasmaablösung, einer naßchemischen Photolackablösung unter Verwendung konzentrierter Schwefelsäure und Wasserstoffsuperoxid oder eines Ultraschall-Acetonbades. Die Gateoxidschicht 12 kann dann leicht geätzt werden, wie z. B. durch Verwendung eines Ätzmittels in Form einer flüssigen, gepufferten Flußsäure, um die Dicke der Oxidschicht für den Fall zu steuern, daß die LDD-Implantation einen geringeren Grad an Teilmaskierung durch die Gateoxidschicht erfordert.
  • Nimmt man weiterhin auf Fig. 3 Bezug, so wird die Struktur dann einem eine niedrige Energie aufweisenden Blanket- bzw. Abdeck-Implantationsstoff (Phosphor mit 30 keV oder Arsen mit 70 keV und 5E13 cm&supmin;² oder Bor mit 20 keV und 5E13 cm&supmin;²) ausgesetzt, um die Ausbildung der n&supmin;- oder p&supmin;-LDD- Störstellenkonzentrationsgebiete 18 abzuschließen, die selbstjustierend bezüglich der entsprechenden n&spplus;- oder p&spplus;- Source- und Drain-Störstellenkonzentrationsgebiete 17 und einem mittleren, durch die Gateelektrodenbegrenzungen 21-21 festgelegten Kanal-Bereich 23 sind.
  • Wahlweise kann ein eine niedrige Energie (typischerweise 50 keV für Bor, 75 keV für Phosphor) und eine Dosis von 5E13 cm&supmin;² aufweisender Implantationsstoff mit entgegengesetzter Leitfähigkeit verwendet werden, um p- oder n- Schutzbandstrukturen 24 (siehe Fig. 4) um die entsprechenden n- oder p-LDD-Gebiete 22 herum auszubilden, die bezüglich der entsprechenden n&spplus;- oder p&spplus;-Source-/Drain- Gebiete 25 und der Gateelektrode 19 selbstjustierend sind, und zwar bis zu einer tieferen Übergangstiefe (als Folge der Temperung/Dotierungsdiffusion) als die entsprechenden LDD-Gebiete 22.
  • Nimmt man auf Fig. 4 Bezug, so wird die Struktur der Fig. 3 am Ende eines Temperungszyklus (z. B. bei 900ºC für 0,5 Stunden in Stickstoff) dargestellt, der dem Ausheilen von Implantationsschäden, der Aktivierung der implantierten Spezies, dem Eindiffundieren aller Implantationsstoffe bis zu einer gewünschten Übergangstiefe und der Ausbildung von Siliziumkristallen in der Gateelektrodenschicht dient, falls anfängliches amorphes Silizium verwendet wurde. Für die oben beschriebenen beispielhaften Bedingungen und Parameter liegen die sich ergebenden n&spplus; - und p&spplus;- Source/Drain-Übergangstiefen im Bereich von 0,2 bis 0,3 Mikrometer. Wie dies schematisch in der Figur dargestellt ist, erstrecken sich die resultierenden Schutzbandschichten 24 bis zu einer geringfügig größeren Tiefe als die LDD- Strukturen 22. Demzufolge halten die Schutzbandstrukturen die elektrischen Feldlinien davon ab, sich in die Kanäle zu erstrecken, wodurch die Verwendung größerer elektrischer Felder und/oder geringere Abmessungen der Bauelemente möglich sind. Kurz gesagt, die Schutzbänder verstärken die Wirkung der LDD-Strukturen bei der Unterdrückung von Kurzkanaleffekten, und zwar mit geringer oder gar keiner Zunahme der Gateüberlappung und der zugehörigen Miller- Kapazität. Es ist einzusehen, daß während des Temperungszyklus die anfänglichen ausgerichteten LDD- Gebiete nicht in dem Ausmaß diffundieren, wie dies die stark dotierten Gebiete tun, so daß während der Temperung und/oder einer anderen Hochtemperaturbearbeitung die anfängliche Ausrichtung des schwach dotierten Drain erhalten bleibt.
  • Für den Fachmann ist ersichtlich, daß die nachfolgenden Hochtemperaturprozeßschritte als Ergänzung oder Ersatz für den Temperungsschritt zur Erzielung der gewünschten Ausheil-, Aktivierungs- und Eindiffundierungsfunktionen verwendet werden können.
  • Das Verfahren kann auch die Herstellung von dielektrischen Seitenwandstrukturen einschließen. Nimmt man auf Fig. 5 Bezug, so wird bei einer bevorzugten Ablauffolge zur Ausbildung einer Seitenwandoxidation eine Schicht 26 aus CVD-Siliziumdioxid auf der Struktur der Fig. 4 (nach Entfernen der Maske 14 und nach den LDD- und Schutzband- Implantationen und dem Temperungsschritt) konform abgeschieden. Ein geeignetes CVD-Gassystem stellt Silan- Sauerstoff bei atmosphärischem oder reduziertem Druck mit oder ohne HF-Plasmaerregung dar. Die Schicht 26 weist eine typische Dicke von etwa 80 bis 100 Nanometer auf. Wie aus Fig. 6 ersichtlich ist, wird die Oxidschicht 26 anschließend unter Verwendung von Verfahren für gerichtetes Ätzen, wie z. B. unter Verwendung eines reaktiven Ionenätzverfahrens und einer Ätz-Gasmischung von gleichen Teilen C&sub2;F&sub6; (Freon 116) und CHF&sub3; geätzt, um das Oxid von den horizontalen Flächen zu entfernen und die 80 bis 100 Nanometer dicken Seitenwand-Spacer-Strukturen 27-27 unversehrt zu lassen. Falls die Oberflächen von Bereichen, die durch die Source/Drain- und LDD-Gebiete 22 und 25 festgelegt werden, durch Reste von Gateoxid 12 maskiert bleiben sollen, muß der Endpunkt der Ätzung auf die Freisetzung der mit dem Bezugszeichen 28 gekennzeichneten Oberfläche der Silizium-Gateelektrode 19 eingehen.
  • Die nächsten Schritte des vorliegenden Ausführungsbeispiels werden durch selektives Abscheiden einer Kontakt- bzw. Nebenschlußschicht 29, wie z. B. durch selektives Abscheiden von Wolfram auf die Oberfläche 28 der Siliziumelektrode 19 abgeschlossen. Siehe Fig. 7. Ein Standardprozeß kann dann verwendet werden, um die Herstellung des Feldeffekttransistors für eine monolithische, integrierte Schaltung zu vollenden. Dieser Standardprozeß umfaßt die Ausbildung von Kontakten in dem Zwischenschicht-Dielektrikum zu den darunterliegenden Leitern und die Ausbildung einer Metallisierung, die die Leiter über die Kontakteinschnitte berührt, gefolgt von einer Passivierung. Falls der Gateelektrodenwiderstand oder der Widerstand des Anschlußsiliziums kein ernstes Problem darstellt, kann von einer Verwendung einer Metall- oder Silizid-Nebenschlußschicht über der dünnen Siliziumschicht abgesehen werden.
  • Das Verfahren kann rasch zum Einbau von Seitwand-Spacer- Strukturen 31 aus thermischen Oxiden anstelle der CVD- Spacer-Strukturen 27 abgeändert werden. Hierbei wird, wie dies in gestrichelten Linien in Fig. 1 gezeigt ist, eine Siliziumnitrid-Maskierungsschicht 30 auf dem Polysilizium 13 unterhalb und deckungsgleich zu der Photolackmaske 14 ausgebildet. Typischerweise wird die Nitridmaske bis zu einer Dicke von etwa 40 Nanometer auf dem Polysilizium durch chemische Abscheidung aus der Gasphase ausgebildet, und dann unter Verwendung der Photolackmaske 14 als Ätzmaske geätzt. Das Verfahren schreitet dann in gleicher Weise über Fig. 3 mit dem Entfernen der Photolackmaske 14 und der LDD-Implantation sowie der fakultativen Schutzband- Implantation in Fig. 4 fort. Nimmt man auf Fig. 8 Bezug, so wird vor der Implantationsausheilung und der Implantationsstoffaktivierung die Struktur auf eine relativ niedrige Temperatur (typischerweise 850ºC) in einer oxidierenden Dampfumgebung erhitzt. Dadurch werden selektiv Seitenwand-Spacer-Strukturen 31 aus Oxid mit einer Dicke von etwa 200 Nanometer an den Seitenwänden der Gateelektrode 19 ausgebildet. Außerdem führt der Schritt der thermischen Oxidation teilweise die Implantationstemperung durch, das heißt, führt teilweise eine Eindiffundierung und Aktivierung der implantierten n&spplus;und/oder p&spplus;-Gebiete durch. In Fig. 8 ist die Struktur nach der thermischen Oxidation und dem nachfolgenden Tempern bzw. Ausheilen dargestellt.
  • Die Schritte der vorliegenden Erfindung werden dann, wie vorstehend beschrieben, durch selektives Abscheiden einer Nebenschlußschicht aus Wolfram auf dem Siliziumleiter 19 abgeschlossen. Siehe im allgemeinen Fig. 7. Ein Standardprozeß kann dann verwendet werden, um die Herstellung des Feldeffekttransistors für eine monolithische, integrierte Schaltung abzuschließen. Irgendwelche Hochtemperaturprozeßschritte, die dem thermischen Oxidationsschritt für die Seitenwände und dem Tempern folgen, werden in Kombination mit diesen beiden Schritten verwendet, um die n&spplus;- oder p&spplus;-Übergangstiefen vorzusehen.
  • Wie beschrieben, wird durch das vorliegende Verfahren normalerweise ein anfänglicher Siliziumätzschritt eliminiert, eine gesteuerte flache Implantation durch eine dünne Siliziumschicht vorgesehen und eine reduzierte Bauelementgröße infolge der Verwendung von schwach dotierten Drain-Strukturen, die durch einen Blanket- Implantationsstoff geringer Dosis erzeugt werden, ermöglicht. Es werden sowohl die Miller-Kapazität als auch Kurzkanaleffekte verringert. Außerdem beseitigt die gesteuerte Implantation von Bor oder Bor-tragenden Spezien unter Verwendung einer dünnen Siliziumschicht die Notwendigkeit für sehr kostenintensive Implantationssequenzen mit hoher Dosis für die Amorphisierung des Siliziums, die von einem hochenergetischen Siliziumion-Voramorphisierungsschritt in Verbindung mit einer Borimplantation und einem Tempern Gebrauch machen, um Borimplantationsstoffe mit hoher Dosis ohne Channeling-Effekt vorzusehen. Wie beschrieben, kann das vorliegende Verfahren bei NMOS-, PMOS- und im nominellen Umfang bei CMOS-Strukturen Anwendung finden.

Claims (5)

1. Verfahren zum Herstellen einer integrierten MOS- Schaltung auf einem aktive Bauelementgebiete aufweisenden Substrat, wobei das Verfahren folgende Schritte umfaßt: Ausbilden einer Gateoxidschicht (12) über den aktiven Bauelementgebieten; Ausbilden einer etwa 150-200 Nanometer dicken Siliziumschicht (13) über der Gateoxidschicht (12); Ausbilden einer Maske (14) über der Siliziumschicht (13), die Kantenbegrenzungen (16) aufweist, die Kantenbegrenzungen der Source- und Drain-Gebiete (25) festlegen; Aussetzen der Struktur einem eine relativ hohe Energie aufweisenden, die Siliziumschicht durchdringenden Implantationsstoff, dessen Dosis so gewählt ist, daß ein hohes Dotierungsniveau in den oberflächennahen Substratbereichen der Source- und Drain-Gebiete (25) vorgesehen wird; Ätzen der Siliziumschicht (13) in Gegenwart der Maske (14), um das Silizium zu einer Gateelektrode (19) mit ausgewählten Breitenabmessungen zu strukturieren, die mit vorbestimmtem Abstand unter den Kantenbereichen (16) der Maske (14) eingesenkt ist; Entfernen der Maske; Aussetzen der Struktur einem eine relativ niedrige Energie aufweisenden Implantationsstoff mit dem gleichen Leitfähigkeitstyp wie der eine hohe Energie aufweisende Implantationsstoff, dessen Dosis so gewählt ist, daß ein schwaches Dotierungsniveau in den oberflächennahen Substratbereichen vorgesehen wird, die bezüglich den Source- und Drain-Gebieten und der Gateelektrode (19) selbstjustierend sind; und Anwenden eines Wärmezyklus zum Aktivieren der implantierten Spezies und zum Eindiffundieren der implantierten Spezies, um die Source- und Drain-Gebiete (25) und die zugeordneten schwach dotierten Bereiche (22) auszubilden.
2. Verfahren nach Anspruch 1, gekennzeichnet durch den zusätzlichen Schritt der Ausbildung einer leitenden Nebenschlußschicht (29) auf der Gateelektrode (19).
3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß nach dem eine niedrige Energie aufweisenden Implantationsstoff die Struktur einem zweiten eine niedrige Energie aufweisenden Implantationsstoff mit entgegengesetzter Leitfähigkeit ausgesetzt wird, um dotierte Schutzbandbereiche (24) um die schwach dotierten Bereiche (22) herum auszubilden.
4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß nach dem Wärmezyklus auf der Struktur eine konforme Schicht aus Siliziumdioxid (26) abgeschieden und einem anisotropen Ätzvorgang ausgesetzt wird, um horizontale Abschnitte der Schicht zu entfernen und dadurch Spacer-Strukturen (27) aus Oxid für die Seitenwände des Gate vorzusehen.
5. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß ein Schritt zum Ausbilden einer mit der Maske deckungsgleichen Siliziumnitridschicht (30) auf der Siliziumschicht (13) vorgesehen ist und daß nach dem Schritt, bei dem die Struktur einem eine relativ niedrige Energie aufweisenden Implantationsstoff ausgesetzt wird, ein thermischer Oxidationsschritt bewirkt wird, um die unmaskierten Seitenwände der Gateelektrode (19), nicht jedoch ihre nitridgeschützte Oberfläche einer thermischen Oxidation zu unterziehen.
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